TW201939694A - 半導體封裝 - Google Patents

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Abstract

一種半導體封裝包括：半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊；包封體，包封所述半導體晶片的至少部分；以及連接構件，設置於所述半導體晶片的所述主動面上，且包括重佈線層及電性連接至所述半導體晶片的所述連接墊的通孔，其中所述重佈線層及所述通孔的至少部分是由金屬層形成，所述金屬層具有自其下表面凹陷的凹部分，且所述凹部分填充有絕緣材料。

Description

半導體封裝
本揭露是有關於一種半導體封裝。 [相關申請案的交叉引用]
本申請案主張2018年1月19日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0007108號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體封裝的形狀持續變輕、變薄、變短且變小，且正在尋求一種需要複雜且多樣化的功能的系統級封裝（system-in-package，SiP）封裝。
扇出型半導體封裝即為一種為滿足以上所述技術需求而提出的半導體封裝技術。此種扇出型半導體封裝即使具有小型尺寸，亦會藉由朝半導體晶片所設置的區域之外對連接端子進行重新分佈而實現多個引腳（pin）。
具體而言，隨著5G及物聯網（Internet of Things，IoT）商業化的臨近，亟需處理爆炸性增長的資料且亟需在高頻率區中的半導體與裝置之間進行通訊。為此，重佈線層及例如半導體封裝的主板等基板需要實現較現有電路更精密間距（pitch）且訊號傳輸特性可靠的電路。隨著構成重佈線層的絕緣層的此種電路小型化及薄化，確保半導體封裝的重佈線層中的配線層與絕緣層之間的黏合是重要的。
本揭露的態樣可提供一種在連接構件中配線層與絕緣層之間的黏合得到確保的半導體封裝。
根據本揭露的態樣，在用於對半導體晶片的連接墊進行重佈線的連接構件中，在配線層或通孔中形成有凹坑結構（dimple structure）。
舉例而言，根據本揭露例示性實施例的一種半導體封裝可包括：半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊；包封體，包封所述半導體晶片的至少部分；以及連接構件，位於所述半導體晶片的所述主動面上，且包括重佈線層及電性連接至所述半導體晶片的所述連接墊的通孔，其中所述重佈線層及所述通孔的至少部分被配置成金屬層，所述金屬層具有自其下表面凹陷且填充有絕緣材料的凹部分。
在下文中，將參照圖式闡述一種用於對藉由增強相鄰訊號線之間的電屏蔽（electrical shielding）來消除相互干擾之用於對半導體晶片的連接墊進行重新分佈的連接構件。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型PC（laptop PC）、隨身型易網機PC（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件1120可為晶片相關組件，例如半導體封裝100，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重新分佈。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可利用低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有I/O端子皆需要設置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量I/O端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔，在此種情形中，半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔仍可能不足以讓扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，I/O端子）可藉由中介基板2301進行重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可被模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，I/O端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有I/O端子皆需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
圖9為示出扇出型半導體封裝的實例的剖面示意圖。圖10為示出沿線I-I'所截取的圖9的扇出型半導體封裝的切割平面圖。
參照圖9及圖10，根據例示性實施例的扇出型半導體封裝100A包括：核心構件110，其具有貫穿孔110H；半導體晶片120，其位於核心構件110的貫穿孔110H中，且具有上面設置有連接墊122的主動面及設置於所述主動面的相對側上的非主動面；包封體130，其包封核心構件110及半導體晶片120的至少部分；連接構件140，其設置於核心構件110中及半導體晶片120的主動面中；鈍化層150，設置於連接構件140上；凸塊下金屬層160，設置於鈍化層150的開口151上；以及電性連接結構170，設置於鈍化層150上且連接至凸塊下金屬層160。
連接構件140包括：第一絕緣層141a，設置於核心構件110中及半導體晶片120的主動面上；第一重佈線層142a，設置於第一絕緣層141a上；第一通孔143a，連接第一重佈線層142a與半導體晶片120的連接墊122；第二絕緣層141b，設置於第一絕緣層141a上；第二重佈線層142b，設置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b，且連接第一重佈線層142a與第二重佈線層142b；第三絕緣層141c，設置於第二絕緣層141b上；第三重佈線層142c，設置於第三絕緣層141c上；以及第三通孔143c，貫穿第三絕緣層141c，且連接第二重佈線層142b與第三重佈線層142c。
重佈線層142a、142b及142c以及通孔143a、143b及143c形成為如放大圖中所繪示出的第二重佈線層142b及第二通孔143b的金屬層146。金屬層146包括依序堆疊於上層之重佈線層142a、142b及142c的下表面上的第一接合金屬層144a、晶種金屬層145a、鍍覆金屬層145b及第二接合金屬層144b。金屬層146可具有凹部分147，凹部分147具有自金屬層146的下表面凹陷的凹坑形狀，且凹部分147是由鍍覆金屬層145b及第二接合金屬層144b界定。亦即，鍍覆金屬層145b及第二接合金屬層144b具有自下表面向內側（即，金屬層146的上側）凹的形狀，且第二接合金屬層144b經由金屬層146的下表面暴露出且形成凹部分147。凹部分147填充有絕緣材料，所述絕緣材料例如是覆蓋金屬層146的下表面的絕緣層141a、141b及141c，且填充凹部分147的絕緣層141a、141b及141c在重佈線層142a、142b及142c以及通孔143a、143b及143c上水平地延伸。然而，在金屬層連接至下層之重佈線層142a、142b及142c或者通孔143a、143b及143c的情形中，凹部分147的形狀無法被清楚地辨別且位於連接區中的第二接合金屬層144b的形狀可能改變。
金屬層146的結構可應用於重佈線層142a、142b及142c中的至少一些重佈線層或通孔143a、143b及143c中的至少一些通孔中的每一者，或者如圖所示，金屬層146的結構可應用於一起形成於單一絕緣層141a、141b及141c中的一組重佈線層142b、142b及142c與通孔143a、143b及143c。在金屬層146的結構應用於重佈線層142a、142b及142c的情形中，凹部分147可具有如放大區在重佈線層142a、142b及142c的寬度方向上的橫截面形狀，即在垂直於延伸方向的方向上。
接合金屬層144a及144b可由對絕緣層141a、141b及141c具有優異黏合的金屬形成，且可包括例如鈦（Ti）或其合金。由於金屬層146在與絕緣層141a、141b及141c的介面處包括與絕緣層141a、141b及141c接觸的最上層及最下層來作為接合金屬層144a及144b，因此對絕緣層141a、141b及141c的黏合可增強。在形成第三重佈線層142c的金屬層146的情形中，第二接合金屬層144b可接觸下層的鈍化層150。因此，可防止連接構件140中的絕緣層141a、141b及141c的脫層（delamination）以及鈍化層150的脫層。
在下文中，將更詳細地闡述根據實例的扇出型半導體封裝100A中所包括的每一組件。
核心構件110可根據特定材料而進一步改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。在核心構件110中形成有貫穿線等的情形中，扇出型半導體封裝100A可作為層疊封裝（POP）型封裝使用。核心構件110具有貫穿孔110H。在貫穿孔110H中，半導體晶片120被設置成與核心構件110間隔開預定距離。半導體晶片120的側表面可被核心構件110環繞。然而，此僅為實例，且可利用其他形式作出各種潤飾且可根據所述各種潤飾的形式執行其他功能。可在必要時省略核心構件110，但核心構件110的存在可更有利於確保本揭露中所期望的板級可靠性（board level reliability）。
核心構件110包括絕緣層111。可使用絕緣材料作為絕緣層111的材料，且此處，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto build-up film，ABF）、FR-4或雙馬來醯亞胺三嗪（bismaleimide triazine，BT）等。核心構件110可充當支撐構件。
半導體晶片120可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路（IC）。在此種情形中，舉例而言，所述IC可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（例如CPU）、圖形處理器（例如GPU）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器或微控制器等。然而，IC並非僅限於此，且亦可為邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用IC（ASIC）等，或者可為記憶體晶片，例如揮發性記憶體（例如DRAM）、非揮發性記憶體（例如ROM及快閃記憶體）等。此外，該些可組合而設置。
半導體晶片120可以主動晶圓為基礎形成。在此種情形中，半導體晶片120的本體121的基材（base material）可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）或銅（Cu）等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面可藉由鈍化層123而具有相對於包封體130的下表面的台階（step），且可在某種程度上防止包封體130滲入連接墊122的下表面中的現象。亦可在其他需要的位置上進一步設置絕緣層（未繪示）等。半導體晶片120可為裸晶粒（bare die），且必要時可進一步在半導體晶片120的主動面上形成重佈線層（未繪示），並可將凸塊（未繪示）等連接至連接墊122。
包封體130可保護核心構件110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130環繞核心構件110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110的非主動面以及半導體晶片120，且可填充貫穿孔110H的壁面與半導體晶片120的側表面之間的空間。包封體130可填充在半導體晶片120的鈍化層123與連接構件140之間的空間的至少部分。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲（buckling）情況。
包封體130的材料不受特別限制。舉例而言，可使用絕緣材料。可使用以下材料作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者該些樹脂與無機填料或玻璃纖維的混合物，例如預浸體、ABF、FR-4、BT等。若需要，則可使用不感光介電（PID）樹脂。
連接構件140可對半導體晶片120的連接墊122進行重新分佈。半導體晶片120的數十至數百個具有各種功能的連接墊122可藉由連接構件140進行重新分佈，且可視功能而定，藉由電性連接結構170在外部進行物理連接或電性連接。連接構件140可包括：第一絕緣層141a，設置於核心構件110上及半導體晶片120的主動面上；重佈線層142a，設置於第一絕緣層141a上；第一通孔143a，連接第一重佈線層142a與半導體晶片120的連接墊122；第二絕緣層141b，設置於第一絕緣層141a上；第二重佈線層142b，設置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b，且連接第一重佈線層142a與第二重佈線層142b及142c；第三絕緣層141c，設置於第二絕緣層141b上；第三重佈線層142c，設置於第三絕緣層141c上；以及第三通孔143c，貫穿第三絕緣層141c，且連接第二重佈線層142b與第三重佈線層142c。第一重佈線層至第三重佈線層142a、142b及142c電性連接至半導體晶片120的連接墊122。
絕緣層141a、141b及141c中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141a、141b及141c中的每一者可為感光絕緣層。當絕緣層141a、141b及141c具有感光性質時，絕緣層141a、141b及141c可被形成為具有較小的厚度，且可更容易地實現通孔143a、143b及143c的精密間距。絕緣層141a、141b及141c中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141a、141b及141c為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141a、141b及141c為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。如所示，可形成數量較多的絕緣層。
重佈線層142a、142b及142c可實質上用於對連接墊122進行重新分佈。重佈線層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。舉例而言，形成重佈線層142a、142b及142c的晶種金屬層145a及鍍覆金屬層145b可由銅（Cu）或其合金形成，且接合金屬層144a及144b可由鈦（Ti）或其合金形成。然而，第二接合金屬層144b是可選擇的且可根據實施例而被省略。重佈線層142可視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。此外，重佈線層142a、142b及142c可包括通孔接墊圖案、電性連接結構接墊圖案等。
通孔143a、143b及143c可將形成於不同層上的重佈線層142a、142b及142c、連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路（electrical path）。通孔143a、143b及143c中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。舉例而言，形成通孔143a、143b及143c的晶種金屬層145a及鍍覆金屬層145b可由銅（Cu）或其合金形成，且接合金屬層144a及144b可由鈦（Ti）或其合金形成。通孔143a、143b及143c中的每一者可被導電材料完全填充或者可具有凹部分147，或者導電材料亦可沿著通孔143a、143b及143c中的每一者的壁形成。此外，通孔143a、143b及143c可具有在技術中已知的任何形狀，例如錐形、圓柱形等。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口151以暴露出連接構件140的第三重佈線層142c的至少部分。在鈍化層150中所形成的開口151的數量可為數十至數千個。鈍化層150的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用阻焊劑（solder resist）。
凸塊下金屬160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬160可連接至經由鈍化層150的開口151而暴露出的連接構件140的第三重佈線層142c。可藉由任何習知金屬化方法，使用任何習知導電金屬（例如金屬）以在鈍化層150的開口151中形成凸塊下金屬160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料形成，例如焊料等。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別限定於此。電性連接結構170中的每一者可為接腳（land）、球或引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數量、間隔、佈置形式等不受特別限制，而是可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬160的側表面，且連接可靠性可更加優異。
電性連接結構170中的至少一者可設置於扇出區中。所述扇出區是指除半導體晶片120所設置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（BGA）封裝或接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，儘管未繪示，然而必要時，貫穿孔110H的壁表面上可形成金屬薄膜以屏蔽電磁波。另外，必要時，貫穿孔110H中可設置執行彼此相同或彼此不同的功能的多個半導體晶片120。另外，必要時，貫穿孔110H中可設置單獨的被動組件，例如電感器、電容器等。此外，必要時，鈍化層150的表面上可設置包括例如電感器、電容器等被動組件的表面安裝技術（surface mount technology，SMT）組件。
圖11A至圖11D為示出形成圖9的放大區域的製程的實例的剖面示意圖。
參照圖11A，在第一絕緣層141a、第一重佈線層142a及第一通孔143a形成於半導體晶片120的連接墊122所形成的一側上的情形中，形成第二絕緣層141b，在第二絕緣層141b中將欲形成第二重佈線層142b及第二通孔143b的區域圖案化。可藉由層壓方法或塗佈方法等形成第二絕緣層141b，且可使用微影製程（photolithography process）將第二絕緣層141b圖案化。
參照圖11B，在經圖案化的第二絕緣層141b中依序形成第一接合金屬層144a及晶種金屬層145a。可藉由例如濺鍍等物理氣相沉積（physical vapor deposition，PVD）或者化學氣相沉積（chemical vapor deposition，CVD）形成第一接合金屬層144a及晶種金屬層145a，但本揭露並非僅限於此。可沿經圖案化的第二絕緣層141b的內壁共形地形成第一接合金屬層144a及晶種金屬層145a。
參照圖11C，在經圖案化的第二絕緣層141b中在第一接合金屬層144a及晶種金屬層145a上依序形成鍍覆金屬層145b及第二接合金屬層144b。可使用例如電解鍍覆（electrolytic plating）等鍍覆製程形成鍍覆金屬層145b，但並非僅限於此。將鍍覆金屬層145b形成於第二深度D2處，第二深度D2小於第二絕緣層141b中的圖案的第一深度D1。舉例而言，第二深度D2可形成為介於第一深度D1的75%至90%範圍內，但並非僅限於此。因此，鍍覆金屬層145b被形成為在鍍覆金屬層145b的下表面上具有凹形狀，且相應地形成第二接合金屬層144b，以在金屬層146的下表面上形成凹部分147。可藉由CVD或PVD形成第二接合金屬層144b，且可具有為幾奈米至數十奈米的厚度。根據實施例，可省略形成第二接合金屬層144b的製程，且在此種情形中，凹部分147是由鍍覆金屬層145b界定。
參照圖11D，自第二絕緣層141b的下表面移除金屬層146，以形成第二重佈線層142b及第二通孔143b。所述移除製程是藉由拋光輪研磨製程（buff polishing）來執行。拋光輪研磨製程是一種使用研磨布（polishing cloth）的研磨製程，其中在不使用化學磨料（abrasive）的條件下自第二絕緣層141b的下表面物理地移除形成金屬層146的第一接合金屬層144a、晶種金屬層145a、鍍覆金屬層145b及第二接合金屬層144b。在以上參照圖11C所述的操作中，由於形成凹部分147，因此沉積於第二絕緣層141b的下表面上的鍍覆金屬層145b的厚度可最小化，且因此，可藉由拋光輪研磨製程而非化學機械研磨（chemical mechanical polishing，CMP）來移除金屬層146的部分。因此，可防止例如由於鹼溶液而對金屬層146造成損傷、因磨料而造成污染以及可能由CMP製程造成的非均勻研磨等問題。在拋光輪研磨製程期間，可局部地移除第二絕緣層141b或者可不移除第二絕緣層141b。第二接合金屬層144b可經由金屬層146的下表面暴露出，且第一接合金屬層144a、晶種金屬層145a及鍍覆金屬層145b的圓周亦可被暴露出。然而，根據實施例，鍍覆金屬層145b可不經由金屬層146的下表面暴露出。
接下來，參照圖9，形成覆蓋第二重佈線層142b的第三絕緣層141c。可藉由層壓方法或塗佈方法形成第三絕緣層141c。將第三絕緣層141c形成為填充構成上層之第二重佈線層142b的金屬層146的凹部分147且進行延伸。
圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，根據另一實例的扇出型半導體封裝100B包括與凹部分147一起形成的通孔143a、143b及143c，凹部分147填充有絕緣層141a、141b、141c及141d。如放大圖中所示，第三通孔143c是由金屬層146形成，且金屬層146的下表面上的凹部分147是填充有覆蓋金屬層146的所述下表面的絕緣層141a、141b及141c。然而，當金屬層146連接至下重佈線層142a、142b及142c時，凹部分147的形狀無法被清楚地辨別且位於連接區中的第二接合金屬層144b的形狀可能改變。形成通孔143a、143b及143c的金屬層146的結構可應用於通孔143a、143b及143c的至少部分。此實施例中設置於通孔143a、143b及143c上的重佈線層142a、142b及142c亦可具有如以上參照圖9所述一樣形成凹部分147的金屬層146的結構等，且其細節與以上所述扇出型半導體封裝100A的細節實質上相同，且因此，將不再對其予以贅述。
圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，在根據另一實例的扇出型半導體封裝100C中，核心構件110可包括：第一絕緣層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌置於第一絕緣層111a中；第二配線層112b，設置於與第一絕緣層111a的嵌置有第一配線層112a的一個表面相對的第一絕緣層111a的另一表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二絕緣層111b上。第一配線層至第三配線層112a、112b及112c電性連接至連接墊122。分別而言，第一配線層112a與第二配線層112b通過貫穿第一絕緣層111a的第一通孔113a而電性連接，而第二配線層112b與第三配線層112c通過貫穿第二絕緣層111b的第二通孔113b而電性連接。
當第一配線層112a嵌置於第一絕緣層111a中時，因第一配線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因此成為恆定（constant）。亦即，自連接構件140的第一重佈線層142a至第一絕緣層111a的下表面的距離以及自連接構件140的第一重佈線層142a至半導體晶片120的連接墊122的距離，該兩者之間的差值可小於第一配線層112a的厚度。因此，可促成連接構件140的高密度配線設計。
核心構件110的第一配線層112a的下表面可設置於高於半導體晶片120的連接墊122的下表面的水平高度上。此外，連接構件140的第一重佈線層142a與核心構件110的第一配線層112a之間的厚度可大於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此是因為第一配線層112a可向第一絕緣層111a的內側凹陷。藉由此種方式，當第一配線層112a向第一絕緣層111a的內側凹陷且第一絕緣層111a的下表面與第一配線層112a的下表面具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b可位於半導體晶片120的主動面與非主動面之間。核心構件110可具有與半導體晶片120的厚度對應的厚度，且因此形成於核心構件110內部的第二配線層112b可設置於在半導體晶片120的主動面與非主動面之間的水平高度處。
核心構件110的配線層112a、112b及112c的厚度可厚於連接構件140的重佈線層142a、142b及142c的厚度。核心構件110具有的厚度可等於或大於半導體晶片120的厚度，且配線層112a、112b及112c可根據規格而形成為具有較大的尺寸。同時，考量到薄化（thinning），連接構件140的重佈線層142a、142b及142c可形成為具有較配線層112a、112b及112c小的尺寸。
絕緣層111a、111b及111c中的每一者的材料沒有特別限制。舉例而言，可使用絕緣材料作為絕緣層111a、111b及111c中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4或雙馬來醯亞胺三嗪（BT）等。或者，亦可使用PID樹脂作為所述絕緣材料。
配線層112a、112b、112c及112d可用於對半導體晶片120的連接墊122進行重新分佈。配線層112a、112b、112c及112d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、112b、112c及112d可視對應層的設計而定來執行各種功能。舉例而言，配線層112a、112b、112c及112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、112b、112c及112d可包括通孔接墊、焊線接墊、電性連接結構接墊等。
通孔113a及113b可將形成於不同層上的配線層112a、112b及112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及113b中的每一者的材料可為導電材料。通孔113a及113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿著通孔孔洞中的每一者的壁形成。此外，可應用例如圓柱形等任何習知形狀以及錐形。當形成第一通孔113a的孔洞時，第一配線層112a的接墊中的一些接墊可充當終止元件（stopper）。第一通孔113a的上表面的寬度大於下表面的寬度而形成錐形對於製程方面而言可為有利的。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當形成第二通孔113b的孔洞時，第二配線層112b的接墊中的一些接墊可充當終止元件，且第二通孔113b的上表面的寬度大於下表面的寬度而形成錐形對於製程方面而言可為有利的。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合。
其他組件，例如參照圖9所述的連接構件140的金屬層146的內容物等亦可應用於根據另一實例的扇出型半導體封裝100C，且其細節與以上所述扇出型半導體封裝100A的細節實質上相同，且因此，將不再對其予以贅述。
圖14為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，在根據另一實例的扇出型半導體封裝100D中，核心構件110包括：第一絕緣層111a；第一配線層112a及第二配線層112b，設置於第一絕緣層111a的相對兩表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第一配線層112a；第三配線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c上。第一配線層至第四配線層112a、112b、112c及112d可電性連接至連接墊122。由於核心構件110可包括數量較多的配線層112a、112b、112c及112d，因此連接構件140可被進一步簡化。因此，因形成連接構件140的製程中出現的缺陷而導致的良率（yield）下降問題可得到抑制。同時，第一配線層至第四配線層112a、112b、112c及112d可通過各自貫穿第一絕緣層至第三絕緣層111a、111b及111c的第一通孔至第三通孔113a、113b及113c而彼此電性連接。
第一絕緣層111a具有的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括玻璃纖維、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a具有的直徑可大於各自貫穿第二絕緣層111b及第三絕緣層111c的第二通孔113b及第三通孔113c的直徑。
核心構件110的第三配線層112c的下表面可設置於低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第三配線層112c之間的距離可小於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於，第三配線層112c可以突出形式設置於第二絕緣層111b上，從而接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可設置於在半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110可對應半導體晶片120的厚度而形成，且因此，形成於核心構件110內部的第一配線層112a及第二配線層112b可設置於在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。核心構件110具有的厚度可等於或大於半導體晶片120的厚度，且亦可形成較大尺寸的配線層112a、112b、112c及112d。同時，考量到薄化，可形成尺寸相對較小的連接構件140的重佈線層142a、142b、142c。
其他組件，例如以上參照圖9所述的連接構件140的金屬層146的內容物等亦可應用於根據另一實例的扇出型半導體封裝100C，且其細節與以上所述的扇出型半導體封裝100A的細節實質上相同，且因此，將不再對其予以贅述。
如上所述，根據本揭露的例示性實施例，可提供在用於對半導體晶片的連接墊進行重佈線的連接構件中配線層與絕緣層之間的黏合得到確保的半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
112a、112b、112c、112d‧‧‧配線層
113a、113b、113c、143a、143b、143c、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
111、111a、111b、111c、141a、141b、141c、141d、2141、2241‧‧‧絕緣層
142a、142b、142c、2142‧‧‧重佈線層
144a、144b‧‧‧接合金屬層
145a‧‧‧晶種金屬層
145b‧‧‧鍍覆金屬層
146‧‧‧金屬層
147‧‧‧凹部分
151、2251‧‧‧開口
160‧‧‧凸塊下金屬層/凸塊下金屬
2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧電子組件
1130‧‧‧照相機模組
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
D1‧‧‧第一深度
D2‧‧‧第二深度
I-I'‧‧‧線
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及其他優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板（interposer substrate）上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出扇出型半導體封裝的實例的剖面示意圖。 圖10為沿圖9的扇出型半導體封裝的線I-I'所截取的切割平面圖。 圖11A至圖11D為示出形成圖9的放大區域的製程的實例的剖面示意圖。 圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖14為示出扇出型半導體封裝的另一實例的剖面示意圖。

Claims (18)

  1. 一種半導體封裝，包括： 半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊； 包封體，包封所述半導體晶片的至少部分；以及 連接構件，設置於所述半導體晶片的所述主動面上，且包括重佈線層及電性連接至所述半導體晶片的所述連接墊的通孔， 其中所述重佈線層及所述通孔的至少部分是由金屬層形成，所述金屬層具有自其下表面凹陷的凹部分，所述凹部分填充有絕緣材料。
  2. 如申請專利範圍第1項所述的半導體封裝，其中 所述金屬層包括接合金屬層，所述接合金屬層通過所述金屬層的所述下表面暴露出來且形成所述凹部分。
  3. 如申請專利範圍第1項所述的半導體封裝，其中 所述連接構件更包括絕緣層，所述絕緣層設置於所述重佈線層及所述通孔周圍，且 所述金屬層包括接合金屬層，所述接合金屬層設置於與所述絕緣層的介面上。
  4. 如申請專利範圍第1項所述的半導體封裝，其中 所述金屬層包括依序堆疊的第一接合金屬層、晶種金屬層、鍍覆金屬層及第二接合金屬層。
  5. 如申請專利範圍第4項所述的半導體封裝，其中 所述第一接合金屬層與所述第二接合金屬層包括鈦（Ti）。
  6. 如申請專利範圍第4項所述的半導體封裝，其中 所述晶種金屬層及所述鍍覆金屬層包括銅（Cu）。
  7. 如申請專利範圍第4項所述的半導體封裝，其中 所述連接構件更包括絕緣層，所述絕緣層設置於所述重佈線層及所述通孔周圍，且 所述第一接合金屬層及所述第二接合金屬層接觸所述絕緣層。
  8. 如申請專利範圍第4項所述的半導體封裝，更包括： 鈍化層，設置於所述連接構件上， 其中所述第二接合金屬層接觸所述鈍化層。
  9. 如申請專利範圍第1項所述的半導體封裝，其中 所述絕緣材料填充所述凹部分且在所述重佈線層及所述通孔上水平地延伸。
  10. 如申請專利範圍第1項所述的半導體封裝，更包括： 核心構件，具有貫穿孔， 其中所述半導體晶片設置於所述核心構件的所述貫穿孔中。
  11. 如申請專利範圍第10項所述的半導體封裝，其中 所述核心構件包括第一核心絕緣層、第一配線層及第二配線層，所述第一配線層接觸所述連接構件且嵌置於所述第一核心絕緣層的一側中，所述第二配線層設置於與所述第一核心絕緣層的嵌置有所述第一配線層的所述一側相對的另一側上，且 所述第一配線層及所述第二配線層電性連接至所述連接墊。
  12. 如申請專利範圍第11項所述的半導體封裝，其中 所述核心構件更包括：第二核心絕緣層及第三配線層，所述第二核心絕緣層設置於所述第一核心絕緣層上且覆蓋所述第二配線層，所述第三配線層設置於所述第二核心絕緣層上的所述第二配線層的相對側處。
  13. 如申請專利範圍第10項所述的半導體封裝，其中 所述核心構件包括：第一核心絕緣層以及設置於所述第一核心絕緣層的兩個表面上的第一配線層及第二配線層，且 所述第一配線層及所述第二配線層電性連接至所述連接墊。
  14. 如申請專利範圍第13項所述的半導體封裝，其中 所述核心構件更包括第二核心絕緣層及第三配線層，所述第二核心絕緣層設置於所述第一核心絕緣層的下表面上且覆蓋所述第一配線層，所述第三配線層設置於所述第二核心絕緣層上的所述第一配線層的相對側處，且 所述第三配線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的半導體封裝，其中 所述核心構件更包括第三核心絕緣層及第四配線層，所述第三核心絕緣層設置於所述第一核心絕緣層的上表面上且覆蓋所述第二配線層，所述第四配線層設置於所述第三核心絕緣層上的所述第二配線層的相對側處，且 所述第四配線層電性連接至所述連接墊。
  16. 一種半導體封裝，包括： 半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊； 包封體，包封所述半導體晶片的至少部分；以及 連接構件，設置於所述半導體晶片的所述主動面上，且包括重佈線層、電性連接至所述半導體晶片的所述連接墊的通孔以及絕緣層， 其中所述重佈線層或所述通孔的至少部分具有自其下表面凹陷的凹部分，且所述重佈線層或所述通孔的所述至少部分接觸所述絕緣層且是由金屬層形成，所述金屬層具有依序堆疊的第一接合金屬層、晶種金屬層、鍍覆金屬層及第二接合金屬層。
  17. 如申請專利範圍第16項所述的半導體封裝，其中 所述第一接合金屬層或所述第二接合金屬層的至少部分接觸所述絕緣層。
  18. 如申請專利範圍第16項所述的半導體封裝，其中 所述第一接合金屬層及所述第二接合金屬層包括鈦（Ti）。
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