TWI590416B - 封裝及形成封裝的方法 - Google Patents

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葉德強
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Description

封裝及形成封裝的方法
本發明是關於一種半導體製程，特別是關於一種封裝。
在傳統的處理器架構中，中央處理單元(Central Processing Unit，CPU)或加速處理器(Accelerated Processor Unit，APU)通常會嵌入在系統單晶片(System on Chip，SoC)中的靜態隨機存取記憶體(Static Random Access Memory，SRAM)中，或通常是在系統級封裝(System in Package，SiP)裝置的外部SRAM晶片。SRAM架構就晶片面積而言可能比較沒有效率，並且相較於其他記憶體架構較為昂貴。先進的技術製程(例如，在20nm製程以下，像是16nm的鰭式場效電晶體製程或類似的)可能無法提供嵌入式SRAM給SoC裝置，例如是因為在這樣的製程中製造嵌入式SRAM較為困難。
一實施例為一種封裝。封裝包括一處理器晶粒，至少在橫向上被一封裝物密封，一記憶體晶粒至少在橫向上被該封裝物密封，以及一重新分配結構在該封裝物上。該處理器晶粒經由該重新分配結構通訊地耦接至該記憶體晶粒。
另一實施例為一種封裝。封裝包括一封裝物，一第一晶粒嵌入至該封裝物中。該第一晶粒包括處理器整合電 路系統。一第一接合墊在該第一晶粒之一主動側上，以及一第一晶粒連接器在該第一接合墊上。一第二晶粒嵌入至該封裝物中，該第二晶粒包括記憶體整合電路系統。一第二接合墊在該第二晶粒之一主動側上，以及一第二晶粒連接器在該第二接合墊上。該第一晶粒連接器之表面、該第二晶粒連接器之表面、以及該封裝物之表面為一共平面。該封裝更包括一重新分配結構在該共平面上。該第一晶粒經由該第一晶粒連接器、該重新分配結構、及該第二晶粒連接器通訊地耦接至該第二晶粒。
又另一實施例是一種方法。該方法包括將一第一晶粒及一第二晶粒密封於一封裝中，以及在該封裝物上形成一重新分配結構。該第一晶粒包括一處理器，該第二晶粒包括記憶體。該重新分配結構將該第一晶粒電性耦接至該第二晶粒。
20‧‧‧第一積體電路晶粒
22‧‧‧第二積體電路晶粒
24‧‧‧接合墊
26‧‧‧接合墊
28‧‧‧接合墊
30‧‧‧保護層
32‧‧‧保護層
34‧‧‧晶粒連接器
36‧‧‧晶粒連接器
38‧‧‧晶粒連接器
40‧‧‧介電物質
42‧‧‧介電物質
50‧‧‧封裝物
52‧‧‧第一表面
56‧‧‧晶片附加薄膜(DAF)
60‧‧‧重新分配結構
62‧‧‧第一介電層
64‧‧‧通孔
66‧‧‧金屬化圖案
68‧‧‧通孔
70‧‧‧線
72‧‧‧第二介電層
74‧‧‧接合墊
76‧‧‧外部電性連接器
P1‧‧‧第一間距
P2‧‧‧第二間距
80a‧‧‧區域
80b‧‧‧區域
P3‧‧‧第一間距
P4‧‧‧第二間距
80‧‧‧區域
86‧‧‧晶粒連接器
88‧‧‧晶粒連接器
90‧‧‧區域
92‧‧‧區域
94‧‧‧部分
P5‧‧‧第一間距
P6‧‧‧第二間距
100‧‧‧虛擬接合墊
102‧‧‧虛擬晶粒連接器
120‧‧‧接合墊
122‧‧‧探針晶粒連接器
128‧‧‧探針
130‧‧‧載體基板
132‧‧‧脫除層
140‧‧‧膠帶
142‧‧‧鋸子
藉由參照前述說明及下列圖式，本揭露之技術特徵及優點得以獲得完全瞭解。
圖1圖式說明根據一些實施例的第一封裝。
圖2A及圖2B為根據一些實施例，圖1之具有層疊的晶粒間(overlaid die-to-die)連接的第一封裝的剖面佈局圖。
圖3圖式說明根據一些實施例的第二封裝。
圖4A及圖4B為根據一些實施例，圖3之具有層疊的晶粒間(overlaid die-to-die)連接的第二封裝的剖面佈局圖。
圖5圖式說明根據一些實施例的第三封裝。
圖6為根據一些實施例，圖5之具有層疊的晶粒間(overlaid die-to-die)連接的第三封裝的剖面佈局圖。
圖7圖式說明根據一些實施例的第四封裝。
圖8為根據一些實施例，圖7之具有層疊的晶粒間(overlaid die-to-die)連接的第三封裝的剖面佈局圖。
圖9至圖15圖式說明根據一些實施例之形成封裝之製程期間的中間步驟的剖面示意圖。
以下揭示內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
再者，本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應語詞係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置或可被定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。可理解當一特徵係形成於另一特徵或基板上方時，可有其他特徵存在於其間。
於此討論的實施例可在特定的內文中討論，即扇入型(fan-in)或扇出型(fan-out)的晶圓層級封裝。更明確來說，一些實施例係有關於藉由封裝內之重新分配結構來內部連接一第一積體電路晶粒以及一第二積體電路晶粒。在這些實施例之方式 中，一第二積體電路晶粒可提供快取，例如動態隨機存取記憶體(dynamic random access memory，DRAM)，給該第一積體電路晶粒；第一積體電路晶粒例如是中央處理單元(central processing unit，CPU)或加速處理單元(accelerated processing unit，APU)。其他實施例深入探討其他應用，例如在閱讀本揭露後能立即被本技術所屬領域具有通常知識者所理解的不同封裝型態或是不同組態。需注意的是，於此討論之實施例可不需要圖式說明可能存在於結構中的每一元件或特徵。舉例來說，例如當討論複數個元件中之一者已足夠傳達實施例之精神時，該等元件可能從圖式中省略。又，於此討論之方法實施例可能會像依照特定順序執行的方式被討論。然而，其他方法實施例可能以任何具有邏輯性的順序來執行。
圖1圖式說明根據一些實施例之一封裝。該封裝包括一第一積體電路晶粒20以及一第二積體電路晶粒22，這兩者被一封裝物50密封。根據一些實施例，第一積體電路晶粒20包括處理器，例如是CPU或APU或諸如此類的積體電路系統。而第二積體電路晶粒22包括記憶體，像是DRAM或諸如此類的積體電路系統。在這例子中，第二積體電路晶粒22符合聯合電子裝置工程協會(Joint Electron Devices Engineering Council，JEDEC)的寬輸入/輸出(wide input/output，I/O)或寬I/O 2的標準技術規範。
第一積體電路晶粒20及第二積體電路晶粒22可根據可應用的製程來處理以形成積體電路。舉例來說，積體電路晶粒20及22之每一者可包含主體半導體基板、絕緣層上矽(semiconductor-on-insulator，SOI)基板、多層或傾斜的基板、或諸如此類。一般而言，SOI基板包括形成在絕緣層上之半導體材料層，例如在基板上之埋入氧化物(buried oxide，BOX)、矽氧化 物、或諸如此類。基板之半導體材料可為元素半導體，例如矽、鍺、或諸如此類，化合物物質例如矽化鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、砷化鎵磷、磷化鎵銦，或這些的組合物，及諸如此類，或諸如此類。裝置，例如電晶體、二極體、電容器、電阻器等等可形成在半導體基板上或內，並可藉由在半導體基板上之一或多個介電層中的例如藉由金屬圖案化形成的互聯結構來內部連接以形成積體電路。
第一積體電路晶粒20更包括接合墊24及26，例如鋁墊，接合墊24及26為外部連接所需。第二積體電路晶粒22更包括接合墊28，例如鋁墊，接合墊28為外部連接所需。接合墊24、26及28在被視為個別的積體電路晶粒20及22之主動側上。保護層30在第一積體電路晶粒20上並在部分的接合墊24及26上。保護層32在第二積體電路晶粒22上並在部分的接合墊28上。開口穿過保護層30及32至個別接合墊24、26及28。
晶粒連接器34、36及38，例如導電柱(舉例來說，包括像是銅的金屬)，在穿過保護層30及32的開口中，並且機械及電性耦接至個別接合墊24、26及28。晶粒連接器34、36及38電性耦接第一積體電路晶粒20及第二積體電路晶粒22之各自的積體電路。為了清楚及簡化起見，減少數量的晶粒連接器顯示於第一積體電路晶粒20及第二積體電路晶粒22之每一者上，本技術所屬領域具有通常知識者能夠立即的理解可能存在更多的晶粒連接器。此外，為了更清楚傳達各種概念，圖式說明之晶粒連接器的相對尺寸及/或間距會被誇大。晶粒連接器34、36及38更多的細節將會在圖2A及2B中討論。
介電物質40在第一積體電路晶粒20之主動側上，例如是在保護層30及晶粒連接器34及36上。介電物質42在第二積體 電路晶粒22之主動側上，例如在保護層32及晶粒連接器38上。介電物質40橫向的密封晶粒連接器34及36，以及介電物質40橫向的與第一積體電路晶粒20相連。類似的，介電物質42橫向的密封晶粒連接器38，以及介電物質42橫向地與第二積體電路晶粒22相連。介電物質40及42可為乙烯系聚合物(polymer)，像是聚苯噁唑(polybenzoxazole，PBO)、矽氧烷寡聚物(polyimide)、苯并環丁烯(benzocyclobutene，BCB)，或諸如此類；氮化物例如是氮化矽，或諸如此類；氧化物例如是氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻硼磷硅酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)，或諸如此類，或其組合物。
封裝物50橫向密封第一積體電路晶粒20以及第二積體電路晶粒22。封裝物50可為成型模料，環氧成型模料，或諸如此類。封裝物50之一第一表面52與介電物質40及42之表面以及晶粒連接器34、36及38之表面共平面。與第一表面52相對立之封裝物50之一第二表面54與第一積體電路晶粒20及第二積體電路晶粒22之背面(例如與主動側相對立)之表面共平面。在其他實施例中，各種表面可能不是共平面。如圖式說明，一晶片附加薄膜(die-attach-film，DAF)56，其可能是粘合薄膜，在封裝物50之第二表面54以及第一積體電路晶粒20及第二積體電路晶粒22之背面的表面上。在一些實施例中，DAF 56可被省略。
一重新分配結構60在封裝物50之第一表面52上以及在介電物質40及42以及晶粒連接器34、36及38之表面上。重新分配結構60包括一第一介電層62、一第二介電層72，以及各種金屬化層及通孔。第一介電層62在封裝物50之第一表面52上以及在介電物質40及42之表面上。通孔，例如通孔64及68，穿過第一介電 層62並直接耦接至個別的晶粒連接器34、36及38。一金屬化圖案66在第一介電層62上。第二介電層72在金屬化圖案66及第一介電層62上。開口(未圖式)穿過第二介電層72，以及金屬化圖案形成在開口中並形成接合墊74在第二介電層72上。第一介電層62及第二介電層72可為乙烯系聚合物，例如PBO、矽氧烷寡聚物、BCB，或是諸如此類；氮化物像是氮化矽；氧化物，像是氧化矽、PSG、BSG、BPSG，或是諸如此類。各種金屬化圖案，通孔或接合墊可包括金屬，像是銅、鈦、鎢、鋁、或諸如此類，或其組合物。重新分配結構60可包括任何數量的介電層以及金屬化圖案。外部電性連接器76在接合墊74上。外部電性連接器76可包括低溫回流焊物質，像是焊料，其可含鉛或不含鉛。外部電性連接器76可為球柵陣列封裝(ball grid array，BGA)。
在金屬化圖案66中的通孔68及一線70形成重新分配結構中的晶粒間(die-to-die)連接。在第一積體電路晶粒20上的晶粒連接器36直接耦接至一通孔68，通孔68直接耦接至線70。線70直接耦接至另一通孔68，通孔68直接耦接至在第二積體電路晶粒22上之晶粒連接器38。因此，第一積體電路晶粒20及第二積體電路晶粒22為在封裝內通訊的耦接，例如，穿過重新分配結構60，而無須任何封裝外的任何連接。圖式說明的圖1之晶粒間的連接係顯示做為一個例子，而在封裝的重新分配結構內之任何晶粒間連接的組態都可被使用。
圖2A為根據一些實施例，封裝物50之第一表面52、介電物質40及42之表面、晶粒連接器34、36及38、以及具有層疊的晶粒間(overlaid die-to-die)連接之佈局圖。晶粒連接器34通常設置為一陣列在第一積體電路晶粒20上。晶粒連接器34在個別相鄰成對之晶粒連接器34間能具有一第一間距(pitch)P1(例如， 在y方向上)以及一第二間距P2(例如在X方向上)。晶粒連接器34之第一間距P1及第二間距P2之每一者能在約20微米(μm)及約150μm之間，例如約80μm。晶粒連接器36通常設置在第一積體電路晶粒20上之一區域80a內。晶粒連接器38通常設置在第二積體電路晶粒22上之一區域80b內。在第二積體電路晶粒22上之區域80b通常座落在第二積體電路晶粒22之中心。線70圖式在區域80a及80b之間以圖式說明第一積體電路晶粒20之晶粒連接器36及第二積體電路晶粒22之晶粒連接器38間之晶粒間連接。區域80a及80b之更多的細節會大致的描繪圖2B之區域80。在區域80中之四個象限，每一個包含晶粒連接器36/38之陣列(第一積體電路晶粒20之晶粒連接器36以及第二積體電路晶粒22之晶粒連接器38)。晶粒連接器36/38在區域80之象限中的個別相鄰成對之晶粒連接器36/38之間能具有一第一間距P3(例如，在y方向上)以及一第二間距P4(例如，在x方向上)。晶粒連接器36/38之第一間距P3及第二間距P4之每一者能在約20μm及約60μm之間，例如40μm。第一間距P1大於第一間距P3，以及第二間距P2大於第二間距P4。
圖3圖式說明根據一些實施例之另一封裝。圖3之封裝大致上類似圖1之封裝，因此描繪於圖3及圖1之共同元件為了簡潔將不於此討論。在這例子中，第二積體電路晶粒22遵照JEDEC之雙倍資料率(double data rate，DDR)或低電壓DDR(LPDDR)的標準技術規範。在圖1之封裝中的晶粒連接器36及38被圖3之封裝中的晶粒連接器86及88取代。這些晶粒連接器86及88之額外細節顯示於圖4A及4B中。
圖4A為根據一些實施例，封裝物50之第一表面52、介電物質40及42之表面、晶粒連接器34、86及88、以及具有層疊的晶粒間(overlaid die-to-die)連接之佈局圖。晶粒連接器34通常 設置如圖2A所討論之方式。晶粒連接器86通常設置在第一積體電路晶粒20上之區域90內。晶粒連接器88通常設置在第二積體電路晶粒22上之區域92內。區域90及92通常沿著對方設置，並且位在第一積體電路晶粒20及第二積體電路晶粒22各自靠近的對應橫向邊緣之區域內。線70圖式在區域90及92之間，以圖式說明第一積體電路晶粒20之晶粒連接器86與第二積體電路晶粒22之晶粒連接器88之間的晶粒間連線。區域90及92之一部份94之細節將描繪於圖4B。在第一積體電路晶粒20上之區域90內的晶粒連接器86通常設置為兩行，該兩行與第一積體電路晶粒20之橫向邊緣平行，而區域90靠近第一積體電路晶粒20之橫向邊緣，例如沿著y方向。晶粒連接器86相對於與第一積體電路晶粒20之橫向邊緣之垂直方向(例如，x方向)偏移，區域90靠近第一積體電路晶粒20之橫向邊緣。類似的，在第二積體電路晶粒22上之區域92內的晶粒連接器88通常設置為兩行，該兩行與第二積體電路晶粒22之橫向邊緣平行，而區域92靠近第二積體電路晶粒22之橫向邊緣。晶粒連接器88相對於與第二積體電路晶粒22之橫向邊緣之垂直方向偏移，區域92靠近第二積體電路晶粒22之橫向邊緣。晶粒連接器86及88在第一積體電路晶粒20及第二積體電路晶粒22之每一者上之各自相鄰成對的晶粒連接器86及88之間能具有一第一間距P5(例如，在y方向上)以及一第二間距P6(例如，在x方向上)。晶粒連接器86及88之第一間距P5及第二間距P6之每一者在約40μm及約200μm之間，例如約80μm。第一間距P1大於第一間距P5，及第二間距P2大於第二間距P6。
圖5圖式說明根據一些實施例之另一封裝。圖5之封裝大致上類似於圖3之封裝，因此描繪於圖5及圖3中之共同元件為了簡潔將不於此討論。第二積體電路晶粒22更包括虛擬接合墊 100，例如鋁接合墊，在第二積體電路晶粒22之主動側上。保護層32在部分的虛擬接合墊100上。開口穿過保護層32至虛擬接合墊100。虛擬晶粒連接器102，例如導電柱(舉例來說，包括金屬例如銅)在穿過保護層32之開口中，並且機械耦接至虛擬接合墊100。虛擬晶粒連接器102及虛擬接合墊100可能不電性耦接至另一裝置或導電特徵。為了清楚及簡化起見，減少數量的虛擬晶粒連接器102顯示於第二積體電路晶粒22上，本技術所屬領域具有通常知識者能夠立即的理解可能存在更多的虛擬晶粒連接器。此外，為了更清楚傳達各種概念，圖式說明之虛擬晶粒連接器的相對尺寸及/或間距會被誇大。虛擬晶粒連接器102更多的細節將會在圖6中討論。
圖6為根據一些實施例，封裝物50之第一表面52、介電物質40及42之表面、晶粒連接器34、86及88、虛擬晶粒連接器102之表面、以及具有層疊的晶粒間(overlaid die-to-die)連接之佈局圖。圖6之佈局圖大致上相同於圖4A之佈局圖以及圖4B描繪之額外的細節。虛擬晶粒連接器102通常設置為一陣列在區域92外之第二積體電路晶粒22上。可使用任何數量的虛擬晶粒連接器102，並且虛擬晶粒連接器102可為具有任何尺寸的任何組態。虛擬晶粒連接器102在一些用來形成封裝的製程中可增加處理的一致性，例如在光學微影、電鍍、及/或蝕刻製程期間，其將會在之後討論。雖然圖5及圖6討論之區域90及92的內文係討論於圖3、4A及4B中，但本技術所屬領域具有通常知識者能夠立即理解虛擬晶粒連接器102以及虛擬接合墊100能夠併入圖1、2A及2B之封裝中。
圖7圖式說明根據一些實施例之另一封裝。圖7之封裝大致上類似於圖3之封裝，因此描繪於圖7及圖3中之共同元件為了簡潔將不於此討論。在第二積體電路晶粒22上之接合墊28被在 第二積體電路晶粒22上之接合墊120取代，像是鋁墊。該等接合墊120之每一者可為細長之接合墊，可包括具有一線連接兩接合墊之兩接合墊，或諸如此類。保護薄膜32在部分之接合墊120上。開口穿過保護薄膜32至接合墊120。兩個開口可穿過保護薄膜32至每一接合墊120。晶粒連接器88及探針晶粒連接器122，例如導電柱(例如，包括金屬例如銅)在穿過保護薄膜32之開口中，並且電性及機械的耦接至接合墊120。對每一接合墊120來說，一個晶粒連接器88可在一個至接合墊120之開口內，以及一個探針晶粒連接器122可在另一個至接合墊120之開口內。為了清楚及簡化起見，減少數量的探針晶粒連接器122顯示於第二積體電路晶粒22上，本技術所屬領域具有通常知識者能夠立即的理解可能存在更多的探針晶粒連接器。此外，為了更清楚傳達各種概念，圖式說明之探針晶粒連接器的相對尺寸及/或間距會被誇大。探針晶粒連接器122更多的細節將會在圖8中討論。
圖8為根據一些實施例，封裝物50之第一表面52、介電物質40及42之表面、晶粒連接器34、86及88、探針晶粒連接器122之表面、以及具有層疊的晶粒間(overlaid die-to-die)連接之佈局圖。圖8之佈局圖大致上相同於圖4A之佈局圖以及圖4B描繪之額外的細節。探針晶粒連接器122通常設置沿著第二積體電路晶粒22上之區域92，並且平行第二積體電路晶粒22上之區域92。可使用任何數量的探針晶粒連接器122，並且探針晶粒連接器122可為具有任何尺寸的任何組態。接合墊120，例如線，顯示為將區域92內之晶粒連接器88之個別每一個電性耦接至探針晶粒連接器122。探針晶粒連接器122及/或在探針晶粒連接器122連接到的接合墊120的下方部分可做為輔助晶粒測試。探針晶粒連接器122及/或接合墊120的下方部分可通常具有較大的尺寸及間距，相較於在區 域92內的晶粒連接器88。因此，探測探針晶粒連接器122及/或接合墊120的下方部分可能更容易，相較於探測晶粒連接器82及/或接合墊28。雖然圖7及圖8討論之區域90及92的內文係討論於圖3、4A及4B中，但本技術所屬領域具有通常知識者能夠立即理解接合墊120及探針晶粒連接器122能夠併入圖1、2A及2B之封裝中，又此外，虛擬接合墊及/或虛擬晶粒連接器可更合併至每一種封裝中。
圖9至圖15圖式說明根據一些實施例之形成封裝之製程期間的中間步驟的剖面示意圖。圖9至圖11為在製造第二積體電路晶粒22期間之剖面圖，本技術所屬領域具有通常知識者能立即瞭解第一積體電路晶粒20可經歷類似的製程。
在圖9中，接合墊形成在第二積體電路晶粒22上。在圖9以前之製程，第二積體電路晶粒22可已經被晶圓後段導線製作(back-end-of-the-line，BEOL)處理過。舉例來說，各種金屬化層可已經形成在第二積體電路晶粒22之半導體基板上，金屬化層可內部連接形成在半導體基板上及/或之上的各種裝置以形成積體電路。接合墊可形成在覆蓋在頂部金屬化層之介電層上，並且可耦接至在頂部金屬化層中的金屬化圖案。圖7及圖8之接合墊120描繪於圖9至圖15之實施例中。在其他實施例中，接合墊28、100及/或120可形成其他圖式。接合墊之形成可藉由沈積一導電物質，例如金屬像鋁、銅、金屬合金、或諸如此類，在基板上，並可藉由可接受的沈積製程，像是化學氣相沉積法(chemical vapor deposition，CVD)、物理氣相沉積法(physical vapor deposition，PVD)，或諸如此類。舉例來說，導電物質可使用可接受之光學微影及蝕刻製程圖案化至接合墊中。
接著，保護薄膜32形成在接合墊120以及基板之上方。保護薄膜32可為介電層，例如氮化矽、氧化矽、或諸如此類， 並且透過CVD或諸如此類之方式沈積。暴露出接合墊120之開口，舉例來說，可使用可接受之光學微影及蝕刻製程穿過保護薄膜32而形成。
接著，如圖9所示，第二積體電路晶粒22可經歷一晶片測試(chip-test)。該測試可包括將探針128施加至一或多個在第二積體電路晶粒22上之接合墊120，並且從探針128施加一訊號穿過接合墊120以測試各種在第二積體電路晶粒22上之元件。在使用接合墊120之實施例中，如圖所繪示，探針128可經由在對應至探針晶粒連接器122之位置的保護薄膜32中之開口接觸接合墊120。在其他實施例中，探針128可經由在對映智晶粒連接器38或88之位置的保護薄膜32中之開口接觸接合墊。在又一實施例中。該測試可被省略。
在圖10中，晶粒連接器形成在穿過保護薄膜32中之開口的接合墊上。即使圖9至圖15之實施例描繪的係圖7及圖8之晶粒連接器88及探針晶粒連接器122，但晶粒連接器可為其他圖式的晶粒連接器38、88、102及/或122之任一者。做為一個形成晶粒連接器88及122之例子，一種晶層(未圖式)形成在保護薄膜32之上方，並且在穿過保護薄膜32之開口之表面內，以及沿著穿過保護薄膜32之開口之表面。在一些實施例中，種晶層為金屬層，其為單一層或包括了複數個由不同物質形成的子層之多個層。在一些實施例中，種晶層包括鈦層以及在鈦層上方的銅層。種晶層可藉由使用例如PVD或諸如此類來形成。接著在種晶層上形成光阻，並圖案化光阻。光阻可藉由旋轉塗佈法或諸如此類，以及可藉由暴露在用於圖案化之光下之方式來形成。光阻之圖案對應至晶粒連接器88及122。圖案化形成穿過光阻並且暴露出種晶層的開口。導電物質形成在光阻的開口內，並在種晶層之暴露部分之上。導 電物質可藉由例如析鍍法，例如電鍍或無電電鍍，或諸如此類。導電物質可包括金屬，例如銅、鈦、鎢、鋁、或諸如此類。之後，電阻及上方未形成導電物質之部分種晶層被移除。電阻之移除可藉由可接收之灰化(ashing)製程或剝除(stripping)製程，例如使用氧電漿或諸如此類之方式來完成。一旦移除光阻，例如藉由使用可接受之蝕刻製程，例如藉由濕式或乾式蝕刻來移除暴露部分的種晶層。種晶層剩餘的部分以及導電物質形成晶粒連接器88及122。
在圖11中，介電物質42形成在晶粒連接器88及122上以及在保護薄膜32上。介電物質42具有之厚度足以覆蓋晶粒連接器88及122之暴露出的表面介電物質42可為PBO、矽氧烷寡聚物(polyimide)、BCB，或諸如此類。本技術所屬領域具有通常知識者能理解以上之製程以及包括圖11可同時發生在單一基板(例如晶圓)之多個第二積體電路晶粒22上。在形成介電物質42以後，第二積體電路晶粒可被去框(singulated)，例如藉由切除(dicing)或切割(sawing)。
在圖12中，第一積體電路晶粒20及第二積體電路晶粒22附著至一載體基板130。載體基板130可為玻璃載體基板、陶瓷載體基板、或諸如此類。載體基板130可為晶圓。一脫除層132在載體基板130上，以及DAF 56在脫除層132上。脫除層132可由基底為乙烯系聚合物之物質形成，其可與載體基板130一同從在之後步驟中形成之覆蓋結構上被移除。在一些實施例中，脫除層132為一環氧(epoxy)基底熱脫除物質，其被加熱時，例如光熱轉換(light-to-heat conversion，LTHC)釋放塗覆，會失去其附著性。在其他實施例中，脫除層132可為紫外光膠，其暴露在紫外光下時會失去其附著性。脫除層132可以液體體形式噴灑並固化，或以片 狀薄膜附著在載體基板130上，或其他類似方法。DAF 56可為施加至脫除層上之黏著劑，該脫除層將第一積體電路晶粒20及第二積體電路晶粒22附著至載體基板130上。
在圖13中，應用封裝物50來密封第一積體電路晶粒20及第二積體電路晶粒22。封裝物50可為成型模料，環氧成型模料，或諸如此類。在固化以後，封裝物50可經歷研磨加工製程(grinding process)以暴露出晶粒連接器34、86、88及122。在研磨加工製程後，晶粒連接器34、86、88及122，介電物質40及42，封裝物50之頂部表面為共平面。在一些實施例中，可省略研磨加工製程，舉例來說，若晶粒連接器34、86、88及122在封裝製程以後已經暴露的情況。
在圖14中，形成一重新分配結構60以及外部電性連接器76。重新分配結構60可包括任何數量的介電層、金屬化圖案、及通孔。如圖式說明，重新分配結構60包括一第一介電層62、一第二介電層72、一金屬化圖案66，以及各種通孔。
第一介電層62形成在封裝物50、介電物質40及42、及晶粒連接器34、86、88及122上。在一些實施例中，第一介電層62由乙烯系聚合物組成，其可為光感物質像是PBO、矽氧烷寡聚物、BCB、或諸如此類，其可容易的使用光罩來圖案化。在其他實施例中，第一介電層62由氮化物形成，例如氮化矽；一氧化物像是氧化矽、PSG、BSG、BPSG；或諸如此類。第一介電層62可藉由旋轉塗佈法、層壓法(lamination)、CVD，或諸如此類，或其組合來形成。第一介電層62接著被圖案化以形成開口以暴露出晶粒連接器34、86及88。該圖案化可為可接受之製程，例如當介電層為光感性物質時，藉由將第一介電層62暴露在光下，或藉由蝕刻，舉例來說，使用非等向性蝕刻。
首先形成具有通孔之金屬化圖案66在第一介電層62上。形成金屬化圖案66之一個例子是，一種晶層(未圖式)形成在第一介電層62上方。在一些實施例中，種晶層為金屬層，其為單一層或包括了複數個由不同物質形成的子層之多個層。在一些實施例中，種晶層包括鈦層以及在鈦層上方的銅層。種晶層可藉由使用例如PVD或諸如此類來形成。接著在種晶層上形成光阻，並圖案化光阻。光阻可藉由旋轉塗佈法或諸如此類，以及可藉由暴露在用於圖案化之光下之方式來形成光阻之圖案對應至金屬化圖案66及通孔。圖案化形成穿過光阻並且暴露出種晶層的開口。導電物質形成在光阻的開口內，並在種晶層之暴露部分之上。導電物質可藉由例如析鍍法，例如電鍍或無電電鍍，或諸如此類。導電物質可包括金屬，例如銅、鈦、鎢、鋁、或諸如此類。之後，電阻及上方未形成導電物質之部分種晶層被移除。電阻之移除可藉由可接收之灰化製程或剝除製程，例如使用氧電漿或諸如此類之方式來完成。一旦移除光阻，例如藉由使用可接受之蝕刻製程，例如藉由濕式或乾式蝕刻來移除暴露部分的種晶層。種晶層剩餘的部分以及導電物質形成金屬化圖案66及穿過第一介電層62之通孔。通孔包括通孔64，通孔64將金屬化圖案66直接耦接至晶粒連接器34，以及通孔68將晶粒連接器86及88直接耦接至金屬化圖案66之線70。
第二介電層72形成在金屬化圖案66及第一介電層62上。在一些實施例中，第二介電層72可為乙烯系聚合物，其可為光感物質，例如PBO、矽氧烷寡聚物、BCB，或是諸如此類，其可容易的使用光罩來圖案化。在其他實施例中，第二介電層由氮化物形成，例如是氮化矽；氧化物例如是氧化矽、PSG、BSG、BPSG，或諸如此類。第二介電層72可藉由旋轉塗佈法、層壓法、CVD， 或諸如此類，或其組合來形成。第二介電層72接著被圖案化以形成開口以暴露出金屬化圖案66。該圖案化可為可接受之製程，例如當介電層為光感性物質時，藉由將第二介電層72暴露在光下，或藉由蝕刻，舉例來說，使用非等向性蝕刻。
一或多個額外的金屬化圖案或介電層可藉由用於形成金屬化圖案及介電層之製程形成在重新分配結構60中。在形成金屬化圖案期間，通孔可藉由在第二介電層之開口中形成種晶層及金屬化圖案之導電物質形成通孔。通孔可因此內部連接或電性耦接各種金屬化圖案。
接合墊74形成在重新分配結構60之外部表面上。在圖式說明之實施例中，接合墊74包括通孔(未圖式)穿過在第二介電層72中的開口。在形成接合墊74之一個例子中，種晶層(未圖式)形成在第二介電層72上方。在一些實施例中，種晶層為金屬層，其為單一層或包括了複數個由不同物質形成的子層之多個層。在一些實施例中，種晶層包括鈦層以及在鈦層上方的銅層。種晶層可藉由使用例如PVD或諸如此類來形成。接著在種晶層上形成光阻，並圖案化光阻。光阻可藉由旋轉塗佈法或諸如此類，以及可暴露在用於圖案化之光下。圖案化形成穿過光阻並且暴露出種晶層的開口。導電物質形成在光阻的開口內，並在種晶層之暴露部分之上。導電物質可藉由例如析鍍法，例如電鍍或無電電鍍，或諸如此類。導電物質可包括金屬，例如銅、鈦、鎢、鋁、或諸如此類。之後，電阻及上方未形成導電物質之部分種晶層被移除。電阻之移除可藉由可接收之灰化製程或剝除製程，例如使用氧電漿或諸如此類之方式來完成。一旦移除光阻，例如藉由使用可接受之蝕刻製程，例如藉由濕式或乾式蝕刻來移除暴露部分的種晶層。種晶層剩餘的部分以及導電物質形成接合墊74，其可 包括在線及通孔將接合墊74電性耦接至金屬化圖案66之地方之線及通孔。通孔形成在第二介電層72之開口中。
外部電性連接器76形成在接合墊116上。外部電性連接器76可包括低溫回流焊物質，像是焊料，其可含鉛或不含鉛。外部電性連接器76使用適合的下球(ball drop)製程。在省略接合墊116之其他實施例中，外部電性連接器經由在第二介電層72中的各種開口直接形成在金屬化圖案66上。
本技術所屬領域具有通常知識者能夠立即理解一直到圖14之製程可執行於一載體基板130上，其中載體基板130為晶圓，如同上文所討論，因此多個封裝結構可形成在單一載體基板130上。圖15圖式說明去除封裝的框。在去框以前，載體基板130從封裝結構去除黏合(de-bonded)或分離。根據一些實施例，去除黏合包括將光，例如雷射光或紫外光投射至脫除層132，使得脫除層132在光的熱下分解，並且載體基板130能被移除。清除及/或研磨加工製程可被執行以移除剩餘部分的脫除層132及/或DAF 56。封裝結構接著被翻轉並且放置到膠帶140上。舉例來說，以鋸子142切割該等封裝之間以切割封裝。
實施例可達成各種優點。在一些實施例中，記憶體可從處理器晶粒上移除，但仍靠近處理器晶粒。如同以上之實施例中所討論的，第一積體電路晶粒20可為CPU或APU，第二積體電路晶粒22可為DRAM。如例子中所示，CPU/APU能夠藉由封裝之重新分配結構通訊的耦接至DRAM而無須任何封裝外的連接。如上所討論的封裝可准許DRAM為CPU/APU的快取。又，相較於其他記憶體，例如靜態隨機存取記憶體(static random access memory，SRAM)，使用DRAM能更有效利用面積，其能夠被使用為做為快取。DRAM也還能具有高頻寬，例如JEDEC的Wide I/O 或Wide I/O 2標準技術規範下的每秒51十億位元組(gigabytes/second，GB/s)，或JEDEC LPDDR4標準技術規範下的25.6GB/s。這些優點能更輔助商品化處理器產品。
一實施例為一種封裝。封裝包括一處理器晶粒，至少在橫向上被一封裝物密封，一記憶體晶粒至少在橫向上被該封裝物密封，以及一重新分配結構在該封裝物上。該處理器晶粒經由該重新分配結構通訊地耦接至該記憶體晶粒。
另一實施例為一種封裝。封裝包括一封裝物，一第一晶粒嵌入至該封裝物中。該第一晶粒包括處理器整合電路系統。一第一接合墊在該第一晶粒之一主動側上，以及一第一晶粒連接器在該第一接合墊上。一第二晶粒嵌入至該封裝物中，該第二晶粒包括記憶體整合電路系統。一第二接合墊在該第二晶粒之一主動側上，以及一第二晶粒連接器在該第二接合墊上。該第一晶粒連接器之表面、該第二晶粒連接器之表面、以及該封裝物之表面為一共平面。該封裝更包括一重新分配結構在該共平面上。該第一晶粒經由該第一晶粒連接器、該重新分配結構、及該第二晶粒連接器通訊地耦接至該第二晶粒。
又另一實施例是一種方法。該方法包括將一第一晶粒及一第二晶粒密封於一封裝中，以及在該封裝物上形成一重新分配結構。該第一晶粒包括一處理器，該第二晶粒包括記憶體。該重新分配結構將該第一晶粒電性耦接至該第二晶粒。
以上所述一些實施例的特徵，以使本領域內之技藝人士能更好的理解本揭露的各個概念。本領域內之技藝人士他們可以很容易的將本申請公開的內容作為基礎來設計或更改其他的工藝及結構，以實現與本申請介紹的實施例相同的目的和實現同樣的優點。本領域內之技藝人士還應該注意意識到這種等效構造 並不背離本揭露精神的範疇，以及不在背離本揭露精神和範疇的情況下，可作各種改變、替代或更改。
20‧‧‧第一積體電路晶粒
22‧‧‧第二積體電路晶粒
24‧‧‧接合墊
26‧‧‧接合墊
28‧‧‧接合墊
30‧‧‧保護層
32‧‧‧保護層
34‧‧‧晶粒連接器
36‧‧‧晶粒連接器
38‧‧‧晶粒連接器
40‧‧‧介電物質
42‧‧‧介電物質
50‧‧‧封裝物
52‧‧‧第一表面
60‧‧‧重新分配結構
62‧‧‧第一介電層
64‧‧‧通孔
66‧‧‧金屬化圖案
68‧‧‧通孔
70‧‧‧線
72‧‧‧第二介電層
74‧‧‧接合墊
76‧‧‧外部電性連接器

Claims (10)

  1. 一種半導體的封裝，包括：一處理器晶粒，至少在橫向上被一封裝物密封，該處理器晶粒具有一第一複數個晶粒連接器及一第二複數個晶粒連接器在該處理器晶粒的一主動側上，該第一複數個晶粒連接器具有一第一間距並且在該處理器晶粒的該主動側的一第一區域內，該第二複數個晶粒連接器具有一第二間距以及在該處理器晶粒的該主動側的一第二區域內，該第二間距小於該第一間距，其中該第一複數個晶粒連接器的表面、該第二複數個晶粒連接器的表面以及該封裝物的表面為共平面；一記憶體晶粒，至少在橫向上被該封裝物密封；以及一重新分配結構，在該封裝物上，該處理器晶粒經由該重新分配結構通訊地耦接至該記憶體晶粒。
  2. 如申請專利範圍第1項所述之半導體的封裝，其中該處理器晶粒具有一第一晶粒連接器在該處理器晶粒之一主動側上，該第一晶粒連接器為該第二複數個晶粒連接器的一者，以及該記憶體晶粒具有一第二晶粒連接器在該記憶體晶粒之一主動側上，該第一晶粒連接器之表面、該第二晶粒連接器之表面以及該封裝物之表面為一共平面表面，該重新分配結構為該共平面表面，該第一晶粒連接器經由該重新分配結構通訊地耦接至該第二晶粒連接器。
  3. 如申請專利範圍第1項所述之半導體的封裝，其中該記憶體晶粒具有一晶粒連接器以及一虛擬連接器在該記憶體晶粒之一主動側上，該記憶體晶粒經由該重新分配結構以及該晶粒連接器通訊地耦接至該處理器晶粒。
  4. 如申請專利範圍第1項所述之半導體的封裝，其中該記憶體晶粒具有一第一晶粒連接器在該記憶體晶粒之一主動側之接合墊上，該記憶體晶粒更具有一第二晶粒連接器在該接合墊上，該第二晶粒連接器不同於該第一晶粒連接器，該記憶體晶粒經由該重新分配結構及該第一晶粒連接器通訊地耦接至該處理器晶粒。
  5. 一種半導體的封裝，包括：一封裝物；一第一晶粒，嵌入至該封裝物中，該第一晶粒包括處理器整合電路系統，一第一接合墊在該第一晶粒之一主動側上，一第一晶粒連接器在該第一接合墊上；一第二晶粒，嵌入至該封裝物中，該第二晶粒包括記憶體整合電路系統，一第二接合墊在該第二晶粒之一主動側上，一第二晶粒連接器接觸該第二接合墊，及一第三晶粒連接器接觸該第二接合墊，該第三晶粒連接器的尺寸大於該第二晶粒連接器的尺寸，該第一晶粒連接器之表面、該第二晶粒連接器之表面、該第三晶粒連接器的表面、以及該封裝物之表面為一共平面；以及一重新分配結構，在該共平面上，該第一晶粒經由該第一晶粒連接器、該重新分配結構、及該第二晶粒連接器通訊地耦接至該第二晶粒。
  6. 如申請專利範圍第5項所述之半導體的封裝，其中該第二晶粒更具有一第三接合墊在該第二晶粒之該主動側上，一第四晶粒連接器在該第三接合墊上，該第三接合墊及該第四晶粒連接器被電性隔絕。
  7. 一種半導體封裝的方法，包括： 形成一第一複數個晶粒連接器及一第二複數個晶粒連接器在一第一晶粒的一主動面上，該第一複數個晶粒連接器具有一第一間距及該第二複數個晶粒連接器具有一第二間距，該第二間距小於該第一間距；將該第一晶粒及一第二晶粒密封於一封裝中，該第一晶粒包括一處理器，該第二晶粒包括記憶體；以及在該封裝物上形成一重新分配結構，該重新分配結構將該第一晶粒電性耦接至該第二晶粒。
  8. 如申請專利範圍第7項所述之半導體封裝的方法，更包括：在該第二晶粒之一主動側上形成一接合墊；在該第二晶粒之該主動側上形成一保護層，穿過該保護層之一第一開口暴露出該接合墊之一第一部份，穿過該保護層之一第二開口暴露出該接合墊之一第二部分，該第二開口大於該第一開口；在該第二晶粒上執行一測試，該測試包括經由該第二開口接觸該接合墊；以及在該接合墊上形成一第一晶粒連接器穿過該第一開口以及在該接合墊上形成一第二晶粒連接器穿過該第二開口，該第二晶粒經由該第一晶粒連接器電性耦接至該第一晶粒。
  9. 如申請專利範圍第7項所述之半導體封裝的方法，更包括：在該第二晶粒之一主動側上形成一第一接合墊及一第二接合墊，該第一接合墊電性耦接至在該第二晶粒上的整合電路系統，該第二接合墊不電性耦接至在該第二晶粒上之整合電路系統；以及 在該第一接合墊上形成一第一晶粒連接器以及在該第二接合墊上形成一第二晶粒連接器，該第二晶粒電性經由該第一晶粒連接器耦接至該第一晶粒。
  10. 如申請專利範圍第7項所述之半導體封裝的方法，更包括：在該第一晶粒之一主動側上形成一第一接合墊；在該第一晶粒之該主動側上形成一第一保護層，一第一開口穿過該第一保護層暴露出該第一接合墊；在該第一接合墊上形成一第一晶粒連接器，該第一晶粒連接器為該第二複數個晶粒連接器的一者；在該第一保護層及該第一晶粒連接器上形成一第一介電物質；在該第二晶粒之一主動側上形成一第二接合墊；在該第二晶粒之該主動側上形成一第二保護層，一第二開口穿過該第二保護層暴露出該第二接合墊；在該第二接合墊上形成一第二晶粒連接器；在該第二保護層及該第二晶粒連接器上形成一第二介電物質；以及在密封該第一晶粒及該第二晶粒後，將該封裝物、該第一介電物質、該第二介電物質、該第一晶粒連接器、及該第二晶粒連接器平坦化，以形成一共平面表面，該重新分配結構形成於該共平面表面上。
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