KR102513261B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 본 발명의 일 형태에 따르면, 다수의 신호 패드와 다수의 비 신호패드가 제1면에 형성된 반도체 칩;상기 다수의 비 신호 패드를 전기적으로 연결하는 재배선부 및 다수의 신호 패드 상에 형성된 더미 재배선부를 포함하는 재배선 패턴층;상기 재배선부 및 더미 재배선부에 형성된 도전성 필라를 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지 {Semiconductor Package}
본 발명은 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
이와 같은 반도체 패키지(10)는 도 1에 도시된 바와 같이, 복수개의 도전체 패드(30a, 30b, 30c)가 형성된 반도체 칩(20)에 절연체 패턴층(40)과 솔더(50)등이 형성될 수 있다.
한편, 일반적으로 반도체 칩(20)의 도전체 패드(30a, 30b, 30c)는 복수개가 형성되는데, 그 중의 일부는 전원 인가(30a) 및 접지(30b)를 위한 것이고, 나머지는 신호 인가(30c)를 위한 것들이다.
한편, 도 1에 도시된 바와 같이, 상기 반도체 패키지(10)는 PCB 기판(1)등에 실장되는데, 상기 반도체 패키지(10)의 접지를 위해서는 PCB 기판(1)에 접지 패턴(5)을 형성해야 하는데, 이를 위해서는 PCB 기판(1)의 구조가 복잡해지고 비싸지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반도체 패키지 내에 접지를 이룰 수 있는 구조가 마련된 반도체 패키지를 제공하는 것이 과제이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않는 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 해결하기 위하여, 본 발명의 일 형태에 따르면, 다수의 신호 패드와 다수의 비 신호패드가 제1면에 형성된 반도체 칩; 상기 다수의 비 신호 패드를 전기적으로 연결하는 재배선부 및 다수의 신호 패드 상에 형성된 더미 재배선부를 포함하는 재배선 패턴층; 상기 재배선부 및 더미 재배선부에 형성된 도전성 필라를 포함하는 반도체 패키지가 제공된다.
상기 신호 패드는 제1면의 가장자리 영역에 형성되고, 상기 비 신호 패드는 제1면의 중앙 영역에 위치하고, 상기 비 신호 패드는 전원에 접속하는 전원 패드와, 접지에 접속하는 접지 패드를 포함하고, 상기 재배선부는 전원 패드를 연결하는 전원 재배선과 접지 패드를 연결하는 접지 재배선을 포함할 수 있다.
상기 접지 재배선은 라인 형상 또는 다수의 홀을 갖는 판 형상 또는 원형, 타원형, 다각형, 곡선 및 직선 중 어느 하나의 형상을 갖는 뒤틀림 방지홀을 갖는 판 형상으로 형성될 수 있다.
상기 재배선부 및 더미 재배선부와 반도체 칩 사이에 위치하는 절연체 패턴층과, 상기 도전성 필라 상에 마련된 연결 단자와, 상기 도전성 필라와 연결 단자 사이에 위치하는 배리어층을 더 포함할 수 있다.
상기 배리어층은 니켈 또는 니켈을 포함하는 합금 재질로 형성될 수 있다.
상기 도전성 필라는 원기둥 또는 다각기둥 형상으로 형성되고, 그 하측 끝단 가장자리면이 재배선부 또는 더미 재배선 패턴부에 접속되거나, 그 하측 끝단 가장자리면이 반도체 칩 또는 반도체 칩 상에 위치한 절연체 패턴층에 접속될 수 있다.
상기 신호 패드에 대응되는 도전성 필라의 폭은 상기 더미 재배선부의 폭보다 클 수 있다.
상기 신호 패드에 대응되는 도전성 필라의 폭은 상기 더미 재배선부의 폭보다 작을 수 있다.
상기 신호 패드에 대응되는 도전성 필라의 폭은 상기 더미 재배선부의 폭과 같을 수 있다.
상기 접지 재배선은 전기 전도성 재질로서 상기 접지 패드가 배치된 제1영역 및 상기 제1영역의 외측의 신호 패드 및 전원 패드가 배치된 제2영역 전체를 덮는 판상의 형태로 형성되고, 상기 제2영역의 신호 패드 및 전원 패드에 대응되는 영역은 상기 더미 재배선부가 이격된 상태로 삽입 배치되는 배치홀이 형성되며, 상기 더미 재배선부는 상기 배치홀 내부에 상기 배치홀의 내주면과 이격되어 전기적으로 단락되도록 배치될 수 있다.
상기 접지 재배선은 전기 전도성 재질로서 상기 반도체 칩의 상기 접지 패드가 배치된 제1영역을 덮는 판상의 형태로 형성되고, 상기 더미 재배선부는 상기 제1영역의 외측의 신호 패드 및 전원 패드가 배치된 제2영역의 도전체 패드에 대응되는 위치에 상기 재배선부와 이격된 상태로 배치될 수 있다.
상기 재배선부의 제1영역의 도전체 패드에 대응되는 영역의 둘레에, 열전달 차단 슬릿이 형성될 수 있다.
상기 재배선 패턴층의 단위면적당 메탈의 분포가 상기 가장자리 영역과 상기 중앙영역에 걸쳐 균일할 수 있다.
상기 재배선 패턴층 중, 상기 신호 패드에 대응되는 영역에 배치되며, 상기 접지 재배선부와 함께 상하 또는 좌우 대칭인 형태를 이루도록 배치되는 더미 플레이트를 더 포함할 수 있다.
본 발명의 다른 형태에 따르면, 다수의 신호 패드와 다수의 비 신호패드가 제1면에 형성된 반도체 칩; 다수의 비 신호 패드를 전기적으로 연결하는 재배선부 및 다수의 신호 패드 상에 형성된 더미 재배선부를 포함하는 재배선 패턴층; 상기 재배선부 및 더미 재배선부에 형성된 도전성 필라; 도전성 필러가 전기적으로 접속된 외부 연결기판; 상기 외부 연결 기판과 반도체 칩 사이에 위치한 봉지층을 포함하는 반도체 패키지가 제공된다.
상기 도전성 필러와 외부 연결 기판 사이에 위치한 연결단자를 더 포함하고, 상기 봉지층은 상기 도전성 필라와 접촉되지 않은 상기 재배선부의 상면과 측면에 직접 접촉되도록 형성될 수 있다.
본 발명의 반도체 패키지에 따르면 접지를 이루는 재배선층이 반도체 패키지 내에 형성되므로, 반도체 패키지가 실장된 PCB 기판에 각 도전성 필라에 대한 접지 패턴을 형성할 필요가 없어 PCB 기판의 구조가 단순해지며 가격이 저렴해질 수 있는 효과가 있다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않는 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
아래에서 설명하는 본 출원의 바람직한 실시예의 상세한 설명뿐만 아니라 위에서 설명한 요약은 첨부된 도면과 관련해서 읽을 때에 더 잘 이해될 수 있을 것이다. 본 발명을 예시하기 위한 목적으로 도면에는 바람직한 실시예들이 도시되어 있다. 그러나, 본 출원은 도시된 정확한 배치와 수단에 한정되는 것이 아님을 이해해야 한다.
도 1은 종래의 반도체 패키지가 기판에 실장된 상태를 도시한 단면도;
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도;
도 3은 본 발명의 일 실시예에 따른 반도체 칩의 일면에 재배선 패턴층이 형성된 모습을 도시한 사시도;
도 4는 제1영역에만 재배선 패턴층이 형성된 상태의 반도체 패키지를 도시한 도면;
도 5 및 도 6은 절연체 패턴층에 개구가 형성된 모습을 도시한 도면으로서, 도 5는 제1절연층과 제2절연층에 순차적으로 개구가 패터닝 된 상태를 도시한 도면이고, 도 6은 제1절연층과 제2절연층에 동시에 개구가 패터닝된 상태를 도시한 도면이다.
도 7 내지 도 9는 도전성 필라와 더미 재배선부의 폭이 다양하게 변화하는 모습을 도시한 도면으로서, 도 7은 더미 재배선부의 폭이 도전성 필라의 폭 보다 큰 상태를 도시한 도면이고, 도 8은 더미 재배선부의 폭이 도전성 필라의 폭이 같은 상태를 나타낸 도면이고, 도 9는 더미 재배선부의 폭이 도전성 필라의 폭보다 작은 상태를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지가 기판에 실장되어 언더필 된 상태를 도시한 단면도;
도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 재배선 패턴층의 일 예를 도시한 도면;
도 12는 도 11의 재배선 패턴층에 열차단 슬릿이 더 형성된 형태를 도시한 도면;
도 13은 도 12의 재배선 패턴층에 뒤틀림 방지 홀이 더 형성된 형태를 도시한 도면;
도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 재배선 패턴층의 다른 예를 도시한 도면;
도 15는 도 14의 재배선 패턴층에 열차단 슬릿이 더 형성된 형태를 도시한 도면;
도 16은 도 15의 재배선 패턴층에 뒤틀림 방지 홀이 더 형성된 형태를 도시한 도면;
도 17 및 도 18은 본 발명의 일 실시예에 따른 반도체 패키지의 재배선 패턴층의 또 다른 예를 도시한 도면으로서, 도 17은 재배선 패턴층의 연결라인 패턴이 싱글라인으로 형성된 모습을 도시한 도면이고, 도 18은 재배선 패턴층의 연결라인 패턴이 복수개로 형성된 모습을 도시한 도면이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지의 재배선 패턴층에 더미 플레이트가 배치된 예를 도시한 도면이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 도 2에 도시된 바와 같이, 반도체 칩(110), 절연체 패턴층(130), 재배선 패턴층(140), 도전성 필라(150) 및 연결단자(160)를 포함할 수 있다.
상기 반도체 칩(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또한, 상기 반도체 칩(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
또한, 상기 반도체 칩(110) 상에 복수의 패드(120a, 120b, 120c) 들이 제공될 수 있다. 상기 패드(120a, 120b, 120c)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
상기 패드(120a, 120b, 120c)는 절연체 패턴층(130)에 의하여 분리될 수 있다. 상기 절연체 패턴층(130)은 예를 들면, PID(photo imageable dielectric), ABF(Ajinomoto Build-up Film), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
상기 절연체 패턴층(130)의 상기 패드(120a, 120b, 120c)에 해당하는 부분은 개구되어 상기 신호 패드(120a, 120b, 120c)가 노출될 수 있다.
그리고, 재배선 패턴층(140)이 배치될 수 있다. 상기 재배선 패턴층(140)은 상기 패드(120a, 120b, 120c)와 상기 절연체 패턴층(130)의 상부에 배치되며, 상기 패드(120a, 120b, 120c)와 전기적으로 연결될 수 있다.
그리고, 상기 재배선 패턴층(140) 상에 상기 각 패드에 대응되는 도전성 필라(150)가 형성되고, 상기 도전성 필라(150)의 단부에 연결단자(160)가 구비될 수 있다.
한편, 상기 반도체 칩(110)의 제1면에는 패드는 복수개가 형성되는데, 그 중의 일부는 전원 인가 및 접지를 위한 것이고, 나머지는 신호 인가를 위한 것들이다.
이하, 상기 패드(120a, 120b, 120c)중 신호 인가를 위한 것은 신호 패드(120c)라 칭하고, 전원 인가 및 접지를 위한 것은 비 신호 패드(120a, 120b)라 칭하기로 한다.
또한, 상기 비 신호 패드(120a, 120b)중, 전원 인가를 위한 것은 전원 패드(120a)라 칭하고, 접지를 위한 것은 접지 패드(120b)라 칭하기로 한다.
그런데, 본 실시예에서는 전원 인가를 담당하는 전원 패드(120a)는 반도체 칩(110)의 중앙에 형성되고, 접지를 위한 접지 패드(120b)는 전원 인가를 위한 전원 패드(120a)의 주변에 인접되어 배치된다. 그리고, 신호 인가를 위한 신호 패드(120c)는 그 외부에 배치된다.
이 때, 상기 패드(120a, 120b, 120c) 중 접지를 담당하는 접지 패드(120b)가 배치된 영역을 제1영역(101)이라 하고, 상기 패드(120a, 120b, 120c) 중 상기 제1영역(101)의 외측에 전원 패드 및 신호 패드(120a, 120c)가 배치된 영역을 제2영역(102)이라 칭하기로 한다.
상기 제1영역(101)에는 접지를 담당하는 접지 패드(120b)가 배치되는데, 그 중앙에는 전원의 인가를 위한 전원 패드(120a)가 배치될 수 있다. 상기 전원 인가를 위한 전원 패드(120a)는 제1영역(101)에서 제외되며 제2영역(102)에 속할 수 있다.
즉, 상기 신호 패드(120c)는 상기 반도체 칩(110)의 제1면의 가장자리 영역에 형성되고, 상기 비 신호 패드인 접지 패드(120b) 및 전원 패드(120c)는 상기 반도체 칩(110)의 중앙영역에 위치될 수 있다.
그런데, 도 2 및 도 3에 도시된 바와 같이, 접지를 위한 접지 패드(120b)는 전원 공급을 위한 재배선의 요구가 많기 때문에 서로 전기적으로 연결되는 재배선 패턴층(140)이 형성될 수 있다.
상기 재배선 패턴층(140)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
이때, 도 4에 도시된 바와 같이, 접지를 위한 접지 패드(120b)는 전원 공급을 위한 재배선의 요구가 많기 때문에 서로 전기적으로 연결되는 재배선 패턴층(140)이 형성될 수 있는데, 신호 인가를 위한 신호 패드(120c)는 재배선의 요구가 낮아 재배선 패턴층(140)이 형성되지 않고, 상기 신호 패드(120c) 상에 도전성 필라(150) 및 연결단자(160)가 직접 형성된다면, 상기 재배선 패턴층(140)이 형성된 제1영역(101)과 재배선 패턴층(140)이 형성되지 아니한 제2영역(102)의 도전성 필라(150)의 높이가 차이(h)가 발생할 수 있으며, 이를 보정하기 위해 상기 도전성 필라(150) 및 연결단자(160)의 높이를 서로 다르게 형성해야 하는 불편이 따른다.
따라서, 상기 재배선 패턴층(140) 중 일부는 상기 제1영역(101)의 패드와 접촉되어 서로 전기적으로 연결된 재배선부(141)를 형성하고, 상기 재배선 패턴층(140) 중 나머지 일부는 상기 제2영역(102)의 패드와 접촉되며, 상기 재배선부(141)와 동일한 두께로 형성되며, 상기 재배선부(141) 및 인근의 패드(120a, 120b, 120c)와는 전기적으로 단락되도록 형성되는 더미 재배선부(148)를 형성할 수 있다.
또한, 상기 재배선부(141)중 전원 패드(120a)와 전기적으로 연결되는 부분을 전원 재배선이라 칭하고 접지 패드(120b)와 전기적으로 연결되는 부분을 접지 재배선이라 칭하기로 한다.
즉, 상기 재배선 패턴층(140)을 상기 제1영역(101)과 제2영역(102) 모두에 형성하며, 상기 제2영역(102)의 더미 재배선부(148)는 인근의 다른 재배선부(141)와 전기적으로는 단락되도록 형성하는 것이다.
이 때, 상기 제1영역(101)에 배치된 패드(120a, 120b, 120c) 중 중앙에 배치된 전원인가를 위한 전원 패드(120a)에 대응되는 재배선 패턴층(140)은 주변의 재배선부(141)와 전기적으로 단락되는 더미 재배선부(148)일 수 있다.
따라서, 반도체 칩(110)에 형성된 도전성 필라(150) 및 연결단자(160)의 높이가 제1영역(101)과 제2영역(102) 모두 동일하므로 반도체 패키지(100) 제조 및 실장이 용이한 효과가 있다.
또한, 반도체 패키지(100) 내부에 접지를 위한 재배선부(141)가 형성되므로, 기판(10)에 접지를 위한 패턴을 최소화 할 수 있어 기판(10) 제조가 간편해지고 저렴해지는 효과가 있다.
또한 절연체 패턴층(130)은 제1절연층(131) 및 제2절연층(132)을 포함할 수 있다. 상기 제1절연층(131)은 상기 패드(120)가 형성된 상기 반도체 칩(110)의 일면에 형성될 수 있다.
이 때, 상기 제1절연층(131)과 제2절연층(132)은 상기 패드(120)가 노출되도록 개구된 개구(135)를 형성할 수 있는데, 종래에는 상기 제1절연층(131)이 형성된 이후 개구를 형성하고, 그 뒤 상기 제2절연층(132)을 형성한 후에 다시 개구를 형성하는 두번의 패터닝 과정을 통해 상기 패드(120)를 노출시킨다.
이렇게 형성된 개구는 도 5에 도시된 바와 같이, 제1절연층(131)에 형성된 개구 내주면에 제2절연층(132)이 입혀진 형태로 형성되는데, 상기 제1절연층(131)이 형성된 개구(135) 내주면에 제2절연층(132)이 형성되므로, 상기 도전체 패드가 개구된 폭(W1)이 그만큼 작아질 수 있다.
따라서, 본 발명의 실시예에 따르면, 상기 제1절연층(131)와 제2절연층(132)이 모두 형성된 후에 상기 패드(120a, 120b, 120c)에 대응되는 위치에 패터닝으로서 개구(135)를 한번에 형성할 수 있다.
이와 같이 개구(135)를 한번에 형성하게 되면, 도 6에 도시된 바와 같이, 상기 제1절연층(131)과 제2절연층(132)에 형성된 개구(135)로 인해 상기 패드(120)가 노출되는데, 이 때, 상기 개구(135)의 내주면에 상기 제1절연층(131)과 제2절연층(132)의 단면이 노출될 수 있다.
이와 같이, 제1절연층(131)과 제2절연층(132)을 한번에 패터닝 하여 개구시키면, 개구의 폭(W2)이 최대화 되며, 노출되는 패드(120)의 풋프린트 값이 증가될 수 있는 잇점이 있다.
또한, 도 2에 도시된 바와 같이, 상기 도전성 필라(150)의 단부에 형성되는 연결 단자 또한 리플로우 되어 둥글게 형성될 수 있는데, 상기 연결단자(160)와 상기 도전성 필라(150)의 사이에는 배리어 층(170)이 형성될 수 있다. 상기 배리어 층(170)은 니켈 또는 니켈이 포함된 합금 등으로 이루어질 수 있는데, 상기 배리어 층(170)이 구비됨으로 인해 높은 전류에서 EM(electro-migration) 향상과 같은 신뢰성이 보강될 수 있다.
한편, 도 7 내지 도 9는 도 2의 더미 재배선부(148) 및 도전성 필라(150)가 위치된 부분을 확대한 도면이다.
도 7 (a)는 더미 재배선부(148)가 형성된 부분을 측면에서 도시한 단면도이고, 도 7 (b)는 도 7(a)의 평면도 이다. 도 7에 도시된 바와 같이, 상기 도전성 필라(150)의 폭(Wa)은 상기 더미 재배선부(148)의 폭(WD1)보다 작을 수 있다.
도 8 (a)는 더미 재배선부(148)가 형성된 부분을 측면에서 도시한 단면도이고, 도 8 (b)는 도 8(a)의 평면도 이다. 도 8에 도시된 바와 같이, 상기 도전성 필라(150)의 폭(Wa)은 상기 더미 재배선부(148)의 폭(WD2)과 실질적으로 동일할 수 있다.
도 9 (a)는 더미 재배선부(148)가 형성된 부분을 측면에서 도시한 단면도이고, 도 9 (b)는 도 9(a)의 평면도 이다. 도 9에 도시된 바와 같이, 상기 도전성 필라(150)의 폭(Wa)은 상기 더미 재배선부(148)의 폭(WD3)보다 클 수 있다.
또한, 도 9에 도시된 바와 같이, 상기 도전성 필라(150)의 상부 표면은 단차부(S)를 가질 수 있다. 상기 단차부(S)의 상부면의 폭(Ws)은 상기 더미 재배선부(148)의 폭(WD3))과 실질적으로 동일하거나 유사할 수 있다.
따라서, 상기와 같이, 상기 더미 재배선부(148)의 폭을 조건에 따라 최적의 형태로 다변화 할 수 있으며, 필요에 따라 상기 더미 재배선부(148)를 미세화 할 수도 있다.
한편, 도 2에 도시된 반도체 패키지(100)는 도 10에 도시된 바와 같이, 상기 반도체 칩(110)이 에폭시 몰드 컴파운드(EMC: 180)로 둘러쌓여 매립되며, 상기 연결단자(160)는 상기 에폭시 몰드 컴파운드(180) 외측으로 노출될 수 있다.
또한, 상기 반도체 패키지(100)는 도 10에 도시된 바와 같이, 기판(10)에 실장될 수 있다. 상기 반도체 패키지(100)가 기판(10)에 실장된 후, 상기 반도체 패키지(100)와 기판(10) 사이에 봉지층(190)이 충진되어 전기적 절연층을 형성할 수 있다.
이 때, 상기 반도체 패키지(100)의 재배선 패턴층(140) 및 절연체 패턴층(130)과 도전성 필라(150)가 상기 봉지층(190)과 직접 접촉될 수 있다. 또한, 상기 봉지층(190)은 상기 도전성 필라(150)과 접촉되지 않고 노출된 상기 재배선부(141)의 상면 및 측면에 직접 접촉되어 상기 재배선부(141)을 감싸도록 형성될 수 있다.
즉, 상기 에폭시 몰드 컴파운드(180)가 상기 반도체 칩(110)의 절연체 패턴층(130)과 재배선 패턴층(140)이 형성된 면에는 상기 에폭시 몰드 컴파운드(180)가 형성되지 아니하고 봉지층(190)이 상기 반도체 패키지(100)의 재배선 패턴층(140) 및 절연체 패턴층(130)과 도전성 필라(150)를 매립할 수 있다.
이 때, 상기 봉지층(190)은 알려진 소재들이 사용될 수 있으며, 또는 상기 에폭시 몰드 컴파운드(180)와 동일한 소재가 봉지층(190)으로 사용될 수도 있다.
한편, 전술한 바와 같이, 상기 재배선 패턴층(140)은 제1영역(101)의 접지 패드(120b))와 전기적으로 연결된 재배선부(141) 및 제2영역(102)의 도전체 패드(120a, 120c)와 접촉되는 더미 재배선부(148)를 포함할 수 있다.
이 때, 도 11에 도시된 바와 같이, 상기 재배선부(141)는 전기 전도성 재질로서 상기 반도체 칩(110)의 제1영역(101)과 제2영역(102) 전체를 덮는 판상의 형태로 형성될 수 있다.
또한, 상기 재배선부(141)의 상기 제2영역(102)의 도전체 패드(120a, 120c)에 대응되는 영역은 상기 더미 재배선부(148)가 이격된 상태로 삽입 배치되도록 배치홀(142)이 형성될 수 있다.
상기 배치홀(142)은 상기 제2영역(102)의 도전체 패드(120a, 120c)와는 접촉되지 않도록 상기 제2영역(102)의 도전체 패드(120a, 120c)의 크기보다 더 큰 크기로 형성될 수 있다.
그리고, 상기 더미 재배선부(148)는 상기 배치홀(142) 내부에 배치되는데, 상기 배치홀(142) 내주면과 이격되어 상기 재배선부(141)와는 전기적으로 단락되도록 배치될 수 있다.
이 때, 상기 반도체 칩(110)의 중앙부위에 위치된 전원 인가를 위한 패드(120)에 대응되는 위치에도 상기 배치홀(142)이 형성되며, 상기 더미 재배선부(148)가 배치될 수 있다.
상기 더미 재배선부(148)는 상기 재배선부(141)는 물론, 인근의 더미 재배선부(148)와도 이격될 수 있다.
또한, 도 12에 도시된 바와 같이, 상기 재배선부(141)의 상기 제1영역(101)의 접지 패드(120b)에 대응되는 영역의 둘레에는 열전달 차단 슬릿(143)이 형성될 수 있다. 상기 열전달 차단 슬릿(143)은 상기 제1영역(101)의 도전체 패드에 대응되는 영역의 둘레에 서로 연속되지 않고 이격되도록 복수개가 분할되어 형성될 수 있다.
따라서, 상기 제1영역(101)의 접지 패드(120b)에서 발생되는 열이 주변에 전달되는 것을 감소시킬 수 있다.
한편, 상기 접지를 위한 접지 패드(120b)에 전력이 흐를 때 발생되는 열에 의해 재배선층에 열변형이 발생하여 뒤틀림(warpage)가 발생할 수 있는데, 이를 위하여 도 13에 도시된 바와 같이, 상기 재배선 패턴층(140)의 제1영역(101) 및 제2영역(102)의 상기 패드(120)에 대응되는 영역의 사이에 뒤틀림 방지 홀(144)이 형성될 수 있다.
상기 뒤틀림 방지 홀(144)은 원형 또는 다각형 또는 곡선과 직선이 포함된 여러 가지 형태로 형성될 수 있다.
따라서, 상기 재배선 패턴층(140)에서 발생되는 열에 의해 뒤틀림이 발생된다고 하여도 이러한 뒤틀림이 상기 뒤틀림 방지 홀(144)에 의해 주변으로 전파되는 것을 방지하여 뒤틀림이 발생되는 영역을 최소화 할 수 있다.
이와 같은 재배선 패턴층(140)은 단위면적당 메탈의 분포가 상기 제1영역(101)과 제2영역(102)에 걸쳐 실질적으로 균일할 수 있다.
또는, 도 14에 도시된 바와 같이, 상기 재배선부(241)는 전기 전도성 재질로서 상기 반도체 칩(110)의 제1영역(101)만을 덮고 상기 제2영역(102)는 덮지 아니하는 판상의 형태로 형성되고, 상기 더미 재배선부(248)는 상기 제2영역(102)의 각 도전체 패드(120a, 120b)에 대응되는 위치에 상기 재배선부(241)와 이격된 상태로 배치될 수 있다. 이 때에도 상기 재배선부(241)의 중심부에는 전원인가를 위한 전원 패드(120a)에 대응되는 더미 재배선부(248)가 삽입되는 배치홀(242)이 형성될 수 있다.
또는, 도 15에 도시된 바와 같이, 상기 재배선부(241)의 상기 제1영역(101)의 접지 패드(120b)에 대응되는 영역의 둘레에는 열전달 차단 슬릿(243)이 형성될 수 있다. 상기 열전달 차단 슬릿(243)은 상기 제1영역(101)의 접지 패드(120b)에 대응되는 영역의 둘레에 서로 연속되지 않고 이격되도록 복수개가 분할되어 형성될 수 있다.
따라서, 상기 제1영역(101)의 접지 패드(120b)에서 발생되는 열이 주변에 전달되는 것을 감소시킬 수 있다.
또는, 도 16에 도시된 바와 같이, 상기 재배선부(241)의 제1영역(101)의상기 접지 패드(120b)에 대응되는 영역의 사이에 뒤틀림 방지 홀(144)이 형성될 수 있다.
상기 뒤틀림 방지 홀(144)은 원형 또는 다각형 또는 곡선과 직선이 포함된 여러 가지 형태로 형성될 수 있다.
따라서, 상기 재배선부(241)에서 발생되는 열에 의해 뒤틀림이 발생된다고 하여도 이러한 뒤틀림이 상기 뒤틀림 방지 홀(144)에 의해 주변으로 전파되는 것을 방지하여 뒤틀림이 발생되는 영역을 최소화 할 수 있다.
전술한 바와 같이, 상기 재배선부(141)는 판상의 형태로 형성될 수 있는데, 이와는 다르게, 상기 재배선부가 판상이 아닌 라인 패턴 형태로 형성될 수 도 있을 것이다.
도 17 및 도 18은 상기 재배선부(341)가 라인 패턴 형태로 형성되는 예를 도시한 도면이다.
도 17에 도시된 바와 같이, 상기 재배선부(341)는 상기 제1영역(101)의 접지 패드(120b)에 대응되는 도전성 필라(150)가 형성되는 시트부(345) 및 상기 시트부(345)를 전기적으로 상호 연결시키는 연결라인 패턴(346)을 포함하고, 더미 재배선부(348)는 상기 제2영역(102)의 도전체 패드(120a, 120c)에 대응되는 위치에 상기 재배선부(341)와 이격된 상태로 배치될 수 있다.
즉, 상기 재배선부(341)는 상기 시트부(345) 및 연결라인 패턴(346)을 포함하는데, 상기 시트부(345)는 상기 제1영역(101)의 각 접지 패드(120b)에 대응되는 도전성 필라(150)가 형성되는 지점을 이루도록 원형 또는 다각형 형태로 형성되며, 상기 연결라인 패턴(346)은 상기 제1영역(101)의 각 접지 패드(120b)에 대응되도록 형성된 시트부(345)를 전기적으로 상호 연결시키도록 형성될 수 있다.
또한, 상기 더미 재배선부(348)는 상기 제2영역(102)의 각 도전체 패드(120a, 120c)에 대응되는 위치에 상기 재배선부(341)와 이격되도록 배치될 수 있다.
상기 더미 재배선부(348)는 상기 재배선부(341)는 물론, 인근의 더미 재배선부(348)와도 이격될 수 있다.
이 때, 상기 재배선부(341)의 연결라인 패턴(346)은 도 17에 도시된 바와 같이 하나의 싱글라인(346)으로 형성되거나 또는 도 18에 도시된 바와 같이, 복수개의 라인(347)으로 연결될 수 있다.
전술한 실시예에서, 상기 재배선부(141, 241, 341)는 대칭적인 형태로 형성될 수 있다. 즉, 평면을 상에서 상하 또는 좌우 방향으로 상호 대칭적인 형태를 갖도록 형성될 수 있다. 이를 통해, 상기 재배선부(141, 241, 341)에 열 팽창 및 열 수축 등의 변형이 발생된다고 하여도 대칭적인 형태로 변형되어 반도체 패키지의 어느 한 부분에 과도한 응력이 집중되는 것이 방지될 수 있다.
전술한 실시예들에서 상기 제1영역(101)은 대체적으로 상하좌우방향으로 대칭형태인 사각 형태로 형성되는 것을 예로 들었으나, 반드시 이에 한정될 필요는 없다. 도 19에 도시된 바와 같이, 사각 형태의 상기 제1영역(101)의 모서리 부분의 패드가 제1영역이 아닌 제2영역의 신호 인가를 위한 패드로 형성될 수도 있을 것이다.
이 경우, 상기 재배선부(441)가 대칭적으로 형성되기 위하여 상기 제1영역(101)의 사각형 모서리에 해당되는 위치에 상기 재배선부(441)와 이격되며, 상기 재배선부(441)와 함께 사각형을 이루도록 더미 플레이트(443)가 배치될 수 있다.
또한, 상기 더미 플레이트(443)의 내부에도 배치홀(442)이 형성되며, 상기 배치홀(442)에는 상기 더미 재배선부(448)가 배치될 수 있다.
상기 더미 플레이트(443)는 상기 재배선부(441) 및 상기 더미 재배선부(448)과는 이격되도록 형성될 수 있다.
즉, 상기 제1영역(101)에 배치된 상기 재배선부(441)가 상하 또는 좌우로 대칭형태로 형성되지 아니한 경우, 상기 더미 플레이트(443)가 배치되어 상기 재배선부(441)가 와 함께 상하 또는 좌우로 대칭형태를 이루도록 배치될 수 있다.
이상과 같이 본 발명에 따른 바람직한 실시예를 살펴보았으며, 앞서 설명된 실시예 이외에도 본 발명이 그 취지나 범주에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다. 그러므로, 상술된 실시예는 제한적인 것이 아니라 예시적인 것으로 여겨져야 하고, 이에 따라 본 발명은 상술한 설명에 한정되지 않고 첨부된 청구항의 범주 및 그 동등 범위 내에서 변경될 수도 있다.
100: 반도체 패키지 101: 제1영역
102: 제2영역 110: 반도체 칩
120: 패드 120a: 전원 패드
120b: 접지 패드 120c: 신호 패드
130: 절연체 패턴층 131: 제1절연층
132: 제2절연층 135: 개구
140: 재배선 패턴층 141: 재배선부
142: 배치홀 143: 열차단 슬릿
144: 뒤틀림 방지홀 148: 더미 재배선부
150: 도전성 필라 160: 연결단자
170: 배리어층 345: 시트부
346: 연결라인 패턴 443: 더미 플레이트

Claims (8)

  1. 다수의 신호 패드와 다수의 비 신호패드가 제1면에 형성된 반도체 칩;
    상기 다수의 비 신호 패드를 전기적으로 연결하는 재배선부 및 다수의 신호 패드 상에 상기 재배선부와 동일한 두께로 형성되며 인근의 상기 신호 패드 및 상기 비 신호패드와는 전기적으로 단락되도록 형성되는 더미 재배선부를 포함하는 재배선 패턴층;
    상기 재배선부 및 더미 재배선부에 형성된 도전성 필라를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 신호 패드는 제1면의 가장자리 영역에 형성되고, 상기 비 신호 패드는 제1면의 중앙 영역에 위치하고,
    상기 비 신호 패드는 전원에 접속하는 전원 패드와, 접지에 접속하는 접지 패드를 포함하고, 상기 재배선부는 전원 패드를 연결하는 전원 재배선과 접지 패드를 연결하는 접지 재배선을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 접지 재배선은 라인 형상 또는 다수의 홀을 갖는 판 형상 또는 원형, 타원형, 다각형, 곡선 및 직선 중 어느 하나의 형상을 갖는 뒤틀림 방지홀을 갖는 판 형상의 반도체 패키지.
  4. 제1항에 있어서,
    상기 재배선부 및 더미 재배선부와 반도체 칩 사이에 위치하는 절연체 패턴층과,
    상기 도전성 필라 상에 마련된 연결 단자와,
    상기 도전성 필라와 연결 단자 사이에 위치하는 배리어층을 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 도전성 필라는 원기둥 또는 다각기둥 형상으로 형성되고,
    그 하측 끝단 가장자리면이 재배선부 또는 더미 재배선 패턴부에 접속되거나, 그 하측 끝단 가장자리면이 반도체 칩 또는 반도체 칩 상에 위치한 절연체 패턴층에 접속되는 반도체 패키지
  6. 제2항에 있어서,
    상기 재배선부는 전기 전도성 재질로서 상기 접지 패드가 배치된 제1영역 및 상기 제1영역의 외측의 신호 패드 및 전원 패드가 배치된 제2영역 전체를 덮는 판상의 형태로 형성되고, 상기 제2영역의 신호 패드 및 전원 패드에 대응되는 영역은 상기 더미 재배선부가 이격된 상태로 삽입 배치되는 배치홀이 형성되며, 상기 더미 재배선부는 상기 배치홀 내부에 상기 배치홀의 내주면과 이격되어 전기적으로 단락되도록 배치되거나,
    상기 재배선부는 전기 전도성 재질로서 상기 반도체 칩의 상기 접지 패드가 배치된 제1영역을 덮는 판상의 형태로 형성되고, 상기 더미 재배선부는 상기 제1영역의 외측의 신호 패드 및 전원 패드가 배치된 제2영역의 도전체 패드에 대응되는 위치에 상기 재배선부와 이격된 상태로 배치되는 반도체 패키지
  7. 다수의 신호 패드와 다수의 비 신호패드가 제1면에 형성된 반도체 칩;
    다수의 비 신호 패드를 전기적으로 연결하는 재배선부 및 다수의 신호 패드 상에 상기 재배선부와 동일한 두께로 형성되며, 인근의 상기 신호 패드 및 상기 비 신호 패드와는 전기적으로 단락되도록 형성되는 더미 재배선부를 포함하는 재배선 패턴층;
    상기 재배선부 및 더미 재배선부에 형성된 도전성 필라;
    도전성 필러가 전기적으로 접속된 외부 연결기판;
    상기 외부 연결기판과 반도체 칩 사이에 위치한 봉지층을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 도전성 필러와 외부 연결 기판 사이에 위치한 연결단자를 더 포함하고,
    상기 봉지층은 상기 도전성 필라와 접촉되지 않은 상기 재배선부의 상면과 측면에 직접 접촉되도록 형성되는 반도체 패키지.
KR1020210029470A 2020-11-06 2021-03-05 반도체 패키지 KR102513261B1 (ko)

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