KR20200137220A - 반도체 패키지 - Google Patents

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KR20200137220A
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Abstract

본 개시의 일 실시예는, 제1 재배선층을 갖는 제1 연결 구조체와, 상기 제1 연결 구조체 상에 배치되며, 관통구를 가지며, 상면 및 하면을 연결하는 배선 구조를 갖는 프레임과, 상기 관통구 내에서 상기 제1 연결 구조체 상에 배치된 반도체 유닛과, 상기 반도체 유닛 상에 적층되며, 제1 접속 패드가 배치된 상면을 갖는 제1 반도체 칩과, 상기 반도체 유닛과 상기 제1 반도체 칩을 봉합하며 상기 프레임 상에 연장된 제1 봉합재와, 상기 제1 봉합재 상에 배치되며, 상기 배선 구조와 상기 제1 반도체 칩의 제1 접속 패드에 연결된 제3 재배선층을 포함하고, 상기 반도체 유닛은, 상기 제1 재배선층에 연결된 제2 재배선층을 갖는 제2 연결 구조체와, 상기 제2 연결 구조체 상에 배치되며 상기 제2 재배선층에 전기적으로 연결된 제2 접속 패드를 갖는 제2 반도체 칩과, 상기 제2 연결 구조체 상에 배치되며 상기 제2 반도체 칩을 봉합하는 제2 봉합재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근 반도체 칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체 칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지일 수 있다. 팬-아웃 반도체 패키지는 외부 접속 단자(예, 전기 연결 금속체)를 반도체 칩과 중첩된 영역을 벗어난 영역까지 재배선하여 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시를 통하여 해결하고자 하는 기술적 과제들 중 하나는, 복수의 반도체 칩을 신뢰성 있게 모듈화시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 제1 재배선층을 갖는 제1 연결 구조체와, 상기 제1 연결 구조체 상에 배치되며, 관통구를 가지며, 상면 및 하면을 연결하는 배선 구조를 갖는 프레임과, 상기 관통구 내에서 상기 제1 연결 구조체 상에 배치된 반도체 유닛과, 상기 반도체 유닛 상에 적층되며, 제1 접속 패드가 배치된 상면을 갖는 제1 반도체 칩과, 상기 반도체 유닛과 상기 제1 반도체 칩을 봉합하며 상기 프레임 상에 연장된 제1 봉합재와, 상기 제1 봉합재 상에 배치되며, 상기 배선 구조와 상기 제1 반도체 칩의 제1 접속 패드에 연결된 제3 재배선층을 포함하고, 상기 반도체 유닛은, 상기 제1 재배선층에 연결된 제2 재배선층을 갖는 제2 연결 구조체와, 상기 제2 연결 구조체 상에 배치되며 상기 제2 재배선층에 전기적으로 연결된 제2 접속 패드를 갖는 제2 반도체 칩과, 상기 제2 연결 구조체 상에 배치되며 상기 제2 반도체 칩을 봉합하는 제2 봉합재를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예에 따르면, 복수의 반도체 칩을 하나의 패키지에 구현함에 있어서 전기적 신뢰성을 크게 개선한 반도체 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지에 채용된 제2 반도체 칩을 구비한 반도체 유닛을 나타내는 단면도이다.
도 12a 내지 도 12c는 반도체 유닛의 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도들이다.
도 13a 내지 도 13d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속 패드의 크기와 접속 패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타내는 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속 패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속 패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속 패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 구조체(2240)를 형성한다. 연결 구조체(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속 패드(2222)를 개방시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 구조체(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속 패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속 패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속 패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타내는 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속 패드(2122)가 연결 구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속 패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속 패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 구조체(2140)가 형성될 수 있다. 이 경우에, 연결 구조체(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속 패드(2122)를 재배선할 수 있는 연결 구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(200)는, 서로 반대에 위치한 제1 면(240A) 및 제2 면(240B)을 갖는 제1 연결 구조체(240)와, 상기 제1 연결 구조체(240)의 제1 면(240A) 상에 배치되며, 관통구(210H)를 갖는 프레임(210)과, 상기 관통구(210H) 내에서 상기 제1 연결 구조체(240)의 제1 면(240A)에 배치된 반도체 유닛(100)과, 상기 반도체 유닛(100) 상에 적층되며 접속 패드(220P)가 배치된 상면을 갖는 제1 반도체 칩(220)과, 상기 제1 연결 구조체(240)의 제1 면(240A) 상에 배치되며 상기 반도체 유닛(100)과 상기 제1 반도체 칩(220)을 봉합하는 제1 봉합재(230)를 포함한다.
본 실시예에 채용된 반도체 유닛(100)은 제2 반도체 칩(120)을 구비한 다른 하나의 반도체 패키지로 이해될 수 있다.
도 11에 도시된 바와 같이, 상기 반도체 유닛(100)은, 제2 재배선층(142)과 제2 재배선 비아(143)을 갖는 제2 연결 구조체(140)와, 상기 제2 연결 구조체(140) 상에 배치되며 상기 제2 재배선층(142)에 전기적으로 연결된 제2 접속 패드(120P)를 갖는 제2 반도체 칩(120)과, 상기 제2 연결 구조체(140) 상에 배치되며 상기 제2 반도체 칩(120)을 봉합하는 제2 봉합재(130)를 포함한다.
상기 제1 연결 구조체(240)의 제1 재배선층(242)은 복수(예, 2개)의 절연층(241)에 구현된 2 레벨로 구현될 수 있으나, 이에 한정되지 않으며, 일부 실시예에서는 단층 또는 다른 복수의 층으로 구현될 수 있다.
상기 반도체 유닛(100)의 제2 연결 구조체(140)의 바닥면에서 제2 재배선층(145)의 최하위 재배선층의 일부는 노출될 수 있다. 상기 제1 재배선층(242)은 절연층(241)을 관통하는 제1 재배선 비아(123)에 의해서 제2 재배선층(145)의 최하위 재배선층의 노출된 영역에 접속될 수 있다.
이와 같이, 상기 제1 연결 구조체(240)의 제1 재배선층(242)은 상기 제2 연결 구조체(140)의 제2 재배선층(142)을 통해서 상기 제2 반도체 칩(120)과 전기적으로 연결될 수 있다.
본 실시예에서, 제1 봉합재(230)는 상기 프레임(210)의 상면을 덮도록 연장된다. 상기 프레임(210)은 제1 및 제2 절연층(211a,211b)과, 상기 제1 및 제2 절연층(211a,211b)을 이용하여 구현된 배선 구조를 포함한다. 상기 배선 구조는 3층 구조, 즉 제1 내지 제3 배선층(212a,212b,212c)과 이를 연결하는 제1 및 제2 배선 비아(213a,213b)를 포함할 수 있다. 상기 배선 구조는 이에 한정되지 않으며, 일부 실시예에서는 다른 층 수 및 구조로 형성될 수 있다. 상기 프레임(210)의 배선 구조(특히, 제1 배선층(212a))는 제1 재배선 비아(243)에 의해서 상기 제1 연결 구조체(240)의 제1 재배선층(242)과 연결될 수 있다.
상기 반도체 패키지(200)는 상기 제1 봉합재(230) 상에 배치되며 상기 배선 구조(특히, 제3 배선층(212c))에 전기적으로 연결된 제3 재배선층(232)을 더 포함할 수 있다. 본 실시예에서, 상기 제1 봉합재(230) 상에 절연층(231)을 추가 형성하고, 상기 제3 재배선층(232)은 절연층(231) 상에 배치될 수 있다. 상기 제3 재배선층(232)과 상기 배선 구조(특히, 제3 배선층(212c))는 제1 봉합재(230)를 관통하는 제3 재배선 비아(233)를 통해서 연결될 수 있다.
앞서 설명한 바와 같이, 제1 반도체 칩(220)은 접속 패드(220P)가 배치된 활성면을 상부를 향하도록 기 반도체 유닛(100) 상에 적층될 수 있다. 상기 제1 반도체 칩(220)은 프레임(210)의 관통구(210H) 내에 배치되며, 제1 봉합재(230)에 의해 상기 반도체 유닛(100)과 함께 봉합될 수 있다. 상기 제1 반도체 칩(220)은 반도체 유닛(100)의 상면(100T)에 접합층(225)에 의해 접합될 수 있다. 여기서, 상기 반도체 유닛(100)의 상면(100T)은 평탄한 상면을 가질 수 있다. 일부 실시예에서, 제2 봉합재(130)는 상기 제2 반도체 칩(120)의 상면(즉, 비활성면)과 실질적으로 평탄한 상면을 가질 수 있다.
상기 제1 반도체 칩(220)의 접속 패드(220P)는 제3 재배선 비아(243)에 의해 상기 제1 봉합재(230)의 상면에 배치된 제3 재배선층(232)과 연결될 수 있다. 본 실시예에서, 상기 제1 반도체 칩(220)의 접속 패드(220P) 상에 배치된 도전성 범프(220B)를 이용하여 제3 재배선 비아(233)와 연결될 수 있다. 상기 도전성 범프(220B)는 제1 봉합재(230)의 상면에 노출된 상면을 가지며, 그 상면은 실질적으로 제1 봉합재(230)의 상면과 평탄하도록 제공될 수 있다. 이와 유사하게 배선 구조의 제3 배선층(212c)도 제1 봉합재(230)의 상면으로부터 노출될 수 있다.
이와 같이, 제1 봉합재(230) 상에 배치된 제3 재배선층(232)은 제3 재배선 비아(233)를 통해서 배선 구조(특히, 제3 배선층(212c))와 제1 반도체 칩(220)에 각각 전기적으로 연결될 수 있다.
본 실시예에 따른 반도체 패키지는 제1 및 제2 반도체 칩(220,120)을 단일 패키지 구조로 결합할 수 있으며, 와이어 본딩 기술이 아닌 재배선층 형성 기술을 이용하여 제1 및 제2 반도체 칩(220,120)을 전기적으로 연결시킬 수 있다.
예를 들어, 제1 반도체 칩(220)은 휘발성 메모리(예, DRAM), 비-휘발성 메모리(예, ROM), 플래시 메모리와 같은 메모리 칩을 포함할 수 있으며, 제2 반도체 칩(120)은 센트럴 프로세서 유닛(CPU), 그래픽 프로세서 유닛(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서 유닛, 암호화 프로세서 유닛, 마이크로 프로세서 유닛, 마이크로 컨트롤러 유닛과 같은 어플리케이션 프로세서(AP: Application Processor) 칩을 포함할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(200)의 주요 구성에 대하여 더 자세히 설명한다.
프레임(210)은 구체적인 재료에 따라 반도체 패키지(200)의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(210)은 앞서 설명한 바와 같이, 상하면을 연결하는 배선 구조를 가지므로, 반도체 패키지(200)가 POP(Package on Package) 타입의 패키지로 활용될 수 있다. 프레임(210)의 관통구(210H) 내에 배치된 제1 반도체 칩(220) 및 반도체 유닛(100)은 프레임(210)의 내부 측벽과 소정거리 이격되도록 배치될 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
앞서 설명한 바와 같이, 프레임(210)은 제1 연결 구조체(240)와 접하는 제1 절연층(211a)과, 상기 제1 연결 구조체(240)와 접하며 제1 절연층(211a)에 매립된 제1 배선층(212a)과, 상기 제1 절연층(211a)의 제1 배선층(212a)이 매립된 측의 반대측 상에 배치된 제2 배선층(212b)과, 상기 제1 절연층(211a) 상에 배치되며 제2 배선층(212b)을 덮는 제2 절연층(211b)과, 상기 제2 절연층(211b) 상에 배치된 제3 배선층(212c)을 포함한다. 제1 내지 제3 배선층(212a,212b,212c)은 접속 패드(222)와 전기적으로 연결된다. 제1 내지 제3 배선층(212a,212b,212c)은 제1 및 제2 절연층(211a,211b)를 각각 관통하는 제1 내지 제2 배선 비아(213a,213b)를 통하여 서로 전기적으로 연결된다.
본 실시예와 같이, 제1 배선층(212a)을 제1 절연층(211a) 내에 매립하는 경우, 제1 배선층(212a)의 두께에 의하여 발생하는 단차가 최소화될 수 있으므로, 제1 연결 구조체(240)의 절연 거리가 더욱 일정해질 수 있다. 제1 배선층(212a)은 제1 절연층(211a)이 내부로 리세스되어 제1 절연층(211a)의 하면과 제1 배선층(212a)의 하면이 단차를 가질 수 있다. 이 경우, 제1 봉합재(230) 형성물질이 블리딩되어 제1 배선층(212a)을 오염시키는 것을 방지할 수 있다. 프레임(210)은 충분한 두께로 기판 공정 등으로 제조될 수 있는 반면에, 제1 연결 구조체(240)는 얇은 두께를 갖도록 반도체 공정 등으로 제조될 수 있으므로, 프레임(210)의 제1 내지 제3 배선층(212a,212b,212c) 각각의 두께는 제1 연결 구조체(240)의 제1 재배선층(242) 각각의 두께보다 클 수 있다.
예를 들어, 제1 및 제2 절연층(211a,211b)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 강성 유지 관점에서 프리프레그를 사용하는 것이 바람직할 수 있다.
제1 내지 제3 배선층(212a,212b,212c)은 제1 반도체 칩(220)의 접속 패드(222)를 재배선하는 역할을 수행할 수 있다. 제1 내지 제3 배선층(212a,212b,212c)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 배선층(112a,112b,112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 볼 패드 등을 포함할 수 있다.
제1 및 제2 배선 비아(213a,213b)는 서로 다른 절연층(211a,211b)에 형성된 제1 내지 제3 배선층(212a,212b,212c)을 전기적으로 연결되어 프레임(210) 내에서 층간 연결 경로를 갖는 배선 구조를 형성시킬 수 있다. 제1 및 제2 배선 비아(213a,213b) 역시 형성물질로는 상술된 도전성 물질을 사용할 수 있다. 제1 및 제2 배선 비아(213a,213b)는 도전성 물질로 충전된 필디드(filled) 타입의 비아일 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 한편, 공정에 따라, 제1 및 제2 배선 비아(213a,213b)는 서로 동일한 방향의 테이퍼 형상, 즉 단면을 기준으로 각각 상부 폭이 하부 폭보다 큰 테이퍼 형상을 가질 수 있다. 동일한 도금 공정에 의해 형성될 경우에, 제1 및 제2 배선 비아(213a,213b)는 각각 제2 및 제3 배선층(212b,212c)와 일체화될 수 있다.
예를 들어, 제1 및 제2 반도체 칩(220,120)은 앞서 설명한 바와 같이, 수백 내지 수백만 개 이상의 소자가 하나의 칩 안에 집적화된 집적회로 칩 또는 메모리 칩을 포함할 수 있다. 제1 및 제2 반도체 칩(220,120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드(220P,120P)는 제1 및 제2 반도체 칩(220,120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디의 활성면에는 접속 패드(220P,120P)를 개방시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
제1 봉합재(230)는 프레임(210)의 관통구(210H)에 배치된 반도체 유닛(100)과 제1 반도체 칩(220)을 감싸는 형태일 수 있으며, 제2 봉합재(130)는 제2 연결 구조체(140) 상에서 제2 반도체 칩(120)을 둘러싸는 형태일 수 있다. 제1 및 제2 봉합재(230,130)의 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
제1 및 제2 봉합재(230,130)의 재료로는 이에 한정되지는 않으나, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 무기 필러와 함께 유리 섬유 등의 심재에 함침된 수지를 사용될 수 있다. 일부 실시예에서, 제1 및 제2 봉합재(230,130)는 프리프레그, ABF, FR-4, BT과 같은 경화성 수지 또는 감광성 절연(photoimagable encapsulant, PIE) 수지를 사용할 수도 있다.
제1 연결 구조체(240)는 적어도 하나의 절연층(241)과, 상기 절연층(241) 상에 배치된 제1 재배선층(242)과, 상기 절연층(241)을 관통하며 제1 재배선층(242)을 연결하는 제1 재배선 비아(243)를 포함할 수 있다. 이와 유사하게, 제2 연결 구조체(140)는 각각 적어도 하나의 절연층(141)과, 상기 절연층(141) 상에 배치된 제2 재배선층(142)과, 상기 절연층(141)을 관통하며 제2 재배선층(142)을 연결하는 제2 재배선 비아(143)를 포함할 수 있다. 절연층(241,141)은 상술한 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(241,141)이 감광성의 성질을 가지는 경우, 절연층(241,141)을 보다 얇게 형성할 수 있으며, 포토리소그래피 공정을 이용하여 보다 용이하게 제1 및 제2 재배선 비아(243,143)의 파인 피치(fine pitch)를 달성할 수 있다.
일부 실시예에서, 절연층(241,141)이 다층일 수 있으며 이 경우에, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 다른 재로로 구성할 수도 있다. 절연층(241,141)이 다층으로 구성되더라도, 이들은 공정에 따라 층의 경계가 불분명할 수도 있다.
제1 및 제2 재배선층(242,142)은 상술된 도전성 물질로 형성될 수 있다. 제1 및 제2 재배선층(242,142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함하며, 필요에 따라 다양한 형상의 패드패턴을 포함할 수 있다.
제1 및 제2 재배선 비아(243,143)는 각각 서로 다른 층에 형성된 제1 및 제2 재배선층(242,142)들을 전기적으로 연결시키는 수직방향(층간)의 전기적 경로를 형성시킬 수 있다. 제1 및 제2 재배선 비아(243,143)는 상술된 도전물질이 사용될 수 있다. 제1 및 제2 재배선 비아(243,143)는 도전성 물질로 완전히 충전되거나, 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 한편, 제1 연결 구조체(240)의 제1 재배선 비아(243)의 형상은 프레임(210)의 제1 및 제2 배선 비아(213a,213b)와는 반대 방향의 테이퍼 형상일 수 있다. 즉, 단면을 기준으로 상면의 폭이 하면의 폭보다 좁은 테이퍼 형상을 가질 수 있다. 이와 유사하게, 제1 연결 구조체(240)의 제1 재배선 비아(243)의 형상은 제2 연결 구조체(140)의 제1 재배선 비아(143)와는 반대 방향의 테이퍼 형상일 수 있다.
상기 제1 봉합재 표면에 배치된 절연층(231)과, 제3 재배선층 및 제3 재배선 비아도 상술된 제1 연결 구조체(240)와 유사한 방식으로 형성될 수 있다.
제1 및 제2 패시베이션층(281,282)은 상술된 절연물질을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 패시베이션층(281,282)은, 프리프레그, ABF, FR-4, BT, 솔더레지스트 또는 PID를 포함할 수 있다. 상기 제2 패시베이션층(282)은 제3 재배선층(232)과 제3 배선층(212c)의 일부 영역을 개방하는 개구(282h)를 가질 수 있다. 노출된 영역에는 귀금속 도금과 같은 도금으로 형성된 표면 처리층(미도시)이 포함될 수 있다.
상기 제1 패시베이션층(281)은 제2 재배선층(242)의 일부 영역을 개방하는 개구(281h)를 가질 수 있다. 언더범프 금속(260)은 절연층(241)의 최외곽 절연층 또는 제1 패시베이션층(281)의 개구(281h)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 전기 연결 금속체(270)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
전기 연결 금속체(270)은 반도체 패키지(200)를 전자기기의 메인보드와 같은 외부 장치에 물리적 및/또는 전기적으로 연결시키는 역할을 한다. 전기 연결 금속체(270)은 저융점 금속, 예를 들어 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더를 포함할 수 있다. 전기 연결 금속체(270)은 다중층 또는 단일층일 수 있다. 예를 들어, 다중층은 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층은 주석-은 솔더 또는 구리를 포함할 수 있다.
전기 연결 금속체(270)는 볼(ball) 형상으로 예시되어 있으나, 랜드(land) 또는 핀(pin)과 같은 다른 일정한 높이를 갖는 구조일 수 있다. 따라서, 전기 연결 금속체(270)의 높이만큼 절연층(241)의 하면에 일정한 실장 공간을 확보될 수 있다. 전기 연결 금속체(270) 중 적어도 하나는 팬-아웃 영역에 배치된다.
도 12a 내지 도 12c는 도 11에 도시된 반도체 유닛(100)의 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도들이다.
도 12a를 참조하면, 제1 지지체(310) 상에 제2 연결 구조체(140)를 형성한다.
상기 제2 연결 구조체(140)는 복수의 절연층(141)과, 상기 복수의 절연층 각각에 복수의 제2 재배선층(142)과 복수의 제2 재배선 비아(143)를 형성하는 공정에 의해 형성될 수 있다. 복수의 절연층(141)은 감광성 절연 수지일 수 있으며, 복수의 제2 재배선층(142)과 복수의 제2 재배선 비아(143)는 포토리소그래피 공정과 도금 공정을 이용하여 형성될 수 있다.
도 12b를 참조하면, 제2 연결 구조체(140)의 제1 면(140A) 상에 제2 반도체 칩(120)을 실장한다.
상기 제2 반도체 칩(120)의 접속 패드(120P)는 제2 재배선층(142) 중 최상위 재배선층에 도전성 범프(220B')에 의해 연결될 수 있다. 상기 제2 반도체 칩(120)과 상기 제2 연결 구조체(140) 사이에 도전성 범프(220B')를 둘러싸도록 언더필(135)을 충진할 수 있다. 언더필(135)에 의해 제2 반도체 칩(120)과 제2 연결 구조체(140)는 견고하게 고정될 수 있다.
도 12c를 참조하면, 제2 연결 구조체(140)의 제1 면(140A) 상에 제2 반도체 칩(120)을 봉합하는 제2 봉합재(130')를 형성한다.
제2 반도체 칩(120)의 측면 및 상면을 덮도록 상기 제2 봉합재(130')를 형성할 수 있다. 상기 제2 봉합재(130')는 CP 라인으로 표시된 바와 같이 적어도 제2 반도체 칩(120)의 비활성면이 노출되도록 연마될 수 있다. 그 결과, 제2 반도체 칩(120)는 제2 봉합재(130)의 상면과 평탄한 상면을 가질 수 있으며, 상기 반도체 유닛(100)의 상면(100T)에서는 제2 반도체 칩(120)의 상면이 노출되어 방열효과를 크게 개선할 수 있다.
도 13a 내지 도 13d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법으로서, 도 9에 도시된 반도체 패키지(200)의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 13a를 참조하면, 제2 지지체(320) 상에 관통구(210H)를 갖는 프레임(210)을 배치하고, 관통구(210H) 내에 반도체 유닛(100)을 배치한다.
상기 프레임(210)은 그 상하면을 관통하는 배선 구조를 가질 수 있다. 상기 관통구(210H) 내에는 상기 반도체 유닛(210)이 제2 연결 구조체(140)가 아래를 향하도록 배치될 수 있다.
도 13b를 참조하면, 반도체 유닛(100) 상에 제1 반도체 칩(220)을 탑재하고, 제1 반도체 칩(220)의 접속 패드(220P) 상에 소정의 높이(h)를 갖는 도전성 범프(220B')를 형성할 수 있다.
평탄화된 반도체 유닛(100)의 상면(100T)에 제1 반도체 칩(220)의 비활성면이 향하도록 상기 제1 반도체 칩(220)을 상기 반도체 유닛(100) 상에 배치할 수 있다. 본 적층 공정은 상기 반도체 유닛(100)의 상면(100T)과 상기 제1 반도체 칩(220)의 비활성면을 접합층(225)으로 접합시키는 단계를 포함할 수 있다.
제1 반도체 칩(220)의 접속 패드(220P) 상에 소정의 높이(h)를 갖는 도전성 범프(220B')를 형성할 수 있다. 도전성 범프(220B')는 적어도 프레임(210)의 배선 구조, 즉 제3 배선층(212c)의 높이(L)보다 큰 높이를 갖도록 형성될 수 있다.
도 13c를 참조하면, 반도체 유닛(100) 상에 적층된 제1 반도체 칩(220) 상에 제1 봉합재(230')를 적용할 수 있다.
상기 제1 봉합재(230')는 상기 관통구(210H) 내에 배치된 반도체 유닛(100)과 제1 반도체 칩(220)을 덮도록 형성될 수 있다. 또한, 상기 제1 봉합재(230')는 프레임(210)의 제3 배선층(212c) 및 도전성 범프(210B')를 덮도록 형성될 수 있다.
도 13d를 참조하면, 제3 배선층(212c) 및 도전성 범프(210B)가 노출되도록 제1 봉합재(230)를 연마시킬 수 있다.
상기 제1 봉합재(230)를 연마하여 제3 배선층(212c)과 도전성 범프(210B)를 노출시킬 수 있다. 제1 봉합재(230)는 제3 배선층(212c) 및 도전성 범프(210B)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 후속 공정으로, 평탄화된 상면에 절연층(231)을 형성하고, 제3 배선층(212c)과 도전성 범프(210B)에 각각 연결된 제3 재배선 비아(233)를 갖는 제3 재배선층(232)을 형성할 수 있다. 추가적으로 제3 재배선층(232)을 덮도록 제2 패시베이션층(282)을 형성할 수 있다.
이어, 제2 지지체(232)를 제거하고, 제거된 면에 제1 연결 구조체(240)를 형성하고, 제1 패시베이션층(281)을 형성하고, 언더범프 금속층(260)과 전기 연결 금속체(270)를 형성함으로써 도 9에 도시된 반도체 패키지(200)를 제조할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (10)

  1. 제1 재배선층을 갖는 제1 연결 구조체;
    상기 제1 연결 구조체 상에 배치되며, 관통구를 가지며, 상면 및 하면을 연결하는 배선 구조를 갖는 프레임;
    상기 관통구 내에서 상기 제1 연결 구조체 상에 배치된 반도체 유닛;
    상기 반도체 유닛 상에 적층되며, 제1 접속 패드가 배치된 상면을 갖는 제1 반도체 칩;
    상기 반도체 유닛과 상기 제1 반도체 칩을 봉합하며 상기 프레임 상에 연장된 제1 봉합재; 및
    상기 제1 봉합재 상에 배치되며, 상기 배선 구조와 상기 제1 반도체 칩의 제1 접속 패드에 연결된 제3 재배선층;을 포함하고,
    상기 반도체 유닛은,
    상기 제1 재배선층에 연결된 제2 재배선층을 갖는 제2 연결 구조체와, 상기 제2 연결 구조체 상에 배치되며 상기 제2 재배선층에 전기적으로 연결된 제2 접속 패드를 갖는 제2 반도체 칩과, 상기 제2 연결 구조체 상에 배치되며 상기 제2 반도체 칩을 봉합하는 제2 봉합재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 유닛과 상기 제1 반도체 칩이 접합되도록, 상기 반도체 유닛의 상면과 상기 제1 반도체 칩의 하면 사이에 배치된 접합층을 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 반도체 칩의 상면은 상기 제2 봉합재의 상면과 실질적으로 평탄한 공면을 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 접속 패드 상에 배치되며 일정한 높이를 갖는 도전성 포스트를 포함하며,
    상기 제3 재배선층은 상기 도전성 포스트를 통해서 상기 제1 접속 패드에 연결되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 도전성 포스트는 상기 제1 봉합재의 상면과 실질적으로 평탄한 공면을 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 반도체 칩의 제2 접속 패드는 저융점 금속에 의해 상기 제2 재배선층에 연결되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 프레임은, 순차적으로 적층된 제1 절연층 및 제2 절연층을 포함하며,
    상기 배선 구조는, 상기 제1 절연층에 매립되며 상기 제1 연결 구조체에 접하는 제1 배선 패턴과, 상기 제1 절연층의 상기 제1 배선 패턴이 매립된 측의 반대 측 상에 배치된 제2 배선 패턴과, 상기 제2 절연층의 상기 제2 배선 패턴이 위치한 측과 반대 측 상에 배치된 제3 배선 패턴과, 상기 제1 절연층을 관통하며 상기 제1 및 제2 배선 패턴을 연결하는 제1 배선 비아와, 상기 제2 절연층을 관통하며 상기 제2 및 제3 배선 패턴을 연결하는 제2 배선 비아를 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 연결 구조체의 하면에 배치되며, 상기 제1 재배선층의 일부 영역을 개방하는 복수의 개구를 갖는 제1 패시베이션층과,
    상기 복수의 개구를 통하여 상기 제1 재배선층의 일부 영역에 연결되는 복수의 언더범프 금속층을 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 언더범프 금속층 상에 각각 배치된 복수의 전기 연결 금속체를 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제3 재배선층을 덮도록 상기 봉합재 상에 배치되고, 상기 제3 재배선층의 일부 영역을 개방하는 복수의 개구를 갖는 제2 패시베이션층을 더 포함하는 반도체 패키지.
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