TW202006904A - 半導體封裝 - Google Patents

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金亨俊
李尙鍾
徐允錫
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Abstract

一種半導體封裝包括：框架，具有彼此間隔開的第一貫穿孔及第二貫穿孔；被動組件，配置於第一貫穿孔中；半導體晶片，配置於第二貫穿孔中且具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；第一包封體，覆蓋被動組件的至少部分且填充第一貫穿孔的至少部分；第二包封體，覆蓋半導體晶片的至少部分且填充第二貫穿孔的至少部分；以及連接結構，配置於框架、被動組件、及半導體晶片的主動面上，且包括與被動組件及半導體晶片的連接墊電性連接的配線層。第二包封體的電磁波吸收率高於第一包封體的電磁波吸收率。

Description

半導體封裝
本揭露是有關於一種將半導體晶片與多個被動組件一起安裝並模組化於單個封裝中的半導體封裝。
隨著行動設備的顯示器的尺寸增大，增加了增大電池容量的必要性。隨著電池容量的增大，行動設備中的電池所佔用的面積增加了，且因此需要減小印刷電路板（printed circuit board，PCB）的尺寸。因此，安裝組件的面積一直減小，進而使得對模組化的興趣不斷增加。
同時，安裝多個組件的先前技術的實例可包括板上晶片（chip-on-board，COB）技術。板上晶片是一種使用表面安裝技術（surface mount technology，SMT）將個別的被動元件及半導體封裝安裝在印刷電路板（例如主板）上的方法。此種方式在成本方面具有優點，但需要寬廣的安裝面積以維持各組件之間的最小間隔，各組件之間的電磁干擾（electromagnetic interference，EMI）大，且半導體晶片與被動組件之間的距離大，因而會增加電性雜訊。
本揭露的態樣可提供一種半導體封裝，在所述半導體封裝中，半導體晶片及被動組件的安裝面積可顯著減小，且半導體晶片與被動組件之間的電性通路可顯著縮短，且電磁干擾（EMI）可被有效地減少。
根據本揭露的態樣，可提供一種半導體封裝，在所述半導體封裝中，被動組件與半導體晶片彼此一起安裝並模組化於單個封裝中，但在封裝製程中藉由兩個步驟來包封，且使用電磁波吸收材料作為包封半導體晶片的包封體。
根據本揭露的態樣，一種半導體封裝可包括：框架，具有彼此間隔開的第一貫穿孔及第二貫穿孔；被動組件，配置於第一貫穿孔中；半導體晶片，配置於第二貫穿孔中且具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；第一包封體，覆蓋被動組件的至少部分且填充第一貫穿孔的至少部分；第二包封體，覆蓋半導體晶片的至少部分且填充第二貫穿孔的至少部分；以及連接結構，配置於框架、被動組件、及半導體晶片的主動面上，且包括與半導體晶片的連接墊電性連接的配線層。第二包封體的電磁波吸收率可高於第一包封體的電磁波吸收率。
在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，為方便起見，下側、下部分、下表面等是用來指相對於圖式的剖面的向下方向，而上側、上部分、上表面等是用來指與所述向下方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制，且「上部」及「下部」的概念可隨時改變。
在說明中，組件與另一組件的「連接」的意義在概念上包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件不限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，印刷電路板1110（例如主板等）可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接或電性連接至印刷電路板1110的其他組件或可不物理連接或不電性連接至印刷電路板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但不限於此。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：使用例如感光成像介電（photoimageable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於印刷電路基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的印刷電路板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入印刷電路板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122等的積體電路（IC）。連接結構2140可包括絕緣層2141、形成於絕緣層2141上的配線層2142以及將連接墊2122與配線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣在扇出型半導體封裝中使用，使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構140，連接結構140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用印刷電路板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型的形式更緊湊的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝是指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其概念與例如印刷電路板等印刷電路板（PCB）的概念不同，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
下文中，將參照所附圖式闡述一種半導體封裝，在所述半導體封裝中，半導體晶片及被動組件的安裝面積可顯著減小，且半導體晶片與被動組件之間的電性通路可顯著縮短，且電磁干擾（EMI）可被有效地減少。下文中，將參照所附圖式闡述一種半導體封裝，在所述半導體封裝中，半導體晶片及被動組件的安裝面積可顯著減小，且半導體晶片與被動組件之間的電性通路可顯著縮短，且電磁干擾（EMI）可被有效地減少。
圖9為示出根據本揭露中的例示性實施例的扇出型半導體封裝的剖面示意圖。
圖10A為沿圖9所示半導體封裝的線I-I'所截取的平面示意圖。
圖10B為沿圖9所示扇出型半導體封裝的線II-II'所截取的平面示意圖。
參照圖9至圖10B，根據本揭露中的例示性實施例的半導體封裝100可包括：連接結構140，包括第一絕緣層141a、第二絕緣層141b、第一配線層142a及第二配線層142b、以及第一連接通孔143a及第二連接通孔143b，第二絕緣層141b配置於較第一絕緣層141a低的水平高度上，第一配線層142a及第二配線層142b分別配置於第一絕緣層141a及第二絕緣層141b的下表面上，第一連接通孔143a及第二連接通孔143b分別貫穿第一絕緣層141a及第二絕緣層141b；核心結構105，包括框架110、第一貫穿孔110HA1及110HA2、一或多個被動組件125A1及125A2、以及第一包封體131、第二貫穿孔110HB，框架110配置於第一絕緣層141a上，第一貫穿孔110HA1及110HA2貫穿框架110，所述一或多個被動組件125A1及125A2配置於第一貫穿孔110HA1及110HA2中的第一絕緣層141a上且經由第一連接通孔143a連接至第一配線層142a，第一包封體131分別包封被動組件125A1及125A2中的每一者且填充第一貫穿孔110HA1及110HA2中的每一者的至少部分，第二貫穿孔110HB貫穿核心結構105及第一絕緣層141a；半導體晶片120，配置於第二貫穿孔110HB中的第二絕緣層141b上且經由第二連接通孔143b連接至第二配線層142b；以及第二包封體132，包封半導體晶片120且填充第二貫穿孔110HB的至少部分。此處，第二包封體132的電磁波吸收率可高於第一包封體131的電磁波吸收率。舉例而言，第一包封體131可含有絕緣材料，但第二包封體132可含有磁性材料。更具體而言，第二包封體132可含有磁性顆粒132m及黏結劑樹脂132a。
近來，隨著行動設備的顯示器的尺寸增大，增加了增大電池容量的必要性。隨著電池容量的增大，行動設備中的電池所佔用的面積增加了，且因此需要減小印刷電路板（PCB）的尺寸。因此，安裝組件的面積已被減小，進而使得對模組化的興趣不斷增加。安裝多個組件的先前技術的實例可包括板上晶片（COB）技術。板上晶片是一種使用表面安裝技術（SMT）將個別的被動元件及半導體封裝安裝在印刷電路板上的方法。此種方式在成本方面具有優點，但需要寬廣的安裝面積來維持組件之間的最小間隔，組件之間的電磁干擾（EMI）大，且半導體晶片與被動組件之間的距離大，因而會增加電性雜訊。
另一方面，在根據例示性實施例的半導體封裝100中，多個被動組件125A1及125A2以及半導體晶片120可配置並模組化於一個封裝中。因此，組件之間的間隔可顯著減小，且因此印刷電路板（例如主板等）上的組件的安裝面積可顯著減小。另外，半導體晶片120與被動組件125A1及125A2之間的電性通路可顯著縮短以抑制雜訊。此外，由於可執行與單一包封製程不同的由二或更多個步驟構成的包封製程131及132，因此使得由被動組件125A1及125A2引起的半導體晶片120的良率問題、在安裝被動組件125A1及125A2時出現的異物的影響等可顯著減少。
此外，在根據例示性實施例的半導體封裝100中，框架110可更包括金屬層115a、115b、115c及115d，金屬層115a、115b、115c及115d形成於其中形成有第一貫穿孔110HA1、110HA2及第二貫穿孔110HB的核心絕緣層111的壁表面以及上表面及下表面上，因而使得被引向至外部或自半導體晶片120以及被動組件125A1及125A2的內部發射的電磁干擾（EMI）可被有效地屏蔽，且亦可獲得散熱效果。另外，半導體晶片120以及被動組件125A1及125A2的電磁干擾屏蔽效果以及散熱效果可藉由以下進一步改善：配置於第一包封體131及/或第二包封體132上的背側金屬層135以及貫穿第一包封體131及/或第二包封體132的背側金屬通孔133。可在第一包封體131及/或第二包封體132上進一步配置覆蓋背側金屬層135的覆蓋層180，以保護背側金屬層135。
特別是，在根據例示性實施例的半導體封裝100中，包封半導體晶片120的第二包封體132的電磁波吸收率可高於第一包封體131的電磁波吸收率。舉例而言，第二包封體132可含有磁性材料。在簡單地藉由金屬層115a、115b、115c及115d、背側金屬層135、以及背側金屬通孔133來屏蔽電磁波的情形中，電磁干擾雜訊可在半導體封裝100中持續地行進，且因此，電磁干擾雜訊可經由其中電磁干擾屏蔽效能最弱的部分而被發射，因而會影響所述部分周圍的裝置。相反，在第二包封體132含有磁性材料的情形中，被反射而行進的電磁干擾雜訊可被第二包封體132吸收以通過接地（GND），因而使得最易受電磁干擾影響的部分可被移除。
同時，在根據例示性實施例的半導體封裝100中，可使用一般絕緣材料作為包封被動組件125A1及125A2的第一包封體131。亦即，可使用例如磁性材料等導電性材料作為第二包封體132，但可使用例如絕緣材料等非導電性材料作為第一包封體131。原因如下：由於在被動組件125A1及125A2中電極被暴露，因此在第一包封體131導電的情形中，可能發生短路缺陷等。另一方面，在半導體晶片120中，電極（即，連接墊122）可僅在經由半導體晶片120的主動面上的鈍化層123而被暴露的部分中被暴露，可用連接結構140的絕緣層141b來覆蓋連接墊122，且被第二包封體132包封的半導體晶片120的其他部分可對應於非導電材料。因此，即使第二包封體132是由例如磁性材料等導電材料形成，仍可不發生例如短路缺陷等問題。
同時，第二貫穿孔110HB的深度db可較第一貫穿孔110HA1及110HA2的深度da1及da2深，且第二貫穿孔110HB的底表面可配置於低於第一貫穿孔110HA1及110HA2的底表面的水平高度上。亦即，該些底表面之間可具有台階s。第二貫穿孔110HB的底表面可為第二絕緣層141b的上表面，且第一貫穿孔110HA1及110HA2的底表面可為第一絕緣層141a的上表面。亦即，半導體晶片120可具有配置有與第二連接通孔143b連接的連接墊122的主動面以及與主動面相對的非主動面，且半導體晶片120的主動面可位於低於被動組件125A1及125A2的下表面的水平高度上。舉例而言，半導體晶片120的主動面可與第一配線層142a的下表面實質上共面。
一般而言，半導體晶片的連接墊是由鋁（Al）形成，因而使得在執行雷射通孔處理方法時連接墊可能容易被損壞。因此，一般而言，連接墊可藉由光通孔處理方法而非雷射通孔處理方法而被敞開。為此，使用感光成像介電（PID）材料作為被提供以形成重佈線層（redistribution layer，RDL）的絕緣層。然而，在被動組件的下表面上同樣堆疊感光成像介電（PID）材料以形成重佈線層（RDL）的情形中，由於被動組件的電極突起而可能會出現波狀起伏，且因此感光成像介電（PID）材料的平坦度可被劣化。因此，這是不方便的，因為需要使用具有厚的厚度的感光成像介電（PID）材料來提高平坦度，且在此種情形中，由於感光成像介電（PID）材料的厚度而可能容易且頻繁地出現裂縫。
此外，在使用包封體包封被動組件的情形中，包封體的材料可滲出至被動組件的電極。此處，在使用感光成像介電（PID）材料來形成重佈線層（RDL）的情形中，如上所述可利用光通孔處理方法。在此種情形中，可能難以利用光通孔處理方法來敞開包封體的滲出的材料。因此，由於包封體的滲出的材料而可能出現電極開路缺陷，因而使電性質劣化。
相反，在根據例示性實施例的半導體封裝100中，在被動組件的第一貫穿孔110HA1及110HA2預先形成以及被動組件125A1及125A2配置於其中之後，可形成第一絕緣層141a及第一配線層142a以首先對被動組件125A1及125A2進行重佈線。然後，可形成貫穿第一絕緣層141a的第二貫穿孔110HB，可配置半導體晶片120，且可形成第二絕緣層141b及第二配線層142b以其次對半導體晶片120進行重佈線。亦即，配置有半導體晶片120的第二貫穿孔110HB亦可貫穿連接結構140的第一絕緣層141a以及框架110。因此，半導體晶片120的主動面可位於低於被動組件125A1及125A2各自的下表面的水平高度上。在此種情形中，可不理會半導體晶片120而選擇第一絕緣層141a的材料。舉例而言，可使用包括無機填料141af的非感光性絕緣材料（例如，味之素構成膜（Ajinomoto Build-up Film，ABF）等）而非感光成像介電（PID）材料。由於上述膜型非感光性絕緣材料具有優異的平坦度，因此可有效地解決上述波狀起伏問題及裂縫出現問題。
此外，由於在非感光性絕緣材料的情形中，藉由雷射通孔處理方法形成開口，因此，即使第一包封體131的材料滲出至被動組件125A1及125A2的電極，仍可藉由雷射通孔處理方法來有效地敞開電極。因此，亦可解決由電極開路缺陷造成的問題。
此外，在根據例示性實施例的半導體封裝100中，如同在一般情形中一樣，可使用感光成像介電（PID）材料作為第二絕緣層141b。在此種情形中，可藉由光通孔處理方法引入精密間距，因而使得如在一般情形中一樣，可顯著有效地對半導體晶片120的數十至數百萬個連接墊122進行重佈線。亦即，在根據例示性實施例的半導體封裝100的結構中，可藉由選擇性地控制以下絕緣層的材料來獲得優異的協同效果：其中形成有用於對被動組件125A1及125A2進行重佈線的第一配線層142a及第一連接通孔143a的第一絕緣層141a，以及其中形成有用於對半導體晶片120的連接墊122進行重佈線的第二配線層142b及第二連接通孔143b的第二絕緣層141b。
同時，根據例示性實施例的半導體封裝100可更包括：鈍化層150，配置於連接結構140之下且具有暴露出第二配線層142b的至少部分的開口150v；凸塊下金屬層160，配置於鈍化層150的開口150v上且連接至被暴露的第二配線層142b；以及電性連接結構170，配置於鈍化層150之下，且經由凸塊下金屬層160連接被暴露的第二配線層142b，因而使得半導體封裝100可經由其連接至主板等。
以下將在下文中更詳細地闡述根據例示性實施例的半導體封裝100中所包括的各個組件。
框架110可端視特定材料而進一步改善半導體封裝100的剛性，且可用於確保第一包封體131及第二包封體132的厚度均勻性。可在框架110中形成多個第一貫穿孔110HA1及110HA2。所述多個第一貫穿孔110HA1及110HA2可彼此物理地間隔開。可分別在所述多個第一貫穿孔110HA1及110HA2中配置被動組件125A1及125A2。被動組件125A1及125A2可分別與所述多個第一貫穿孔110HA1及110HA2的壁表面間隔開預定距離，且分別被所述多個第一貫穿孔110HA1及110HA2的壁表面包圍，但此可根據需要進行改變。
框架110可包括核心絕緣層111。核心絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為核心絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料（例如二氧化矽等）一起浸入於例如玻璃纖維（或玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜等。
框架110可包括：第一金屬層115a及第二金屬層115b，分別配置於核心絕緣層111的其中形成有第一貫穿孔110HA1、110HA2及第二貫穿孔110HB的壁表面上以分別包圍被動組件125A1及125A2以及半導體晶片120；以及第三金屬層115c及第四金屬層115d，分別配置於核心絕緣層111的下表面及上表面上。第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d中的每一者的材料可含有銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，但不限於此。可藉由第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d來達成半導體晶片120以及被動組件125A1及125A2的屏蔽電磁波以及散熱的效果。金屬層115a、115b、115c及115d可彼此連接，且亦可用作接地。在此種情形中，金屬層115a、115b、115c及115d可電性連接至連接結構140的配線層142a及142b的接地。
被動組件125A1及125A2可分別獨立地為例如多層陶瓷電容器（MLCC）或低電感晶片電容器（low inductance chip capacitor，LICC）等電容器、例如功率電感器等電感器、珠粒等。被動組件125A1及125A2可具有彼此不同的厚度。另外，被動組件125A1及125A2中的每一者亦可具有與半導體晶片120的厚度不同的厚度。在根據例示性實施例的半導體封裝100中，被動組件125A1及125A2以及半導體晶片120是藉由二或更多個步驟來包封，且因此可顯著減少由於厚度偏差而引起的缺陷問題。被動組件125A1及125A2的數目不受特別限制，但可多於圖式所示數目或少於圖式所示數目。
第一包封體131可包封被動組件125A1及125A2中的每一者。另外，第一包封體131可填充第一貫穿孔110HA1及110HA2中的每一者的至少部分。此外，在例示性實施例中，第一包封體131亦可包封框架110。第一包封體131可含有絕緣材料。此處，所述絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）樹脂等。另外，可使用模製材料，例如環氧模製化合物（epoxy molding compound，EMC），且若需要，則可使用感光性材料，即感光成像包封體（photoimagable encapsulant，PIE）。或者，亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料。在任何情形中，第一包封體131可為非導電的。
在第二貫穿孔110HB中可配置半導體晶片120。半導體晶片120可與第二貫穿孔110HB的壁表面間隔開預定距離，且被第二貫穿孔110HB的壁表面包圍，但此可根據需要進行改變。半導體晶片120可為以數百至數百萬個或更多個的數量的元件整合於單一晶片中提供的積體電路（IC）。積體電路可為例如電源管理積體電路（power management IC，PMIC），但不限於此，且亦可為記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體）、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器、應用專用積體電路等。
半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或配線層。然而，半導體晶片120不限於此，但若需要，則半導體晶片120亦可為封裝型積體電路。積體電路可以主動晶圓為基礎而形成。在此種情形中，半導體晶片120的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。可使用例如鋁（Al）等導電材料作為連接墊122中的每一者的材料，但無特別限制。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在其他所需的位置中進一步配置絕緣層（圖中未示出）等。同時，半導體晶片120的主動面是指半導體晶片120的上面配置有連接墊122的表面，且半導體晶片120的非主動面是指半導體晶片120的與主動面相對的表面。此處，當鈍化層123形成在半導體晶片120的主動面上時，可基於鈍化層123的最下表面來確定半導體晶片120的主動面的位置關係。
可用第二包封體132來包封半導體晶片120。另外，第二包封體132可填充第二貫穿孔110HA的至少部分。此外，在例示性實施例中，第二包封體132亦可包封第一包封體131。第二包封體132可含有電磁波吸收材料。舉例而言，第二包封體132可含有磁性材料。亦即，第二包封體132可含有磁性顆粒132m及黏結劑樹脂132a，但不限於此。磁性顆粒132m可為金屬顆粒，所述金屬顆粒含有選自由鐵（Fe）、矽（Si）、鉻（Cr）、鋁（Al）及鎳（Ni）組成的群組的一或多者。舉例而言，磁性顆粒可為Fe-Si-B-Cr系非晶金屬顆粒，但不限於此。磁性顆粒132m可為由Mn-Zn系鐵氧體、Ni-Zn系鐵氧體、Ni-Zn-Cu系鐵氧體、Mn-Mg系鐵氧體、Ba系鐵氧體、Li系鐵氧體等形成的鐵氧體顆粒。黏結劑樹脂132a可包括環氧樹脂、聚醯亞胺樹脂、液晶聚合物（liquid crystal polymer，LCP）等中的一者或混合物，但不限於此。若需要，則為了進一步改善電磁波吸收性質，可使用多孔顆粒作為磁性顆粒132m，但磁性顆粒不限於此。
可在第二包封體132上配置背側金屬層135，以覆蓋半導體晶片120以及被動組件125A1及125A2，且背側金屬層135可經由貫穿第一包封體131及第二包封體132的背側金屬通孔133連接至框架110的第四金屬層115d。電磁干擾屏蔽效果及散熱效果可藉由以金屬材料經由背側金屬層135及背側金屬通孔133包圍半導體晶片120以及被動組件125A1及125A2而得到進一步改善。背側金屬層135及背側金屬通孔133中的每一者亦可含有導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。背側金屬層135及背側金屬通孔133亦可用作接地。在此種情形中，背側金屬層135及背側金屬通孔133可經由金屬層115a、115b、115c及115d電性連接至連接結構140的配線層142a及142b的接地。背側金屬層135的形狀可為主要覆蓋第二包封體132的上表面的平面，如圖10B所示。背側金屬通孔133可為具有預定長度的溝槽通孔，如圖10B所示。在此種情形中，所有電磁波傳播通路可被實質上阻斷，因而使得電磁波屏蔽效果可更為優異。然而，背側金屬層135及背側金屬通孔133的形狀不限於此。亦即，只要可獲得電磁波屏蔽效果，背側金屬層135即可由多個板形成，且可在背側金屬通孔133的中間形成開口，以提供氣體釋放通路。
連接結構140可對半導體晶片120的連接墊122進行重佈線。另外，連接結構140可將半導體晶片120與被動組件125A1及125A2彼此電性連接。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由連接結構140進行重佈線，且可端視功能而經由電性連接結構170進行外部物理連接或電性連接。連接結構140可包括：第一絕緣層141a，配置於框架110以及被動組件125A1及125A2下方；第一配線層142a，配置於第一絕緣層141a的下表面上；第一連接通孔143a，貫穿第一絕緣層141a且將被動組件125A1及125A2與第一配線層142彼此電性連接；第二絕緣層141b，配置於第一絕緣層141a的下表面以及半導體晶片120的主動面上且覆蓋第一配線層142a的至少部分；第二配線層142b，配置於第二絕緣層141b的下表面上；以及第二連接通孔143b，貫穿第二絕緣層141b，將第一配線層142a與第二配線層142b彼此電性連接，且將半導體晶片120的連接墊122與第二配線層142b彼此電性連接。連接結構140中所包括的絕緣層、配線層及連接通孔層的數目可大於圖式所示數目。
第一絕緣層141a的材料可為絕緣材料。在此種情形中，可使用含有無機填料141af（例如二氧化矽或氧化鋁）的非感光性絕緣材料（例如，味之素構成膜）作為絕緣材料。在此種情形中，可更有效地解決波狀起伏及由裂縫出現而造成的缺陷問題。此外，亦可有效地解決由第一包封體131的材料滲出而造成的被動組件125A1及125A2的電極開路缺陷。亦即，在使用含有無機填料141af的非感光性絕緣材料作為第一絕緣層141a的情形中，可更有效地解決在簡單地使用感光成像介電（PID）材料的情形中出現的問題。
可使用感光成像介電（PID）材料作為第二絕緣層141b。在此種情形中，可藉由光通孔處理方法引入精密間距，因而使得如在一般情形中一樣，可顯著有效地對半導體晶片120的數十至數百萬個連接墊122進行重佈線。感光成像介電（PID）材料可含有少量的無機填料或可不含有無機填料。亦即，可藉由選擇性地控制以下絕緣層的材料來獲得更優異的協同效果：其中形成有用於對被動組件125A1及125A2進行重佈線的第一配線層142a及第一連接通孔143a的第一絕緣層141a，以及其中形成有用於對半導體晶片120的連接墊122進行重佈線的第二配線層142b及第二連接通孔143b的第二絕緣層141b。
同時，若需要，則由含有無機填料141af的非感光性絕緣材料形成的第一絕緣層141a可由多個層構成，由感光成像介電（PID）材料形成的第二絕緣層141b可由多個層構成，或者第一絕緣層及第二絕緣層二者可由多個層構成。第二貫穿孔110HB可貫穿由非感光性絕緣材料形成的第一絕緣層141a，且在第一絕緣層141a由多個層構成的情形中，第二貫穿孔110HB可貫穿全部所述多個層。
第一絕緣層141a的熱膨脹係數（coefficient of thermal expansion，CTE）可小於第二絕緣層141b的熱膨脹係數。原因在於第一絕緣層141a含有無機填料141af。若需要，則第二絕緣層141b亦可含有少量的無機填料（圖中未示出）。在此種情形中，第一絕緣層141a中所含有的無機填料141af的量（重量%）可大於第二絕緣層141b中所含有的無機填料（圖中未示出）的量（重量%）。因此，第一絕緣層141a的熱膨脹係數（CTE）亦可小於第二絕緣層141b的熱膨脹係數。由於相對較大量的無機填料141af而具有相對小的熱膨脹係數（CTE）的第一絕緣層141a可有利地抵抗翹曲，此乃因熱硬化收縮率小，因而使得可如上所述更有效地解決上述波狀起伏或裂縫出現問題，且亦可更有效地解決被動組件125A1及125A2的電極開路缺陷問題。
第一配線層142a可對被動組件125A1及125A2的電極進行重佈線以將被動組件125A1及125A2的電極電性連接至半導體晶片120的連接墊122。亦即，第一配線層142a可用作重佈線層（RDL）。第一配線層142a的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第一配線層142a可端視設計而執行各種功能。舉例而言，第一配線層142a可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第一配線層142a可包括通孔接墊等。由於配置有半導體晶片120的第二貫穿孔110HB亦貫穿第一絕緣層141a，因此第一配線層142a的下表面可實質上定位在與半導體晶片120的主動面相同的水平高度上。亦即，第一配線層142a的下表面可與半導體晶片120的主動面共面。
第二配線層142b可對半導體晶片120的連接墊122進行重佈線，以將連接墊122電性連接至電性連接結構170。亦即，第二配線層142b可用作重佈線層（RDL）。第二配線層142b的材料亦可為導電材料，例如上述銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第二配線層142b亦可端視設計而執行各種功能。舉例而言，第二配線層142b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第二配線層142b可包括通孔接墊、電性連接結構接墊等。
第一連接通孔143a可將被動組件125A1及125A2與第一配線層142a彼此電性連接。第一連接通孔143a可物理地接觸被動組件125A1及125A2中的每一者的電極。亦即，被動組件125A1及125A2可為嵌入型被動組件而非使用焊料凸塊等的表面安裝型被動組件，從而直接接觸第一連接通孔143a。第一連接通孔143a的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第一連接通孔143中的每一者可利用導電材料完全填充，或者導電材料可沿各個通孔孔洞的壁形成。另外，第一連接通孔143a可具有錐形形狀。
第二連接通孔143b可將在不同層上形成的第一配線層142a及第二配線層142b彼此電性連接，且亦可將半導體晶片120的連接墊122與第二配線層142b彼此電性連接。第二連接通孔143b可不物理接觸半導體晶片120的連接墊122。亦即，半導體晶片120可在不存在單獨凸塊等的狀態下以裸露晶粒形狀直接連接至連接結構140的第二連接通孔143b。相似地，第二連接通孔143b的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第二連接通孔133b中的每一者亦可利用導電材料來完全填充。或者，導電材料可沿各個通孔孔洞的壁形成。此外，第二連接通孔143b亦可具有錐形形狀。
背側金屬層135、背側金屬通孔133、以及第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d可電性連接至連接結構140的配線層142a及142b的接地（GND）。因此，在半導體封裝100安裝於電子裝置的主板等上的情形中，電磁波可經由背側金屬層135、背側金屬通孔133、以及第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d被發射至主板的接地等。
鈍化層150可保護連接結構140不受外部物理或化學損害。鈍化層150可具有暴露出連接結構140的第二配線層142b的至少部分的開口150v。在鈍化層150中所形成的開口150v的數目可為數十至數千個。鈍化層150可含有絕緣樹脂及無機填料，但可不含有玻璃纖維。舉例而言，鈍化層150可由味之素構成膜形成，但不限於此。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善半導體封裝100的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口被暴露的連接結構140的第二配線層142b。可藉由任何已知金屬化方法，使用任何已知導電材料（例如金屬）在鈍化層150的開口150v中形成凸塊下金屬層160，但不限於此。
電性連接結構170可為用於外部物理連接及/或電性連接半導體封裝100的構造。舉例而言，半導體封裝100可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170可由低熔點金屬形成，例如錫（Sn）或包含錫（Sn）的合金。更具體而言，電性連接結構170中的每一者可由焊料等形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別受限於此。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可含有銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可含有錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170不限於此。電性連接結構170的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊122的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可配置在扇出區域中。所述扇出區域是指除配置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，並可具有價格競爭力。
同時，可在第一包封體131及/或第二包封體132上進一步配置覆蓋背側金屬層135的覆蓋層180，以保護背側金屬層135。覆蓋層180可含有絕緣樹脂及無機填料150f，但可不含有玻璃纖維。舉例而言，覆蓋層180可由味之素構成膜形成，但不限於此。由於對稱效應，堆疊於半導體封裝100的上/下部分上的鈍化層150及覆蓋層180可含有彼此相同的材料，以用於控制熱膨脹係數（CTE）。
圖11為示出圖9所示半導體封裝中使用的面板的實例的剖面示意圖。
參照圖11，可使用具有大尺寸的面板500來製造根據例示性實施例的半導體封裝100。面板500的尺寸可為一般晶圓的尺寸的兩倍至四倍或大於四倍。因此，可藉由執行各製程一次來製造更大數目的半導體封裝100。亦即，可顯著提高生產力。特別是，隨著各半導體封裝100的尺寸變大，相較於使用晶圓的情形而言相對生產力可變高。面板500的每個單位部分可為先以下文將闡述的製造方法加以製備的框架110。在藉由使用上述面板500執行製程一次來同時製造多個半導體封裝100之後，可藉由利用例如切分製程等已知切割製程對所述多個半導體封裝100進行切割而獲得各半導體封裝100。
圖12A至圖12E為示出製造圖9所示半導體封裝的製程的實例的示意圖。
參照圖12A，可首先製備框架110。可藉由以下方式來形成框架110：使用上述面板500製備覆銅層壓板（copper clad laminate，CCL）且藉由例如半加成製程（semi-additive process，SAP）或改良半加成製程（modified semi-additive process，MSAP）等已知鍍覆方法使用覆銅層壓板的銅箔形成金屬層115a、115b、115c及115d。亦即，金屬層115a、115b、115c及115d中的每一者可由晶種層及形成於晶種層上且厚度較晶種層的厚度厚的導體層構成。此外，框架110可為其中端視核心絕緣層111的材料而使用雷射鑽孔及/或機械鑽孔、噴砂等形成有第一貫穿孔110HA1及110HA2以及初步的第二貫穿孔110HB'的框架。接下來，可將第一黏合膜210貼附至框架110的下表面，且可分別在第一貫穿孔110HA1及110HA2中配置被動組件125A1及125A2。第一黏合膜210可為此項技術中已知的膠帶，但不限於此。
參照圖12B，接下來，可使用第一包封體131包封框架110以及被動組件125A1及125A2。第一包封體131可藉由在b階段層疊絕緣膜、然後對層疊的絕緣膜進行硬化來形成，或者亦可藉由施加處於液態的絕緣材料並然後對絕緣材料進行硬化來形成。然後，可移除第一黏合膜210。可使用機械方法作為拆離第一黏合膜210的方法。然後，可使用味之素構成膜層疊方法等在第一黏合膜210被移除的部分中形成第一絕緣層141a，可使用雷射通孔處理方法形成通孔孔洞，然後可藉由例如半加成製程（SAP）或改良半加成製程（MSAP）等已知鍍覆方法來形成第一配線層142a及第一連接通孔143a。亦即，第一配線層142a及第一連接通孔143a中的每一者可由晶種層及厚度較晶種層的厚度厚的導體層形成。接下來，可使用雷射鑽孔及/或機械鑽孔、噴砂等形成貫穿第一包封體131及第一絕緣層141a的第二貫穿孔110HB。此處，第二金屬層115b的側表面與第一包封體131的其中形成有第二貫穿孔110HB的壁表面可彼此實質上共面。
參照圖12C，接下來，可將第二黏合膜220貼附至第一絕緣層141a的下表面，且可以面朝下的方式將半導體晶片120貼附至經由第二貫穿孔110HB被暴露的第二黏合膜220上。然後，可以第二包封體132包封第一包封體131及半導體晶片120。相似地，第二包封體132可藉由在b階段層疊磁性膜、然後對層疊的磁性膜進行硬化來形成，或者亦可藉由施加處於液態的磁性材料、然後對磁性材料進行硬化來形成。然後，可將載體膜230貼附至第二包封體132。在一些情形中，在載體膜230上形成第二包封體132，然後進行層疊之後。接下來，為了製程的進展，可將所製造的未完成的模組上/下翻轉，且可藉由機械方法等來分離並移除第二黏合膜220。
接下來，參照圖12D，在藉由層疊感光成像介電（PID）材料的方法等在第一絕緣層141a以及半導體晶片120的主動面上形成第二絕緣層141b且藉由光通孔處理方法形成通孔孔洞之後，相似地，可藉由已知鍍覆方法形成第二配線層142b及第二連接通孔143b，進而使得可形成連接結構140。第二配線層142b及第二連接通孔143b中的每一者亦可由晶種層及導體層構成。然後，可藉由此項技術中已知的層疊方法或塗敷方法在連接結構140上形成鈍化層150。然後，可分離並移除載體膜230。
接下來，參照圖12E，可使用雷射鑽孔等形成貫穿第一包封體131及第二包封體132的通孔孔洞133v。另外，可使用雷射鑽孔等在鈍化層150中形成暴露出連接結構140的第二配線層142b的至少部分的開口150v。然後，可藉由已知鍍覆方法形成背側金屬通孔133及背側金屬層135。背側金屬通孔133及背側金屬層135中的每一者亦可由晶種層及導體層構成。此外，可藉由鍍覆方法形成凸塊下金屬層160。凸塊下金屬層160中的每一者亦可由晶種層及導體層構成。接下來，可在第二包封體132上形成覆蓋層180，且可在凸塊下金屬層160上形成電性連接結構170，進而使得可製造根據上述例示性實施例的半導體封裝100。
在使用圖11所示面板500等的情形中，可藉由執行一系列製程一次來製造多個半導體封裝100。然後，可藉由切分方法等獲得各半導體封裝100。
圖13為示出在圖9所示半導體封裝的第二包封體中使用電磁波吸收材料之情形中的電磁波干擾的剖面示意圖。
參照圖13，在根據例示性實施例的半導體封裝100中，第二包封體132可含有電磁波吸收材料，被反射而行進的電磁干擾雜訊可被第二包封體132吸收以通過接地（GND），因而使得最易受電磁干擾影響的部分可被移除。亦即，在簡單地藉由金屬層115a、115b、115c及115d、背側金屬層135、以及背側金屬通孔133來屏蔽電磁波的情形中，電磁干擾雜訊可在半導體封裝100中持續地行進，且因此，電磁干擾雜訊可經由其中電磁干擾屏蔽效能最弱的一部分而被發射，因而會影響此位點周圍的裝置。然而，在根據例示性實施例的半導體封裝100中，可有效性地解決此問題。
圖14為示出當將圖9所示半導體封裝應用於電子裝置時安裝面積顯著減小之情形的平面示意圖。
參照圖14，近來，隨著行動設備1100A及1100B的顯示器的尺寸增大，增加了增大電池容量的必要性。隨著電池容量的增大，行動設備中的電池1180所佔用的面積增加了，且因此需要減小印刷電路板1101（例如主板）的尺寸。因此，安裝組件的面積被減小了，因而使得包括電源管理積體電路及被動組件的模組1150可佔用的面積不斷減小。此處，在使用根據例示性實施例的半導體封裝100作為模組1150的情形中，可顯著減小模組1150的尺寸，且因此可有效地使用上述減小的面積。
如上所述，根據本揭露中的例示性實施例，可提供半導體封裝，在所述半導體封裝中，半導體晶片及被動組件的安裝面積可顯著減小，且半導體晶片與被動組件之間的電性通路可顯著縮短，且電磁干擾（EMI）可被有效地減少。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100、1121‧‧‧半導體封裝 105‧‧‧核心結構 110‧‧‧框架 110HA1、110HA2‧‧‧第一貫穿孔 110HB‧‧‧第二貫穿孔 110HB'‧‧‧初步的第二貫穿孔 111‧‧‧核心絕緣層 115a‧‧‧金屬層/第一金屬層 115b‧‧‧金屬層/第二金屬層 115c‧‧‧金屬層/第三金屬層 115d‧‧‧金屬層/第四金屬層 120、2120、2220‧‧‧半導體晶片 121、1101、2121、2221‧‧‧本體 122、2122、2222‧‧‧連接墊 123、150、2150、2223、2250‧‧‧鈍化層 125A1、125A2‧‧‧被動組件 131‧‧‧第一包封體/包封製程 132‧‧‧第二包封體/包封製程 132a‧‧‧黏結劑樹脂 132m‧‧‧磁性顆粒 133‧‧‧背側金屬通孔 133v、2243h‧‧‧通孔孔洞 135‧‧‧背側金屬層 140、2140、2240‧‧‧連接結構 141a‧‧‧第一絕緣層 141af、150f‧‧‧無機填料 141b‧‧‧第二絕緣層 142a‧‧‧第一配線層/配線層 142b‧‧‧第二配線層/配線層 143a‧‧‧第一連接通孔 143b‧‧‧第二連接通孔 150v、2251‧‧‧開口 160、2160、2260‧‧‧凸塊下金屬層 170‧‧‧電性連接結構 180‧‧‧覆蓋層 210‧‧‧第一黏合膜 220‧‧‧第二黏合膜 230‧‧‧載體膜 500‧‧‧面板 1000‧‧‧電子裝置 1010、2500‧‧‧主板 1020‧‧‧晶片相關組件 1030‧‧‧網路相關組件 1040‧‧‧組件 1050‧‧‧照相機 1060‧‧‧天線 1070‧‧‧顯示器 1080、1180‧‧‧電池 1090‧‧‧訊號線 1100‧‧‧智慧型電話 1100A、1100B‧‧‧行動設備 1110、2301、2302‧‧‧印刷電路板 1120‧‧‧電子組件 1130‧‧‧照相機模組 1150‧‧‧模組 2100‧‧‧扇出型半導體封裝 2130‧‧‧包封體 2141、2241‧‧‧絕緣層 2142‧‧‧配線層 2143、2243‧‧‧通孔 2170、2270‧‧‧焊球 2200‧‧‧扇入型半導體封裝 2242‧‧‧配線圖案 2280‧‧‧底部填充樹脂 2290‧‧‧模製材料 da1、da2、db‧‧‧深度 I-I'、II-II'‧‧‧線 s‧‧‧台階
藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及優點，在附圖中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於印刷電路基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出根據本揭露中的例示性實施例的扇出型半導體封裝的剖面示意圖。 圖10A為沿圖9所示半導體封裝的線I-I'所截取的平面示意圖。 圖10B為沿圖9所示扇出型半導體封裝的線II-II'所截取的平面示意圖。 圖11為示出圖9所示半導體封裝中使用的面板的實例的剖面示意圖。 圖12A至圖12E為示出製造圖9所示半導體封裝的製程的實例的示意圖。 圖13為示出在圖9所示半導體封裝的第二包封體中使用電磁波吸收材料之情形中的電磁波干擾的剖面示意圖。 圖14為示出當將圖9所示半導體封裝應用於電子裝置時安裝面積顯著減小之情形的平面示意圖。
100‧‧‧半導體封裝
105‧‧‧核心結構
110‧‧‧框架
110HA1、110HA2‧‧‧第一貫穿孔
110HB‧‧‧第二貫穿孔
111‧‧‧核心絕緣層
115a‧‧‧金屬層/第一金屬層
115b‧‧‧金屬層/第二金屬層
115c‧‧‧金屬層/第三金屬層
115d‧‧‧金屬層/第四金屬層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123、150‧‧‧鈍化層
125A1、125A2‧‧‧被動組件
131‧‧‧第一包封體/包封製程
132‧‧‧第二包封體/包封製程
132a‧‧‧黏結劑樹脂
132m‧‧‧磁性顆粒
133‧‧‧背側金屬通孔
135‧‧‧背側金屬層
140‧‧‧連接結構
141a‧‧‧第一絕緣層
141af、150f‧‧‧無機填料
141b‧‧‧第二絕緣層
142a‧‧‧第一配線層/配線層
142b‧‧‧第二配線層/配線層
143a‧‧‧第一連接通孔
143b‧‧‧第二連接通孔
150v‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
180‧‧‧覆蓋層
da1、da2、db‧‧‧深度
I-I'、II-II'‧‧‧線
s‧‧‧台階

Claims (17)

  1. 一種半導體封裝，包括： 框架，包括彼此間隔開的第一貫穿孔及第二貫穿孔； 被動組件，配置於所述第一貫穿孔中； 半導體晶片，配置於所述第二貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 第一包封體，覆蓋所述被動組件的至少部分，且填充所述第一貫穿孔的至少部分； 第二包封體，覆蓋所述半導體晶片的至少部分，且填充所述第二貫穿孔的至少部分；以及 連接結構，配置於所述框架、所述被動組件、及所述半導體晶片的所述主動面上，且包括與所述被動組件及所述半導體晶片的所述連接墊電性連接的配線層， 其中所述第二包封體的電磁波吸收率高於所述第一包封體的電磁波吸收率。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第二包封體含有磁性材料。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第二包封體含有磁性顆粒及黏結劑樹脂。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述磁性顆粒是金屬顆粒，所述金屬顆粒含有選自由鐵（Fe）、矽（Si）、鉻（Cr）、鋁（Al）及鎳（Ni）組成的群組的任何一者或多者。
  5. 如申請專利範圍第3項所述的半導體封裝，其中所述磁性顆粒含有選自由Mn-Zn系鐵氧體、Ni-Zn系鐵氧體、Ni-Zn-Cu系鐵氧體、Mn-Mg系鐵氧體、Ba系鐵氧體及Li系鐵氧體組成的群組的任何一者或多者。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體為非導電的，且所述第二包封體為導電的。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體覆蓋所述框架，且所述第二包封體覆蓋所述第一包封體。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述第二包封體覆蓋配置於所述第一貫穿孔中的所述被動組件。
  9. 如申請專利範圍第7項所述的半導體封裝，其中所述框架包括核心絕緣層、第一金屬層、第二金屬層、以及第三金屬層及第四金屬層，所述第一金屬層配置於所述核心絕緣層的其中形成有所述第一貫穿孔的第一壁表面上且包圍所述被動組件，所述第二金屬層配置於所述核心絕緣層的其中形成有所述第二貫穿孔的第二壁表面上且包圍所述半導體晶片，所述第三金屬層及所述第四金屬層分別配置於所述核心絕緣層的下表面及上表面上，且 所述第一金屬層及所述第二金屬層連接至所述第三金屬層及所述第四金屬層。
  10. 如申請專利範圍第9項所述的半導體封裝，更包括： 背側金屬層，配置於所述第二包封體上以覆蓋所述被動組件及所述半導體晶片的所述非主動面；以及 背側金屬通孔，貫穿所述第一包封體及所述第二包封體，且將所述背側金屬層連接至所述第四金屬層。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述背側金屬通孔是具有預定長度的溝槽通孔。
  12. 如申請專利範圍第10項所述的半導體封裝，更包括配置於所述第二包封體上且覆蓋所述背側金屬層的覆蓋層。
  13. 如申請專利範圍第10項所述的半導體封裝，其中所述背側金屬層、所述背側金屬通孔以及所述第一金屬層至所述第四金屬層電性連接至所述連接結構的所述配線層的接地。
  14. 如申請專利範圍第1項所述的半導體封裝，其中所述連接結構包括第一絕緣層、第二絕緣層、第一配線層及第二配線層、以及第一連接通孔及第二連接通孔，所述第二絕緣層配置於較所述第一絕緣層低的水平高度上，所述第一配線層及所述第二配線層分別配置於所述第一絕緣層及所述第二絕緣層的下表面上，所述第一連接通孔及所述第二連接通孔分別貫穿所述第一絕緣層及所述第二絕緣層，且 所述第二貫穿孔亦貫穿所述第一絕緣層。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述第一貫穿孔的底表面是所述第一絕緣層的上表面，且所述第二貫穿孔的底表面是所述第二絕緣層的上表面。
  16. 如申請專利範圍第14項所述的半導體封裝，其中所述第一配線層的下表面與所述半導體晶片的所述主動面實質上共面。
  17. 如申請專利範圍第14項所述的半導體封裝，其中所述第一絕緣層含有非感光性絕緣材料，且所述第二絕緣層含有感光成像介電（PID）材料。
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