TWI688050B - 半導體封裝以及安裝該封裝的板 - Google Patents

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金哲奎
鄭景文
金漢
徐允錫
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Abstract

一種半導體封裝包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，被配置成覆蓋所述半導體晶片的至少一部分；以及連接構件，包括重佈線層。所述重佈線層包括多個第一接墊、環繞所述多個第一接墊的多個第二接墊、以及環繞所述多個第二接墊的多個第三接墊。所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者具有與所述多個第一接墊中的每一者的形狀不同的形狀。所述多個第二接墊之間的間隙與所述多個第三接墊之間的間隙彼此錯置。

Description

半導體封裝以及安裝該封裝的板 [相關申請案的交叉參考]
本申請案主張2018年9月12日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0109023號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝以及安裝該封裝的板。
由於例如行動通訊、半導體、網路等資訊技術(information technology，IT)領域的顯著進步，在無線通訊、數據通訊、遊戲等領域中對將多種功能整合於單一終端中的產品的市場需求正快速增長。因此，已廣泛開發出了利用焊球或接腳將封裝安裝於板上的表面安裝技術。
根據內部封裝設計，可多少屏蔽在封裝中發生的電磁干擾(electromagnetic interference，EMI)。然而，當經由焊球、接腳等將封裝安裝於印刷電路板(printed circuit board，PCB)上時，在印刷電路板與上面配置有焊球、接腳等的封裝之間存在空間，且在屏蔽經由所述空間輻射的電磁干擾方面存在限制。
本揭露的態樣是提供一種具有以下結構的半導體封裝，當所述半導體封裝被安裝於板上時，所述結構有效地屏蔽經由所述板與所述半導體封裝之間的空間輻射的電磁波。
詳細而言，本揭露的態樣是以以下方式設計重佈線層的接墊，所述方式使得分別包括具有預定長度的至少一或多個屏蔽壩的多個屏蔽構件被引入至上面配置有封裝的電性連接金屬凸塊的安裝表面的外邊緣。
根據本揭露的態樣，一種半導體封裝包括：半導體晶片，具有主動面以及與主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的至少一部分；以及連接構件，配置於所述包封體以及所述半導體晶片的所述主動面上，所述連接構件包括重佈線層。所述重佈線層包括多個第一接墊、沿所述連接構件的周邊配置以環繞所述多個第一接墊的多個第二接墊、以及沿所述連接構件的所述周邊配置以環繞所述多個第二接墊的多個第三接墊。所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者具有與所述多個第一接墊中的每一者的形狀不同的形狀。在所述連接構件的所述周邊的延伸方向上，所述多個第二接墊之間的間隙與所述多個第三接墊之間的間隙彼此錯置。
根據本揭露的態樣，一種安裝封裝的板包括：印刷電路板，包括多個第一安裝墊、環繞所述多個第一安裝墊的多個第二 安裝墊、以及環繞所述多個第二安裝墊的多個第三安裝墊；以及半導體封裝，安裝於所述印刷電路板上。所述半導體封裝包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的至少一部分；連接構件，配置於所述半導體晶片的所述主動面上，所述連接構件包括重佈線層；多個電性連接金屬凸塊，配置於所述連接構件上且連接至所述多個第一安裝墊；第一屏蔽構件，配置於所述連接構件上以沿所述連接構件的周邊環繞所述多個電性連接金屬凸塊，並連接至所述多個第二安裝墊；以及第二屏蔽構件，配置於所述連接構件上以沿所述連接構件的所述周邊環繞所述第一屏蔽構件，並連接至所述多個第三安裝墊。所述第一屏蔽構件以及所述第二屏蔽構件中的每一者具有多個屏蔽壩，所述多個屏蔽壩沿所述連接構件的所述周邊具有預定長度。
根據本揭露的態樣，一種半導體封裝包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的至少一部分；以及連接構件，配置於所述包封體以及所述半導體晶片的所述主動面上，所述連接構件包括重佈線層。所述重佈線層包括多個第一接墊、彼此間隔開第一間隙並環繞所述多個第一接墊的多個第二接墊、以及彼此間隔開第二間隙並環繞所述多個第二接墊的多個第三接墊。所述多個第二接墊中的一者配置於所述多個第一接墊與所述第二間隙中的一者之間。
100A:半導體封裝/電子組件封裝
100B、100C、100D:半導體封裝
110:框架
110HA1、110HA2:第一貫穿孔
110HB:第二貫穿孔
110HB’:初步第二貫穿孔
111:核心絕緣層
111a:第一核心絕緣層
111b:第二核心絕緣層
111c:第三核心絕緣層
112a:第一配線層
112b:第二配線層
112c:第三配線層
112d:第四配線層
113:配線通孔
113a:第一配線通孔
113b:第二配線通孔
113c:第三配線通孔
115a:第一金屬層
115b:第二金屬層
115c:第三金屬層
115d:第四金屬層
120:半導體晶片
121:本體
122:連接墊
123:鈍化層
125A1、125A2:被動組件
130:包封體
131:第一包封體/包封步驟
132:第二包封體/包封步驟
133:背側金屬通孔
133s:背側配線通孔
133v:通孔孔洞
135:背側金屬層
135s:背側配線層
140:連接構件
141a:第一絕緣層
141b:第二絕緣層
141c:第三絕緣層
142a:第一重佈線層/重佈線層
142b:第二重佈線層/重佈線層
142c:第三重佈線層/重佈線層
142P1:第一接墊
142P2:第二接墊
142P2h:間隙
142P3:第三接墊
142P3h:間隙
143a:第一連接通孔
143b:第二連接通孔
143c:第三連接通孔
170:電性連接金屬凸塊/電性連接構件
175a:屏蔽壩
175ah:間隙
175A:第一屏蔽構件
175b:屏蔽壩
175bh:間隙
175B:第二屏蔽構件
180:覆蓋層
180v1、180v2:開口
190A、190B:電性連接金屬凸塊
200:印刷電路板
202P1:第一安裝墊
202P2:第二安裝墊
202P3:第三安裝墊
210:第一黏合膜
220:第二黏合膜
230:載體膜
500:面板
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1100A、1100B:行動裝置
1101:本體/主板/印刷電路板
1110:母板
1120:電子組件
1121:半導體封裝
1130:照相機模組
1150:模組
1180:電池
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接構件
2141:絕緣層
2142:重佈線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接構件
2241:絕緣層
2242:配線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:焊球
2280:底部填充樹脂
2290:模製材料
2301:球柵陣列基板
2302:球柵陣列基板
2500:主板
A:方向
A’:方向、平面圖
A”:平面圖
C:開裂
da1、da2、db:深度
E:電磁波
I-I’、II-II’:剖線
l1、l2:長度
L1、L2:預定長度
w1、w2:寬度
W1、W2:寬度
由以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，其中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖視示意圖。
圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖7為示出扇出型半導體封裝的剖視示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖視示意圖。
圖9為示出半導體封裝的實例的剖視示意圖。
圖10為示出當沿方向「A」觀察圖9中的半導體封裝時最下重佈線層的接墊的設計的平面示意圖。
圖11為示出當沿方向「A」觀察圖9中的半導體封裝時電性連接金屬凸塊以及屏蔽構件的設計的平面示意圖。
圖12為沿圖9的剖線I-I’所截取的示意性剖視平面圖。
圖13為沿圖9的剖線II-II’所截取的示意性剖視平面圖。
圖14為示出用來製造圖9的半導體封裝的面板的實例的剖視示意圖。
圖15A至圖15E為示出製造圖9中的半導體封裝的示意性實例的製程圖。
圖16A及圖16B為示出沿方向「A」觀察圖9中的半導體封裝時的各種實例的平面示意圖。
圖17示意性地示出半導體封裝的另一實例。
圖18示意性地示出半導體封裝的另一實例。
圖19示意性地示出半導體封裝的另一實例。
圖20為示出在將圖9中的半導體封裝安裝於印刷電路板上的情形中的電磁屏蔽效果的剖視示意圖。
圖21為示出在將圖9中的半導體封裝應用至電子裝置的情形中安裝面積的顯著減小的平面示意圖。
在下文中，本揭露的實施例將參照所附圖式說明如下。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連 接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、 增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或 不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機((digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模 組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有細密的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有細密尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，儘管藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列(BGA)基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由球柵陣 列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖視示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶 片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的 扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更細密的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌置於其中。
圖9為示出半導體封裝的實例的剖視示意圖。
圖10為示出當沿方向「A」觀察圖9中的半導體封裝時最下重佈線層的接墊的設計的平面示意圖。
圖11為示出當沿方向「A」觀察圖9中的半導體封裝時電性連接金屬凸塊以及屏蔽構件的設計的平面示意圖。
圖12為沿圖9的剖線I-I’所截取的示意性剖視平面圖。
圖13為沿圖9的剖線II-II’所截取的示意性剖視平面圖。
參照圖9至圖13，半導體封裝100A包括：半導體晶片120，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有多個連接墊122；包封體130，覆蓋半導體晶片120的至少一部分；連接構件140，配置於包封體130上以及半導體晶片120的所述主動面上且包括一或多個重佈線層142a、142b及142c，所述重佈線層142a、142b及142c電性連接至所述多個連接墊122；多個電性連接金屬凸塊170，配置於連接構件140上且經由重佈線層142a、142b及142c電性連接至所述多個連接墊122；第一屏蔽構件175A，配置於連接構件140上以沿連接構件140的周邊環繞所述多個電性連接構件170；以及第二屏蔽構件175B，配置成沿連接構件140的所述周邊環繞第一屏蔽構件175A。第一屏蔽構件175A以及第二屏蔽構件175B可包括至少一或多個屏蔽壩175a及175b，所述至少一或多個屏蔽壩175a及175b沿連接構件140的周邊分別具有預定長度L1及L2。
如上所述，根據內部封裝設計，可多少屏蔽在封裝中發生的電磁干擾(EMI)。然而，當經由焊球、接腳等將封裝安裝於印刷電路板(PCB)上時，在印刷電路板與上面配置有焊球、接腳等的封裝之間存在空間，且在屏蔽經由所述空間輻射的電磁干擾方面存在限制。一般而言，封裝的下側的外邊緣是可靠性最脆弱的部分。因此，當簡單配置電性連接金屬凸塊時，板級可靠性可 降低。
同時，在半導體封裝100A中，連接構件140的最下重佈線層142C的接墊142P1、142P2及142P3以如下方式進行設計，所述設計方式使得環繞電性連接金屬凸塊170的所述多個屏蔽構件175A及175B被引入至上面配置有用於安裝於印刷電路板上的電性連接金屬凸塊170的下部封裝部分的外部。詳細而言，連接構件140的最下重佈線層142C包括：多個第一接墊142P1；多個第二接墊142P2，配置成沿連接構件140的周邊環繞所述多個第一接墊142P1；以及多個第三接墊142P3，配置成沿連接構件140的所述周邊環繞所述多個第二接墊142P2。第二接墊142P2及第三接墊142P3中的每一者被配置成具有與第一接墊142P1中的每一者的形狀不同的形狀。舉例而言，第二接墊142P2中的每一者以及第三接墊142P3中的每一者可沿連接構件140的周邊具有預定長度l1及l2，且第一接墊142P1中的每一者可具有圓形形狀。因此，在下部封裝部分的外部上環繞電性連接金屬凸塊170的所述多個屏蔽構件175A及175B被引入以連接至所述多個第二接墊142P2及第三接墊142P3。即使在將半導體封裝100A安裝於印刷電路板200上時(在圖20中示出)，仍藉由所述多個屏蔽構件175A及175B在邊緣處阻擋半導體封裝100A與印刷電路板200之間的空間，以顯著減少輻射電磁波E。此外，相較於電性連接金屬凸塊170被簡單配置的情形，分別包括具有預定長度L1及L2的屏蔽壩175a及175b的所述多個屏蔽構件175A及175B被配置於此 可靠性脆弱的部分中以具有配置較大面積的類似材料的效果。因此，亦可改善可靠性，更詳細而言板級可靠性。
第一屏蔽構件175A及第二屏蔽構件175B可沿連接構件140的周邊分別不連續地環繞所述多個電性連接金屬凸塊170以及第一屏蔽構件175A。舉例而言，第一屏蔽構件175A以及第二屏蔽構件175B可具有多個屏蔽壩175a及175b、以及分別形成於所述多個屏蔽壩175a及175b之間的多個間隙175ah及175bh。由於間隙175ah及175bh(例如，隔開的點的存在)，可防止屏蔽壩175a及175b因應力而被斷開。此外，可排出在製程期間產生的各種氣體以進一步改善可靠性。在此種情形中，第一屏蔽構件175A及第二屏蔽構件175B的間隙175ah及175bh(例如，隔開的點)可被配置成不相交。在與連接構件140的周邊垂直的方向上，屏蔽壩175b之間的間隙175bh可疊在屏蔽壩175a中的一或多者內，且屏蔽壩175a之間的間隙175ah可疊在屏蔽壩175b中的一或多者內。在第一屏蔽構件175A及第二屏蔽構件175B沿連接構件140的周邊的延伸方向上，屏蔽壩175b之間的間隙175bh與屏蔽壩175a之間的間隙175ah可彼此錯置。在第一屏蔽構件175A及第二屏蔽構件175B沿連接構件140的周邊的延伸方向上，屏蔽壩175b與屏蔽壩175a可彼此錯置。因此，電磁波E在穿過彎曲通路時可有效地被屏蔽，如在圖11中所示。舉例而言，儘管存在間隙175ah及175bh，仍可屏蔽電磁波E。為此，連接至第一屏蔽構件175A的第一屏蔽壩175a的所述多個第二接墊142P2之間的間隙 142P2h以及連接至第二屏蔽構件175B的第二屏蔽壩175b的所述多個第三接墊142P3之間的間隙142P3h亦可被配置成分別不相交。在與連接構件140的周邊垂直的方向上，所述多個第三接墊142P3之間的間隙142P3h可疊在所述多個第二接墊142P2中的一或多者內，且所述多個第二接墊142P2之間的間隙142P2h可疊在所述多個第三接墊142P3中的一或多者內。在所述多個第二接墊142P2以及所述多個第三接墊142P3沿連接構件140的周邊的延伸方向上，所述多個第三接墊142P3之間的間隙142P3h與所述多個第二接墊142P2之間的間隙142P2h可彼此錯置。在所述多個第二接墊142P2以及所述多個第三接墊142P3沿連接構件140的周邊的延伸方向上，所述多個第二接墊142P2與所述多個第三接墊142P3可彼此錯置。所述多個第二接墊142P2之間的間隙142P2h以及所述多個第三接墊142P3之間的間隙142P3h是指屏蔽壩175a及175b的材料(例如，焊球等)未藉由迴焊製程連接至彼此的部分。舉例而言，其中第二接墊142P2以及第三接墊142P3以使得配置於相應的接墊142P2及142P3上的屏蔽壩175a及175b的材料(例如，焊球等)相連接的方式部分彼此間隔開一預定距離的情形不包括於間隙的意義之內。
第二屏蔽構件175B可具有形成於電性連接金屬凸塊170的至少一個隅角中的間隙175bh，例如位於封裝的下側的外邊緣的隅角處的間隙175bh。此外，第一屏蔽構件175A可以圓形形式覆蓋電性連接金屬凸塊170的其中形成有第二屏蔽構件175B的間隙 175bh的隅角，例如不具有位於封裝100A的下部外邊緣的隅角處的間隙175ah的封裝100A的下側的外邊緣的隅角。在封裝100A的下部最外邊緣中，隅角區域是可靠性脆弱的部分。在將第二屏蔽構件175B的屏蔽壩175b等配置於隅角區域中時，可因應力集中而易於發生開裂C。因此，詳細而言，第二屏蔽構件175B的屏蔽壩175b不配置於隅角區域中。然而，當第一屏蔽構件175A的屏蔽壩175a未配置於隅角區域中時，電磁波易於輻射至隅角區域。詳細而言，隅角區域至少被第一屏蔽構件175A的屏蔽壩175a覆蓋。更詳細而言，四個隅角區域皆可具有如圖11所示的此種配置，但其配置並非僅限於此。為此，所述多個第三接墊142P3可具有形成於連接構件140的至少一個隅角中的至少一個間隙142P3h，且所述多個第二接墊142P2中的至少一者可配置於連接構件140的其中形成有所述多個第三接墊142P3的間隙142P3h的隅角處，從而以圓形形式覆蓋所述隅角。最詳細而言，四個隅角區域皆可具有如圖10所示的此種配置，但其配置並非僅限於此。
第一屏蔽構件175A以及第二屏蔽構件175B的屏蔽壩175a及175b可分別具有較第一屏蔽構件175A以及第二屏蔽構件175B的間隙175ah及175bh的寬度W1及W2(例如第一屏蔽構件175A之間的距離以及第二屏蔽構件175B之間的距離)大的預定長度L1及L2。當屏蔽壩175a及175b具有長度L1及L2時，可達成電磁屏蔽效果以及可靠性改善效果。在此種情形中，屏蔽壩175a及175b的數目以及間隙175ah及175bh的數目不受限制。 為此，所述多個第二接墊142P2以及第三接墊142P3的長度可分別大於間隙142P2h及142P3h的寬度w1及w2。
第一屏蔽構件175A及第二屏蔽構件175B的至少一或多個屏蔽壩175a及175b可分別電性連接至至少兩個連接墊122。舉例而言，屏蔽壩175a及175b可以一對多的方式電性連接至第一屏蔽構件175A及第二屏蔽構件175B。在此種情形中，第一屏蔽構件175A及第二屏蔽構件175B的屏蔽壩175a及175b可電性連接至連接構件140的重佈線層142a及142b中的接地(GND)圖案。因此，電性連接至第一屏蔽構件175A及第二屏蔽構件175B的至少一或多個屏蔽壩175a及175b的至少兩個連接墊122可為電性連接至連接構件140的重佈線層142a、142b及142c中的接地(GND)圖案的接地(GND)圖案連接墊122。為此，所述多個第二接墊142P2及所述多個第三接墊142P3中的每一者可電性連接至連接墊122中的接地(GND)圖案。舉例而言，單個接墊可以一對多的關係電性連接至諸多連接墊。
所述多個電性連接金屬凸塊170以及第一屏蔽構件175A及第二屏蔽構件175B可在連接構件140上以實質上相同的水平高度配置成彼此平行。舉例而言，第一屏蔽構件175A以及第二屏蔽構件175B可配置於同一水平高度上以環繞所述多個電性連接金屬凸塊170。在此種情形中，所述多個電性連接金屬凸塊170可被同時形成且可包含相同的材料，例如包括錫(Sn)或含錫合金的低熔點金屬。
在下文中，將更詳細闡述根據例示性實施例的半導體封裝100A中所包括的每一配置。
框架110為可根據詳細材料提供封裝100A的剛性且可用以確保第一包封體131及第二包封體132的厚度均勻性的添加配置。在框架110中可形成多個第一貫穿孔110HA1及110HA2以及第二貫穿孔110HB。所述多個第一貫穿孔110HA1及110HA2以及第二貫穿孔110HB可彼此物理間隔開。可分別在所述多個第一貫穿孔100HA1及110HA2中配置被動組件125A1及125A2。半導體晶片120可配置於第二貫穿孔110HB中。被動組件125A1及125A2以及半導體晶片120可分別自第一貫穿孔110HA1及110HA2以及第二貫穿孔110HB的壁表面間隔開預定距離以被第一貫穿孔110HA1及110HA2的側壁環繞，但若有必要，則可對此作出修改。
框架110可包括核心絕緣層111。核心絕緣層110的材料不受限制。舉例而言，核心絕緣層110的材料可為絕緣材料。所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中將該些樹脂與例如矽石等無機填料一起浸入例如玻璃纖維(或玻璃布或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜(Ajinomoto build-up film，ABF)。
框架110可包括：第一金屬層115a及第二金屬層115b，配置於上面形成有核心絕緣層110的第一貫穿孔110HA1、110HA2以及第二貫穿孔110HB的壁表面上，以分別環繞被動組件125A1 及125A2以及半導體晶片120；以及第三金屬層115c及第四金屬層115d，分別配置於核心絕緣層111的頂表面及底表面上。第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d中的每一者可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金，但其材料並不以此為限。可藉由第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d執行半導體晶片120以及被動組件125A1及125A2的電磁屏蔽及熱輻射。金屬層115a、115b、115c及115d可連接至彼此，且可用作接地。在所述情形中，金屬層115a、115b、115c及115d可電性連接至連接構件140的重佈線層142a、142b及142c的接地。
被動組件125A1及125A2中的每一者可獨立地為：電容器，例如多層陶瓷電容器(multilayer ceramic capacitor，MLCC)或低電感晶片電容器(low inductance chip capacitor，LICC)；電感器，例如功率電感器、珠粒等。被動組件125A1及125A2可具有彼此不同的厚度。此外，被動組件125A1及125A2可具有與半導體晶片120的厚度不同的厚度。在根據例示性實施例的半導體封裝100A中，被動組件125A1及125A2藉由二或更多個步驟包封以顯著減少由厚度變化導致的缺陷。被動組件125A1及125A2的數目不受限制，且可大於或小於圖式中所示的被動組件的數目。
第一包封體131包封相應的被動組件125A1及125A2，且填充第一貫穿孔110HA1及110HA2中的每一者的至少一部分。 在例示性實施例中，第一包封體131亦包封框架110。第一包封體131包含絕緣材料。可使用包含無機填料及絕緣樹脂的材料，例如熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺)、其中將例如無機填料等加強材料與樹脂進行含浸的樹脂等。更詳細而言，可使用ABF、FR-4、雙馬來醯亞胺三嗪(BT)樹脂等。此外，可使用例如環氧模製化合物(epoxy molding compound，EMC)等模製材料。若有必要，則可使用感光成像材料，例如感光成像包封體(photoimageable encapsulant，PIE)。此外，若有必要，可使用含浸有例如無機填料及/或玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料的例如熱固性樹脂或熱塑性樹脂等絕緣性樹脂的材料。在任一種情形中，第一包封體131詳細而言皆為非導電的。
半導體晶片120配置於第二貫穿孔110HB中。半導體晶片120可自第二貫穿孔110HB的壁表面間隔開預定距離，以被第二貫穿孔110HB的壁表面環繞，但若有必要，則可對此作出修改。半導體晶片120可為將數百至數百萬個裝置整合於單一晶片中的積體電路(IC)。積體電路可為電源管理積體電路(power management IC，PMIC)，但不限於此。所述積體電路可為：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如唯讀記憶體(ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(CPU))、圖形處理器(例如：圖形處理單元(GPU))、數位 訊號處理器、密碼處理器、微處理器；邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等。
半導體晶片120可為其中未形成單獨的凸塊或配線層的裸露積體電路，但不限於此。若有必要，則半導體晶片120可為封裝型積體電路。積體電路可基於主動晶圓而形成。在此情形下，用於形成半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121中可形成各種電路。連接墊122可被設置成將半導體晶片120電性連接至另一組件，且可由例如鋁(Al)等導電材料形成，但其材料不限於此。可在本體121上配置鈍化層123以暴露出連接墊122。鈍化層123可為氧化物層或氮化物層。作為另一選擇，鈍化層123可為氧化物/氮化物雙層。絕緣層(未示出)等可進一步設置於其他必要的位置中。半導體晶片120具有主動面以及與所述主動面相對配置的非主動面，所述主動面上配置有連接墊122。在鈍化層123配置於半導體晶片120的主動面上的情形中，基於鈍化層123的最下表面確定半導體晶片120的主動面的位置關係。
第二包封體132包封半導體晶片120。此外，第二包封體132填充貫穿孔110HB的至少一部分。在例示性實施例中，第二包封體132亦包封框架110。第二包封體132包含絕緣材料。可使用包含無機填料及絕緣樹脂的材料，例如熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺)、其中將例如無機填料等加強材料與樹脂進行含浸的樹脂等。更詳細而言，可使用ABF、 FR-4、雙馬來醯亞胺三嗪(BT)樹脂等。此外，可使用例如環氧模製化合物(EMC)等模製材料。若有必要，則可使用光阻材料，例如感光成像包封體(PIE)。此外，若有必要，可使用含浸有例如無機填料及/或玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料的例如熱固性樹脂或熱塑性樹脂等絕緣樹脂的材料。
如上所述，在半導體封裝100A中，所述多個被動組件125A1及125A2與半導體晶片120一起配置於單個封裝中而模組化。因此，可顯著減小組件之間的間距。因此，可顯著減小例如主板1101等印刷電路板的安裝面積，如在圖21中所示。此外，可顯著縮短半導體晶片120與被動組件125A1及125A2之間的電性通路以防止雜訊問題。可執行二或更多個包封步驟131及132而非僅執行一個包封步驟來顯著減少由被動組件125A1及125A2的不良安裝或在安裝被動組件125A1及125A2時產生的外來物質的影響導致的半導體晶片120的良率問題。
若有必要，則可將背側金屬層135配置於第二包封體132上以覆蓋半導體晶片120以及被動組件125A1及125A2。背側金屬層135可經由穿透第一包封體131及第二包封體132的背側金屬通孔133而連接至框架110的第四金屬層115d。半導體晶片120以及被動組件125A1及125A2可藉由背側金屬層135及背側金屬通孔133被金屬材料環繞，以進一步改善電磁干擾屏蔽效果以及熱輻射效果。背側金屬層135以及背側金屬通孔133亦可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、 鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側金屬層135以及背側金屬通孔133亦可用作接地。在此種情形中，背側金屬層135可藉由金屬層115a、115b、115c及115d電性連接至連接構件140的重佈線層142a、142b及142c的接地。背側金屬層135可呈覆蓋第二包封體132的大部分頂表面的板形式，如在圖9中所示。背側金屬通孔133可呈具有預定長度的溝渠通孔形式，如在圖13中所示。在此種情形中，可阻斷所有的電磁傳播通路以表現出卓越的電磁屏蔽效果。然而，背側金屬層135的形狀不限於此，且背側金屬層135可在具有電磁屏蔽效果的範圍內具有多種板形狀。可在背側金屬通孔133的中心中形成開口以提供氣體流動通路。
如上所述，半導體封裝100A可更包括金屬層115a、115b、115c及115d，金屬層115a、115b、115c及115d配置於上面形成有核心絕緣層110的第一貫穿孔110HA1及110HA2以及第二貫穿孔110HB的壁表面以及頂表面及底表面上。因此，可有效地屏蔽流至外部或自半導體晶片120及被動組件125A1及125A2的內部發射出的電磁波。此外，可達成熱輻射效果。另外，可藉由穿透配置於第一包封體131及/或第二包封體132上的背側金屬層135、第一包封體131及/或第二包封體132的背側金屬通孔133而進一步改善半導體晶片120及被動組件125A1及125A2的電磁干擾屏蔽效果以及熱輻射效果。
若有必要，則第二包封體132可進一步包括電磁波吸收 材料。舉例而言，第二包封體132可包含磁性粒子以及黏合樹脂，但不限於此。所述磁性粒子可為包含選自由鐵(Fe)、鉻(Cr)、鋁(Al)及鎳(Ni)組成的群組中的至少一者的金屬粒子，且可為例如基於Fe-Si-B-Cr的非晶體金屬粒子，但不限於此。所述磁性粒子可為鐵氧體粒子，例如Mn-Zn鐵氧體、Ni-Zn鐵氧體、Ni-Zn-Cu鐵氧體、Mn-Mg鐵氧體、Ba鐵氧體或Li鐵氧體等。所述黏合樹脂可為環氧樹脂、聚醯亞胺、液晶聚合物或其混合物，但不限於此。若有必要，則可使用多孔粒子作為所述磁性粒子以更容易地達成電磁吸收特性，但不限於此。
如上所述，在根據例示性實施例的半導體封裝100A中，包封半導體晶片120的第二包封體132可具有較第一包封體131的電磁吸收率高的電磁吸收率。舉例而言，第二包封體132可包含磁性材料。在僅藉由金屬層115a、115b、115c及115d、背側金屬層135以及背側金屬通孔133執行電磁屏蔽的情形中，電磁干擾雜訊繼續在封裝100A周圍傳播。最終，電磁干擾雜訊可經由電磁干擾屏蔽最脆弱的部分洩露出，且可影響配置於電磁干擾屏蔽最脆弱的部分周圍的裝置。同時，在第二包封體包含磁性材料的情形中，傳播的反射電磁干擾雜訊被第二包封體132吸收並經由接地GND被洩露出。因此，可消除易受電磁干擾影響的部分。在此種情形中，包封被動組件125A1及125A2的第一包封體131可詳細而言為典型的絕緣材料。此乃因在被動組件125A1及125A2的情形中，當第一包封體131為導電的時由於電極被暴露出而可 能會發生短路故障。
連接構件140可對半導體晶片120的連接墊122進行重佈線，且可將半導體晶片120電性連接至被動組件125A1及125A2。半導體晶片120的具有各種功能的數十至數百個連接墊122可分別藉由連接構件140進行重佈線，且可根據功能經由電性連接金屬凸塊170以及屏蔽構件175A及175B物理連接及/或電性連接至外部裝置。連接構件140可包括：第一絕緣層141a，配置於框架110以及被動組件125A1及125A2的下側上；第一重佈線層142a，配置於第一絕緣層141a的底表面上；第一連接通孔143a，穿透第一絕緣層141a以將被動組件125A1及125A2電性連接至第一重佈線層142a；第二絕緣層141b，配置於第一絕緣層141a的底表面以及半導體晶片120的主動面上以覆蓋第一重佈線層142a的至少一部分；第二重佈線層142b，配置於第二絕緣層141b的底表面上；第二連接通孔143b，穿透第二絕緣層141b以電性連接第一重佈線層142a及第二重佈線層142b並電性連接半導體晶片120的連接墊122以及第二重佈線層142b；第三絕緣層141c，配置於第二絕緣層141b的底表面上以覆蓋第二重佈線層142b的至少一部分；第三重佈線層142c，配置於第三絕緣層141c的底表面上；以及第三連接通孔143c，穿透第三絕緣層141c以電性連接第二重佈線層142b及第三重佈線層142c。連接構件140可包括較圖式中所示者更大數目的絕緣層、配線層以及連接通孔層。
第一絕緣層141a的材料可為絕緣材料。所述絕緣材料可 為包含無機填料(例如，矽石或氧化鋁)的非感光成像介電質，例如ABF。在此種情形中，可有效地解決由開裂導致的波狀起伏問題。此外，可有效地解決由用於形成第一包封體131的材料的滲出導致的電極開路故障。舉例而言，在將包含無機填料的非感光成像介電質用作第一絕緣層141a的材料時，可更有效地解決在簡單地使用感光成像介電質(PID)時發生的問題。
可將感光成像介電質(PID)用作第二絕緣層141b的材料。在此種情形中，可藉由光通孔(photo-via)引入精細的間距，從而使得半導體晶片120的數十至數百萬個連接墊122能夠被有效地重佈線，類似於先前技術中的情形。感光成像介電質(PID)可包括少量的無機填料或可不包括無機填料。藉由選擇性控制例如第一絕緣層141a的材料以及第二絕緣層141b的材料，可達成優異的協同效果，其中第一絕緣層141a上形成有用於對被動組件125A1及125A2進行重佈線的第一重佈線層142a以及第一連接通孔143a，且第二絕緣層141b上形成有用於對半導體晶片120的連接墊122進行重佈線的第二重佈線層142b以及第二連接通孔143b。
若有必要，則由包含無機填料的非感光成像介電質形成的第一絕緣層141a可具有多層結構，由感光成像介電質(PID)形成的第二絕緣層141b可包括多個層，且第一絕緣層141a及第二絕緣層141b兩者皆可包括多個層。第二貫穿孔110HB可穿透由非感光成像介電質形成的第一絕緣層141a。在第一絕緣層141a包 括多個層的情形中，第二貫穿孔110HB可穿透所有的多個層。
第一絕緣層141a可具有較第二絕緣層141b的熱膨脹係數(coefficient of thermal expansion，CTE)小的熱膨脹係數。此乃因第一絕緣層141a包含無機填料。若有必要，則第二絕緣層141b可包含少量的無機填料。然而，第一絕緣層141a中所包括的無機填料的重量百分比可大於第二絕緣層141b中所包括的無機填料的重量百分比。因此，第一絕緣層141a的熱膨脹係數亦可小於第二絕緣層141b的熱膨脹係數。包含相對較大量的無機填料以具有相對較小的熱膨脹係數的第一絕緣層141a對例如小的熱固性收縮等翹曲而言是有利的。如上所述，可有效地解決例如波狀起伏或開裂等問題，且亦可有效地解決被動組件125A1及125A2的電極開路故障。
第三絕緣層141c為配置於封裝100A的最下表面上以充當鈍化層或阻焊層的絕緣層。第三絕緣層141c包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，第三絕緣層141c可為ABF，但不限於此。
第一重佈線層142a可對被動組件125A1及125A2的電極進行重佈線以將所述電極電性連接至半導體晶片120的連接墊122。舉例而言，第一重佈線層142a可充當重佈線層(redistribution layer，RDL)。用於形成第一重佈線層142a的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。第一重佈線層142a可依據設計 而執行各種功能。舉例而言，第一重佈線層142a可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。除接地圖案、電源圖案等之外，訊號(S)圖案可包括各種訊號圖案，例如資料訊號圖案等。另外，第一重佈線層142a可包括通孔接墊等。其中配置有半導體晶片120的第二貫穿孔110HB亦穿透第一絕緣層141a。第一重佈線層142a的底表面可與半導體晶片120的主動面配置於實質上相同的水平高度上。舉例而言，第一重佈線層的底表面可與半導體晶片120的主動面共面。
第二重佈線層142b可對半導體晶片120的連接墊122進行重佈線以將連接墊122電性連接至電性連接金屬凸塊170。舉例而言，第二重佈線層142b可充當重佈線層(RDL)。用於形成第二重佈線層142b的材料亦可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。第二重佈線層142b可依據設計而執行各種功能。舉例而言，第二重佈線層142b可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。除接地圖案、電源圖案等之外，訊號(S)圖案可包括各種訊號圖案，例如資料訊號圖案等。另外，第二重佈線層142b可包括通孔接墊等。
第一連接通孔143a將被動組件125A1及125A2電性連接至第一重佈線層142a。第一連接通孔143a可與被動組件125A1及125A2中的每一者的電極物理接觸。舉例而言，被動組件125A1及125A2可以嵌入類型而非以利用焊料凸塊等的表面安裝類型與 第一連接通孔143a直接接觸。用於形成第一連接通孔143a的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。第一連接通孔143a可被完全填充以導電材料，抑或沿通孔壁提供導電材料。第一連接通孔143a可具有錐形形狀。
第二連接通孔143b將配置於不同層上的第一重佈線層142a與第二重佈線層142b電性連接至彼此，且亦將半導體晶片120的連接墊122與第二重佈線層142b電性連接至彼此。第二連接通孔143b可與半導體晶片120的連接墊122物理接觸。舉例而言，半導體晶片120可呈裸露晶粒形式而無需單獨凸塊等直接連接至連接構件140的第二連接通孔143b。類似於第一連接通孔143a，用於形成第二連接通孔143b的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。第二連接通孔143b可被完全填充以導電材料，抑或可沿通孔壁提供導電材料。第二連接通孔143b可具有錐形形狀。
第二貫穿孔110HB可具有較第一貫穿孔110HA1及110HA2的深度da1及da2大的深度db。第二貫穿孔110HB的底表面可被配置成低於第一貫穿孔110HA1及110HA2的底表面。此乃因第二貫穿孔110HB亦可穿透第一絕緣層141a。舉例而言，該些底表面可具有台階。第二貫穿孔110HB的底表面可為第二絕緣層141b的頂表面，且第一貫穿孔110HA1及110HA2的底表面可 為第一絕緣層141a的頂表面。舉例而言，半導體晶片120可具有主動面以及與所述主動面相對配置的非主動面，所述主動面上配置有連接至第二連接通孔143b的連接墊122。半導體晶片120的主動面可被配置成低於被動組件125A1及125A2的底表面。舉例而言，半導體晶片120的主動面可與第一重佈線層142a的底表面實質上共面。
一般而言，半導體晶片的連接墊是由鋁(Al)形成的，且在雷射通孔處理期間可易於受損。因此，通常藉由光通孔處理而非雷射通孔處理方式對連接墊形成開口。為此，已使用感光成像介電質(PID)作為被配置成形成重佈線層(RDL)的絕緣層。然而，在以相同的方式對感光成像介電質(PID)進行層壓以在被動組件的底表面上形成重佈線層(RDL)的情形中，可因被動組件的電極突出而發生波狀起伏，從而使感光成像介電質的平整度劣化。因此，應使用具有大的厚度的感光成像介電質(PID)以改善平整度，此產生不便。在此種情形中，因感光成像介電質的厚度而易於發生開裂。
另外，在利用包封體包封被動組件的情形中，包封體形成材料可滲入被動組件的電極。當使用感光成像介電質(PID)形成重佈線層(RDL)時，執行光通孔處理，如上所述。在此種情形中，可能難以利用光通孔處理使滲入的包封體形成材料形成開口。因此，可因滲入的包封體形成材料導致電極開路故障。因此，電性特性可劣化。
在另一方面，在根據例示性實施例的半導體封裝100A中，在形成其中配置有被動組件125A1及125A2的第一貫穿孔110HA1及110HA2且提供被動組件125A1及125A2之後，可提供第一絕緣層141a及第一重佈線層142a以執行對被動組件125A1及125A2的第一重佈線。在形成第二貫穿孔110HB以穿透第一絕緣層141a且提供半導體晶片120之後，可提供第二絕緣層141b及第二重佈線層142b以執行對半導體晶片120的第二重佈線。舉例而言，其中配置有半導體晶片120的第二貫穿孔110HB不僅可穿透框架110，而且可穿透連接構件140的第一絕緣層141a。因此，半導體晶片120的主動面可被配置成低於被動組件125A1及125A2的底表面。在此種情形中，可不考慮半導體晶片120而對第一絕緣層141a的材料進行選擇。舉例而言，第一絕緣層141a的材料可為包含無機填料的非感光成像介電質而非感光成像介電質(PID)，例如味之素構成膜(ABF)。由於此種膜型非感光成像介電質具有優異的平整度，因此可更有效地解決上述波狀起伏及開裂。此外，由於此種非感光成像介電質具有被形成為通孔的開口，因此即使第一包封體131的材料可滲入被動組件125A1及125A2的電極，被動組件125A1及125A2的電極仍可經由雷射鑽孔成型通孔而被有效地敞開。因此，亦可解決由電極開路故障導致的問題。
第二絕緣層141b的材料可為感光成像介電質(PID)。在此種情形中，可經由光通孔引入精細間距。因此，半導體晶片120 的數十至數百萬個連接墊122可被顯著有效地重佈線。舉例而言，根據例示性實施例的半導體封裝100A的結構可使得第一絕緣層141a的材料以及第二絕緣層141b的材料能夠被選擇性地控制以具有優異的協同效果，其中第一絕緣層141a上形成有用於對被動組件125A1及125A2進行重佈線的第一重佈線層142a以及第一連接通孔143a，且第二絕緣層141b上形成有用於對半導體晶片120的連接墊122進行重佈線的第二重佈線層142b以及第二連接通孔143b。
除電性連接金屬凸塊170以及屏蔽構件175A及175B之外，第三重佈線層142c及第三連接通孔143c可充當作為封裝100A的最下部電性配置的凸塊下金屬。可藉由第三重佈線層142c以及第三連接通孔143c改善電性連接金屬凸塊170以及屏蔽構件175A及175B的連接可靠性。第三重佈線層142c可主要充當電性連接金屬凸塊以及屏蔽構件的接墊。舉例而言，第三重佈線層142c包括多個第一接墊142P1、第二接墊142P2以及第三接墊142P3。用於形成第三重佈線層142c的材料亦可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。第三連接通孔143c電性連接第二重佈線層142b及第三重佈線層142c。在第三連接通孔143c中，連接至第三重佈線層142c的第一接墊142P1的連接通孔可以一對多的方式連接至第一接墊142P1。用於形成第三連接通孔143c的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳 (Ni)、鉛(Pb)、鈦(Ti)或其合金等。第三連接通孔143c亦可被完全填充以導電材料，抑或沿通孔壁提供導電材料。第三連接通孔143c可具有錐形形狀。
第三重佈線層142c包括：多個第一接墊142P1；多個第二接墊142P2，配置成沿連接構件140的周邊環繞所述多個第一接墊142P1；以及多個第三接墊142P3，配置成沿連接構件140的所述周邊環繞所述多個第二接墊142P2。所述多個第二接墊142P2以及所述多個第三接墊142P3中的每一者的形狀可被配置成與所述多個第一接墊142P1中的每一者的形狀不同。舉例而言，所述多個第二接墊142P2中的每一者以及所述多個第三接墊142P3中的每一者可沿連接構件140的周邊分別具有預定長度l1及l2，且所述多個第一接墊142P1中的每一者可具有圓形形狀。
若有必要，則可省略第三重佈線層142c以及第三連接通孔143c。在此種情形中，連接至電性連接金屬凸塊170以及屏蔽構件175A及175B的連接構件140的第一接墊142P1、第二接墊142P2以及第三接墊142P3可為第二重佈線層142b的一部分。電性連接金屬凸塊170以及屏蔽構件175A及175B可直接配置於形成於第三絕緣層141c上的開口中，且所述開口的形狀可被改變以適形於電性連接金屬凸塊170以及屏蔽構件175A及175B的形狀。
背側金屬層135、背側金屬通孔133以及第一金屬層115a、第二金屬層115b、第三金屬層115c及第四金屬層115d可電性連接至連接構件140的重佈線層142a、142b及142c中的接 地(GND)圖案。因此，當半導體封裝100A被安裝於電子裝置的主板等上時，電磁波可經由此通路被發射至主板的接地等。
電性連接金屬凸塊170可被配置成將半導體封裝100A物理及/或電性連接至外部組件。舉例而言，半導體封裝100A可藉由電性連接金屬凸塊170安裝於電子裝置的主板上。電性連接金屬凸塊170可包含低熔點金屬，例如錫(Sn)或含錫合金。更具體而言，電性連接金屬凸塊170可由焊料等形成。然而，該些情形僅為實例，且不限於此。電性連接金屬凸塊170可為接腳、球或引腳等。電性連接金屬凸塊170可為多層結構或單層結構。在電性連接金屬凸塊170形成為單層結構的情形中，電性連接金屬凸塊170可包括錫-銀焊料或銅。然而，此情形亦僅為實例，且其材料不限於此。電性連接金屬凸塊170的數目、間隔、配置形狀等不受限制，且可依據此項技術中具有通常知識者的設計考量而改變。舉例而言，依據連接墊(122)的數目，電性連接金屬凸塊170的數目可為數十至數千，但不限於此。
電性連接金屬凸塊170中的至少一者可配置在扇出區域中。用語「扇出區域」是指除配置有半導體晶片120的區域之外的區域。相較於扇入型封裝，扇出型封裝具有優異的可靠性，使得能夠實施多個輸入/輸出(I/O)端子，且使得能夠易於達成三維互連。此外，相較於球柵陣列(BGA)、接腳柵陣列(land grid array，LGA)等，扇出型封裝可被製造成具有小的厚度且具有優異的價格競爭力。
當半導體封裝100A經由電性連接金屬凸塊170安裝於印刷電路板等上時，屏蔽構件175A及175B被配置成屏蔽經由半導體封裝與印刷電路板之間的空間輻射的電磁波E。此外，如上所述，可藉由屏蔽構件175A及175B改善板級可靠性。屏蔽構件175A及175B包括至少一或多個屏蔽壩175a及175b，所述至少一或多個屏蔽壩175a及175b沿連接構件140的周邊分別具有預定長度L1及L2。舉例而言，屏蔽構件175A及175B中的每一者可沿連接構件140的周邊不連續地環繞所述多個電性連接金屬凸塊170以及第一屏蔽構件175A。更具體而言，屏蔽構件175A及175B可具有多個屏蔽壩175a及175b、以及分別形成於所述多個屏蔽壩175a及175b之間的多個間隙175ah及175bh。由於間隙175ah及175bh(例如，隔開的點)的存在，可防止屏蔽壩175a及175b因應力而被斷開。此外，可排出在製程期間產生的各種氣體以進一步改善可靠性。
屏蔽構件175A及175B的間隙175ah及175bh(例如，隔開的點)可被配置成不相交。因此，電磁波E在穿過彎曲通路時可有效地被屏蔽。舉例而言，儘管存在間隙175ah及175bh，仍可屏蔽電磁波E。第二屏蔽構件175B可具有形成於電性連接金屬凸塊170的至少一個隅角中的間隙175bh，例如位於封裝110A的下側的外邊緣的隅角處的間隙175bh。此外，第一屏蔽構件175A可以圓形形式覆蓋電性連接金屬凸塊170的其中形成有第二屏蔽構件175B的間隙175bh的隅角，例如不具有位於封裝100A的下 部外邊緣的隅角處的間隙175ah的封裝100A的下側的外邊緣的隅角。在此種情形中，如上所述，可有效地屏蔽電磁波E，且可進一步改善可靠性。為此，連接至第一屏蔽構件175A及第二屏蔽構件175B的第一屏蔽壩175a及第二屏蔽壩175b的所述多個第二接墊142P2以及所述多個第三接墊142P3之間的間隙142P2h及142P3h亦可被配置成不相交，所述多個第三接墊142P3可具有位於連接構件140的至少一個隅角處的至少一個間隙142P3h，且所述多個第二接墊142P2中的至少一者可配置於連接構件140的具有所述多個第三接墊142P3的間隙142P3h的隅角處從而以圓形形式覆蓋所述隅角。
屏蔽構件175A及175B的屏蔽壩175a及175b可由低熔點金屬(例如，錫(Sn)或含錫合金)形成。更詳細而言，屏蔽壩175a及175b可由焊料等形成，但其材料不限於此。屏蔽構件175A及175B的屏蔽壩175a及175b可分別具有較屏蔽構件175A及175B的間隙175ah及175bh的寬度W1及W2(例如屏蔽構件175A及175B之間的空間)大的預定長度L1及L2。當屏蔽構件175A及175B的屏蔽壩175a及175b具有長度L1及L2時，可達成電磁屏蔽效果以及可靠性改善效果。屏蔽壩175a及175b的數目以及間隙175ah及175bh的數目不限於此。為此，所述多個第二接墊142P2中的每一者以及所述多個第三接墊142P3中的每一者的長度l1及l2可分別大於間隙142P2h及142P3h的寬度w1及w2。
屏蔽構件175A及175B的至少一或多個屏蔽壩175a及175b中的每一者可電性連接至至少兩個連接墊122。舉例而言，屏蔽壩175a及175b可以一對多的方式電性連接至連接墊122。在此種情形中，屏蔽構件175A及175B的屏蔽壩175a及175b可電性連接至連接構件140的重佈線層142a、142b及142c中的接地(GND)圖案，且電性連接至屏蔽構件175A及175B的至少一或多個屏蔽壩175a及175b中的每一者的至少兩個連接墊122為電性連接至連接構件140的重佈線層142a、142b及142c的接地(GND)圖案的接地(GND)連接墊122。為此，所述多個第二接墊142P2及所述多個第三接墊142P3中的每一者可電性連接至連接墊122中的接地連接墊122。所述多個第二接墊142P2以及所述多個第三接墊142P3中的每一者可以一對多的方式連接至接地(GND)連接墊122，例如，單個接墊可電性連接至多個連接墊。
若有必要，則可於第一包封體131及/或第二包封體132上進一步配置覆蓋層180以覆蓋背側金屬層135。覆蓋層180可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，覆蓋層180可為ABF，但不限於此。
儘管已將根據例示性實施例的半導體封裝100A闡述為包括半導體晶片120的半導體封裝100A，但半導體封裝100A可除半導體晶片120之外僅包括被動組件125A1及125A2。舉例而言，對根據例示性實施例的半導體封裝100A的說明可被理解為擴展至電子組件封裝100A。舉例而言，根據例示性實施例的電子組 件封裝100A可包括：多個電性連接金屬凸塊170，配置於電子組件封裝100A的一側處；多個第一屏蔽壩175a，沿電子組件封裝100A的所述一側的周邊彼此間隔開以環繞所述多個電性連接金屬凸塊170；以及多個第二屏蔽壩175b，沿電子組件封裝100A的所述一側的周邊彼此間隔開以環繞所述多個第一屏蔽壩175a。第一屏蔽壩175a及第二屏蔽壩175b可沿電子組件封裝100A的一側的周邊分別具有預定長度L1及L2。
圖14為示出用來製造圖9的半導體封裝的面板的實例的剖視示意圖。
參照圖14，根據例示性實施例的半導體封裝100A可利用大尺寸面板500製造而成。面板500可具有較相關技術晶圓的尺寸大二至四倍的尺寸。因此，可藉由單個製程製造出更多個半導體封裝100A。舉例而言，生產力可顯著為高。詳細而言，每一封裝100A的尺寸越大，相對生產力較使用晶圓的情形越高。每一面板500的一個單位部分可為先以稍後將闡述的製造方法加以製備的框架110。在利用此種面板500藉由單個製程同時製造出多個半導體封裝100A之後，利用眾所習知的切割製程(例如，分割製程等)切割所述多個半導體封裝100A以獲得個別半導體封裝100A。
圖15A至圖15E為示出製造圖9中的半導體封裝的示意性實例的製程圖。
參照圖15A，首先製備框架110。在以上述面板500製備 覆銅層壓基板(copper clad laminate，CCL)之後，可利用覆銅層壓基板(CCL)的覆銅體藉由眾所習知的鍍覆製程(例如，SAP或MSAP)形成金屬層115a、115b、115c及115d。舉例而言，金屬層115a、115b、115c及115d中的每一者可包括晶種層以及形成於所述晶種層上的導電層以具有較大的厚度。依據核心絕緣層111的材料而定，可利用雷射鑽孔及/或機械鑽孔、噴砂等形成第一貫穿孔110HA1及110HA2以及初步第二貫穿孔110HB’。接下來，將第一黏合膜210貼附至框架110的下側，且將被動組件125A1及125A2分別配置於第一貫穿孔110HA1及110HA2中。第一黏合層210可為眾所習知的膠帶，但不限於此。
參照圖15B，利用第一包封體131包封框架110以及被動組件125A1及125A2。可藉由層壓未固化的絕緣膜並固化經層壓的絕緣膜、或藉由塗布液體絕緣膜並固化所塗布的絕緣膜而形成第一包封體131。接下來，移除第一黏合膜210。可利用機械方法來分離第一黏合膜210。在利用ABF層壓方法於移除第一黏合膜210的部分處形成第一絕緣層141a並以雷射通孔形成通孔孔洞之後，利用例如SAP或MSAP等眾所習知的鍍覆製程形成第一重佈線層142a以及第一連接通孔143a。舉例而言，第一重佈線層142a以及第一連接通孔143a可分別包括晶種層以及導體層，所述導體層具有較所述晶種層的厚度大的厚度。利用雷射鑽孔及/或機械鑽孔、噴砂等形成第二貫穿孔110HB以穿透第一包封體131以及第一絕緣層141a。在此種情形中，第二金屬層115b的側表面以 及上面形成有第一包封體131的第二貫穿孔110HB的壁表面可實質上彼此共面。
參照圖15C，將第二黏合膜220貼附至第一絕緣層141a的下側，並將半導體晶片120以面朝下的形式貼附至第二黏合膜220的經由第二貫穿孔110HB暴露出的表面上。藉由第二包封體132包封第一包封體131以及半導體晶片120。類似於第一包封體131，可藉由層壓未固化的絕緣膜並固化經層壓的絕緣膜、或藉由塗布液體絕緣膜並固化所塗布的絕緣膜而形成第二包封體132。將載體膜230貼附至第二包封體132。在某種情形中，可於載體膜230上形成第二包封體132，然後進行層壓。為執行製程，將垂直製作的未完成的模組翻轉，並利用機械方法等分離第二黏合膜220以移除第二黏合膜220。
參照圖15D，在藉由於第一絕緣層141a及半導體晶片120的主動面上層壓感光成像介電質(PID)而形成第二絕緣層141b並以光通孔形成通孔孔洞之後，利用眾所習知的鍍覆製程形成第二重佈線層142b及第二連接通孔143b。第二重佈線層142b及第二連接通孔143b亦可分別包括晶種層以及導體層。利用眾所習知的層壓或塗布方法於第二絕緣層141b上形成第三絕緣層141c。分離載體膜230以移除載體膜230。
參照圖15E，利用雷射鑽孔等形成通孔孔洞133v，以穿透第一包封體131以及第二包封體132。利用雷射鑽孔等於第三絕緣層141c上形成開口以暴露出第二重佈線層142b的至少一部 分。利用眾所習知的鍍覆製程形成背側金屬通孔133以及背側金屬層135。背側金屬通孔133以及背側金屬層135可分別包括晶種層以及導體層。於第二包封體132上形成覆蓋層180。當於多個第一接墊142P1、第二接墊142P2以及第三接墊142P3上形成電性連接金屬凸塊170以及屏蔽構件175A及175B時，完成製造根據例示性實施例的上述半導體封裝100A。作為迴焊製程的結果，可藉由使多個相鄰的焊球彼此連接而形成屏蔽構件175A及175B的屏蔽壩175a及175b。
在使用圖14中的面板500等的情形中，可藉由上述系列步驟由單一製程製造多個半導體封裝100A。然後，可利用分割製程等獲得個別半導體封裝100A。
圖16A及圖16B為示出沿方向「A」觀察圖9中的半導體封裝時的各種實例的平面示意圖。
參照圖16A及圖16B，在根據另一例示性實施例的平面圖A’及A”中，電性連接金屬凸塊170可為接腳柵陣列(land grid array，LGA)型。舉例而言，根據例示性實施例的上述半導體封裝100A可為球柵陣列(ball grid array，BGA)型以及接腳柵陣列型。在半導體封裝100A為接腳柵陣列型的情形中，可引入具有屏蔽壩175a及175b以及間隙175ah及175bh的屏蔽構件175A及175B以有效地屏蔽電磁波E，且亦可提升設計以防止可靠性脆弱點的開裂C。
圖17示意性地示出半導體封裝的另一實例。
參照圖17，根據另一例示性實施例的半導體封裝100B包括：框架110，包括分別配置於核心絕緣層111的底表面及頂表面上的第一配線層112a及第二配線層112b、以及穿透第一配線層112a及第二配線層112b以及核心絕緣層111以將第一配線層112a與第二配線層112b彼此電性連接的配線通孔113。第一配線層112a及第二配線層112b可經由重佈線層142a、142b及142c以及連接通孔143a及143b而電性連接至半導體晶片120的連接墊122及/或被動組件125A1及125A2。由於框架110的存在，半導體封裝100B具有待被引入至疊層封裝結構的垂直電性連接通路。
配線層112a及112b用於將半導體晶片120的連接墊122重佈線。用於形成配線層112a及112b的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等。配線層112a及112b可視其對應層的設計而執行各種功能。舉例而言，配線層112a及112b可包括接地(GND)圖案、訊號(S)圖案等。除接地(GND)圖案、電源(PWR)圖案等之外，訊號圖案可包括各種訊號，例如資料訊號等。此外，配線層112a及112b可包括通孔接墊、配線接墊、電性連接金屬凸塊接墊等。配線層112a及112b亦可利用眾所習知的鍍覆製程形成，且可分別包括晶種層以及導體層。配線層112a及112b中的每一者可具有較重佈線層142a、142b及142c中的每一者的厚度大的厚度。
核心絕緣層111的材料不受限制，且可為例如絕緣材 料。所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中將該些樹脂以例如玻璃纖維(或玻璃布或玻璃纖維布)等核心材料與例如矽石等無機填料一起進行混合或含浸的樹脂，例如預浸體等。
配線通孔113電性連接形成於不同層上的配線層112a及112b，從而在框架110中形成電性通路。用於形成配線通孔113的材料亦可為導電材料。配線通孔113可被完全填充以導電材料，抑或可為其中導電材料沿通孔孔洞的壁表面形成的通孔。此外，配線通孔113可具有沙漏形狀。配線通孔113亦可利用眾所習知的鍍覆製程形成，且可包括晶種層以及導體層。
除背側金屬層135之外，背側配線層135s可進一步配置於根據另一例示性實施例的半導體封裝100B的第二包封體132上。背側配線層135s可經由穿透第一包封體131及第二包封體132的背側配線通孔133s而連接至框架110的第二配線層112b。開口180v1及180vs可形成於覆蓋層180中以分別暴露出背側金屬層135的至少一部分以及背側配線層135s的至少一部分。電性連接金屬凸塊190A及190B可分別配置於開口180v1及180v2上以連接至經由所述開口暴露出的背側金屬層135以及背側配線層135s。
形成背側金屬層135及背側金屬通孔133用於電磁干擾屏蔽及熱輻射目的。在經由電性連接金屬凸塊190A將背側金屬層135以及背側金屬通孔133連接至例如主板等印刷電路板時，可進一步改善電磁干擾屏蔽效果以及熱輻射效果。背側金屬層135以 及背側金屬通孔133可如上所述用作接地，且可經由框架110的金屬層115a、115b、115c及115d電性連接至連接構件140的重佈線層142a、142b及142c的接地。
背側配線層135s以及背側配線通孔133s可經由框架110的配線層112a及112b以及配線通孔113、重佈線層142a、142b及142c以及連接通孔143a及143b而電性連接至半導體晶片120及/或被動組件125A1及125A2。舉例而言，背側配線層135s以及背側配線通孔133s主要著眼於進行訊號連接。背側配線層135s可經由電性連接金屬凸塊190B電性連接至例如主板等印刷電路板，以提供半導體封裝100B與印刷電路板之間的電性通路。在此種情形中，半導體封裝100B可以疊層封裝的形式具有安裝於印刷電路板上的背側部分以及經由電性連接金屬凸塊170連接至天線基板等的前部。舉例而言，根據例示性實施例的半導體封裝100B可易於以疊層封裝的形式應用至各種類型的模組結構。背側配線層135s以及背側配線通孔133s可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
背側金屬層135可如上所述覆蓋第二包封體132的大部分頂表面，但可不覆蓋其中形成有背側配線層135s的空間。在此種情形中，背側金屬層135以及背側配線層135s可彼此物理間隔開預定距離。舉例而言，背側配線層135s可基於背側金屬層135以島(island)的形式配置。
電性連接金屬凸塊190A及190B中的每一者可包含低熔點金屬，例如錫(Sn)或含錫(Sn)合金。更具體而言，電性連接金屬凸塊190A及190B中的每一者可由焊料等形成。然而，此情形僅為實例，且其材料不限於此。電性連接金屬凸塊190A及190B中的每一者可為接腳、球或引腳等。電性連接金屬凸塊190A及190B中的每一者可被形成為多層結構以及單層結構。在電性連接金屬凸塊190A及190B被形成為單層結構的情形中，電性連接金屬凸塊190A及190B中的每一者可包括錫-銀焊料或銅。然而，此情形亦僅為實例，且其材料不限於此。
由於其他闡釋與以上參照圖9至圖16B所述者實質上相同，因此不再予以贅述。
圖18示意性地示出半導體封裝的另一實例。
參照圖18，根據另一例示性實施例的半導體封裝100C包括上述半導體封裝100B中的框架110，框架110包括與連接構件140接觸的第一核心絕緣層111a、與連接構件140接觸且嵌入第一核心絕緣層111a中的第一配線層112a、配置成與核心絕緣層111a的嵌入的第一配線層112a相對的第二配線層112b、配置於第一核心絕緣層111a上以覆蓋第二配線層112b的至少一部分的第二核心絕緣層111b、以及配置於第二核心絕緣層111b上的第三配線層112c。第一配線層112a、第二配線層112b以及第三配線層112c電性連接至連接墊122。分別而言，第一配線層112a與第二配線層112b經由穿透第一核心絕緣層111a的第一配線通孔113a 而彼此電性連接，而第二配線層112b與第三配線層112c經由穿透第二核心絕緣層111b的第二配線通孔113b而彼此電性連接。
第一配線層112a可向第一核心絕緣層111a內凹陷。在第一配線層112a向第一核心絕緣層111a內凹陷以在第一核心絕緣層111a的底表面與第一配線層112a的底表面之間形成台階的情形中，可防止用於形成第一包封體131的材料滲入並污染第一配線層112a。框架110的配線層112a、112b及112c中的每一者可具有較連接構件140的重佈線層142a、142b及142c中的每一者的厚度大的厚度。
核心絕緣層111a及111b的材料不受限制。舉例而言，核心絕緣層111a及111b的材料可為絕緣材料。所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中將該些樹脂以例如玻璃纖維(或玻璃布或玻璃纖維布)等核心材料連同例如矽石等無機填料一起進行含浸的樹脂，例如預浸體、味之素構成膜(ABF)。若有必要，則核心絕緣層111a及111b的材料可為感光成像介電(PID)樹脂。
當形成用於第一配線通孔113a的孔洞時，第一配線層112a的一些接墊可充當終止元件。因此，第一配線通孔113a具有其中頂表面的寬度大於底表面的寬度的錐形形狀可對製程有利。在此情況下，第一配線通孔113a可整合於第二配線層112b的接墊圖案中。
由於其他闡釋與以上參照圖9至圖17所述者實質上相 同，因此不再予以贅述。
圖19示意性地示出半導體封裝的另一實例。
參照圖19，根據另一例示性實施例的半導體封裝100D包括上述半導體封裝100B中的框架110，框架110包括第一核心絕緣層111a、分別配置於第一核心絕緣層111a的底表面及頂表面上的第一配線層112a以及第二配線層112b、配置於第一核心絕緣層111a的底表面上以覆蓋第一配線層112a的至少一部分的第二核心絕緣層111b、配置於第二核心絕緣層111b的底表面上的配線層112c、配置於第一核心絕緣層111a的頂表面上以覆蓋第二配線層112b的至少一部分的第三核心絕緣層111c、以及配置於第三核心絕緣層111c的頂表面上的第四配線層112d。第一配線層112a、第二配線層112b、第三配線層112c以及第四配線層112d電性連接至連接墊122。由於框架110包括數量較大的配線層112a、112b、112c及112d，因此連接構件140可被進一步簡化。因此，可防止在連接構件140的形成期間發生的良率下降問題。第一配線層112a、第二配線層112b、第三配線層112c以及第四配線層112d可經由分別穿透第一核心絕緣層111a、第二核心絕緣層111b以及第三核心絕緣層111c的第一配線通孔113a、第二配線通孔113b以及第三配線通孔113c而彼此電性連接。
第一核心絕緣層111a的厚度可大於第二核心絕緣層111b的厚度及第三核心絕緣層111c的厚度。第一核心絕緣層111a可基本上具有相對較大的厚度以維持剛性，且可引入第二核心絕 緣層111b及第三核心絕緣層111c以形成更多數量的配線層112c及112d。第一核心絕緣層111a可包括與第二核心絕緣層111b的材料及第三核心絕緣層111c的材料不同的材料。第一核心絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二核心絕緣層111b及第三核心絕緣層111c中的每一者可為包括填料及絕緣樹脂的ABF或PID，但其材料不限於此。自類似的視角來看，穿透第一核心絕緣層111a的第一配線通孔113a可具有較穿透第二核心絕緣層111b的第二配線通孔113b的直徑以及穿透第三核心絕緣層111c的第三配線通孔113c的直徑大的直徑。類似地，框架110的配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。
由於其他闡釋與以上參照圖9至圖18所述者實質上相同，因此不再予以贅述。
圖20為示出在將圖9中的半導體封裝安裝於印刷電路板上的情形中的電磁屏蔽效果的剖視示意圖。
參照圖20，根據例示性實施例的半導體封裝100A可安裝於印刷電路板200上，且印刷電路板200可為電子裝置的主板。印刷電路板200可包括多個安裝墊202P1、202P2及202P3，半導體封裝100A施加至所述多個安裝墊202P1、202P2及202P3。舉例而言，印刷電路板200可包括連接至電性連接金屬凸塊170的第一安裝墊202P1、連接至第一屏蔽構件175A的第二安裝墊202P2、以及連接至第二屏蔽構件175B的第三安裝墊202P3。屏 蔽構件175A及175B被設計於半導體封裝100A的下側的外邊緣處以有效地防止電磁波E經由半導體封裝100A與印刷電路板200之間的空間輻射，並防止可靠性脆弱點的開裂。此可應用於根據其他例示性實施例的半導體封裝100B、100C及100D。
圖21為示出在將圖9中的半導體封裝應用至電子裝置的情形中安裝面積的顯著減小的平面示意圖。
參照圖21，隨著近來朝用於行動裝置1100A及1100B的大尺寸顯示器的發展趨勢，日益需要增大電池容量。由於電池1180佔據的面積隨著電池容量的增大而增大，因此印刷電路板1101的尺寸應減小。因此，組件安裝面積減小從而導致可由包括被動組件的模組1150佔據的面積持續減小。在將根據例示性實施例的半導體封裝100A應用至模組1150的情形中，可顯著減小半導體封裝100A的尺寸。此可應用於根據其他例示性實施例的半導體封裝100B、100C及100D。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第 一」及「第二」來指稱元件時，所述元件不受限於此。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
如上所述，根據本揭露中的例示性實施例，可提供一結構以有效地屏蔽經由板與封裝之間的空間輻射的電磁波。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
141c:第三絕緣層
142P1:第一接墊
142P2:第二接墊
142P2h:間隙
142P3:第三接墊
142P3h:間隙
A:方向
E:電磁波
11、12:長度
w1、w2:寬度

Claims (30)

  1. 一種半導體封裝，包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的至少一部分；以及連接構件，配置於所述包封體以及所述半導體晶片的所述主動面上，所述連接構件包括重佈線層，其中所述重佈線層包括多個第一接墊、沿所述連接構件的周邊配置以環繞所述多個第一接墊的多個第二接墊、以及沿所述連接構件的所述周邊配置以環繞所述多個第二接墊的多個第三接墊，且在所述連接構件的所述周邊的延伸方向上，所述多個第二接墊之間的間隙與所述多個第三接墊之間的間隙彼此錯置。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者具有與所述多個第一接墊中的每一者的形狀不同的形狀。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者沿所述連接構件的所述周邊具有預定長度，且所述預定長度大於所述多個第二接墊的所述間隙以及所述多個第三接墊的所述間隙的寬度。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述多 個第一接墊中的每一者具有圓形形狀。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第三接墊具有配置於所述連接構件的至少一個隅角中的至少一個間隙，且所述多個第二接墊中的至少一者配置於所述連接構件的其中配置有所述多個第三接墊的所述至少一個間隙的所述隅角中。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第一接墊中的至少一者電性連接至所述多個連接墊中用於訊號的連接墊，且所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者電性連接至所述多個連接墊中用於接地的連接墊。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第一接墊中的至少一者電性連接至所述多個連接墊中用於訊號的連接墊，且所述多個第二接墊中的一者以及所述多個第三接墊中的一者兩者都電性連接至所述多個連接墊中的接地連接墊。
  8. 如申請專利範圍第1項所述的半導體封裝，更包括：多個電性連接金屬凸塊，分別配置於所述連接構件上且電性連接至所述多個第一接墊；多個第一屏蔽壩，分別配置於所述連接構件上且電性連接至所述多個第二接墊；以及多個第二屏蔽壩，分別配置於所述連接構件上且電性連接至 所述多個第三接墊，其中在所述連接構件的所述周邊的所述延伸方向上，所述多個第一屏蔽壩之間的間隙與所述多個第二屏蔽壩之間的間隙彼此錯置。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述多個第一屏蔽壩中的每一者以及所述多個第二屏蔽壩中的每一者具有壩形狀，所述壩形狀沿所述連接構件的所述周邊具有預定長度，且所述預定長度分別大於所述多個第一屏蔽壩的所述間隙的寬度以及所述多個第二屏蔽壩的所述間隙的寬度。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述多個電性連接金屬凸塊中的每一者具有球形狀。
  11. 如申請專利範圍第8項所述的半導體封裝，其中所述多個第二屏蔽壩具有配置於所述連接構件的至少一個隅角中的至少一個間隙，且所述多個第一屏蔽壩中的至少一者配置於所述連接構件的其中配置有所述多個第二屏蔽壩中的所述至少一個間隙的所述隅角處。
  12. 如申請專利範圍第8項所述的半導體封裝，其中所述多個電性連接金屬凸塊中的至少一者電性連接至所述多個連接墊中用於訊號的連接墊，且所述多個第一屏蔽壩中的每一者以及所述多個第二屏蔽壩中 的每一者電性連接至所述多個連接墊中用於接地的連接墊。
  13. 如申請專利範圍第8項所述的半導體封裝，其中所述多個電性連接金屬凸塊中的至少一者電性連接至所述多個連接墊中用於訊號的連接墊，且所述多個第一屏蔽壩中的一者與所述多個第二屏蔽壩中的一者兩者都電性連接至所述多個連接墊中的接地連接墊。
  14. 如申請專利範圍第8項所述的半導體封裝，其中所述多個電性連接金屬凸塊中的每一者以及所述多個第一屏蔽壩及所述多個第二屏蔽壩中的每一者包含低熔點金屬，所述低熔點金屬包括錫(Sn)或含錫(Sn)合金。
  15. 如申請專利範圍第8項所述的半導體封裝，其中所述多個電性連接金屬凸塊中的每一者、所述多個第一屏蔽壩中的每一者以及所述多個第二屏蔽壩中的每一者並排配置於同一水平高度上。
  16. 如申請專利範圍第8項所述的半導體封裝，其中在與所述連接構件的所述周邊垂直的方向上，所述多個第二屏蔽壩之間的所述間隙分別疊在所述多個第一屏蔽壩中的一或多者內，且所述多個第一屏蔽壩之間的所述間隙分別疊在所述多個第二屏蔽壩中的一或多者內。
  17. 如申請專利範圍第1項所述的半導體封裝，其中在與所述連接構件的所述周邊垂直的方向上，所述多個第二接墊之間的所述間隙疊在所述多個第三接墊中的一或多者內，且所述多個 第三接墊之間的所述間隙疊在所述多個第二接墊中的一或多者內。
  18. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件包括多個重佈線層，所述多個重佈線層相對於所述半導體晶片的所述主動面配置於不同的水平高度上，且包括所述多個第一接墊、所述多個第二接墊以及所述多個第三接墊的重佈線層是所述多個重佈線層中距離所述主動面最遠的一者。
  19. 如申請專利範圍第1項所述的半導體封裝，更包括：框架，具有其中配置有所述半導體晶片的第一貫穿孔；以及背側金屬層，配置於所述半導體晶片的所述非主動面上，並經由穿透所述包封體的背側金屬通孔而電性連接至配置於所述框架的表面上的金屬層。
  20. 如申請專利範圍第19項所述的半導體封裝，其中所述背側金屬層電性連接至所述多個第二接墊以及所述多個第三接墊。
  21. 如申請專利範圍第19項所述的半導體封裝，其中所述框架更包括其中配置有被動組件的第二貫穿孔，且所述包封體包括：第一包封體，包封所述被動組件並填充所述第二貫穿孔的至少一部分；以及第二包封體，包封所述半導體晶片，填充所述第一貫穿孔的至少一部分並包封所述第一包封體。
  22. 一種安裝封裝的板，包括： 印刷電路板，包括多個第一安裝墊、環繞所述多個第一安裝墊的多個第二安裝墊、以及環繞所述多個第二安裝墊的多個第三安裝墊；以及半導體封裝，安裝於所述印刷電路板上，其中所述半導體封裝包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的至少一部分；連接構件，配置於所述半導體晶片的所述主動面上，所述連接構件包括重佈線層；多個電性連接金屬凸塊，配置於所述連接構件上且連接至所述多個第一安裝墊；第一屏蔽構件，配置於所述連接構件上以沿所述連接構件的周邊環繞所述多個電性連接金屬凸塊，並連接至所述多個第二安裝墊；以及第二屏蔽構件，配置於所述連接構件上以沿所述連接構件的所述周邊環繞所述第一屏蔽構件，並連接至所述多個第三安裝墊，且所述第一屏蔽構件以及所述第二屏蔽構件中的每一者具有多個屏蔽壩，所述多個屏蔽壩沿所述連接構件的所述周邊具有預定長度。
  23. 如申請專利範圍第22項所述的安裝封裝的板，其中在 所述連接構件的所述周邊的延伸方向上，所述第一屏蔽構件的所述多個屏蔽壩與所述第二屏蔽構件的所述多個屏蔽壩彼此錯置。
  24. 一種半導體封裝，包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，覆蓋所述半導體晶片的至少一部分；以及連接構件，配置於所述包封體以及所述半導體晶片的所述主動面上，所述連接構件包括重佈線層，其中所述重佈線層包括多個第一接墊、被第一間隙彼此間隔開並環繞所述多個第一接墊的多個第二接墊、以及被第二間隙彼此間隔開並環繞所述多個第二接墊的多個第三接墊，且所述多個第二接墊中的一者配置於所述多個第一接墊與所述第二間隙中的一者之間。
  25. 如申請專利範圍第24項所述的半導體封裝，其中所述第一間隙中的一者配置於所述多個第一接墊與所述第三接墊中的一者之間。
  26. 如申請專利範圍第24項所述的半導體封裝，其中所述第二間隙中的另一者配置於所述連接構件的至少一個隅角中，且所述多個第二接墊中的至少一者配置於所述連接構件的其中配置有所述第二間隙中的所述另一者的所述隅角中。
  27. 如申請專利範圍第24項所述的半導體封裝，其中所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者具有 與所述多個第一接墊中的每一者的形狀不同的形狀。
  28. 如申請專利範圍第24項所述的半導體封裝，其中所述多個第二接墊中的每一者以及所述多個第三接墊中的每一者沿所述連接構件的所述周邊具有預定長度，且所述預定長度大於所述多個第二接墊的所述第一間隙以及所述多個第三接墊的所述第二間隙的寬度。
  29. 如申請專利範圍第24項所述的半導體封裝，更包括：多個電性連接金屬凸塊，分別配置於所述連接構件上且電性連接至所述多個第一接墊；多個第一屏蔽壩，分別配置於所述連接構件上，被第三間隙彼此間隔開，且電性連接至所述多個第二接墊；以及多個第二屏蔽壩，分別配置於所述連接構件上，被第四間隙彼此間隔開，且電性連接至所述多個第三接墊，其中所述多個第一屏蔽壩中的一者配置於所述多個電性連接金屬凸塊與所述第四間隙中的一者之間。
  30. 如申請專利範圍第29項所述的半導體封裝，其中所述第三間隙中的一者配置於所述多個電性連接金屬凸塊與所述多個第二屏蔽壩中的一者之間。
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