CN110896068B - 半导体封装件及用于安装半导体封装件的板 - Google Patents

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Abstract

本公开提供一种半导体封装件及用于安装半导体封装件的板，所述半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，并且所述无效表面与所述有效表面相对；包封剂，设置为覆盖所述半导体芯片的至少部分；以及连接构件，包括重新分布层。所述重新分布层包括：多个第一焊盘；多个第二焊盘，围绕所述多个第一焊盘；以及多个第三焊盘，围绕所述多个第二焊盘。所述多个第二焊盘中的每个和所述多个第三焊盘中的每个具有与所述多个第一焊盘中的每个的形状不同的形状。所述多个第二焊盘之间的间隙和所述多个第三焊盘之间的间隙彼此交错。

Description

半导体封装件及用于安装半导体封装件的板
本申请要求于2018年9月12日提交到韩国知识产权局的第10-2018-0109023号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件及用于安装半导体封装件的板。
背景技术
由于在诸如移动通信、半导体、网络等的信息技术(IT)领域中的显著进步，使得在无线通信、数据通信、游戏等的领域中对于各种功能集成在单个终端中的产品的市场需求正在迅速增长。因此，已经广泛地开发了使用焊球或焊盘在板上安装封装件的表面安装技术。
根据内部封装件设计，可在一定程度上屏蔽在封装件中发生的电磁干扰(EMI)。然而，当封装件通过焊球、焊盘等安装在印刷电路板(PCB)上时，在PCB和其上设置有焊球、焊盘等的封装件之间存在空间，并且在屏蔽通过该空间辐射的EMI的方面存在局限性。
发明内容
本公开的一方面用于提供一种半导体封装件，该半导体封装件具有当该半导体封装件安装在板上时有效地屏蔽通过板和半导体封装件之间的空间辐射的电磁波的结构。
详细地，本公开的一方面在于按照下面的方式设计重新分布层的焊盘：将分别包括具有预定长度的至少一个或更多个屏蔽坝的多个屏蔽构件引入到设置有封装件的电连接金属凸块的安装表面的外边缘。
根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，并且所述无效表面与所述有效表面相对；包封剂，覆盖所述半导体芯片的至少部分；以及连接构件，设置在所述包封剂和所述半导体芯片的所述有效表面上，所述连接构件包括重新分布层。所述重新分布层包括：多个第一焊盘；多个第二焊盘，沿着所述连接构件的外周设置以围绕所述多个第一焊盘；以及多个第三焊盘，沿着所述连接构件的外周设置以围绕所述多个第二焊盘。所述多个第二焊盘中的每个和所述多个第三焊盘中的每个具有与所述多个第一焊盘中的每个的形状不同的形状。在所述连接构件的外周的延伸方向上，所述多个第二焊盘之间的间隙和所述多个第三焊盘之间的间隙彼此交错。
根据本公开的一方面，一种用于安装封装件的板包括：印刷电路板，包括多个第一安装焊盘、围绕所述多个第一安装焊盘的多个第二安装焊盘以及围绕所述多个第二安装焊盘的多个第三安装焊盘；以及半导体封装件，安装在所述印刷电路板上。所述半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面设置有连接焊盘，并且所述无效表面与所述有效表面相对；包封剂，覆盖所述半导体芯片的至少部分；连接构件，设置在所述半导体芯片的所述有效表面上，所述连接构件包括重新分布层；多个电连接金属凸块，设置在所述连接构件上并且连接到所述多个第一安装焊盘；第一屏蔽构件，设置在所述连接构件上以沿着所述连接构件的外周围绕所述多个电连接金属凸块并且连接到所述多个第二安装焊盘；以及第二屏蔽构件，设置在所述连接构件上以沿着所述连接构件的外周围绕所述第一屏蔽构件并且连接到所述多个第三安装焊盘。所述第一屏蔽构件中的每个和所述第二屏蔽构件中的每个具有多个屏蔽坝，所述屏蔽坝沿着所述连接构件的外周具有预定长度。
根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面设置有连接焊盘，并且所述无效表面与所述有效表面相对；包封剂，覆盖所述半导体芯片的至少部分；以及连接构件，设置在所述包封剂和所述半导体芯片的所述有效表面上，所述连接构件包括重新分布层。所述重新分布层包括：多个第一焊盘；多个第二焊盘，通过第一间隙彼此间隔开并且围绕所述多个第一焊盘；以及多个第三焊盘，通过第二间隙彼此间隔开并且围绕所述多个第二焊盘。所述多个第二焊盘中的一个设置在所述多个第一焊盘和所述第二间隙中的一个之间。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并最终被安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在BGA基板中并最终被安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是示出当沿着方向“A”观察图9中的半导体封装件时最下方重新分布层的焊盘的设计的示意性平面图；
图11是示出当沿着方向“A”观察图9中的半导体封装件时电连接金属凸块和屏蔽构件的设计的示意性平面图；
图12是沿着图9中的线I-I’截取的示意性截面图。
图13是沿着图9中的线II-II’截取的示意性截面图；
图14是示出用于制造图9中的半导体封装件的面板的示例的示意性截面图；
图15A至图15E是示出制造图9中的半导体封装件的示意性示例的工艺图；
图16A和图16B是示出当沿着方向“A”观察图9中的半导体封装件时的各种示例的示意性平面图；
图17示意性示出了半导体封装件的另一示例；
图18示意性示出了半导体封装件的另一示例；
图19示意性示出了半导体封装件的另一示例；
图20是示出在图9中的半导体封装件安装在印刷电路板上的情况下电磁屏蔽效果的示意性截面图；以及
图21是示出在图9中的半导体封装件应用于电子装置的情况下安装面积显著减小的示意性平面图。
具体实施方式
在下文中，将参照附图对本公开的实施例进行如下描述。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括支持各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，例如半导体封装件1121，但不限于此。电子装置不必然地限于智能电话1100，而可以为如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及钝化层2223，诸如氧化物层、氮化物层等，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑的尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使通过重新分布工艺增大半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且扇入型半导体封装件2200可在其安装在BGA基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且扇出型半导体封装是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
图9是示出半导体封装件的示例的示意性截面图。
图10是示出当沿着方向“A”观察图9中的半导体封装件时最下方重新分布层的焊盘的设计的示意性平面图。
图11是示出当沿着方向“A”观察图9中的半导体封装件时电连接金属凸块和屏蔽构件的设计的示意性平面图。
图12是沿着图9中的线I-I’截取的示意性截面图。
图13是沿着图9中的线II-II’截取的示意性截面图。
参照图9至图13，半导体封装件100A包括：半导体芯片120，具有其上设置有多个连接焊盘122的有效表面和与有效表面相对的无效表面；包封剂130，覆盖半导体芯片120的至少一部分；连接构件140，设置在包封剂130和半导体芯片120的有效表面上并且包括电连接到多个连接焊盘122的一个或更多个重新分布层142a、142b和142c；多个电连接金属凸块170，设置在连接构件140上并通过重新分布层142a、142b和142c电连接到多个连接焊盘122；第一屏蔽构件175A，设置在连接构件140上以沿着连接构件140的外周围绕多个电连接金属凸块170；以及第二屏蔽构件175B，设置为沿着连接构件140的外周围绕第一屏蔽构件175A。第一屏蔽构件175A可包括至少一个或更多个屏蔽坝175a，第二屏蔽构件175B可包括至少一个或更多个屏蔽坝175b，至少一个或更多个屏蔽坝175a和175b分别沿着连接构件140的外周具有预定长度L1和L2。多个电连接金属凸块170中的每个可具有球形状，并且多个第一屏蔽坝175a中的每个和多个第二屏蔽坝175b中的每个可具有坝形状。
如上所述，根据内部封装件设计，可在一定程度上屏蔽在封装件中发生的电磁干扰(EMI)。然而，当封装件通过焊球、焊盘等安装在印刷电路板(PCB)上时，在PCB和设置有焊球、焊盘等的封装件之间存在空间，并且在屏蔽通过该空间辐射的EMI的方面存在局限性。通常，封装件的下侧的外边缘是可靠性最弱的部分。因此，当简单地设置电连接金属凸块时，可能劣化板级可靠性。
另一方面，在半导体封装件100A中，连接构件140的最下方重新分布层142C的焊盘142P1、142P2和142P3按照如下方式设计：围绕电连接金属凸块170的多个屏蔽构件175A和175B被引入到封装件的设置有用于安装在印刷电路板上的电连接金属凸块170的下部的外侧。详细地，连接构件140的最下方重新分布层142C包括：多个第一焊盘142P1；多个第二焊盘142P2，设置为沿着连接构件140的外周围绕多个第一焊盘142P1；以及多个第三焊盘142P3，设置为沿着连接构件140的外周围绕多个第二焊盘142P2。第二焊盘142P2和第三焊盘142P3中的每个设置为具有与第一焊盘142P1中的每个的形状不同的形状。例如，第二焊盘142P2中的每个和第三焊盘142P3中的每个可沿着连接构件140的外周具有预定长度l1和l2，并且第一焊盘142P1中的每个可具有圆形形状。因此，位于封装件的下部的围绕电连接金属凸块170的多个屏蔽构件175A和175B被引入以连接到多个第二焊盘142P2和多个第三焊盘142P3。即使在半导体封装件100A安装在印刷电路板200(图20中所示)上时，半导体封装件100A和印刷电路板200之间的空间在边缘处通过多个屏蔽构件175A和175B被阻塞以显著地减少辐射的电磁波E。另外，与简单地设置电连接金属凸块170的情况相比，分别包括屏蔽坝175a和175b(分别具有预定长度L1和L2)的多个屏蔽构件175A和175B设置在这样的可靠性弱的部分，以具有设置更大面积的相似材料的效果。因此，还可改善可靠性(更详细地，板级可靠性)。
第一屏蔽构件175A可沿着连接构件140的外周不连续地围绕多个电连接金属凸块170，第二屏蔽构件175B可沿着连接构件140的外周不连续地围绕第一屏蔽构件175A。例如，第一屏蔽构件175A可具有多个屏蔽坝175a以及形成在多个屏蔽坝175a之间的多个间隙175ah，第二屏蔽构件175B可具有多个屏蔽坝175b以及形成在多个屏蔽坝175b之间的多个间隙175bh。由于间隙175ah和175bh(例如，间隔点)的存在，可防止屏蔽坝175a和175b由于应力而断开。此外，可排出在工艺期间产生的各种气体以进一步改善可靠性。在这种情况下，第一屏蔽构件175A的间隙175ah和第二屏蔽构件175B的间隙175bh(例如，间隔点)可被设置为不交叉。在垂直于连接构件140的外周的方向上，屏蔽坝175b之间的间隙175bh可与一个或更多个屏蔽坝175a叠置，并且屏蔽坝175a之间的间隙175ah可与一个或更多个屏蔽坝175b叠置。屏蔽坝175b之间的间隙175bh和屏蔽坝175a之间的间隙175ah可沿着连接构件140的外周在第一屏蔽构件175A和第二屏蔽构件175B的延伸方向上彼此交错。屏蔽坝175b和屏蔽坝175a可沿着连接构件140的外周在第一屏蔽构件175A和第二屏蔽构件175B的延伸方向上彼此交错，即，屏蔽坝175b之间的间隙175bh和屏蔽坝175a之间的间隙175ah在连接构件140的外周的延伸方向上彼此交错。因此，电磁波E可在穿过弯曲路径的同时被有效地屏蔽，如图11中所示。尽管存在间隙175ah和175bh，但电磁波E仍可被屏蔽。为此，连接到第一屏蔽构件175A的第一屏蔽坝175a的多个第二焊盘142P2之间的间隙142P2h和连接到第二屏蔽构件175B的第二屏蔽坝175b的多个第三焊盘142P3之间的间隙142P3h也可设置为不交叉。也就是说，第二焊盘142P2中的一个可设置在第一焊盘142P1和间隙142P3h中的一个之间。第一屏蔽坝175a中的一个可设置在多个电连接金属凸块170和间隙175bh中的一个之间。在垂直于连接构件140的外周的方向上，多个第三焊盘142P3之间的间隙142P3h可与多个第二焊盘142P2中的一个或更多个叠置，并且多个第二焊盘142P2之间的间隙142P2h可与多个第三焊盘142P3中的一个或更多个叠置。多个第三焊盘142P3之间的间隙142P3h和多个第二焊盘142P2之间的间隙142P2h可沿着连接构件140的外周在多个第二焊盘142P2和多个第三焊盘142P3的延伸方向上彼此交错。多个第二焊盘142P2和多个第三焊盘142P3可沿着连接构件140的外周在多个第二焊盘142P2和多个第三焊盘142P3的延伸方向上彼此交错。多个第二焊盘142P2之间的间隙142P2h和多个第三焊盘142P3之间的间隙142P3h指的是屏蔽坝175a和175b的材料(诸如，焊球等)在回流焊工艺期间没有彼此连接的部分。例如，下面的情况被排除在间隙的含义之外：第二焊盘142P2和第三焊盘142P3按照设置在相应的焊盘142P2和142P3上的屏蔽坝175a和175b的材料(诸如，焊球等)连接的方式部分地彼此间隔开预定距离。
第二屏蔽构件175B可具有形成在电连接金属凸块170的至少一个拐角中的间隙175bh(例如，位于封装件的下侧的外边缘的拐角处的间隙175bh)。另外，第一屏蔽构件175A可按照圆形形式覆盖电连接金属凸块170的形成有第二屏蔽构件175B的间隙175bh的拐角(例如，半导体封装件100A的下侧的外边缘的拐角)而在半导体封装件100A的下外边缘的拐角处不具有间隙175ah。在半导体封装件100A的下外边缘处，拐角区域是可靠性弱的部分。当第二屏蔽构件175B的屏蔽坝175b等设置在拐角区域中时，由于应力集中而可能容易出现裂纹C。因此，详细地，第二屏蔽构件175B的屏蔽坝175b没有设置在拐角区域中。然而，当第一屏蔽构件175A的屏蔽坝175a没有设置在拐角区域中时，电磁波容易辐射到拐角区域。详细地，拐角区域至少被第一屏蔽构件175A的屏蔽坝175a覆盖。更详细地，如图11中所示，四个拐角区域可全部具有这样的布置，但是其构造不限于此。为此，多个第三焊盘142P3可具有形成在连接构件140的至少一个拐角中的至少一个间隙142P3h，并且多个第二焊盘142P2中的至少一个可设置在连接构件140的拐角(其中形成有多个第三焊盘142P3的间隙142P3h)处，以按照圆形形式覆盖拐角。更详细地，如图10中所示，四个拐角区域可全部具有这样的布置，但其构造不限于此。
第一屏蔽构件175A的屏蔽坝175a可具有大于第一屏蔽构件175A的间隙175ah的宽度W1(例如，第一屏蔽构件175A之间的距离)的预定长度L1，第二屏蔽构件175B的屏蔽坝175b可具有大于第二屏蔽构件175B的间隙175bh的宽度W2(例如，第二屏蔽构件175B之间的距离)的预定长度L2。当屏蔽坝175a具有长度L1并且屏蔽坝175b具有长度L2时，可实现电磁屏蔽效果和可靠性改善效果。在这种情况下，屏蔽坝175a和175b的数量以及间隙175ah和175bh的数量没有限制。为此，多个第二焊盘142P2的长度l1可大于间隙142P2h的宽度w1，多个第三焊盘142P3的长度l2可大于间隙142P3h的宽度w2。
第一屏蔽构件175A的至少一个或更多个屏蔽坝175a和第二屏蔽构件175B的至少一个或更多个屏蔽坝175b可分别电连接到至少两个连接焊盘122。例如，屏蔽坝175a和175b可按照一对多的方式分别电连接到至少两个连接焊盘122。在这种情况下，第一屏蔽构件175A的屏蔽坝175a和第二屏蔽构件175B的屏蔽坝175b可电连接到连接构件140的重新分布层142a和142b的接地(GND)图案。因此，电连接到第一屏蔽构件175A的至少一个或更多个屏蔽坝175a和第二屏蔽构件175B的至少一个或更多个屏蔽坝175b的至少两个连接焊盘122可以是电连接到连接构件140的重新分布层142a、142b和142c中的接地(GND)图案的接地(GND)图案连接焊盘122。为此，多个第二焊盘142P2中的每个和多个第三焊盘142P3中的每个可电连接到连接焊盘122中的接地(GND)图案。例如，单个焊盘可按照一对多的关系电连接到多个连接焊盘。
多个电连接金属凸块170以及第一屏蔽构件175A和第二屏蔽构件175B可在连接构件140上彼此平行地设置在基本相同的高度上。换句话说，电连接金属凸块170中的每个、多个第一屏蔽坝175a中的每个和多个第二屏蔽坝175b中的每个可并排地设置在相同的高度处。例如，第一屏蔽构件175A和第二屏蔽构件175B可设置在相同的高度以围绕多个电连接金属凸块170。在这种情况下，多个电连接金属凸块170可同时形成并且可包括相同的材料(例如，包括锡(Sn)或包含锡的合金的低熔点金属)。
在下文中，将更详细地描述包括在根据示例性实施例的半导体封装件100A中的各个构造。
框架110为可根据详细材料提供半导体封装件100A的刚性的附加构造并且可用于确保第一包封剂131和第二包封剂132的厚度均匀性。多个第一通孔110HA1和110HA2以及第二通孔110HB可形成在框架110中。多个第一通孔110HA1和110HA2以及第二通孔110HB可彼此物理地间隔开。无源组件125A1和125A2可分别设置在多个第一通孔110HA1和110HA2中。半导体芯片120可设置在第二通孔110HB中。无源组件125A1和125A2可与第一通孔110HA1和110HA2的壁表面间隔开预定距离以被第一通孔110HA1和110HA2的侧壁围绕，并且半导体芯片120可与第二通孔110HB的壁表面间隔开预定距离以被第二通孔110HB的侧壁围绕，但如果需要，它们的变型是可行的。
框架110可包括芯绝缘层111。芯绝缘层111的材料没有限制。例如，芯绝缘层111的材料可以为绝缘材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者诸如玻璃纤维(或玻璃布或玻璃织物)等的芯材料与无机填料(诸如二氧化硅)一起浸在热固性树脂或热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto build-upfilm))。
框架110可包括：第一金属层115a和第二金属层115b，设置在形成有芯绝缘层111的第一通孔110HA1和110HA2以及第二通孔110HB的壁表面上，以分别围绕无源组件125A1和125A2以及半导体芯片120；以及第三金属层115c和第四金属层115d，分别设置在芯绝缘层111的底表面和顶表面上。第一金属层115a、第二金属层115b、第三金属层115c和第四金属层115d中的每个可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料，但是它们的材料不限于此。可通过第一金属层115a、第二金属层115b、第三金属层115c和第四金属层115d执行半导体芯片120以及无源组件125A1和125A2的电磁屏蔽和散热。金属层115a、115b、115c和115d可彼此连接并且可用作地。在这种情况下，金属层115a、115b、115c和115d可电连接到连接构件140的重新分布层142a、142b和142c的地。
无源组件125A1和125A2中的每个可以为独立的电容器(诸如，多层陶瓷电容器(MLCC)或低电感片式电容器(LICC))、电感器(诸如功率电感器、磁珠)等。无源组件125A1和125A2可具有彼此不同的厚度。此外，无源组件125A1和125A2可具有与半导体芯片120的厚度不同的厚度。在根据示例性实施例的半导体封装件100A中，无源组件125A1和125A2通过两个或更多个步骤包封以显著地减少由厚度变化引起的缺陷。无源组件125A1和125A2的数量没有限制，并且可以大于或小于附图中所示出的无源组件的数量。
第一包封剂131包封各个无源组件125A1和125A2，并且填充第一通孔110HA1和110HA2中的每个的至少一部分。在示例性实施例中，第一包封剂131还包封框架110。第一包封剂131包括绝缘材料。可使用包括无机填料和绝缘树脂(例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、诸如无机填料的增强材料浸在热固性树脂或热塑性树脂中的树脂等)的材料。更详细地，可使用ABF、FR-4、双马来酰亚胺三嗪(BT)树脂等。此外，可使用诸如环氧塑封料(EMC)的模制材料。如果需要，可使用感光材料(例如，感光包封剂(PIE))。此外，如果需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂中浸有无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的材料。在任一种情况下，详细地，第一包封剂131是非导电的。
半导体芯片120设置在第二通孔110HB中。半导体芯片120可与第二通孔110HB的壁表面间隔开预定距离以被第二通孔110HB的壁表面围绕，但是如果需要，其变型是可行的。半导体芯片120可以是数百至数百万个器件集成在单个芯片中的集成电路(IC)。IC可以是电源管理IC(PMIC)，但不限于此。IC可以是：存储器芯片，诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器；及逻辑芯片，诸如模拟数字转换器、专用集成电路(ASIC)等。
半导体芯片120可以是没有形成单独的凸块或布线层的裸集成电路，但不限于此。如果需要，半导体芯片120可以是封装型集成电路。集成电路可基于有效晶圆形成。在这种情况下，用于形成半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121中。连接焊盘122可设置为使半导体芯片120电连接到另一组件并且可利用诸如铝(Al)的导电材料形成，但是连接焊盘120的材料不限于此。钝化层123可设置在主体121上以使连接焊盘122暴露。钝化层123可以为氧化物层或氮化物层。可选地，钝化层123可以为氧化物/氮化物的双层。绝缘层(未示出)等还可设置在其他需要的位置。半导体芯片120具有其上设置有连接焊盘122的有效表面和设置为与有效表面相对的无效表面。在钝化层123设置在半导体芯片120的有效表面上的情况下，半导体芯片120的有效表面的位置关系是基于钝化层123的最下方表面确定的。
第二包封剂132包封半导体芯片120。此外，第二包封剂132填充通孔110HB的至少部分。在示例性实施例中，第二包封剂132还包封框架110。第二包封剂132包括绝缘材料。可使用包括无机填料和绝缘树脂(例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、诸如无机填料的增强材料浸在热固性树脂或热塑性树脂中的树脂等)的材料。更详细地，可使用ABF、FR-4、双马来酰亚胺三嗪(BT)树脂等。此外，可使用诸如环氧塑封料(EMC)的模制材料。如果需要，可使用光刻胶材料(例如，感光包封剂(PIE))。此外，如果需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂中浸有无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的材料。
如上所述，在半导体封装件100A中，多个无源组件125A1和125A2与待模制的半导体芯片120一起设置在单个封装件中。因此，可显著减小组件之间的间隔。结果，如图21中所示，可显著减小诸如主板1101的印刷电路板的安装面积。此外，可显著减小半导体芯片120与无源组件125A1和125A2之间的电路径以防止噪声问题。可执行两个或更多个包封步骤而不是仅执行一个包封步骤，以显著减少由于无源组件125A1和125A2的不良安装或者在安装无源组件125A1和125A2时产生的外物的影响而引起的半导体芯片120的良率问题。
如果需要，背侧金属层135可设置在第二包封剂132上以覆盖半导体芯片120以及无源组件125A1和125A2。背侧金属层135可通过贯穿第一包封剂131和第二包封剂132的背侧金属过孔133连接到框架110的第四金属层115d。半导体芯片120以及无源组件125A1和125A2可由例如背侧金属层135以及背侧金属过孔133的金属材料围绕以进一步改善EMI屏蔽效果以及散热效果。背侧金属层135和背侧金属过孔133还可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。背侧金属层135和背侧金属过孔133还可用作地。在这种情况下，背侧金属层135可通过金属层115a、115b、115c和115d电连接到连接构件140的重新分布层142a、142b和142c的地。如图13中所示，背侧金属层135可以呈覆盖第二包封剂132的顶表面的大部分的板的形式。如图13中所示，背侧金属过孔133可以呈具有预定长度的槽式过孔的形式。在这种情况下，可阻挡所有的电磁传播路径以呈现出优秀的电磁屏蔽效果。然而，背侧金属层135的形状不限于此，并且背侧金属层135可在具有电磁屏蔽效果的范围内具有多个板形状。开口可形成在背侧金属过孔133的中央中以提供气体流动路径。
如上所述，半导体封装件100A还可包括设置在其上形成有芯绝缘层111的第一通孔110HA1、110HA2和第二通孔110HB的壁表面上的金属层115a和115b以及设置在底表面和顶表面上的金属层115c和115d。因此，可有效地屏蔽流入内部或者从半导体芯片120以及无源组件125A1和125A2的内部发射的电磁波。此外，可实现散热效果。另外，可通过贯穿第一包封剂131和/或第二包封剂132的背侧金属过孔133进一步改善半导体芯片120以及无源组件125A1和125A2的EMI屏蔽效果和散热效果。
如果需要，第二包封剂132还可包括电磁波吸收材料。例如，第二包封剂132可包括磁性颗粒和结合剂树脂，但不限于此。磁性颗粒可以为包括从由铁(Fe)、铬(Cr)、铝(Al)和镍(Ni)组成的组中选择的至少一种的金属颗粒，并且可以为例如Fe-Si-B-Cr基非晶金属颗粒，但不限于此。磁性颗粒可以为诸如Mn-Zn铁氧体、Ni-Zn铁氧体、Ni-Zn-Cu铁氧体、Mn-Mg铁氧体、Ba铁氧体、Li铁氧体等的铁氧体颗粒。结合剂树脂可以为环氧树脂、聚酰亚胺、液晶聚合物或者它们的混合物，但不限于此。如果需要，多孔颗粒可用作磁性颗粒以更容易地实现电磁吸收特性，但不限于此。
如上所述，在根据示例性实施例的半导体封装件100A中，包封半导体芯片120的第二包封剂132可具有高于第一包封剂131的电磁吸收率的电磁吸收率。例如，第二包封剂132可包括磁性材料。在简单地通过金属层115a、115b、115c和115d、背侧金属层135以及背侧金属过孔133执行电磁屏蔽的情况下，EMI噪声持续在半导体封装件100A中传播。最终，EMI噪声会通过EMI屏蔽最弱的部分泄漏到外部并且会影响设置在EMI屏蔽最弱的部分的附近的器件。另一方面，在第二包封剂包括磁性材料的情况下，传播中的被反射的EMI噪声被第二包封剂132吸收并且通过地GND泄漏到外部。因此，可消除容易受EMI干扰的部分。在这种情况下，详细地，包封无源组件125A1和125A2的第一包封剂131可以为典型的绝缘材料。这是因为：由于在无源组件125A1和125A2的情况下电极是暴露的，因此当第一包封剂131导电时会发生短路缺陷。
连接构件140可使半导体芯片120的连接焊盘122重新分布并且可使半导体芯片120电连接到无源组件125A1和125A2。半导体芯片120的具有各种功能的数十至数百个连接焊盘122可分别通过连接构件140重新分布并且可根据功能通过电连接金属凸块170以及屏蔽构件175A和175B物理连接和/或电连接到外部装置。连接构件140可包括：第一绝缘层141a，设置在框架110以及无源组件125A1和125A2的下侧上；第一重新分布层142a，设置在第一绝缘层141a的底表面上；第一连接过孔143a，贯穿第一绝缘层141a以使无源组件125A1和125A2电连接到第一重新分布层142a；第二绝缘层141b，设置在第一绝缘层141a的底表面和半导体芯片120的有效表面上，以覆盖第一重新分布层142a的至少部分；第二重新分布层142b，设置在第二绝缘层141b的底表面上；第二连接过孔143b，贯穿第二绝缘层141b，以电连接第一重新分布层142a和第二重新分布层142b并且电连接半导体芯片120的连接焊盘122和第二重新分布层142b；第三绝缘层141c，设置在第二绝缘层141b的底表面上以覆盖第二重新分布层142b的至少部分；第三重新分布层142c，设置在第三绝缘层141c的底表面上；以及第三连接过孔143c，贯穿第三绝缘层141c，以电连接第二重新分布层142b和第三重新分布层142c。连接构件140可包括比附图中所示出的绝缘层、布线层和连接过孔层的数量多的数量的绝缘层、布线层和连接过孔层。
绝缘层141a的材料可以为绝缘材料。绝缘材料可以为包括诸如二氧化硅或氧化铝的无机填料的非感光电介质(例如，ABF)。在这种情况下，可有效地解决起伏问题(由裂纹引起的问题)。另外，可有效地解决由用于形成第一包封剂131的材料的渗出引起的电极敞开缺陷。例如，当包括无机填料的非感光电介质被用作第一绝缘层141a的材料时，可更有效地解决在简单地使用感光电介质(PID)时发生的问题(例如，起伏问题或电极敞开缺陷)。
感光电介质(PID)可用作第二绝缘层141b的材料。在这种情况下，与现有技术的情况类似，可通过光刻过孔引入精细的节距，允许半导体芯片120的数十至数百万个连接焊盘122被有效地重新分布。感光电介质(PID)可包括少量的无机填料或者可不包括无机填料。可通过选择性地控制例如其上形成有第一重新分布层142a(用于使无源组件125A1和125A2重新分布)和第一连接过孔143a的第一绝缘层141a的材料和其上形成有第二重新分布层142b(用于使半导体芯片120的连接焊盘122重新分布)和第二连接过孔143b的第二绝缘层141b的材料实现优异的协同效果。
如果需要，利用包括无机填料的非感光电介质形成的第一绝缘层141a可具有多层结构，利用感光电介质(PID)形成的第二绝缘层141b可包括多个层，并且第一绝缘层141a和第二绝缘层141b均可包括多个层。第二通孔110HB可贯穿利用非感光电介质形成的第一绝缘层141a。在第一绝缘层141a包括多个层的情况下，第二通孔110HB可贯穿所有的多个层。
第一绝缘层141a的热膨胀系数(CTE)可小于第二绝缘层141b的CTE。这是因为第一绝缘层141a包括无机填料。如果需要，第二绝缘层141b可包括少量的无机填料。然而，包括在第一绝缘层141a中的无机填料的重量百分比可大于包括在第二绝缘层141b中的无机填料的重量百分比。因此，第一绝缘层141a的CTE可小于第二绝缘层141b的CTE。包括相对更大量的无机填料以具有相对更小的CTE的第一绝缘层141a对抑制诸如小的热固性收缩的翘曲是有利的。如上所述，可有效地解决诸如起伏或裂纹的问题，并且也可有效地解决无源组件125A1和125A2的电极敞开缺陷。
第三绝缘层141c为设置在半导体封装件100A的最下方表面上的绝缘层以用作钝化层或阻焊剂层。第三绝缘层141c包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，第三绝缘层141c可以为ABF，但不限于此。
第一重新分布层142a可使无源组件125A1和125A2的电极重新分布，以使电极电连接到半导体芯片120的连接焊盘122。例如，第一重新分布层142a可用作重新分布层(RDL)。用于形成第一重新分布层142a的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的导电材料。第一重新分布层142a可根据设计执行各种功能。例如，第一重新分布层142a可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除了GND图案、PWR图案等之外的各种信号图案(例如，数据信号图案等)。另外，第一重新分布层142a可包括过孔焊盘等。设置有半导体芯片120的第二通孔110HB还贯穿第一绝缘层141a。第一重新分布层142a的底表面可设置在与半导体芯片120的有效表面基本相同的高度处。例如，第一重新分布层的底表面可与半导体芯片120的有效表面共面。
第二重新分布层142b可使半导体芯片120的连接焊盘122重新分布，以使连接焊盘122电连接到电连接金属凸块170。例如，第二重新分布层142b可用作重新分布层(RDL)。用于形成第二重新分布层142b的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的导电材料。第二重新分布层142b可根据设计执行各种功能。例如，第二重新分布层142b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除了GND图案、PWR图案等之外的各种信号图案(例如，数据信号图案等)。另外，第二重新分布层142b可包括过孔焊盘等。
第一连接过孔143a使无源组件125A1和125A2电连接到第一重新分布层142a。第一连接过孔143a可与无源组件125A1和125A2中的每个的电极物理接触。例如，无源组件125A1和125A2可使用焊料凸块等按照嵌入式而不是表面安装式与第一连接过孔143a直接接触。用于形成第一连接过孔143a的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的导电材料。第一连接过孔143a可利用导电材料完全地填充，或者可沿着通路孔壁设置导电材料。第一连接过孔143a可具有锥形形状。
第二连接过孔143b使设置在不同层上的第一重新分布层142a和第二重新分布层142b彼此电连接并且还使半导体芯片120的连接焊盘122和第二重新分布层142b彼此电连接。第二连接过孔143b可与半导体芯片120的连接焊盘122物理接触。例如，半导体芯片120可在不具有单独的凸块等的情况下以裸片的形式直接连接到连接构件140的第二连接过孔143b。与第一连接过孔143a类似，用于形成第二连接过孔143b的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的导电材料。第二连接过孔143b可利用导电材料完全地填充，或者可沿着通路孔壁设置导电材料。第二连接过孔143b可具有锥形形状。
第二通孔110HB的深度db可大于第一通孔110HA1和110HA2的深度da1和da2。第二通孔110HB的底表面可设置为低于第一通孔110HA1和110HA2的底表面。这是因为：第二通孔110HB还可贯穿第一绝缘层141a。例如，这些底表面可具有台阶。第二通孔110HB的底表面可以为第二绝缘层141b的顶表面，并且第一通孔110HA1和110HA2的底表面可以为第一绝缘层141a的顶表面。例如，半导体芯片120可具有其上设置有连接到第二连接过孔143b的连接焊盘122的有效表面和设置为与有效表面相对的无效表面。半导体芯片120的有效表面可设置为低于无源组件125A1和125A2的底表面。例如，半导体芯片120的有效表面可与第一重新分布层142a的底表面基本上共面。
通常，半导体芯片的连接焊盘利用铝(Al)形成并且在激光过孔工艺期间会容易被损坏。因此，连接焊盘通常通过光刻过孔工艺而不是激光过孔工艺敞开。为此，已经使用感光电介质(PID)作为被设置为形成重新分布层(RDL)的绝缘层。然而，在按照相同的方式层压感光电介质(PID)以形成位于无源组件的底表面上的重新分布层(RDL)的情况下，由于无源组件的电极突起导致可能发生起伏而劣化PID的平坦度。因此，应使用具有大的厚度的感光电介质(PID)以改善平坦度，这导致不便。在这种情况下，由于PID的厚度导致容易发生裂纹。
另外，在使用包封剂包封无源组件的情况下，包封剂形成材料可能渗到无源组件的电极。如上所述，当感光电介质(PID)被用于形成重新分布层(RDL)时，执行光刻过孔工艺。在这种情况下，使用光刻过孔工艺会难以使渗出的包封剂形成材料敞开。因此，由于渗出的包封剂形成材料可能引起电极敞开缺陷。结果，会劣化电特性。
另一方面，在根据示例性实施例的半导体封装件100A中，在形成设置无源组件125A1和125A2的第一通孔110HA1和110HA2并且设置了无源组件125A1和125A2之后，可设置第一绝缘层141a和第一重新分布层142a以执行无源组件125A1和125A2的第一次重新分布。在第二通孔110HB被形成为贯穿第一绝缘层141a并且设置半导体芯片120之后，可设置第二绝缘层141b和第二重新分布层142b以执行半导体芯片120的第二次重新分布。例如，设置有半导体芯片120的第二通孔110HB可不仅贯穿框架110而且还贯穿连接构件140的第一绝缘层141a。因此，半导体芯片120的有效表面可设置为低于无源组件125A1和无源组件125A2的底表面。在这种情况下，可在不考虑半导体芯片120的情况下选择第一绝缘层141a的材料。例如，第一绝缘层141a的材料可以为包括无机填料的非感光电介质而不是诸如ABF(Ajinomoto build-up film)的感光电介质(PID)。由于这样的膜型非感光电介质具有优异的平坦度，因此可更有效地解决上述起伏和裂纹问题。另外，由于这样的非感光电介质具有形成为过孔的开口，因此即使第一包封剂131的材料会渗入无源组件125A1和125A2的电极，无源组件125A1和125A2的电极仍可通过激光钻孔形成的过孔而被有效地敞开。因此，由电极敞开缺陷引起的问题也可解决。
第二绝缘层141b的材料可以为感光电介质(PID)。在这种情况下，可通过感光过孔引入精细的节距。因此，可非常有效地使半导体芯片120的数十至数百万个连接焊盘122重新分布。例如，根据示例性实施例的半导体封装件100A的结构可允许选择性控制形成有第一重新分布层142a(用于使无源组件125A1和125A2重新分布)和第一连接过孔143a的第一绝缘层141a的材料和形成有第二重新分布层142b(用于使半导体芯片120的连接焊盘122重新分布)和第二连接过孔143b的第二绝缘层141b的材料，以具有优异的协同效果。
除了电连接金属凸块170以及屏蔽构件175A和175B之外，第三重新分布层142c和第三连接过孔143c可用作作为半导体封装件100A的最下方电构造的凸块下金属。可通过第三重新分布层142c和第三连接过孔143c改善电连接金属凸块170以及屏蔽构件175A和175B的连接可靠性。第三重新分布层142c可主要用作电连接金属凸块的焊盘和屏蔽构件的焊盘。例如，第三重新分布层142c包括多个第一焊盘142P1、第二焊盘142P2和第三焊盘142P3。用于形成第三重新分布层142c的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的导电材料。第三连接过孔143c使第二重新分布层142b和第三重新分布层142c电连接。在第三连接过孔143c中，连接到第三重新分布层142c的第一焊盘142P1的连接过孔可按照一对多的方式连接到第一焊盘142P1。第三连接过孔143c的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的导电材料。第三连接过孔143c也可利用导电材料完全地填充，或者可沿着通路孔壁设置导电材料。第三连接过孔143c可具有锥形形状。
第三重新分布层142c包括：多个第一焊盘142P1；多个第二焊盘142P2，设置为沿着连接构件140的外周围绕多个第一焊盘142P1；以及多个第三焊盘142P3，设置为沿着连接构件140的外周围绕多个第二焊盘142P2。多个第二焊盘142P2中的每个的形状和多个第三焊盘142P3中的每个的形状可设置为与多个第一焊盘142P1中的每个的形状不同。例如，多个第二焊盘142P2中的每个和多个第三焊盘142P3中的每个可沿着连接构件140的外周分别具有预定的长度l1和l2，并且多个第一焊盘142P1中的每个可具有圆形形状。
如果需要，可省略第三重新分布层142c和第三连接过孔143c。在这种情况下，连接构件140的连接到电连接金属凸块170的第一焊盘142P1以及连接到屏蔽构件175A和175B的第二焊盘142P2和第三焊盘142P3可以是第二重新分布层142b的一部分。电连接金属凸块170以及屏蔽构件175A和175B可直接设置在形成在第三绝缘层143c上的开口中，并且开口的形状可被改变为与电连接金属凸块170的形状以及屏蔽构件175A和175B的形状一致。
背侧金属层135、背侧金属过孔133以及第一金属层115a、第二金属层115b、第三金属层115c和第四金属层115d可电连接到连接构件140的重新分布层142a、142b和142c中的接地(GND)图案。因此，当半导体封装件100A安装在电子装置的主板等上时，电磁波可通过该路径发射到主板的地等。
电连接金属凸块170可被构造为使半导体封装件100A物理连接和/或电连接到外部组件。例如，半导体封装件100A可通过电连接金属凸块170安装在电子装置的主板上。电连接金属凸块170可包括低熔点金属(例如，锡(Sn)或者包含锡的合金)。更具体地，电连接金属凸块170可利用焊料等形成。然而，这些情况仅是示例并且不限于此。电连接金属凸块170可以是焊盘、焊球、引脚等。电连接金属凸块170可以是多层结构或者单层结构。在电连接金属凸块170形成为单层结构的情况下，电连接金属凸块170可包括锡-银焊料或铜。然而，这种情况也仅是示例并且电连接金属凸块170的材料不限于此。电连接金属凸块170的数量、间距、布置形状等没有限制并且可根据本领域普通技术人员的设计考虑而改变。例如，根据连接焊盘122的数量，电连接金属凸块170的数量可以是数十至数千，但不限于此。
电连接金属凸块170中的至少一个可设置在扇出区域中。术语“扇出区域”指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件具有优异的可靠性，允许实现多个I/O端子，并且允许容易地实现3D互连。此外，与球栅阵列(BGA)、格栅阵列(LGA)等相比，扇出型封装件可被制造为具有小的厚度并且具有优异的价格竞争力。
当半导体封装件100A通过电连接金属凸块170印刷在印刷电路板等上时，屏蔽构件175A和175B被构造为屏蔽通过半导体芯片和印刷电路板之间的空间辐射的电磁波E。另外，如上所述，可通过屏蔽构件175A和175B改善板级可靠性。屏蔽构件175A和175B分别包括沿着连接构件140的外周具有预定距离L1的至少一个屏蔽坝175a和沿着连接构件140的外周具有预定距离L2的至少一个屏蔽坝175b。例如，屏蔽构件175A可沿着连接构件140的外周不连续地围绕多个电连接金属凸块170，屏蔽构件175B可沿着连接构件140的外周不连续地围绕第一屏蔽构件175A。更具体地，屏蔽构件175A可具有多个屏蔽坝175a以及形成在多个屏蔽坝175a之间的多个间隙175ah，屏蔽构件175B可具有多个屏蔽坝175b以及形成在多个屏蔽坝175b之间的多个间隙175bh。由于间隙175ah和175bh(例如，间隔点)的存在，可防止屏蔽坝175a和175b由于应力而断开。另外，在工艺期间产生的各种气体可被排出以进一步改善可靠性。
屏蔽构件175A的间隙175ah和屏蔽构件175B的间隙175bh(例如，间隔点)可设置为不交叉。因此，电磁波E可在穿过弯曲路径的同时被有效地屏蔽。电磁波E可被屏蔽而不论是否存在间隙175ah和175bh。第二屏蔽构件175B可具有位于电连接金属凸块170的至少一个拐角处的间隙，例如，在半导体封装件100A的下侧的外边缘的拐角处的间隙175bh。另外，第一屏蔽构件175A可按照圆形形式覆盖电连接金属凸块170的形成有第二屏蔽构件175B的间隙175bh的拐角(例如，半导体封装件100A的下侧的外边缘的拐角)，而在半导体封装件100A的下外边缘的拐角处不具有间隙175ah。在这种情况下，如上所述，可有效地屏蔽电磁波E并且可进一步改善可靠性。为此，连接到第一屏蔽构件175A的第一屏蔽坝175a的多个第二焊盘142P2之间的间隙142P2h和连接到第二屏蔽构件175B的第二屏蔽坝175b的多个第三焊盘142P3之间的间隙142P3h也可设置为彼此不交叉，多个第三焊盘142P3可具有位于连接构件140的至少一个拐角处的至少一个间隙142P3h，并且多个第二焊盘142P2中的至少一个可设置在连接构件140的拐角(具有多个第三焊盘142P3的间隙142P3h)处，以按照圆形形式覆盖拐角。
屏蔽构件175A的屏蔽坝175a和屏蔽构件175B的屏蔽坝175b可利用低熔点金属(例如，锡(Si)或包含锡的合金)形成。更详细地，屏蔽坝175a和175b可利用焊料等形成，但是屏蔽坝175a和175b的材料不限于此。屏蔽构件175A的屏蔽坝175a可具有大于屏蔽构件175A的间隙175ah的宽度W1(例如，屏蔽坝175a之间的间距)的预定长度L1，屏蔽构件175B的屏蔽坝175b可具有大于屏蔽构件175B的间隙175bh的宽度W2(例如，屏蔽坝175b之间的间距)的预定长度L2。当屏蔽构件175A的屏蔽坝175a和屏蔽构件175B的屏蔽坝175b分别具有长度L1和L2时，可实现电磁屏蔽效果和可靠性改善效果。屏蔽坝175a和175b的数量、间隙175ah和175bh的数量等不限于此。为此，多个第二焊盘142P2中的每个的长度l1和多个第三焊盘142P3中的每个的长度l2可分别大于间隙142P2h的宽度w1和间隙142P3h的宽度w2。
屏蔽构件175A的至少一个或更多个屏蔽坝175a中的每个和屏蔽构件175B的至少一个或更多个屏蔽坝175b中的每个可电连接到至少两个连接焊盘122。例如，屏蔽坝175a和175b可按照一对多的方式电连接到连接焊盘122。在这种情况下，屏蔽构件175A的屏蔽坝175a和屏蔽构件175B的屏蔽坝175b可电连接到连接构件140的重新分布层142a、142b和142c中的接地(GND)图案，并且电连接到屏蔽构件175A的至少一个或更多个屏蔽坝175a中的每个和屏蔽构件175B的至少一个或更多个屏蔽坝175b中的每个的至少两个连接焊盘122可以为电连接到连接构件140的重新分布层142a、142b和142c的接地(GND)图案的接地(GND)连接焊盘122。为此，多个第二焊盘142P2中的每个和多个第三焊盘142P3中的每个可电连接到连接焊盘122中的接地连接焊盘122。多个第二焊盘142P2中的每个和多个第三焊盘142P3中的每个可按照一对多的方式(例如，单个焊盘可电连接到多个连接焊盘)连接到接地(GND)连接焊盘122。
如果需要，还可在第一包封剂131和/或第二包封剂132上设置覆盖层180，以覆盖背侧金属层135。覆盖层180可包括绝缘树脂和无机填料，但是可不包括玻璃纤维。例如，覆盖层180可以为ABF，但不限于此。
虽然根据示例性实施例的半导体封装件100A已经被描述为包括半导体芯片120的半导体封装件100A，但是半导体封装件100A可仅包括除半导体芯片120之外的无源组件125A1和125A2。例如，对根据示例性实施例的半导体封装件100A的描述可被理解为延伸到电子组件封装件100A。例如，根据示例性实施例的电子组件封装件100A可包括：多个电连接金属凸块170，设置在电子组件封装件100A的一侧；多个第一屏蔽坝175a，沿着电子组件封装件100A的一侧的外周彼此间隔开以围绕多个电连接金属凸块170；以及多个第二屏蔽坝175b，沿着电子组件封装件100A的一侧的外周彼此间隔开以围绕多个第一屏蔽坝175a。第一屏蔽坝175a和第二屏蔽坝175b可沿着电子组件封装件100A的一侧的外周分别具有预定长度L1和L2。
图14是示出用于制造图9中的半导体封装件的面板的示例的示意性截面图。
参照图14，根据示例性实施例的半导体封装件100A可使用大尺寸的面板500制造。面板500的尺寸可以为现有技术的晶圆的尺寸的两倍至四倍。因此，可通过单个工艺制造更多个半导体封装件100A。例如，产量可以非常高。详细地，每个半导体封装件100A的尺寸越大，与使用晶圆的情况比的相对产量就越高。每个面板500的单元部可以为在将在稍后描述的制造方法中首先制备的框架110。在通过单个工艺使用这样的面板500同时制造多个半导体封装件100A之后，可使用公知的切割工艺(诸如，分割工艺等)切割多个半导体封装件100A，以获得单个的半导体封装件100A。
图15A至图15E是示出制造图9中的半导体封装件的示意性示例的工艺图。
参照图15A，首先制备框架110。在利用上述面板500制备覆铜层压板(CCL)之后，可通过公知的镀覆工艺(诸如，SAP或MSAP)使用覆铜层压板(CCL)的铜箔形成金属层115a、115b、115c和115d。例如，金属层115a、115b、115c和115d中的每个可包括种子层和形成在种子层上的导电层以具有更大的厚度。可根据芯绝缘层111的材料使用激光钻孔和/或机械钻孔、喷砂等形成第一通孔110HA1和110HA2以及初步的第二通孔110HB’。接下来，可将第一粘合膜210附着到框架110的下侧，并且将无源组件125A1和125A2分别设置在第一通孔110HA1和110HA2中。第一粘合膜210可以为公知的带，但不限于此。
参照图15B，使用第一包封剂131包封框架110以及无源组件125A1和125A2。可通过层压未固化的绝缘膜并且使层压的绝缘膜固化来形成第一包封剂131，或者可通过涂覆液态绝缘膜并且使涂覆的绝缘膜固化来形成第一包封剂131。接下来，去除第一粘合膜210。可使用机械法分离第一粘合膜210。在使用ABF层压法在第一粘合膜210被去除的部分处形成第一绝缘层141a并且通路孔被形成为激光过孔之后，使用公知的镀覆工艺(诸如，SAP或MSAP)形成第一重新分布层142a和第一连接过孔143a。例如，第一重新分布层142a和第一连接过孔143a可各自包括种子层和厚度大于种子层的厚度的导体层。使用激光钻孔和/或机械钻孔、喷砂等形成第二通孔110HB以贯穿第一包封剂131和第一绝缘层141a。在这种情况下，第二金属层115b的侧表面和第一包封剂131的形成第二通孔110HB的壁表面可基本上彼此共面。
参照图15C，将第二粘合膜220附着到第一绝缘层141a的下侧，并且将半导体芯片120按照有效表面朝下的形式附着到第二粘合膜220的通过第二通孔110HB暴露的表面上。通过第二包封剂132包封第一包封剂131和半导体芯片120。与第一包封剂131相似，可通过层压未固化的绝缘膜并且使层压的绝缘膜固化形成第二包封剂132，或者可通过涂覆液态绝缘膜并且使涂覆的绝缘膜固化来形成第二包封剂132。将载体膜230附着到第二包封剂132。在特定情况下，可在载体膜230上形成然后层压第二包封剂132。为执行工艺，将制造的未完成的模块竖直地翻转，并且使用机械法等分离第二粘合膜220，以将其去除。
参照图15D，在通过在第一绝缘层141a和半导体芯片120的有效表面上层压感光电介质(PID)形成第二绝缘层141b以及通路孔被形成为感光过孔之后，使用公知的镀覆工艺形成第二重新分布层142b和第二连接过孔143b。第二重新分布层142b和第二连接过孔143b还可各自包括种子层和导体层。使用公知的层压法或涂覆法在第二绝缘层141b上形成第三绝缘层141c。将载体膜230分离，以去除载体膜230。然后，将未完成的模块竖直地翻转。
参照图15E，使用激光钻孔等形成通路孔133v以贯穿第一包封剂131和第二包封剂132。使用激光钻孔等在第三绝缘层141c上形成开口以使第二重新分布层142b的至少部分暴露。使用公知的镀覆工艺形成背侧金属过孔133和背侧金属层135。背侧金属过孔133和背侧金属层135可各自包括种子层和导体层。在第二包封剂132上形成覆盖层180。当在多个第一焊盘142P1上形成电连接金属凸块170以及在多个第二焊盘142P2和多个第三焊盘142P3上形成屏蔽构件175A和175B时，制造了上述根据示例性实施例的半导体封装件100A。由于回流焊工艺，可通过使多个相邻的焊球彼此连接来形成屏蔽构件175A的屏蔽坝175a和屏蔽构件175B的屏蔽坝175b。
在使用图14中的面板500等的情况下，可利用上述一系列步骤通过单个工艺制造多个半导体封装件100A。然后，可使用分割工艺等获得单个的半导体封装件100A。
图16A和图16B是示出当沿着方向“A”观察图9中的半导体封装件时的各种示例的示意性平面图。
参照图16A和图16B，在根据另一示例性实施例的平面图A’和A”中，电连接金属凸块170可以为格栅阵列(LGA)型。例如，根据示例性实施例的上述半导体封装件100A可以为球栅阵列(BGA)型以及LGA型。在半导体封装件100A为LGA型的情况下，可引入具有屏蔽坝175a和间隙175ah的屏蔽构件175A以及具有屏蔽坝175b和间隙175bh的屏蔽构件175B以有效地屏蔽电磁波E，并且还可改进设计以防止可靠性薄弱点的裂纹C。
图17示意性示出了半导体封装件的另一示例。
参照图17，根据另一示例性实施例的半导体封装件100B包括框架110，框架110包括分别设置在芯绝缘层111的底表面和顶表面上的第一布线层112a和第二布线层112b以及贯穿芯绝缘层111以使第一布线层112a和第二布线层112b彼此电连接的布线过孔113。第一布线层112a和第二布线层112b可通过重新分布层142a、142b和142c以及连接过孔143a和143b电连接到半导体芯片120的连接焊盘122和/或无源组件125A1和125A2。由于框架110，使得半导体封装件100B具有竖直电连接路径，以被引入到层叠封装结构。
布线层112a和112b用于使半导体芯片120的连接焊盘122重新分布。用于形成布线层112a和112b的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的导电材料。布线层112a和112b可根据它们的相应层的设计执行各种功能。例如，布线层112a和112b可包括接地(GND)图案、信号(S)图案等。信号图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，布线层112a和112b可包括过孔焊盘、线焊盘、电连接金属凸块焊盘等。布线层112a和112b还可使用公知的镀覆工艺形成，并且可分别包括种子层和导体层。布线层112a和112b中的每个的厚度可大于重新分布层142a、142b和142c中的每个的厚度。
芯绝缘层111的材料没有限制，并且可以是例如绝缘材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者诸如玻璃纤维(或玻璃布或玻璃织物)等的芯材料与诸如二氧化硅的无机填料一起混合在或浸在热固性树脂或热塑性树脂中的树脂(例如，半固化片等)。
布线过孔113使形成在不同层上的布线层112a和112b电连接，结果在框架110中形成电路径。用于形成布线过孔113的材料也可以为导电材料。布线过孔113可利用导电材料完全地填充，或者可以为导电材料沿着通路孔的壁表面形成的导电材料的过孔。另外，布线过孔113可具有沙漏形状。布线过孔113还可使用公知的镀覆工艺形成并且可包括种子层和导体层。
除了背侧金属层135之外，根据另一示例性实施例的半导体封装件100B还可在第二包封剂132上设置背侧布线层135s。背侧布线层135s可通过贯穿第一包封剂131和第二包封剂132的背侧布线过孔133s连接到框架110的第二布线层112b。开口180v1和180v2可形成在覆盖层180中以分别使背侧金属层135的至少部分和背侧布线层135s的至少部分暴露。电连接金属凸块190A和190B可分别设置在开口180v1和180v2上以连接到通过开口180v1和180v2暴露的背侧金属层135和背侧布线层135s。
背侧金属层135和背侧金属过孔133被形成为用于EMI屏蔽和散热的目的。当背侧金属层135和背侧金属过孔133通过电连接金属凸块190A连接到诸如主板的印刷电路板时，可进一步改善EMI屏蔽效果和散热效果。如上所述，背侧金属层135和背侧金属过孔133可用作地，并且可通过框架110的金属层115a、115b、115c和115d电连接到连接构件140的重新分布层142a、142b和142c的地。
背侧布线层135s和背侧布线过孔133s可通过框架110的布线层112a和112b以及布线过孔113、连接构件140的重新分布层142a、142b和142c以及连接过孔143a和143b电连接到半导体芯片120和/或无源组件125A1和125A2。例如，背侧布线层135s和背侧布线过孔133s主要用于信号连接。背侧布线层135s可通过电连接金属凸块190B电连接到诸如主板的印刷电路板以提供半导体封装件100B和印刷电路板之间的电路径。在这种情况下，半导体封装件100B可具有安装在印刷电路板上的背侧部和通过电连接金属凸块170以层叠封装的形式连接到天线基板等的正面部。例如，根据示例性实施例的半导体封装件100B可易于按照层叠封装的形式应用到各种类型的模块结构。背侧布线层135s和背侧布线过孔133s可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。
如上所述，背侧金属层135可覆盖第二包封剂132的顶表面的大部分，但可不覆盖形成有背侧布线层135s的空间。在这种情况下，背侧金属层135和背侧布线层135s可彼此物理地间隔开预定距离。例如，背侧布线层135s可基于背侧金属层135按照岛的形式设置。
电连接金属凸块190A和190B中的每个可包括低熔点金属(例如，锡(Sn)或包含锡(Sn)的合金)。更具体地，电连接金属凸块190A和190B中的每个可利用焊料等形成。然而，这种情况仅是示例并且电连接金属凸块190A和190B的材料不限于此。电连接金属凸块190A和190B中的每个可以是焊盘、焊球、引脚等。电连接金属凸块190A和190B中的每个可形成为多层结构和单层结构。在电连接金属凸块190A和190B中的每个形成为单层结构的情况下，电连接金属凸块190A和190B中的每个可包括锡-银焊料或铜。然而，这种情况也仅是示例并且电连接金属凸块190A和190B的材料不限于此。
因为其他组件与上面参照图9至图16B描述的其他组件基本相同，所以将省略其他组件的描述。
图18示意性示出了半导体封装件的另一示例。
参照图18，在上述半导体封装件100B的基础上，根据另一示例性实施例的半导体封装件100C包括框架110，框架110包括：第一芯绝缘层111a，与连接构件140接触；第一布线层112a，与连接构件140接触并且嵌在第一芯绝缘层111a中；第二布线层112b，设置在芯绝缘层111a的与芯绝缘层111a的嵌有第一布线层112a的表面相对的表面上；第二芯绝缘层111b，设置在第一芯绝缘层111a上以覆盖第二布线层112b的至少部分；以及第三布线层112c，设置在第二芯绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c电连接到连接焊盘122。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c分别通过贯穿第一芯绝缘层111a的第一布线过孔113a和贯穿第二芯绝缘层111b的第二布线过孔113b彼此电连接。
第一布线层112a可凹入到第一芯绝缘层111a的内部。在第一布线层112a凹入到第一芯绝缘层111a的内部以在第一芯绝缘层111a的底表面和第一布线层112a的底表面之间形成台阶的情况下，可防止用于形成第一包封剂131的材料渗出并污染第一布线层112a。框架110的布线层112a、112b和112c中的每个的厚度可大于连接构件140的重新分布层142a、142b和142c中的每个的厚度。
芯绝缘层111a和111b的材料没有限制。例如，芯绝缘层111a和111b的材料可以为绝缘材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者诸如玻璃纤维(或玻璃布或玻璃织物)等的芯材料与诸如二氧化硅的无机填料一起浸在热固性树脂或热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto build-up film))。如果需要，芯绝缘层111a和111b的材料可以为感光电介质(PID)树脂。
当形成用于第一布线过孔113a的孔时，第一布线层112a中的一些焊盘可用作止挡件。因此，对于第一布线过孔113a具有顶表面的宽度大于底表面的宽度的锥形形状的工艺可以是有利的。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。
因为其他组件与上面参照图9至图17描述的其他组件基本相同，所以将省略其他组件的描述。
图19示意性示出了半导体封装件的另一示例。
参照图19，在上述半导体封装件100B的基础上，根据另一示例性实施例的半导体封装件100D包括框架110，框架110包括：第一芯绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一芯绝缘层111a的底表面和顶表面上；第二芯绝缘层111b，设置在第一芯绝缘层112a的底表面上以覆盖第一布线层112a的至少部分；第三布线层112c，设置在第二芯绝缘层111b的底表面上；第三芯绝缘层111c，设置在第一芯绝缘层111a的顶表面上以覆盖第二布线层112b的至少部分；以及第四布线层112d，设置在第三芯绝缘层111c的顶表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d电连接到连接焊盘122。由于框架110包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化连接构件140。因此，可防止在连接构件140的形成期间发生的良率降低。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可分别通过贯穿第一芯绝缘层111a的第一布线过孔113a、贯穿第二芯绝缘层111b的第二布线过孔113b和贯穿第三芯绝缘层111c的第三布线过孔113c而彼此电连接。
第一芯绝缘层111a的厚度可大于第二芯绝缘层111b的厚度和第三芯绝缘层111c的厚度。第一芯绝缘层111a可基本上具有相对大的厚度以保持刚性，并且可引入第二芯绝缘层111b和第三芯绝缘层111c以形成更多数量的布线层112c和112d。第一芯绝缘层111a可包括与第二芯绝缘层111b的材料和第三芯绝缘层111c的材料不同的材料。第一芯绝缘层111a可以为例如包括芯材料、无机填料和绝缘树脂的半固化片，并且第二芯绝缘层111b和第三芯绝缘层111c中的每一者可以为包括无机填料和绝缘树脂的ABF或PID，但是第一芯绝缘层111a、第二芯绝缘层111b和第三芯绝缘层111c中的每一者的材料不限于此。按照类似的观点，贯穿第一芯绝缘层111a的第一布线过孔113a的平均直径可大于贯穿第二芯绝缘层111b的第二布线过孔113b的平均直径和贯穿第三芯绝缘层111c的第三布线过孔113c的平均直径。类似地，框架110的布线层112a、112b、112c和112d的厚度可大于连接构件140的重新分布层142a、142b和142c的厚度。
因为其他组件与上面参照图9至图18描述的其他组件基本相同，所以将省略其他组件的描述。
图20是示出在图9中的半导体封装件安装在印刷电路板上的情况下的电磁屏蔽效果的示意性截面图。
参照图20，根据示例性实施例的半导体封装件100A可安装在印刷电路板200上，并且印刷电路板200可以为电子装置的主板。印刷电路板200可包括半导体封装件100A应用到其的多个安装焊盘202P1、202P2和202P3。例如，印刷电路板200可包括：第一安装焊盘202P1，连接到电连接金属凸块170；第二安装焊盘202P2，连接到第一屏蔽构件175A；以及第三安装焊盘202P3，连接到第二屏蔽构件175B。屏蔽构件175A和175B被设计为位于半导体封装件100A的下侧的外边缘处，以有效地防止电磁波E通过半导体封装件100A和印刷电路板200之间的空间辐射并且防止可靠性薄弱点的裂纹。这可适用于根据其他示例性实施例的半导体封装件100B、100C和100D。
图21是示出在图9中的半导体封装件应用到电子装置的情况下安装面积显著减小的示意性平面图。
参照图21，随着近来移动装置1100A和1100B的朝向大尺寸显示器的趋势，增大电池容量的需求上升。由于被电池1180占据的面积随着电池容量的增大而增大，因此应减小印刷电路板1101的尺寸。因此，组件安装面积被减小，导致可被包括无源组件的模块1150占据的面积持续减小。在根据示例性实施例的半导体封装件100A应用于模块1150的情况下，可显著减小模块1150的尺寸。这可应用于根据其他示例性实施例的半导体封装件100B、100C和100D。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，同时，上侧、上部、上表面等用于指与所述方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不受如上所述定义的方向的具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当使用“第一”和“第二”提及元件时，元件不由此受限。它们可仅出于使元件与其他元件区分开的目的而被使用，并且可不限制元件的顺序或者重要性。在一些情况下，在不脱离在这里所阐述的权利要求的范围的情况下，第一元件可称为第二元件。相似地，第二元件也可被称为第一元件。
如上所述，根据本公开中的示例性实施例，可提供一种用于有效地屏蔽电磁波通过板和封装件之间的空间辐射的结构。
虽然上面已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变型。

Claims (28)

1.一种半导体封装件，包括：
半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，并且所述无效表面与所述有效表面相对；
包封剂，覆盖所述半导体芯片的至少部分；以及
连接构件，设置在所述包封剂和所述半导体芯片的所述有效表面上，所述连接构件包括重新分布层，
其中，所述重新分布层包括：多个第一焊盘；多个第二焊盘，沿着所述连接构件的外周设置以围绕所述多个第一焊盘；以及多个第三焊盘，沿着所述连接构件的外周设置以围绕所述多个第二焊盘；并且
在所述连接构件的外周的延伸方向上，所述多个第二焊盘之间的间隙和所述多个第三焊盘之间的间隙彼此交错，
其中，所述多个第三焊盘具有设置在所述连接构件的至少一个拐角的至少一个间隙，并且
所述多个第二焊盘中的至少一个设置在所述连接构件的设置有所述多个第三焊盘的所述至少一个间隙的拐角处。
2.根据权利要求1所述的半导体封装件，其中，所述多个第二焊盘中的每个和所述多个第三焊盘中的每个具有与所述多个第一焊盘中的每个的形状不同的形状。
3.根据权利要求1所述的半导体封装件，其中，所述多个第二焊盘中的每个和所述多个第三焊盘中的每个沿着所述连接构件的外周具有预定长度，并且
所述预定长度分别大于所述多个第二焊盘的所述间隙的宽度和所述多个第三焊盘的所述间隙的宽度。
4.根据权利要求3所述的半导体封装件，其中，所述多个第一焊盘中的每个具有圆形形状。
5.根据权利要求1所述的半导体封装件，其中，所述多个第一焊盘中的至少一个电连接到所述连接焊盘中的用于信号的连接焊盘，并且
所述多个第二焊盘中的每个和所述多个第三焊盘中的每个电连接到所述连接焊盘中的用于接地的连接焊盘。
6.根据权利要求1所述的半导体封装件，其中，所述多个第一焊盘中的至少一个电连接到所述连接焊盘中的用于信号的连接焊盘，并且
所述多个第二焊盘中的一个和所述多个第三焊盘中的一个中的每个电连接到所述连接焊盘中的接地连接焊盘。
7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
多个电连接金属凸块，设置在所述连接构件上并且分别电连接到所述多个第一焊盘；
多个第一屏蔽坝，设置在所述连接构件上并且分别电连接到所述多个第二焊盘；以及
多个第二屏蔽坝，设置在所述连接构件上并且分别电连接到所述多个第三焊盘，
其中，在所述连接构件的外周的延伸方向上，所述多个第一屏蔽坝之间的间隙和所述多个第二屏蔽坝之间的间隙彼此交错。
8.根据权利要求7所述的半导体封装件，其中，所述多个第一屏蔽坝中的每个和所述多个第二屏蔽坝中的每个具有沿着所述连接构件的外周具有预定长度的坝形状，并且
所述预定长度分别大于所述多个第一屏蔽坝的间隙的宽度和所述多个第二屏蔽坝的间隙的宽度。
9.根据权利要求8所述的半导体封装件，其中，所述多个电连接金属凸块中的每个具有球形状。
10.根据权利要求7所述的半导体封装件，其中，所述多个第二屏蔽坝具有设置在所述连接构件的至少一个拐角的至少一个间隙，并且
所述多个第一屏蔽坝中的至少一个设置在所述连接构件的设置有所述多个第二屏蔽坝的所述至少一个间隙的拐角处。
11.根据权利要求7所述的半导体封装件，其中，所述多个电连接金属凸块中的至少一个电连接到所述连接焊盘中的用于信号的连接焊盘，并且
所述多个第一屏蔽坝中的每个和所述多个第二屏蔽坝中的每个电连接到所述连接焊盘中的用于接地的连接焊盘。
12.根据权利要求7所述的半导体封装件，其中，所述多个电连接金属凸块中的至少一个电连接到所述连接焊盘中的用于信号的连接焊盘，并且
所述多个第一屏蔽坝中的一个和所述多个第二屏蔽坝中的一个中的每个电连接到所述连接焊盘中的接地连接焊盘。
13.根据权利要求7所述的半导体封装件，其中，所述多个电连接金属凸块中的每个以及所述多个第一屏蔽坝和所述多个第二屏蔽坝中的每个包括低熔点金属，所述低熔点金属包括锡或包含锡的合金。
14.根据权利要求7所述的半导体封装件，其中，所述多个电连接金属凸块中的每个、所述多个第一屏蔽坝中的每个和所述多个第二屏蔽坝中的每个并排地设置在相同的高度处。
15.根据权利要求7所述的半导体封装件，其中，在垂直于所述连接构件的外周的方向上，所述多个第二屏蔽坝之间的所述间隙分别与所述多个第一屏蔽坝中的一个或更多个叠置，并且所述多个第一屏蔽坝之间的所述间隙与所述多个第二屏蔽坝中的一个或更多个叠置。
16.根据权利要求1所述的半导体封装件，其中，在垂直于所述连接构件的外周的方向上，所述多个第二焊盘之间的所述间隙与所述多个第三焊盘中的一个或更多个叠置，并且所述多个第三焊盘之间的所述间隙与所述多个第二焊盘中的一个或更多个叠置。
17.根据权利要求1所述的半导体封装件，其中，所述连接构件包括相对于所述半导体芯片的所述有效表面设置在不同的高度上的多个重新分布层，并且
包括所述多个第一焊盘、所述多个第二焊盘和所述多个第三焊盘的所述重新分布层是所述多个重新分布层中的最远离所述有效表面的重新分布层。
18.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
框架，具有设置有所述半导体芯片的第一通孔；以及
背侧金属层，设置在所述半导体芯片的所述无效表面上并且通过贯穿所述包封剂的背侧金属过孔电连接到设置在所述框架的表面上的金属层。
19.根据权利要求18所述的半导体封装件，其中，所述背侧金属层电连接到所述多个第二焊盘和所述多个第三焊盘。
20.根据权利要求18所述的半导体封装件，其中，所述框架还包括设置有无源组件的第二通孔，并且
所述包封剂包括：第一包封剂，包封所述无源组件并且填充所述第二通孔的至少部分；以及第二包封剂，包封所述半导体芯片、填充所述第一通孔的至少部分并且包封所述第一包封剂。
21.一种用于安装封装件的板，包括：
印刷电路板，包括多个第一安装焊盘、围绕所述多个第一安装焊盘的多个第二安装焊盘以及围绕所述多个第二安装焊盘的多个第三安装焊盘；以及
半导体封装件，安装在所述印刷电路板上，
其中，所述半导体封装件包括：
半导体芯片，具有有效表面和无效表面，所述有效表面设置有连接焊盘，并且所述无效表面与所述有效表面相对；
包封剂，覆盖所述半导体芯片的至少部分；
连接构件，设置在所述半导体芯片的所述有效表面上，所述连接构件包括重新分布层；
多个电连接金属凸块，设置在所述连接构件上并且连接到所述多个第一安装焊盘；
第一屏蔽构件，设置在所述连接构件上以沿着所述连接构件的外周围绕所述多个电连接金属凸块并且连接到所述多个第二安装焊盘，所述第一屏蔽构件包括多个第一屏蔽坝；以及
第二屏蔽构件，设置在所述连接构件上以沿着所述连接构件的外周围绕所述第一屏蔽构件并且连接到所述多个第三安装焊盘，所述第二屏蔽构件包括多个第二屏蔽坝；
其中，所述多个第一屏蔽坝中的每个和所述多个第二屏蔽坝中的每个沿着所述连接构件的外周具有预定长度；
其中，在所述连接构件的外周的延伸方向上，所述多个第一屏蔽坝之间的间隙和所述多个第二屏蔽坝之间的间隙彼此交错；并且
其中，所述多个第二屏蔽坝具有设置在所述连接构件的至少一个拐角的至少一个间隙，并且
所述多个第一屏蔽坝中的至少一个设置在所述连接构件的设置有所述多个第二屏蔽坝的所述至少一个间隙的拐角处。
22.根据权利要求21所述的用于安装封装件的板，其中，在所述连接构件的外周的延伸方向上，所述第一屏蔽构件的所述多个屏蔽坝和所述第二屏蔽构件的所述多个屏蔽坝彼此交错。
23.一种半导体封装件，包括：
半导体芯片，具有有效表面和无效表面，所述有效表面设置有连接焊盘，并且所述无效表面与所述有效表面相对；
包封剂，覆盖所述半导体芯片的至少部分；以及
连接构件，设置在所述包封剂和所述半导体芯片的所述有效表面上，所述连接构件包括重新分布层，
其中，所述重新分布层包括：多个第一焊盘；多个第二焊盘，通过第一间隙彼此间隔开并且围绕所述多个第一焊盘；以及多个第三焊盘，通过第二间隙彼此间隔开并且围绕所述多个第二焊盘；并且
所述多个第二焊盘中的一个设置在所述多个第一焊盘和所述第二间隙中的一个之间，
其中，所述第二间隙中的另一个设置在所述连接构件的至少一个拐角处，并且
所述多个第二焊盘中的至少一个设置在所述连接构件的设置有所述第二间隙的所述另一个的所述拐角处。
24.根据权利要求23所述的半导体封装件，其中，所述第一间隙中的一个设置在所述多个第一焊盘和所述多个第三焊盘的一个之间。
25.根据权利要求23所述的半导体封装件，其中，所述多个第二焊盘中的每个和所述多个第三焊盘中的每个具有与所述多个第一焊盘中的每个的形状不同的形状。
26.根据权利要求23所述的半导体封装件，其中，所述多个第二焊盘中的每个和所述多个第三焊盘中的每个沿着所述连接构件的外周具有预定长度，并且
所述预定长度分别大于所述多个第二焊盘的所述第一间隙的宽度和所述第三焊盘的所述第二间隙的宽度。
27.根据权利要求23所述的半导体封装件，所述半导体封装件还包括：
多个电连接金属凸块，设置在所述连接构件上并且分别电连接到所述多个第一焊盘；
多个第一屏蔽坝，设置在所述连接构件上、通过第三间隙彼此间隔开并且分别电连接到所述多个第二焊盘，以及
多个第二屏蔽坝，设置在所述连接构件上、通过第四间隙彼此间隔开并且分别电连接到所述多个第三焊盘；
其中，所述多个第一屏蔽坝中的一个设置在所述多个电连接金属凸块和所述第四间隙中的一个之间。
28.根据权利要求27所述的半导体封装件，其中，所述第三间隙中的一个设置在所述多个电连接金属凸块和所述多个第二屏蔽坝中的一个之间。
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