KR102419046B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR102419046B1
KR102419046B1 KR1020170073395A KR20170073395A KR102419046B1 KR 102419046 B1 KR102419046 B1 KR 102419046B1 KR 1020170073395 A KR1020170073395 A KR 1020170073395A KR 20170073395 A KR20170073395 A KR 20170073395A KR 102419046 B1 KR102419046 B1 KR 102419046B1
Authority
KR
South Korea
Prior art keywords
shielding layer
metal particles
particles
aspect ratio
substrate
Prior art date
Application number
KR1020170073395A
Other languages
English (en)
Other versions
KR20170141606A (ko
Inventor
민병국
조성일
최재훈
김시경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to TW106119688A priority Critical patent/TWI737747B/zh
Priority to CN201710443435.7A priority patent/CN107507823B/zh
Priority to US15/622,708 priority patent/US10177096B2/en
Publication of KR20170141606A publication Critical patent/KR20170141606A/ko
Priority to US16/195,293 priority patent/US10410974B2/en
Application granted granted Critical
Publication of KR102419046B1 publication Critical patent/KR102419046B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0073—Shielding materials
    • H05K9/0081—Electromagnetic shielding materials, e.g. EMI, RFI shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

실시예들에 따르면, 반도체 패키지 제조 방법은 기판, 반도체칩, 및 몰딩막을 포함하는 패키지를 제공하는 것, 상기 기판은 그 일면 상에 노출된 접지 패턴을 포함하고; 및 금속 입자들 및 도전성 탄소 물질을 포함하는 용액을 상기 몰딩막 상에 도포하여, 차폐층을 형성하는 것을 포함할 수 있다. 상기 차폐층은 금속 입자들 및 상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함할 수 있다. 상기 차폐층은 상기 기판의 상기 일면 상으로 연장되어 상기 접지 패턴과 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 패키지의 차폐층 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로, 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결한다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화되고 있다. 이에 따라, 반도체 패키지와 전자 다른 전자 소자 사이의 전자기장 간섭 현상이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 향상된 신뢰성의 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지 및 그 제조 방법이 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지 제조 방법은 접지 패턴을 포함하는 패키지를 제공하는 것; 및 상기 패키지의 상면 및 측면 상에 배치되며, 상기 접지 패턴과 전기적으로 연결되는 차폐층을 형성하는 것을 포함할 수 있다. 상기 차폐층은: 서로 연결된 금속 입자들, 상기 금속 입자들은 제1 입자들 및 상기 제1 입자들보다 더 큰 종횡비를 갖는 제2 입자들을 포함하고; 및 상기 금속 입자들 중 적어도 하나와 연결된 도전성 탄소 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지 제조 방법은 기판, 반도체칩, 및 몰딩막을 포함하는 패키지를 제공하는 것, 상기 기판은 그 일면 상에 노출된 접지 패턴을 포함하고; 및 금속 입자들 및 도전성 탄소 물질을 포함하는 용액을 상기 몰딩막 상에 도포하여, 차폐층을 형성하는 것을 포함할 수 있다. 상기 차폐층은 금속 입자들 및 상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함할 수 있다. 상기 차폐층은 상기 기판의 상기 일면 상으로 연장되어 상기 접지 패턴과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 접지 구조체를 포함하는 기판, 상기 접지 구조체는 상기 기판의 일면 상으로 노출되고; 상기 기판 상의 반도체칩; 상기 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막; 및 상기 몰딩막 및 상기 기판의 상기 일면 상에 제공되고, 상기 접지 구조체와 접촉하는 차폐층을 포함할 수 있다. 상기 차폐층은: 서로 연결된 금속 입자들; 및 상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함할 수 있다.
본 발명에 따르면, 차폐층은 반도체 패키지의 전자기 간섭(EMI; Electromagnetic Interference)을 방지할 수 있다. 금속 입자들은 서로 연결될 수 있다. 도전성 탄소 물질은 금속 입자들과 물리적 및 전기적으로 연결될 수 있다. 이에 따라, 차폐층의 저항이 감소될 수 있다. 차폐층의 저항이 감소할수록, 차폐층의 전자기장 간섭 차폐 특성이 향상될 수 있다.
실시예들에 따르면, 시인성을 갖는 표지가 반도체 패키지 상에 용이하게 형성될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시하였다.
도 1d는 실시예에 따른 차폐층의 상부면을 확대 도시한 평면도이다.
도 1e는 도 1b의 Ⅳ영역을 확대 도시한 단면도이다.
도 2a 내지 도 2c는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 2d는 도 2c의 Ⅲ'영역을 확대 도시하였다.
도 3a은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 3b는 및 도 3c는 실시예들에 따른 반도체 패키지의 표지의 형성과정을 도시한 도면들이다.
도 3d는 실시예들에 따른 반도체 패키지의 표지의 형성 과정을 도시한 단면도이다.
도 4a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4b는 도 4a의 Ⅲ''영역을 확대 도시하였다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 10은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 기판(100)은 인쇄회로기판(PCB), 실리콘 기판, 재배선 기판, 또는 플렉서블 기판일 수 있다. 기판(100)은 절연층(130), 접지 구조체(110. 111. 112), 신호 구조체(120, 121, 122), 및 단자들(131, 132)을 포함할 수 있다. 접지 구조체(110. 111. 112)는 접지 패턴(110), 상부 접지 비아(111), 및 하부 접지 비아(112)를 포함할 수 있다. 신호 구조체(120, 121, 122)는 신호 패턴(120), 상부 신호 비아(121), 및 하부 신호 비아(122)를 포함할 수 있다. 단자들(131, 132)이 절연층(130)의 하면 상에 배치될 수 있다. 단자들(131, 132)은 전도성 물질을 포함하며, 솔더볼들의 형상을 가질 수 있다. 단자들(131, 132)은 접지 단자(131) 및 신호 단자(132)를 포함할 수 있다. 접지 단자(131)는 신호 단자(132)와 절연될 수 있다.
도시되지는 않았으나, 절연층(130)은 복수의 층들을 포함할 수 있다. 접지 패턴(110)은 절연층(130) 내에 제공될 수 있다. 접지 패턴(110)은 금속과 같은 도전 물질을 포함할 수 있다. 평면적 관점에서 접지 패턴(110)은 기판(100)의 엣지 부분에 배치될 수 있다. 접지 패턴(110)은 기판(100)의 측면(100c) 상에 노출될 수 있다. 하부 접지 비아(112)가 절연층(130) 내에서 접지 패턴(110) 및 접지 단자(131) 사이에 개재될 수 있다. 접지 패턴(110)은 하부 접지 비아(112)를 통해 접지 단자(131)와 접속할 수 있다. 본 명세서에서 연결된다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 상부 접지 비아(111)가 접지 패턴(110)상에 제공되며, 접지 패턴(110)과 접속할 수 있다. 상부 접지 비아(111)는 하부 접지 비아(112)과 수직 방향으로 정렬되지 않을 수 있다. 여기에서, 수직 방향은 기판(100)의 상면과 수직한 방향을 지시할 수 있다. 하부 접지 비아(112), 접지 패턴(110), 및 상부 접지 비아(111)의 개수는 도시된 바에 제한되지 않을 수 있다.
신호 패턴(120)은 평면적 관점에서 기판(100)의 센터 부분에 배치될 수 있다. 신호 패턴(120)은 기판(100)의 측면(100c)과 이격될 수 있다. 신호 패턴(120)은 금속과 같은 도전 물질을 포함할 수 있다. 신호 패턴(120)은 접지 패턴(110)과 절연될 수 있다. 신호 패턴(120)은 하부 신호 비아(122)를 통해 신호 단자(132)와 접속할 수 있다.
반도체칩(200)이 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 그 하면 상에 집적회로층(250)을 포함할 수 있다. 인터포저들(210, 220)이 기판(100) 및 반도체칩(200) 사이에 제공될 수 있다. 인터포저들(210, 220)은 금속과 같은 전도성 물질을 포함하며, 솔더볼들, 범프들, 또는 필라들의 형상을 가질 수 있다. 인터포저들(210, 220)은 접지 인터포저(210) 및 신호 인터포저(220)를 포함할 수 있다. 접지 인터포저(210)는 상부 접지 비아(111)와 접속할 수 있다. 반도체칩(200)의 집적회로층(250)은 접지 인터포저(210), 상부 접지 비아(111), 접지 패턴(110), 하부 접지 비아(112), 및 접지 단자(131)를 통해 접지될 수 있다. 신호 인터포저(220)는 상부 신호 비아(121)와 접속할 수 있다. 반도체칩(200)의 동작 시, 집적회로층(250)에서 발생하는 전기적 신호는 신호 인터포저(220), 상부 신호 비아(121), 신호 패턴(120), 하부 신호 비아(122), 및 신호 단자(132)를 통해 외부로 전달될 수 있다. 마찬가지로, 외부의 전기적 신호는 신호 패턴(120)을 통해 집적회로층(250)으로 전송될 수 있다. 다른 예로, 인터포저들(210, 220)은 기판(100)의 상면 상에 제공된 본딩 와이어들을 포함하며, 기판(100)과 전기적으로 연결될 수 있다.
몰딩막(300)은 기판(100) 상에 제공되며, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 기판(100) 및 반도체칩(200) 사이의 갭에 더 제공될 수 있다. 이와 달리, 기판(100) 및 반도체칩(200) 사이의 갭에 언더필막(미도시)이 더 개재될 수 있다. 몰딩막(300)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 일 예로, 친수성 작용기가 몰딩막(300)의 상면 및 측면 상에 제공될 수 있다. 리세스(350)가 몰딩막(300)의 상면 상에 제공될 수 있다. 도시된 바와 달리, 리세스(350)는 몰딩막(300)의 측면 상에 제공될 수 있다.
차폐(shield)층(400)이 몰딩막(300)의 상면, 몰딩막(300)의 측면, 및 기판(100)의 측면(100c) 상에 제공될 수 있다. 차폐층(400)은 몰딩막(300)을 둘러쌀 수 있다. 차폐층(400)은 도전성을 가져, 반도체 패키지(1)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 전자기 간섭이란 전기적 요소로부터 방사 또는 전도되는 전자기파가 다른 전기적 요소의 수신/송신 기능에 장애를 유발시키는 것을 의미한다. 실시예들에 따르면, 반도체 패키지(1)는 차폐층(400)을 포함하여, 반도체 패키지(1)가 다른 전자 소자(예를 들어, 송신기 또는 수신기)의 동작을 방해하지 않을 수 있다. 차폐층(400)은 반도체칩(200)의 집적회로층(250), 인터포저들(210, 220), 또는 기판(100)에서 발생하는 전자기파(600)를 흡수할 수 있다. 접지 패턴(110)이 기판(100)의 측면(100c) 상에 노출되어, 차폐층(400)이 접지 패턴(110)과 전기적으로 연결될 수 있다. 차폐층(400)에 흡수된 전자기파(600)는 화살표로 도시한 바와 같이 접지 패턴(110) 및 접지 단자(131)를 통해 외부로 방출될 수 있다. 신호 패턴(120)은 기판(100)의 측면(100c) 상에 노출되지 않아, 차폐층(400)과 전기적으로 연결되지 않을 수 있다. 이하, 차폐층(400)에 대하여 보다 상세하게 설명한다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시하였다.
도 1c를 도 1b와 함께 참조하면, 차폐층(400)은 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430)를 포함할 수 있다. 차폐층(400)은 금속 입자들(410) 및 도전성 탄소 물질(420)을 포함하여, 도전성을 가질 수 있다. 일 예로, 금속 입자들(410)은 은(Ag)을 포함할 수 있다. 다른 예로, 금속 입자들(410)은 금(Au), 구리(Cu), 니켈(Ni), 철(Fe), 알루미늄(Al), 또는 이들의 합금을 포함할 수 있다. 금속 입자들(410)이 서로 이격되면, 전자들이 금속 입자들(410) 사이를 느리게 이동하거나 이동하기 어려울 수 있다. 실시예들에 따르면, 금속 입자들(410)은 뭉쳐져, 서로 물리적으로 연결될 수 있다. 이에 따라, 전자들이 금속 입자들(410) 사이를 빠르게 이동하여, 차폐층(400)의 저항이 감소될 수 있다. 차폐층(400)의 저항이 감소할수록, 차폐층(400)에서 흡수된 전자기파가 외부로 빠르게 방출될 수 있다. 설명의 용이성을 위해, 금속 입자들(410) 사이에 경계면을 도시하였으나, 도 1b 및 도 1c에 도시된 바와 달리, 금속 입자들(410)은 서로 연결되어, 금속 입자들(410) 사이의 경계면이 구분되어 보이지 않을 수 있다. 금속 입자들(410)은 차폐층(400)의 40wt% 내지 60wt%일 수 있다. 차폐층(400)이 40wt%보다 적은 금속 입자들(410)을 포함되면, 차폐층(400)은 반도체 패키지(1)의 전자기 간섭을 충분히 방지하지 못할 수 있다. 차폐층(400)이 60wt%보다 많은 금속 입자들(410)을 포함하면, 차폐층(400)의 무게 또는 제조 비용이 증가될 수 있다.
도전성 탄소 물질(420)은 금속 입자들(410)과 물리적 및 전기적으로 연결될 수 있다. 금속 입자들(410)이 서로 이격되더라도, 금속 입자들(410)은 도전성 탄소 물질(420)에 의해 서로 전기적으로 연결될 수 있다. 도전성 탄소 물질(420)이 금속 입자들(410)보다 낮은 전기 전도도를 가짐에도 불구하고, 도전성 탄소 물질(420)에 의해 차폐층(400)의 저항이 더 감소될 수 있다 도전성 탄소 물질(420)은 금속 입자들(410)과 공유 결합될 수 있다. 공유 결합에 의해 도전성 탄소 물질(420)과 금속 입자들(410) 사이의 저항은 더욱 감소될 수 있다. 따라서, 차폐층(400)의 저항이 더욱 감소될 수 있다. 도전성 탄소 물질(420)은 차폐층(400)의 0.5wt% 이상, 상세하게는 0.5wt% 내지 3wt%일 수 있다. 차폐층(400)이 0.5wt%보다 적은 도전성 탄소 물질(420)을 포함하면, 차폐층(400)의 저항이 증가할 수 있다. 차폐층(400)이 3wt%보다 많은 도전성 탄소 물질(420)을 포함하면, 차폐층(400) 내의 금속 입자들(410)의 함량이 감소할 수 있다
공유 결합된 도전성 탄소 물질(420)과 금속 입자들(410) 사이의 상호 작용의 세기는 공유 결합 없이 접촉하는 경우의 세기보다 클 수 있다. 도전성 탄소 물질(420)과 금속 입자들(410) 사이의 상호 작용(예를 들어, 결합력)의 세기가 커질수록, 도전성 탄소 물질(420)과 외부 물질의 친화력 및 금속 입자들(410)과 외부 물질과의 친화력의 세기는 약해질 수 있다. 예를 들어, 상기 외부 물질은 친수성 물질이고, 차폐층(400)은 소수성을 나타낼 수 있다. 차폐층(400)은 물에 대해 80° 내지 110°, 바람직하게는 90° 내지 110°의 접촉각(contact angle)을 가질 수 있다. 따라서, 차폐층(400)은 상기 외부 물질에 의해 오염되지 않을 수 있다.
도전성 탄소 물질(420)은 높은 열전도율을 가질 수 있다. 도전성 탄소 물질(420)은 몰딩막(300) 및 금속 입자들(410)보다 높은 열전도율을 가질 수 있다. 예를 들어, 도전성 탄소 물질(420)은 대략 3,000W/mk의 열전도율을 가질 수 있다. 금속 입자들(410)은 대략 350W/mk 내지 500W/mk의 열전도율을 가질 수 있다. 몰딩막(300)은 대략 0.88W/mK의 열 전도율을 가질 수 있다. 차폐층(400)이 도전성 탄소 물질(420)을 포함하여, 반도체 패키지(1) 동작 시, 반도체칩(200)에서 발생하는 열이 차폐층(400)을 통해 외부로 빠르게 방출될 수 있다. 차폐층(400)이 0.5wt%보다 적은 도전성 탄소 물질(420)을 포함하면, 반도체칩(200)의 열은 외부로 과도하게 느리게 방출될 수 있다. 이 경우, 반도체칩(200)의 동작 신뢰성이 저하될 수 있다. 일 예로, 도전성 탄소 물질(420)은 탄소 나노 튜브(예를 들어, 다중층 탄소 나노 튜브)를 포함할 수 있다. 다른 예로, 도전성 탄소 물질(420)은 그라파이트(graphite), 카본 블랙(carbon black), 또는 탄소 섬유(carbon fiber)를 포함할 수 있다.
폴리머(430)는 친수성 폴리머를 포함할 수 있다. 예를 들어, 폴리머(430)는 에폭시계 폴리머 및 폴리우레탄 중에서 적어도 하나를 포함할 수 있다. 그러나, 폴리머(430)는 이에 제한되지 않고 다양한 종류의 친수성 폴리머를 포함할 수 있다. 폴리머(430)는 금속 입자들(410) 및 도전성 탄소 물질(420) 사이의 갭에 제공될 수 있다. 폴리머(430)는 바인더의 역할을 할 수 있다. 예를 들어, 금속 입자들(410) 및 도전성 탄소 물질(420)은 폴리머(430)에 의해 몰딩막(300)에 부착될 수 있다. 친수성 작용기가 몰딩막(300) 상에 제공되어, 폴리머(430)와 몰딩막(300) 사이에 결합력이 더욱 증가될 수 있다. 이에 따라, 차폐층(400)이 몰딩막(300)에 더욱 강하게 부착될 수 있다.
도 1b에 도시된 바와 같이, 표지(450)가 반도체 패키지(1) 상에 제공될 수 있다. 표지(450)는 몰딩막(300)의 리세스(350) 상에 제공된 차폐층(400)의 일 부분일 수 있다. 이하, 반도체 패키지(1)의 표지(450)에 대하여 보다 상세하게 설명한다.
도 1d는 실시예에 따른 차폐층의 상부면을 확대 도시한 평면도이다. 도 1e는 도 1b의 Ⅳ영역을 확대 도시한 단면도로, 도 1d의 Ⅴ-Ⅵ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d 및 도 1e를 도 1b와 함께 참조하면, 몰딩막(300)의 상면(300a) 상에 리세스(350)가 제공될 수 있다. 리세스(350)는 경사진 측면들(350a)을 가지며, 상기 경사진 측면들(350a)은 몰딩막(300)의 상면(300a)에 대해 경사질 수 있다. “경사진” 이란 용어는 구성요소의 양단들 사이의 평균 기울기를 기준으로 결정될 수 있다. 도 1d 및 도 1e의 설명에서 몰딩막(300)의 상면(300a)은 리세스(350)가 형성되지 않는 부분에서의 몰딩막(300)의 상면(300a)의 상면을 지시한다. 리세스(350)는 “V”자 형상의 단면을 가질 수 있다. 예를 들어, 리세스(350)의 경사진 측면들(350a)은 서로 만날 수 있다. 다른 예로, 리세스(350)는 “U”자 형상의 단면을 가질 수 있다. 리세스(350)의 깊이(D1)는 20μm이상, 바람직하게는 25μm이상일 수 있다. 본 명세서에서, 리세스(350)의 깊이는 몰딩막(300)의 상면(300a)으로부터 리세스(350)의 최하단까지의 수직 깊이를 의미할 수 있다. 리세스(350)의 깊이(D1)는 몰딩막(300)의 상면(300a)과 반도체칩(200) 사이의 간격보다 작아, 반도체칩(200)을 노출시키지 않을 수 있다.
차폐층(400)이 몰딩막(300) 상에 제공되며, 리세스(350) 내로 연장될 수 있다. 차폐층(400)은 리세스(350)의 경사진 측면들(350a) 및 몰딩막(300)의 상면(300a)을 콘포말하게 덮을 수 있다. 차폐층(400)은 제1 부분(401) 및 제2 부분(402)을 포함할 있다. 제1 부분(401)은 리세스(350) 외측의 몰딩막(300)의 상면(300a) 상에 제공될 수 있다. 제2 부분(402)은 리세스(350) 상에 제공될 수 있다. 제2 부분(402)은 제1 부분(401)으로부터 연장될 수 있다. 제2 부분(402)을 구성하는 물질은 제1 부분(401)을 구성하는 물질과 동일할 수 있다. 차폐층(400)의 제1 부분(401)의 조성비는 차폐층(400)의 제2 부분(402)의 조성비와 실질적으로 동일할 수 있다. 실질적 동일이란 공정상 발생할 수 있는 오차 범위를 포함한다. 차폐층(400)의 제1 부분(401) 및 제2 부분(402)은 각각 제1 상부면(401a) 및 제2 상부면(402a)을 가질 수 있다. 차폐층(400)의 제2 부분(402)은 리세스(350)와 대응되는 형상의 단면을 가질 수 있다. 차폐층(400)의 제2 부분(402)은 “V”자 형상의 단면을 가질 수 있다. 다른 예로, 차폐층(400)의 제2 부분(402)은 “U”자 형상의 단면을 가질 수 있다.
차폐층(400)의 제2 상부면(402a)은 제1 상부면(401a)에 대하여 경사질 수 있다. 차폐층(400)의 제2 상부면(402a) 및 제1 상부면(401a) 사이의 각도(θ1)는 대략 130° 내지 대략 160°일 수 있다.
차폐층(400)의 제2 상부면(402a)은 제1 상부면(401a)에 대하여 경사지므로, 동일한 입사광에 대해 차폐층(400)의 제2 부분(402)에서 반사되는 빛의 각도는 제1 부분(401)에서 반사되는 빛의 각도와 다를 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)에서 반사되는 빛의 세기는 제1 부분(401)에서 반사되는 빛의 세기와 다를 수 있다. 예를 들어, 차폐층(400)의 제1 부분(401)의 반사광의 세기는 제2 부분(402)의 반사광의 세기보다 약할 수 있다. 여기에서, 빛의 세기는 단위시간 동안 빛이 단위 면적 당 받는 빛의 양을 의미하고, 반사광이 나아가는 빛의 방향에 대해 수직에서 측정된 값일 수 있다. 차폐층(400)의 제1 부분(401)의 반사광의 세기와 제2 부분(402)의 반사광의 세기 차이가 증가될수록, 제1 부분(401)의 명도가 제2 부분(402)의 명도와 더 달라질 수 있다. 리세스(350)의 깊이(D1)는 20μm이상(바람직하게는 25μm이상)이고, 차폐층(400)의 제1 부분(401)의 상부면 및 제2 부분(402)의 상부면 사이의 각도(θ1)가 130° 내지 160° 이면, 제1 부분(401)에서 반사광의 세기가 제2 부분(402)의 반사광의 세기와 충분히 달라, 차폐층(400)의 제2 부분(402)의 명도가 제1 부분(401)의 명도와 구분되어 보일 수 있다. 즉, 차폐층(400)의 제2 부분(402)은 제1 부분(401)에 대해 명도차로 인한 시인성(visibility)을 가질 수 있다. 예를 들어, 차폐층(400)의 제1 부분(401)은 회백색을 나타내고, 제2 부분(402)은 검은색을 나타낼 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)은 표지(450)로 기능하며, 표지(450)는 시인성을 가질 수 있다. 본 명세서에서 시인성은 색(color)의 시인성을 의미하며, 색은 색상(hue) 또는 명도를 포함할 수 있다. 표지(450)의 평면적 형상은 도시된 바에 제한되지 않고 다양하게 변형될 수 있다. 도시된 바와 달리, 리세스(350) 및 표지(450)는 몰딩막(300)의 측면 상에 제공될 수 있다.
도 2a 내지 도 2c는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 도 2d는 도 2c의 Ⅲ'영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 패키지 기판(101) 상에 반도체칩(200)이 실장될 수 있다. 패키지 기판(101)은 웨이퍼 레벨의 기판일 수 있다. 반도체칩(200)은 복수로 제공될 수 있다. 몰딩 패턴(301)이 패키지 기판(101) 상에 형성되어, 반도체칩들(200)을 덮을 수 있다. 레이저를 몰딩 패턴(301) 상에 조사하여 리세스(350)가 형성될 수 있다. 상기 레이저는 적외선 레이저일 수 있다. 리세스(350)의 깊이는 20μm이상일 수 있다. 리세스(350)는 복수개 형성될 수 있다. 단자들(131, 132)이 패키지 기판(101)의 하면 상에 형성될 수 있다. 이 후, 일점 쇄선으로 도시된 바와 같이 몰딩 패턴(301) 및 패키지 기판(101)이 쏘잉되어, 복수의 유닛 패키지들(10)이 형성될 수 있다. 쏘잉에 의해 패키지 기판(101)은 기판들(100)로 분리될 수 있고, 몰딩 패턴(301)은 몰딩막들(300)로 분리될 수 있다. 유닛 패키지들(10)은 기판들(100), 반도체칩들(200), 및 몰딩막들(300)을 포함할 수 있다. 이하, 단수의 유닛 패키지(10)에 대하여 설명한다
도 2b를 참조하면, 몰딩막(300)의 상면 및 몰딩막(300)의 측면이 플라즈마 처리될 수 있다. 플라즈마 처리 공정은 산소 플라즈마 및/또는 아르곤 플라즈마를 사용하여 수행될 수 있다. 이에 따라, 친수성 작용기가 몰딩막(300)의 상면 및 측면 상에 형성될 수 있다. 예를 들어, 친수성 작용기는 수산화기(-OH)를 포함할 수 있다. 플라즈마 처리는 기판(100)의 측면(100c) 상에 더 수행될 수 있다. 일 예로, 상기 플라즈마 처리 공정에 의해 몰딩막(300)의 상면 및 측면의 표면 거칠기가 증가될 수 있다.
도 2c 및 도 2d를 참조하면, 코팅 용액이 몰딩막(300)의 상면, 몰딩막(300)의 측면, 및 기판(100)의 측면(100c) 상에 도포되어, 예비 차폐층(400P)이 형성될 수 있다. 예비 차폐층(400P)은 기판(100)의 접지 패턴(110)과 물리적으로 접촉할 수 있다. 예비 차폐층(400P)은 리세스(350) 상으로 연장될 수 있다. 코팅 용액은 금속 입자들(410), 도전성 탄소 물질(420), 폴리머(430), 및 용매를 포함할 수 있다. 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430)의 종류는 도 1a 내지 도 1b에서 설명한 바와 동일할 수 있다. 금속 입자들(410)은 대략 50nm의 평균 직경을 가질 수 있다. 폴리머(430)는 친수성 폴리머일 수 있다. 도전성 탄소 물질(420)은 친수성을 나타낼 수 있다. 일 예로, 용매는 Propylene glycol methyl ether acetate(PGMEA), 물, 및 에탄올 중에서 적어도 하나를 포함할 수 있다. 용매는 친수성일 수 있다. 이에 따라, 도전성 탄소 물질(420)은 용매 내에 균일하게 분산될 수 있다. 코팅 용액은 스프레이 코팅법에 의해 몰딩막(300) 상에 도포될 수 있다.
예비 차폐층(400P)은 코팅 용액과 동일한 물질을 포함할 수 있다. 도 2d에 도시된 바와 같이, 도전성 탄소 물질(420)은 금속 입자들(410)과 결합하지 않을 수 있다. 금속 입자들(410)은 서로 물리적으로 연결되지 않을 수 있다. 코팅 용액은 친수성이고, 예비 차폐층(400P)은 친수성일 수 있다. 예비 차폐층(400P)은 도 2b의 플라즈마 처리에 의해 형성된 몰딩막(300) 상의 친수성 작용기와 상호 작용할 수 있다. 이에 따라, 예비 차폐층(400P)이 몰딩막(300)에 양호하게 부착될 수 있다.
예비 차폐층(400P), 상세하게 예비 차폐층(400P) 내의 폴리머(430)가 경화될 수 있다. 예비 차폐층(400P)의 경화는 90℃ 내지 190℃ 조건에서 진행될 수 있다. 예비 차폐층(400P)의 경화 과정에서, 용매가 휘발될 수 있다.
다시 도 1b 및 도 1c를 참조하면, 예비 차폐층(400P)이 열처리되어, 차폐층(400)이 형성될 수 있다. 예비 차폐층(400P)의 열처리는 대략 150℃ 이상, 상세하게 150℃ 내지 300℃에서 진행될 수 있다. 예비 차폐층(400P)의 열처리는 적외선 히터를 사용한 적외선 리플로우 공정에 의해 진행될 수 있다. 다른 예로, 예비 차폐층(400P)은 플라즈마 또는 고온 질소 가스를 사용하여 열처리될 수 있다. 또 다른 예로, 예비 차폐층(400P)은 진공 조건에서 할로겐 램프를 사용하여 열처리될 수 있다.
열처리에 의해 금속 입자들(410)이 뭉쳐져, 서로 물리적으로 연결될 수 있다. 도전성 탄소 물질(420)은 금속 입자들(410)과 결합(예를 들어, 공유 결합)할 수 있다. 이에 따라, 차폐층(400)의 저항이 감소할 수 있다. 예비 차폐층(400P)이 150℃보다 낮은 온도에서 열처리되면, 금속 입자들(410)이 서로 충분히 연결되지 않거나, 또는 도전성 탄소 물질(420)이 금속 입자들(410)과 결합하지 않을 수 있다. 예비 차폐층(400P)이 300℃보다 높은 온도에서 열처리되면, 몰딩막(300)이 손상될 수 있다.
차폐층(400) 내의 도전성 탄소 물질(420)이 금속 입자들(410)과 공유 결합하므로, 차폐층(400)은 예비 차폐층(도 2d에서 400P)보다 소수성을 나타낼 수 있다. 차폐층(400)의 물에 대한 접촉각은 예비 차폐층(400P)의 물에 대한 접촉각보다 클 수 있다. 일 예로, 차폐층(400)의 물에 대한 접촉각은 90°보다 크고, 예비 차폐층(400P)의 물에 대한 접촉각은 90°보다 작을 수 있다.
도 1d 내지 도 1e에서 설명한 바와 같이, 차폐층(400)의 제1 상부면(401a) 및 제2 상부면(402a) 사이의 각도(θ1)는 대략 130° 내지 대략 160°일 수 있다. 이에 따라, 별도의 페인팅 공정 없이, 시인성을 갖는 표지(450)가 반도체 패키지(1) 상에 형성될 수 있다.
도 3a은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 3b는 및 도 3c는 실시예들에 따른 반도체 패키지의 표지의 형성과정을 도시한 도면들로, 도 3a의 Ⅳ'영역을 확대 도시한 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b 참조하면, 반도체 패키지(2)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 기판(100), 반도체칩(200), 및 몰딩막(300)은 도 2a에서 설명한 바와 동일한 방법에 의해 제조될 수 있다. 다만, 도 2a와 달리, 리세스(350)는 몰딩막(300) 상에 형성되지 않을 수 있다. 차폐층(400)이 몰딩막(300)의 상에 형성될 수 있다. 차폐층(400)은 도 2b 내지 도 2d에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 여기에서, 코팅 용액 내에 티타늄 산화물이 더 첨가되어, 차폐층(400)은 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430) 더하여 티타늄 산화물(TiO2)를 더 포함할 수 있다. 티타늄 산화물(TiO2)은 폴리머(430) 내에 분산될 수 있다. 차폐층(400)은 제1 부분(401) 및 제2 부분(402)을 포함할 수 있다. 차폐층(400)의 제2 상부면(402a)은 차폐층(400)의 제1 상부면(401a)과 실질적으로 나란할 수 있다.
도 3a 및 도 3c를 참조하면, 빛이 차폐층(400)의 제2 부분(402) 상에 조사될 수 있다. 차폐층(400)의 제1 부분(401)은 빛에 노출되지 않을 수 있다. 예를 들어, 상기 빛은 녹색 영역의 파장, 예를 들어, 495nm 내지 570nm의 파장을 가질 수 있다. 빛은 레이저 장치를 사용하여 조사될 수 있다. 상기 레이저 장치는 4W 내지 6W의 출력을 가질 수 있으나, 이제 제한되지 않는다. 티타늄 산화물은 광촉매의 역할을 할 수 있다. 상기 빛이 조사되면, 티타늄 산화물은 폴리머(430)와 반응하여, 변형된 폴리머(431)가 형성할 수 있다. 변형된 폴리머(431)는 차폐층(400)의 제2 부분(402)의 상부에 형성될 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)의 반사광의 파장은 제1 부분(401)의 파장과 달라, 제2 부분(402)의 색상(hue)이 제1 부분(401)의 색상과 달라질 수 있다. 이 때, 차폐층(400)의 제2 부분(402)의 색상은 제1 부분(401)의 색상과 충분히 구분되어 보일 정도로 다를 수 있다. 예를 들어, 차폐층(400)의 제1 부분(401)은 회백색을 나타내고, 차폐층(400)의 제2 부분(402)은 갈색을 나타낼 수 있다. 차폐층(400)의 제2 부분(402)은 표지(450)로 기능할 수 있고, 상기 표지(450)는 시인성을 가질 수 있다.
상기 빛의 조사 과정에서, 차폐층(400)의 제2 부분(402)이 리세스될 수 있다. 차폐층(400)의 제2 상부면(402a)은 차폐층(400)의 제1 상부면(401a)에 대해 경사질 수 있다. 다만, 차폐층(400)의 제1 상부면(401a) 및 제2 상부면(402a) 사이의 각도(θ2)는 도 1d 및 도 1e에서 설명한 각도(θ1)의 범위에 제한되지 않을 수 있다. 차폐층(400)의 제1 상부면(401a) 및 차폐층(400)의 제2 상부면(402a) 사이의 각도(θ2)는 0°보다 클 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)의 명도는 제1 부분(401)의 명도와 다를 수 있다.
도 3d는 실시예들에 따른 반도체 패키지의 표지의 형성 과정을 도시한 단면도로, 도 3a의 Ⅳ'영역을 확대 도시한 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3d를 참조하면, 빛이 차폐층(400)의 제2 부분(402) 상에 조사될 수 있다. 예를 들어, 상기 빛은 도 3b에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 예를 들어, 상기 빛은 녹색 영역의 파장, 예를 들어, 495nm 내지 570nm의 파장을 가질 수 있다. 이에 따라, 도 3b에서 설명한 바와 같이 변형된 폴리머(431)이 제2 부분(402)의 상부에 형성될 수 있다. 빛이 과다하게 조사되면, 폴리머(430) 또는 변형된 폴리머(431)가 차폐층(400)의 제2 부분(402)의 상부로부터 제거되고, 차폐층(400)의 제2 상부면(402a)에서 금속 입자들(410)이 노출될 수 있다. 이 경우, 차폐층(400)의 제2 부분(402)은 금속 입자들(410)의 색상, 예를 들어, 은색을 나타낼 수 있다.
차폐층(400)의 제1 부분(401)은 빛에 노출되지 않을 수 있다. 금속 입자(410)은 차폐층(400)의 제1 상부면(401a) 상으로 노출되지 않거나, 제2 상부면(402a)에서보다 제1 상부면(401a) 상에서 더 적게 노출될 수 있다. 이에 따라, 제2 부분(402)의 색은 제1 부분(401)의 색과 다를 수 있다. 차폐층(400)의 제1 부분(401)은 회백색을 나타낼 수 있다. 차폐층(400)의 제2 부분(402)은 표지(450)로 기능할 수 있고, 상기 표지(450)는 시인성을 가질 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 4b는 도 4a의 Ⅲ''영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(3)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400')을 포함할 수 있다. 기판(100), 반도체칩(200), 몰딩막(300)은 도 1a 및 도 1b에서 설명한 기판(100), 반도체칩(200), 및 몰딩막(300)과 각각 실질적으로 동일할 수 있다.
차폐층(400')은 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)를 포함할 수 있다. 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)는 도 1a 내지 도 1c의 예 또는 도 3a의 예에서 설명한 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430)와 각각 동일한 물질을 포함할 수 있다. 금속 입자들(410')은 제1 입자들(411) 및 제2 입자들(412)을 포함할 수 있다. 제1 입자들(411)은 구 또는 타원체와 같은 형상들을 가질 수 있으나, 제1 입자들(411)의 형상은 이에 제한되지 않는다. 제1 입자들(411)은 서로 연결될 수 있다. 일 예로, 제1 입자들(411) 중에서 적어도 2개는 서로 접촉할 수 있다. 다른 예로, 제1 입자들(411) 중에서 적어도 2개는 뭉쳐질 수 있다. 제1 입자들(411)은 차폐층(400')의 2wt% 내지 20wt%일 수 있다. 제1 입자들(411)의 함량비가 차폐층(400')의 2wt%보다 적거나 20wt%보다 많으면, 차폐층(400')의 저항이 증가될 수 있다.
제2 입자들(412)은 제1 입자들(411)보다 큰 종횡비를 가질 수 있다. 예를 들어, 제2 입자들(412)의 종횡비는 제1 입자들(411)의 종횡비보다 약 5배 내지 약 20배 더 클 수 있다. 여기에서, 입자의 종횡비는 입자의 최소 직경에 대한 입자의 최대 직경의 비율을 의미할 수 있다. 제2 입자들(412)은 큰 종횡비를 가져, 높은 전기 전도도를 가질 수 있다. 제2 입자들(412)의 종횡비가 제1 입자들(411)의 종횡비의 5배보다 작으면, 차폐층(400')이 낮은 전기 전도도를 가질 수 있다. 제2 입자들(412)의 종횡비가 제1 입자들(411)의 종횡비의 20배보다 크면, 차폐층(400')의 크기가 지나치게 증가될 수 있다. 제2 입자들(412)은 예를 들어, 판상(plate) 또는 플레이크(flake)와 같은 형상들을 가질 수 있으나, 이에 제한되지 않는다. 제2 입자들(412) 중 일부는 서로 직접 연결될 수 있다. 제1 입자들(411)은 제2 입자들(412) 사이에 제공될 수 있다. 제2 입자들(412)은 제1 입자들(411)과 연결될 수 있다. 제2 입자들(412) 중에서 어느 하나는 제1 입자들(411)에 의해 제2 입자들(412) 중에서 다른 하나와 연결될 수 있다. 제2 입자들(412)이 서로 이격되더라도, 제2 입자들(412)은 제1 입자들(411)에 의해 서로 전기적으로 연결될 수 있다. 제2 입자들(412)은 제1 입자들(411)과 동일 또는 상이한 금속을 포함할 수 있다. 제2 입자들(412)은 차폐층(400')의 70wt% 내지 90wt%일 수 있다. 제2 입자들(412)의 함량비가 차폐층(400')의 70wt%보다 적으면, 차폐층(400')의 저항이 증가될 수 있다. 제2 입자들(412)의 함량비가 90wt%보다 많으면, 차폐층(400') 및 몰딩막(300) 사이의 결합력이 감소할 수 있다.
실시예들에 따르면, 제2 입자들(412)은 몰딩막(300) 상에 적층될 수 있다. 제2 입자들(412)이 몰딩막(300)의 상면 상에 제공된 경우, 제2 입자들(412)의 장축들은 몰딩막(300)의 상면과 실질적으로 나란할 수 있다. 제2 입자들(412)이 몰딩막(300)의 측면 상에 제공된 경우, 제2 입자들(412)의 장축들은 몰딩막(300)의 측면과 실질적으로 나란할 수 있다. 그러나, 제2 입자들(412)의 장축들의 배열은 이에 제한되지 않는다.
도전성 탄소 물질(420)은 금속 입자들(410') 중에서 적어도 하나와 물리적 및 전기적으로 연결될 수 있다. 도전성 탄소 물질(420)은 차폐층(400')의 0.05wt% 내지 5wt%일 수 있다. 도전성 탄소 물질(420)의 함량비가 차폐층(400')의 0.05wt%보다 적으면, 도전성 탄소 물질(420)이 제2 입자들(412)을 연결하기에 부족할 수 있다. 도전성 탄소 물질(420)의 함량비가 차폐층(400')의 5wt%보다 많으면, 제2 입자들(412)의 함량비가 감소하고 차폐층(400')의 저항이 증가될 수 있다.
폴리머(430)는 도 1a 및 도 1b에서 설명한 폴리머(430)와 실질적으로 동일할 수 있다. 예를 들어, 폴리머(430)는 제1 입자들(411), 제2 입자들(412), 및 도전성 탄소 물질(420) 사이의 갭에 제공될 수 있다. 제1 입자들(411), 제2 입자들(412), 및 도전성 탄소 물질(420)은 폴리머(430)에 의해 몰딩막(300)에 부착될 수 있다. 폴리머(430)는 차폐층(400')의 7wt% 내지 12wt%일 수 있다. 폴리머(430)의 함량비가 차폐층(400')의 7wt%보다 적으면, 차폐층(400') 및 몰딩막(300) 사이의 결합력이 감소할 수 있다. 폴리머(430)의 함량비가 차폐층(400')의 12wt%보다 많으면, 차폐층(400')의 저항이 증가될 수 있다.
표지(450)가 반도체 패키지(3) 상에 제공될 수 있다. 표지(450)는 도 1b, 도 1d, 및 도 1e의 표지(450)와 동일할 수 있다. 다른 예로, 표지(450)는 도 3a의 표지(450)와 동일하며, 도 3b 내지 도 3d에서 설명한 방법으로 제조될 수 있다.
반도체 패키지(3)는 도 2a 내지 도 2d에서 설명한 바와 동일한 방법으로 제조될 수 있다. 다만, 코팅 용액은 금속 입자들(410'), 도전성 탄소 물질(420), 폴리머(430), 및 용매를 포함할 수 있다. 도 1b 및 도 2c의 열처리 공정 동안, 도전성 탄소 물질(420)은 제1 입자들(411) 및 제2 입자들(412) 중에서 어느 하나와 화학적으로 결합(예를 들어, 공유 결합)할 수 있다. 다른 예로, 도전성 탄소 물질(420)은 금속 입자들(410')과 화학적으로 결합하지 않고, 접촉할 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 패키지(4)는 기판(100), 반도체칩(200), 몰딩막(300), 제1 차폐층(400A), 및 제2 차폐층(400B)을 포함할 수 있다. 기판(100), 반도체칩(200), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 차폐층(400A)은 도 1a 및 도 1b의 차폐층(400)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 차폐층(400A)은 도 2b 내지 도 2d의 차폐층(400)의 제조예에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제1 차폐층(400A)은 제1 금속 입자들(410A), 제1 도전성 탄소 물질(420A), 및 제1 폴리머(430A)를 포함할 수 있다. 제1 금속 입자들(410A)은 열처리에 의해 서로 물리적으로 연결될 수 있다. 제1 도전성 탄소 물질(420A)은 제1 금속 입자들(410A)과 결합할 수 있다. 제1 차폐층(400A)은 기판(100)의 접지 패턴(110)과 전기적으로 접속할 수 있다.
제2 차폐층(400B)은 제1 차폐층(400A) 상에 형성될 수 있다. 제2 차폐층(400B)은 제1 차폐층(400A)의 열처리가 완료된 후, 도 2b 내지 도 2d의 차폐층(400)의 형성에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제2 차폐층(400B)은 제1 차폐층(400A) 상에 코팅 용액을 도포하여 제2 예비 차폐층(미도시)을 형성하고, 상기 제2 예비 차폐층을 열처리 하여 형성될 수 있다. 제2 차폐층(400B)은 제2 금속 입자들(410B), 제2 도전성 탄소 물질(420B), 및 제2 폴리머(430B)를 포함할 수 있다. 제2 금속 입자들(410B)은 열처리에 의해 서로 물리적으로 연결될 수 있다. 제2 도전성 탄소 물질(420B)은 제2 금속 입자들(410B)과 결합할 수 있다. 제2 차폐층(400B)은 제1 차폐층(400A)과 전기적으로 연결될 수 있다. 예를 들어, 제2 도전성 탄소 물질(420B)이 제1 금속 입자들(410A) 또는 제1 도전성 탄소 물질(420A)과 접속하거나, 도전성 탄소 물질(420B)이 제1 금속 입자들(410A) 또는 제1 도전성 탄소 물질(420A)과 접속할 수 있다. 반도체 패키지(4)가 복수의 차폐층들(400A 400B)을 포함하여, 반도체 패키지(4)의 전자기 간섭이 더 양호하게 차폐될 수 있다. 도시되지는 않았으나, 제3 차폐층이 제2 차폐층(400B) 상에 더 제공될 수 있디. 차폐층들(400A, 400B)의 개수는 다양하게 변형될 수 있다. 차폐층들(400A, 400B)의 개수가 조절되어, 차폐층들(400A, 400B)의 총 두께가 제어될 수 있다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 참조하면, 반도체 패키지(5)는 반도체칩(200), 몰딩막(300), 제1 차폐층(400A), 및 제2 차폐층(400B)을 포함할 수 있다. 제1 차폐층(400A)은 금속 입자들(410A'), 도전성 탄소 물질(420A), 및 폴리머(430A)를 포함하고, 금속 입자들(410A')은 제1 입자들(411A) 및 제2 입자들(412A)을 포함할 수 있다. 제2 차폐층(400B)은 금속 입자들(410B'), 도전성 탄소 물질(420B), 및 폴리머(430B)를 포함하고, 상기 금속 입자들(410B')은 제1 입자들(411B) 및 제2 입자들(412B)을 포함할 수 있다. 금속 입자들(410A'), 도전성 탄소 물질들(420A), 및 폴리머들(430A)은 각각 도 4a 및 도 4b에서 설명한 금속 입자들(410A'), 도전성 탄소 물질들(420A), 및 폴리머들(430A)과 실질적으로 동일할 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7을 참조하면, 반도체 패키지(6)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 기판(100)은 서로 대향하는 상면(100a) 및 하면(100b)을 가질 수 있다. 반도체칩(200), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 접지 구조체(110. 111. 112)는 접지 패턴(110), 상부 접지 비아(111), 및 하부 접지 비아(112A, 112B)를 포함할 수 있다. 하부 접지 비아(112A, 112B)는 복수로 제공될 수 있다. 하부 접지 비아들(112A, 112B)은 제1 하부 접지 비아(112A) 및 제2 하부 접지 비아(112B)를 포함할 수 있다. 제1 및 제2 하부 접지 비아들(112A, 112B)은 접지 패턴(110)과 전기적으로 연결될 수 있다. 접지 단자(131)는 제2 하부 접지 비아(112B)의 하면 상에 제공될 수 있다. 접지 패턴(110)은 기판(100)의 측면(100c)으로부터 이격될 수 있다. 다른 예로, 접지 패턴(110)은 기판(100)의 측면(100c) 상으로 더 연장되어, 차폐층(400)과 전기적으로 연결될 수 있다. 신호 패턴(120)은 접지 패턴(110) 및 차폐층(400)과 전기적으로 분리될 수 있다.
차폐층(400)은 기판(100)의 하면(100b) 상으로 더 연장되어, 제1 하부 접지 비아(112A)와 접속할 수 있다. 차폐층(400)은 제1 하부 접지 비아(112A), 접지 패턴(110), 제2 하부 접지 비아(112B), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400)은 단자들(131, 132)을 노출시키는 홀(115)을 가질 수 있다. 차폐층(400)은 단자들(131, 132)과 이격될 수 있다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8을 참조하면, 반도체 패키지(7)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 반도체칩(200), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 기판(100)은 도 7에서 설명한 기판(100)과 실질적으로 동일할 수 있다.
차폐층(400')은 도 4a 및 도 4b에서 설명한 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)를 포함하고, 금속 입자들(410')은 제1 입자들(411) 및 제2 입자들(412)을 포함할 수 있다. 차폐층(400')은 몰딩막(300) 상에 제공될 수 있다. 차폐층(400')은 기판(100)의 하면(100b) 상으로 연장되어, 제1 하부 접지 비아(112A)와 접속할 수 있다. 차폐층(400')은 제1 하부 접지 비아(112A), 접지 패턴(110), 제2 하부 접지 비아(112B), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400')은 단자들(131, 132)을 노출시키는 홀(115)을 가질 수 있다. 차폐층(400')은 단자들(131, 132)과 이격될 수 있다.
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9를 참조하면, 반도체 패키지(8)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 반도체칩(200)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다.
접지 구조체(110. 111A, 111B 112)는 접지 패턴(110), 상부 접지 비아(111A, 111B), 및 하부 접지 비아(112)를 포함할 수 있다. 상부 접지 비아(111A, 111B)는 제1 상부 접지 비아(111A) 및 제2 상부 접지 비아(111B)를 포함할 수 있다. 제1 상부 접지 비아(111A)는 도 1a 및 도 1b의 상부 접지 비아(111)와 실질적으로 동일할 수 있다. 예를 들어, 제1 상부 접지 비아(111A)는 접지 인터포저(210)와 접속할 수 있다. 제2 상부 접지 비아(111B)는 평면적 관점에서, 기판(100)의 엣지 부분에 배치될 수 있다. 제2 상부 접지 비아(111B)는 평면적 관점에서 몰딩막(300)과 이격 배치될 수 있다. 접지 패턴(110)은 복수의 접지 패턴들(110)을 포함하고, 제1 상부 접지 비아(111A) 및 제2 상부 접지 비아(111B)는 각각 서로 다른 접지 패턴들(110)과 접속할 수 있다. 도시된 바와 달리, 하나의 접지 패턴(110)이 제1 상부 접지 비아(111A) 및 제2 상부 접지 비아(111B)와 접속할 수 있다.
몰딩막(300)은 기판(100)의 상면(100a) 상에 배치될 수 있다. 몰딩막(300)의 너비는 기판(100)의 너비보다 작을 수 있다. 몰딩막(300)은 기판(100)의 상면(100a)을 노출시킬 수 있다. 몰딩막(300)은 접지 구조체(110. 111A, 111B 112) 중에서 적어도 일부, 예를 들어, 제2 상부 접지 비아(111B)를 노출시킬 수 있다.
차폐층(400)은 몰딩막(300) 상에 배치될 수 있다. 차폐층(400)은 몰딩막(300)에 의해 노출된 기판(100)의 상면(100a) 상으로 연장되어, 제2 상부 접지 비아(111B)와 접속할 수 있다. 차폐층(400)은 제2 상부 접지 비아(111B), 접지 패턴(110), 하부 접지 비아(112), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400)은 기판(100)의 측면(100c) 상으로 더 연장될 수 있으나, 이에 제한되지 않는다.
도 10은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10을 참조하면, 반도체 패키지(9)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 반도체칩(200)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 기판(100), 접지 구조체(110. 111A, 111B 112), 및 몰딩막(300)은 도 9에서 설명한 바와 실질적으로 동일할 수 있다.
차폐층(400')은 도 4a 및 도 4b에서 설명한 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)를 포함하고, 금속 입자들(410')은 제1 입자들(411) 및 제2 입자들(412)을 포함할 수 있다. 차폐층(400)은 몰딩막(300)에 의해 노출된 기판(100)의 상면(100a) 상으로 연장되어, 제2 상부 접지 비아(111B)와 접속할 수 있다. 차폐층(400)은 제2 상부 접지 비아(111B), 접지 패턴(110), 하부 접지 비아(112), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400)은 기판(100)의 측면(100c) 상으로 더 연장될 수 있으나, 이에 제한되지 않는다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 접지 패턴을 포함하는 패키지를 제공하는 것; 및
    상기 패키지의 상면 및 측면 상에 배치되며, 상기 접지 패턴과 전기적으로 연결되는 차폐층을 형성하는 것을 포함하되,
    상기 차폐층은:
    서로 연결된 금속 입자들; 및
    상기 금속 입자들 중 적어도 하나와 연결된 도전성 탄소 물질을 포함하고,
    상기 금속 입자들은 제1 종횡비를 갖는 제1 입자들 및 제2 종횡비를 갖는 제2 입자들을 포함하고,
    상기 제1 종횡비는 상기 제1 입자들 각각의 최소 직경에 대한 상기 제1 입자들 각각의 최대 직경의 비율이고,
    상기 제2 종횡비는 상기 제2 입자들 각각의 최소 직경에 대한 상기 제2 입자들 각각의 최대 직경의 비율이고,
    상기 제2 종횡비는 상기 제1 종횡비보다 5배 내지 20배 더 큰 반도체 패키지 제조 방법.
  2. 제1 항에 있어서,
    상기 패키지의 상기 상면 상에 리세스를 형성하는 것을 더 포함하되,
    상기 차폐층은:
    상기 패키지의 상기 상면 상에 제공되며, 제1 상부면을 갖는 제1 부분; 및
    상기 리세스 상에 제공되고, 상기 제1 상부면과 경사진 방향으로 연장되는 제2 상부면을 갖는 제2 부분을 포함하는 반도체 패키지 제조 방법.
  3. 제2 항에 있어서,
    상기 차폐층의 상기 제2 부분에서 반사되는 빛의 세기는 상기 차폐층의 상기 제1 부분에서 반사되는 빛의 세기와 다르고,
    상기 리세스의 깊이는 20μm이상이고
    상기 제1 상부면 및 상기 제2 상부면의 각도는 130° 내지 160°인 반도체 패키지 제조 방법.
  4. 제3 항에 있어서,
    상기 차폐층의 상기 제1 부분에 포함된 물질은 상기 제2 부분에 포함된 물질과 동일하고, 상기 제1 부분의 조성비는 상기 제2 부분의 조성비와 동일한 반도체 패키지 제조 방법.
  5. 접지 패턴을 포함하는 패키지를 제공하는 것;
    상기 패키지의 상면 및 측면 상에 배치되며, 상기 접지 패턴과 전기적으로 연결되는 차폐층을 형성하는 것, 상기 차폐층은 제1 부분 및 제2 부분을 포함하고; 및
    상기 차폐층의 상기 제2 부분 상에 빛을 조사하는 것을 포함하고,
    상기 차폐층의 상기 제1 부분은 상기 빛에 노출되지 않고,
    상기 빛은 495nm 내지 570 nm의 파장을 갖고,
    상기 차폐층은 티타늄 산화물을 포함하며,
    상기 차폐층의 상기 제1 부분은 제1 파장의 빛을 반사시키고,
    상기 차폐층의 상기 제2 부분은 상기 제1 파장과 다른 제2 파장의 빛을 반사하고,
    상기 차폐층은:
    서로 연결된 금속 입자들, 상기 금속 입자들은 제1 입자들 및 상기 제1 입자들보다 더 큰 종횡비를 갖는 제2 입자들을 포함하고; 및
    상기 금속 입자들 중 적어도 하나와 연결된 도전성 탄소 물질을 포함하는 반도체 패키지 제조 방법.
  6. 삭제
  7. 제1 항에 있어서,
    상기 차폐층은 친수성 폴리머를 더 포함하되,
    상기 차폐층은 소수성을 나타내는 반도체 패키지 제조 방법.
  8. 제1 항에 있어서,
    상기 금속 입자들 중 일부는 서로 직접 연결되고,
    상기 도전성 탄소 물질은 상기 금속 입자들과 공유 결합되는 반도체 패키지 제조 방법.
  9. 기판, 반도체칩, 및 몰딩막을 포함하는 패키지를 제공하는 것, 상기 기판은 그 일면 상에 노출된 접지 패턴을 포함하고; 및
    금속 입자들 및 도전성 탄소 물질을 포함하는 용액을 상기 몰딩막 상에 도포하여, 차폐층을 형성하는 것을 포함하되,
    상기 차폐층은 상기 금속 입자들 및 상기 금속 입자들 중 적어도 하나와 연결되는 상기 도전성 탄소 물질을 포함하고,
    상기 차폐층은 상기 기판의 상기 일면 상으로 연장되어 상기 접지 패턴과 전기적으로 연결되고,
    상기 금속 입자들은:
    제1 종횡비를 갖는 제1 입자; 및
    상기 제1 종횡비보다 더 큰 제2 종횡비를 갖고, 상기 제1 입자와 직접 연결되는 제2 입자를 포함하고,
    상기 제1 종횡비는 상기 제1 입자의 최소 직경에 대한 상기 제1 입자의 최대 직경의 비율이고,
    상기 제2 종횡비는 상기 제2 입자의 최소 직경에 대한 상기 제2 입자의 최대 직경의 비율인 반도체 패키지 제조방법.
  10. 제9 항에 있어서,
    상기 몰딩막의 일면 상에 리세스를 형성하는 것을 더 포함하되,
    상기 차폐층은 상기 리세스를 따라 연장되며,
    상기 리세스 상의 상기 차폐층은 상기 리세스의 외측의 상기 차폐층보다 다른 세기의 빛을 반사하는 반도체 패키지 제조방법.
  11. 제9 항에 있어서,
    상기 차폐층을 150℃ 내지 300℃에서 열처리 하는 것을 더 포함하는 반도체 패키지 제조방법.
  12. 제9 항에 있어서.
    상기 몰딩막 상에 친수성 작용기를 형성하는 것을 더 포함하되, 상기 용액은 친수성인 반도체 패키지 제조방법.
  13. 제12 항에 있어서.
    상기 친수성 작용기는 상기 몰딩막 상에 플라즈마 처리 공정을 수행하여 형성되고,
    상기 차폐층은 친수성 폴리머를 더 포함하고,
    상기 친수성 폴리머는 상기 도전성 탄소 물질과 상기 몰딩막 사이의 갭 및 상기 금속 입자들과 상기 몰딩막 사이의 갭에 제공되는 반도체 패키지 제조방법.
  14. 제9 항에 있어서,
    상기 기판은 상기 차폐층과 전기적으로 절연된 신호 패턴을 더 포함하는 반도체 패키지 제조방법.
  15. 제 9항에 있어서,
    상기 금속 입자들 중 일부는 서로 직접 연결되는 반도체 패키지 제조방법.
  16. 제 9항에 있어서,
    상기 차폐층을 열처리하여, 상기 도전성 탄소 물질을 상기 금속 입자들과 결합시키는 것을 더 포함하되,
    상기 열처리 공정 동안, 상기 금속 입자들의 적어도 일부는 서로 직접 연결되는 반도체 패키지 제조방법.
  17. 접지 구조체를 포함하는 기판, 상기 접지 구조체는 상기 기판의 일면 상으로 노출되고;
    상기 기판 상의 반도체칩;
    상기 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막; 및
    상기 몰딩막 및 상기 기판의 상기 일면 상에 제공되고, 상기 접지 구조체와 접촉하는 차폐층을 포함하되,
    상기 차폐층은:
    서로 연결된 금속 입자들; 및
    상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함하고,
    상기 금속 입자들은:
    제1 종횡비를 갖는 제1 입자; 및
    상기 제1 종횡비보다 더 큰 제2 종횡비를 갖고, 상기 제1 입자와 연결되는 제2 입자를 포함하고,
    상기 제1 종횡비는 상기 제1 입자의 최소 직경에 대한 상기 제1 입자의 최대 직경의 비율이고,
    상기 제2 종횡비는 상기 제2 입자의 최소 직경에 대한 상기 제2 입자의 최대 직경의 비율인 반도체 패키지.
  18. 제17 항에 있어서,
    상기 몰딩막의 일면 상에 20μm이상의 깊이를 갖는 리세스가 제공되며,
    상기 차폐층은:
    상기 리세스의 외측에 제공되는 제1 부분; 및
    상기 리세스 상에 제공되는 제2 부분을 포함하고, 상기 차폐층의 상기 제1 부분의 상부면 및 상기 차폐층의 상기 제2 부분의 상부면 사이의 각도는 130° 내지 160°인 반도체 패키지.
  19. 제17 항에 있어서.
    상기 금속 입자들 중 일부는 서로 직접 연결되는 반도체 패키지.
  20. 제17 항에 있어서,
    상기 도전성 탄소 물질은 상기 금속 입자들 중 적어도 하나와 공유 결합하고,
    상기 금속 입자들 중에서 적어도 2개는 서로 뭉쳐진 반도체 패키지.
  21. 제17 항에 있어서,
    상기 제2 종횡비는 상기 제1 종횡비의 5배 내지 20배인 반도체 패키지.
KR1020170073395A 2016-06-14 2017-06-12 반도체 패키지 및 그 제조 방법 KR102419046B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW106119688A TWI737747B (zh) 2016-06-14 2017-06-13 半導體封裝和用於製造半導體封裝的方法
CN201710443435.7A CN107507823B (zh) 2016-06-14 2017-06-13 半导体封装和用于制造半导体封装的方法
US15/622,708 US10177096B2 (en) 2016-06-14 2017-06-14 Semiconductor package and method for manufacturing the same
US16/195,293 US10410974B2 (en) 2016-06-14 2018-11-19 Semiconductor package and method for manufacturing the same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662349917P 2016-06-14 2016-06-14
US62/349,917 2016-06-14
KR1020160115857 2016-09-08
KR20160115857 2016-09-08

Publications (2)

Publication Number Publication Date
KR20170141606A KR20170141606A (ko) 2017-12-26
KR102419046B1 true KR102419046B1 (ko) 2022-07-12

Family

ID=60936976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170073395A KR102419046B1 (ko) 2016-06-14 2017-06-12 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR102419046B1 (ko)
TW (1) TWI737747B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102488873B1 (ko) * 2018-01-18 2023-01-17 삼성전자주식회사 전자파 차폐구조
TWI791769B (zh) * 2018-02-27 2023-02-11 日商迪愛生股份有限公司 電子零件封裝及其製造方法
KR102140554B1 (ko) * 2018-09-12 2020-08-03 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
KR102513086B1 (ko) * 2018-10-01 2023-03-23 삼성전자주식회사 반도체 패키지
KR102240759B1 (ko) * 2019-05-29 2021-04-16 엔트리움 주식회사 전자 장치 및 그 제조 방법
KR102176570B1 (ko) * 2019-05-29 2020-11-09 엔트리움 주식회사 전자 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123645A (ja) * 2008-11-18 2010-06-03 Jinko Cho 電磁波防止用の微粒子材料
JP2010278325A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 電子部品及びそれを備える回路モジュール
JP2013207213A (ja) * 2012-03-29 2013-10-07 Tdk Corp 電子部品モジュール及びその製造方法
JP2014209544A (ja) * 2013-03-22 2014-11-06 株式会社東芝 半導体装置とその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7375404B2 (en) * 2003-12-05 2008-05-20 University Of Maryland Biotechnology Institute Fabrication and integration of polymeric bioMEMS
JP5014971B2 (ja) * 2007-12-19 2012-08-29 ソニーモバイルディスプレイ株式会社 ディスプレイ装置
CN101471329B (zh) * 2007-12-29 2012-06-20 清华大学 半导体封装件
JP5183754B2 (ja) * 2010-02-12 2013-04-17 キヤノン株式会社 光学素子
KR20120131530A (ko) * 2011-05-25 2012-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8704341B2 (en) * 2012-05-15 2014-04-22 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal dissipation structures and EMI shielding
KR101468018B1 (ko) * 2013-05-21 2014-12-02 한국생산기술연구원 전기방사에 의해 제조된 탄소 복합 섬유를 포함하는 전자파 차폐 시트 및 이의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123645A (ja) * 2008-11-18 2010-06-03 Jinko Cho 電磁波防止用の微粒子材料
JP2010278325A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 電子部品及びそれを備える回路モジュール
JP2013207213A (ja) * 2012-03-29 2013-10-07 Tdk Corp 電子部品モジュール及びその製造方法
JP2014209544A (ja) * 2013-03-22 2014-11-06 株式会社東芝 半導体装置とその製造方法

Also Published As

Publication number Publication date
TWI737747B (zh) 2021-09-01
TW201810466A (zh) 2018-03-16
KR20170141606A (ko) 2017-12-26

Similar Documents

Publication Publication Date Title
US10410974B2 (en) Semiconductor package and method for manufacturing the same
KR102419046B1 (ko) 반도체 패키지 및 그 제조 방법
US11062990B2 (en) Semiconductor package of using insulating frame
US9595454B2 (en) Semiconductor device including electromagnetic absorption and shielding
US8022511B2 (en) Semiconductor device packages with electromagnetic interference shielding
KR102045235B1 (ko) 전자부품 패키지 및 그 제조방법
US20190115305A1 (en) Semiconductor package device and method of manufacturing the same
KR20080014004A (ko) 인터포저 및 반도체 장치
TW201630084A (zh) 半導體封裝結構及半導體製程
US9947606B2 (en) Semiconductor device including electromagnetic absorption and shielding
KR102620863B1 (ko) 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법
US11011473B2 (en) Semiconductor package
KR20200142966A (ko) 반도체 패키지
CN114141637A (zh) 扇出型芯片封装方法和扇出型芯片封装结构
CN107946287B (zh) 半导体封装装置及其制造方法
US11798862B2 (en) Semiconductor package
KR102041666B1 (ko) 반도체 패키지 및 이의 제조방법, 전자소자 모듈
TWI770405B (zh) 封裝元件及其製備方法
US20220278052A1 (en) Substrate structure including embedded semiconductor device and method of manufacturing the same
KR102662146B1 (ko) 반도체 패키지
US11830834B2 (en) Semiconductor device, semiconductor device package and method of manufacturing the same
US11328999B2 (en) Semiconductor device package
US20230335505A1 (en) Manufacturing process steps of a semiconductor device package
US20080116587A1 (en) Conductor polymer composite carrier with isoproperty conductive columns
US11508713B2 (en) Methods of manufacturing semiconductor package and package-on-package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant