KR102620863B1 - 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법 - Google Patents

전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

전자기간섭 차폐층을 갖는 반도체 패키지는, 기판과, 기판 위에 배치되는 칩과, 기판 위에서 칩을 덮도록 배치되는 내부 몰딩층과, 내부 몰딩층을 덮도록 배치되는 전자기간섭 차폐층과, 그리고 전자기간섭 차폐층을 덮도록 배치되는 외부 몰딩층을 포함한다. 외부 몰딩층은, 전도성 필러들이 첨가된 구조로 구성될 수 있다.

Description

전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법{Semiconductor package having electromagnetic interference shielding layer and method of fabricating the same}
본 개시의 여러 실시예들은, 일반적으로 반도체 패키지에 관한 것으로서, 특히 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
전자기간섭(Electromagnetic Interference; 이하 EMI)은, 전자 회로 또는 시스템에서 발생하는 고주파 잡음이 인접한 회로, 시스템 또는 인체에 영향을 미치는 현상을 의미한다. 이와 같은 EMI 현상을 억제하고 차단하기 위해서는 회로 및 시스템에서 발생하는 고주파 신호의 발생 자체를 억제하고, 발생된 잡음이 공간이나 도선을 타고 이동하는 경오를 차폐하여야 한다. 반도체 패키지의 경우, 내부의 칩에서 발생되는 고주파 잡음을 차폐하기 위해 EMI 차폐층을 반도체 패키지의 상부면 및 측면을 둘러싸도록 배치시키는 구조를 채택하고 있다.
본 출원이 해결하고자 하는 과제는, EMI 차폐 효율이 증대되고 마크의 시인성이 향상되도록 할 수 있는 전자기간섭 차폐층을 갖는 반도체 패키지를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 전자기간섭 차폐층을 갖는 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 개시의 일 예에 따른 전자기간섭 차폐층을 갖는 반도체 패키지는, 기판과, 기판 위에 배치되는 칩과, 기판 위에서 칩을 덮도록 배치되는 내부 몰딩층과, 내부 몰딩층을 덮도록 배치되는 전자기간섭 차폐층과, 그리고 전자기간섭 차폐층을 덮도록 배치되는 외부 몰딩층을 포함한다. 외부 몰딩층은, 전도성 필러들이 첨가된 구조로 구성될 수 있다.
본 개시의 일 예에 따른 전자기간섭 차폐층을 갖는 반도체 패키지의 제조방법은, 기판 위에 칩을 실장하는 단계와, 칩을 덮도록 상기 기판 위에 내부 몰딩층을 형성하는 단계와, 내부 몰딩층을 덮는 전자기간섭 차폐층을 형성하는 단계와, 그리고 전도성 필러들이 첨가된 외부 몰딩층을 전자기간섭 차폐층 위에 형성하는 단계를 포함한다.
여러 실시예들에 따르면, EMI 차폐층이 내부 몰드층과 외부 몰드층 사이에 내재되는 이중 몰드 구조를 적용하고, 외부 몰드층을 전도성 필러를 포함하는 물질층으로 형성함으로써, EMI 자폐 효율이 증대되고, 레이저 마킹에 의해 외부 몰드층 표면에 형성되는 마크의 시인성이 향상된다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 전자기간섭 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다.
도 2는 도 1의 전도성 필러의 구성의 여러 예들을 나타내 보인 도면이다.
도 3 내지 도 8은 본 개시의 일 예에 따른 전자기간섭 차폐층을 갖는 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 전자기간섭 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다. 그리고 도 2는 도 1의 전도성 필러의 구성의 여러 예들을 나타내 보인 도면이다. 먼저 도 1을 참조하면, 본 예에 따른 반도체 패키지(100)는, 기판(110)과, 칩(130)과, 내부 몰딩층(140)과, EMI 차폐층(150)과, 그리고 외부 몰딩층(160)을 포함하여 구성될 수 있다. 일 예에서 기판(110)은 적층 기판일 수 있으며, 이 경우 기판(110) 내에는 다양한 배선층들(미도시)이 배치될 수 있다. 기판(110)의 상부면에는 도전성 패턴(112)이 배치될 수 있다. 도전성 패턴(112)은, 기판(110) 내부의 그라운드 배선층과 결합될 수 있다. 기판(110)의 하부면에는 솔더볼들(121, 122)이 배치될 수 있다. 솔더볼들(121, 122)은 기판(110) 내부의 신호 배선층 또는 그라운드 배선층과 결합될 수 있다. 칩(130)은 기판(110)의 상부면에 실장된다. 다른 예에서 복수개의 칩들이 기판(110) 상부면 위에서 적층될 수도 있다. 적층 구조는 반도체 패키지의 용도에 따라 다양하게 구성될 수 있다. 예컨대 적층 구조는, 관통전극을 통해 신호 전달이 이루어지도록 칩들이 수직 적층되는 구조일 수 있으며, 또는 와이어를 통해 신호 전달이 이루어지도록 칩들이 계단형으로 적층되는 구조일 수도 있다. 칩(130)과 기판(110) 내의 배선층들 사이의 전기적 결합은 와이어(132)를 통해 구성될 수 있다. 그러나 이는 하나의 예로서 칩(130)과 기판(110)은 플립 칩 본딩되는 구조일 수도 있다.
기판(110)의 상부면 위에는 칩(130)을 덮도록 내부 몰딩층(140)이 배치된다. 내부 몰딩층(140)의 칩(130)의 측면들 및 상부면을 완전히 덮도록 배치된다. 반면에 기판(110) 상부면에서 노출되는 도전성 패턴(112)은 내부 몰딩층(140)에 의해 덮이지 않는다. 내부 몰딩층(140)은, 제1 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)(142) 내에 실리카 필러(silica filler)(144)가 첨가되는 구조를 가질 수 있다. 기판(110) 상부면 위에는 내부 몰딩층(140)을 덮도록 EMI 차폐층(150)이 배치된다. EMI 차폐층(150)은 내부 몰딩층(140)의 측면들 및 상부면을 완전히 덮는 캔(can) 구조로 배치된다. EMI 차폐층(150)은, 도전성 패턴(112)에 직접 접촉되도록 배치된다. 일 예에서 EMI 차폐층(150)은 금속층일 수 있다. 본 예에 따른 반도체 패키지(100)에 있어서, 마킹이 EMI 차폐층(150)에 대해 이루어지지 않음에 따라 마크의 시인성은 EMI 차폐층(150)의 외부 표면의 거칠기로부터 자유로울 수 있다. 그 결과 EMI 차폐층(150)의 형성은, 양호한 표면 거칠기를 나타내는 반면 고 비용이 요구되는 스퍼터링(sputtering) 방식을 이용하여 수행할 필요가 없다. 일 예에서 EMI 차폐층(150)은, 은(Ag)을 스프레이(spray) 방식으로 증착하여 형성할 수 있다.
외부 몰딩층(160)은, EMI 차폐층(150)을 덮도록 배치된다. 외부 몰딩층(160)은, 제2 에폭시 몰딩 컴파운드(EMC)(162) 내에 실리카 필러(164) 및 전도성 필러(conductive filler)(166)가 첨가되는 구조를 가질 수 있다. 도 2의 (a)에 나타낸 바와 같이, 일 예에서 전도성 필러(166-1)는, 금(gold), 은(Ag), 구리(Cu), 니켈(Ni)과 같은 금속 입자(metal particle)로 구성될 수 있다. 도 2의 (b)에 나타낸 바와 같이, 다른 예에서 전도성 필러(166-2)는, 금(gold), 은(Ag), 구리(Cu), 니켈(Ni)과 같은 금속 입자가 절연층(insulation layer)으로 둘러싸이는 구조로 구성될 수도 있다. 또 다른 예에서 전도성 필러(166)는, 금속 입자로 구성되는 전도성 필러(166-1)와, 금속 입자가 절연층으로 둘러싸이는 구조로 구성되는 전도성 필러(166-2)를 모두 포함할 수도 있다. 전자기간섭과 같은 노이즈가 EMI 차폐층(150)을 통과하더라도, 도 1의 화살표(171)로 나타낸 바와 같이, 노이즈는 외부 몰딩층(160) 내의 전도성 필러(166)에 의해 흡수될 수 있다. 또는 도 1의 화살표(172)로 나타낸 바와 같이, EMI 차폐층(150)을 통과한 노이즈는 전도성 필러(166)로부터 반사되어 다시 EMI 차폐층(150)으로 흡수될 수 있다.
도 3 내지 도 8은 본 개시의 일 예에 따른 전자기간섭 차폐층을 갖는 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 전자기간섭 차폐층을 갖는 반도체 패키지를 제조하는 방법은 여러가지 방법들로 제시될 수 있지만, 본 예에서는 웨이퍼 레벨로 제조하는 방법을 예시하기로 한다. 도 3을 참조하면, 상부면에 금속 패턴(212)을 갖는 기판(210)을 준비한다. 기판(210)의 제1 영역 및 제2 영역에 각각 제1 칩(230a) 및 제2 칩(230b)을 실장한다. 비록 본 예에서는 2개의 칩만을 나타내었지만, 2개보다 많은 칩들이 기판(210)에 실장될 수 있다. 제1 칩(230a)이 실장되는 제1 영역과, 제2 칩(230b)이 실장되는 제2 영역은, 수평적으로 상호 구분되는 영역들이며, 이에 따라 제1 칩(230a) 및 제2 칩(230b)은 수평 방향으로 상호 일정 간격 이격된다. 칩들을 실장한 후에는 와이어 본딩 공정을 수행한다. 이에 따라 제1 칩(230a)은 제1 와이어(232a)를 통해 기판(210)에 결합되며, 제2 칩(230b)은 제2 와이어(232b)를 통해 기판(210)에 결합된다.
도 4를 참조하면, 제1 몰딩 공정을 수행하여 제1 칩(230a)을 둘러싸는 제1 내부 몰딩층(240a) 및 제2 칩(230b)을 둘러싸는 제2 내부 몰딩층(240b)을 형성한다. 제1 내부 몰딩층(240a) 및 제2 내부 몰딩층(240b)은, 에폭시 몰딩 컴파운드 내에 실리카 필러가 첨가되는 구조를 가질 수 있다. 일 예에서 제1 몰딩 공정은 탑 게이트 몰딩 방법(top gate molding method)를 사용하여 수행한다. 즉 제1 칩(230a) 및 제2 칩(230b)이 실장된 기판(210)을 탑 게이트 몰딩 장비 내에 장착시키고, 탑 게이트 몰딩 장비의 상부에 형성된 홀들을 통해 위에서 아래 방향으로 제1 에폭시 몰딩 컴파운드를 공급한다. 홀들을 통해 공급되는 제1 에폭시 몰딩 컴파운드는 제1 칩(230a) 및 제2 칩(230b) 둘레를 따라 흐른다. 제1 몰딩 공정을 통해 형성된 제1 내부 몰딩층(240a) 및 제2 내부 몰딩층(240b)은 상호 이격되도록 형성된다. 또한 기판(210) 상부면의 금속 패턴(212)은 제1 내부 몰딩층(240a) 및 제2 내부 몰딩층(240b)에 의해 덮이지 않고 노출된다.
도 5를 참조하면, 기판(210)의 상부 노출면, 금속 패턴(212), 제1 내부 몰딩층(240a), 및 제2 내부 몰딩층(240b) 위에 금속층(252)을 형성한다. 금속층(252)은 EMI 차폐층을 구성하기 위한 것으로서, 금속 패턴(212)과 직접 접촉되도록 형성한다. 금속층(252)은 스퍼터링 방법 또는 스프레이 방법을 사용하여 형성할 수 있다. 스퍼터링 방법을 사용하는 경우, 양호한 표면 거칠기를 갖도록 할 수 있지만 상대적으로 높은 제조 비용이 요구된다. 반면에 스프레이 방법을 사용하는 경우, 표면 거칠기는 상대적으로 떨어지지만 낮은 제조 비용이 요구된다. 본 예에 따른 제조방법에 의해 제조되는 반도체 패키지는, 도 1을 참조하여 설명한 바와 같이, 마킹이 EMI 차폐층에 대해 이루어지지 않고, 외부 몰딩층 표면에 이루어짐에 따라 마크의 시인성은 EMI 차폐층의 외부 표면의 거칠기로부터 자유롭다. 따라서 예컨대 은(Ag)을 소스(source)로 하는 스프레이 방법을 사용하여 금속층(252)을 형성하더라도 마크의 시인성이 저하되는 현상은 발생되지 않는다.
도 6을 참조하면, 제2 몰딩 공정을 수행하여 금속층(252) 위에 외부 몰딩층(260)을 형성한다. 외부 몰딩층(260)은 금속층(252)을 완전히 덮도록 형성한다. 외부 몰딩층(250)은, 에폭시 몰딩 컴파운드 내에 실리카 필러 및 전도성 필러가 첨가되는 구조를 가질 수 있다. 전도성 필러는, 도 2를 참조하여 설명한 바와 같이, 금(gold), 은(Ag), 구리(Cu), 니켈(Ni)과 같은 금속 입자로 구성되거나, 또는 금(gold), 은(Ag), 구리(Cu), 니켈(Ni)과 같은 금속 입자가 절연층으로 둘러싸이는 구조로 구성될 수도 있다. 또는 금속 입자로 구성되는 전도성 필러와, 금속 입자가 절연층으로 둘러싸이는 구조로 구성되는 전도성 필러가 혼재되도록 할 수도 있다. 일 예에서 제2 몰딩 공정은 V 몰딩 방법 또는 C 몰딩 방법을 사용하여, 금속층(252) 내부의 그루브(groove)가 외부 몰딩층(260)에 의해 모두 채워지도록 수행한다. 외부 몰딩층(260)을 형성한 후에는 외부 몰딩층(260) 표면에 마크를 형성하는 마킹 공정을 수행할 수 있다. 마크는, 반도체 패키지의 정보, 예컨대 이름, 어셀블리 사이트 코드, 날자 코드 등을 포함할 수 있다. 마킹 공정은 레이저를 이용하여 수행할 수 있다.
도 7을 참조하면, 기판(210)의 하부면에 솔더볼(221a, 221b, 222a, 222b)을 부착한다. 솔더볼(221a, 221b, 222a, 222b) 부착을 위해, 먼저 기판(210) 하부면에 플럭스(flux)를 도포할 수 있다. 플럭스를 도포한 후에 솔더볼(221a, 221b, 222a, 222b)을 부착시키고, 오븐과 같은 장치 내에서 예컨대 최고 280도의 온도로 경화시키는 공정을 수행한다. 경우에 따라서 플럭스를 사용하지 않는 플럭스리스(fluxless) 방법을 사용하여 솔더볼(221a, 221b, 222a, 222b)을 형성할 수도 있다.
도 8을 참조하면, 싱귤레이션(singulation) 공정을 수행하여 개별 반도체 패키지로 분리시킨다. 싱귤레이션 공정은, 다이아몬드 휠(Diamond wheel)을 사용하여 수행하거나, 또는 펀치(punch)를 사용하여 수행할 수도 있다. 싱귤레이션 공정에 따라 개별적으로 분리된 제1 반도체 패키지(200A) 및 제2 반도체 패키지(200B)가 만들어진다. 제1 반도체 패키지(200A) 및 제2 반도체 패키지(200B)는 도 1을 참조하여 설명한 반도체 패키지(100)와 동일한 구조를 갖는다. 제1 반도체 패키지(200A)는, 제1 기판(210a) 위에 제1 칩(230a)이 실장되고, 제1 칩(230a)을 덮는 제1 내부 몰딩층(240a)이 배치된다. 제1 내부 몰딩층(240a) 위에는 제1 EMI 차폐층(250a)이 배치되고, 그 위에는 제1 외부 몰딩층(260a)이 배치된다. 제1 기판(210a) 하부면에는 솔더볼(221a, 222a)이 배치된다. 마찬가지로 제2 반도체 패키지(200B)는, 제2 기판(210b) 위에 제2 칩(230b)이 실장되고, 제2 칩(230b)을 덮는 제2 내부 몰딩층(240b)이 배치된다. 제2 내부 몰딩층(240b) 위에는 제2 EMI 차폐층(250b)이 배치되고, 그 위에는 제2 외부 몰딩층(260b)이 배치된다. 제2 기판(210b) 하부면에는 솔더볼(221b, 222b)이 배치된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...반도체 패키지 110...기판
121, 122...솔더볼 130...칩
142, 162...실리카 필러 144, 166...에폭시몰딩컴파운드(EMC)
140...내부 몰딩층 150...EMI 차폐층
160...외부 몰딩층 164...전도성 필러

Claims (19)

  1. 기판;
    상기 기판 위에 배치되는 칩;
    상기 기판 위에서 상기 칩을 덮도록 배치되는 내부 몰딩층;
    상기 내부 몰딩층을 덮도록 배치되는 전자기간섭 차폐층; 및
    상기 전자기간섭 차폐층을 덮도록 배치되는 외부 몰딩층을 포함하되,
    상기 내부 몰딩층은, 제1 에폭시 몰딩 컴파운드 내에 실리카 필러가 첨가되는 구조를 갖고,
    상기 외부 몰딩층은, 제2 에폭시 몰딩 컴파운드 내에 실리카 필러 및 전도성 필러가 첨가되는 구조를 갖고,
    상기 전도성 필러는, 금속 입자로 구성되어, 상기 전자기간섭 차폐층을 통과한 노이즈를 흡수하거나 반사시키는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 금속 입자는, 금(gold), 은(Ag), 구리(Cu), 니켈(Ni) 중 적어도 어느 하나를 포함하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전도성 필러는, 금속 입자가 절연층으로 둘러싸이는 구조로 구조를 갖는 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 금속 입자는, 금(gold), 은(Ag), 구리(Cu), 니켈(Ni) 중 적어도 어느 하나를 포함하는 반도체 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판 위에 배치되는 금속 패턴을 더 포함하고,
    상기 전자기간섭 차폐층은 상기 금속 패턴과 결합되도록 배치되는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 삭제
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