KR20150093870A - 반도체 패키지 및 그 제작 방법 - Google Patents

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KR20150093870A
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Abstract

본 발명의 반도체 패키지는, 기판과, 상기 기판 상에 부착된 적어도 하나의 전자 소자와, 상기 전자 소자를 몰딩하는 몰딩 부재와, 상기 몰딩 부재의 내부에 매립되어 상기 반도체 다이를 차폐하는 차폐 부재를 포함할 수 있다.

Description

반도체 패키지 및 그 제작 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 전자파를 차폐하는 차폐 수단(shielding means)을 갖는 반도체 패키지에서 외적 요인으로 인해 차폐 수단이 손상되는 것을 방지하는데 적합한 반도체 패키지 및 그 제작 방법에 관한 것이다.
잘 알려진 바와 같이, 각종 전자기기에는 다양한 구조를 갖는 다수의 반도체 패키지들과 다양한 신호를 교환하기 위한 전자 디바이스들이 탑재(설치)되는데, 전자기기가 작동할 때 이러한 반도체 패키지와 전자 디바이스들은 전계와 자계의 합성파로 정의될 수 있는 전자파를 발산하게 있다.
이와 같이, 발산되는 전자파들은 인체에 유해할 뿐만 아니라 서로 인접하는 주변의 전자 디바이스들에게 직간접적으로 영향(전자파 간섭)을 미치는 것으로 알려져 있으며, 이러한 전자파 간섭은 전자기기 자체의 기능 약화 또는 고장, 동작 불량 등을 유발시키고 있다.
따라서, 반도체 패키지 및 전자 디바이스들에서 발산되는 전자파를 차폐하는 것이 필요한데, 종래에는 기판 상에 전자 소자(예컨대, 반도체 다이 등)를 부착하고, 전자 소자를 몰딩 부재로 몰딩한 후 그 몰딩 부재의 표면(또는 외측 면)을 차폐 부재로 코팅하는 방식을 적용하고 있다.
그러나, 몰딩 부재의 표면에 차폐 부재를 코팅하는 종래 방법은 다른 부재와의 충돌 등으로 인해 반도체 패키지의 차폐 부재가 벗겨지거나 혹은 부분적으로 손상(깨짐)되는 경우가 발생할 수 있으며, 이와 같이 차폐 부재가 손상되어 반도체 패키지의 전자파 차폐 기능이 저하됨으로써 전자기기의 기능 저하, 고장 등이 유발되는 문제가 있다.
대한민국 공개특허 제2012-0044027호(공개일 : 2012. 05. 07.)
본 발명은, 차폐 부재를 몰딩 부재의 내측으로 매립시키는 구조의 실현을 통해 외부적 충돌(충격) 등에 기인하여 차폐 부재가 손상되는 것을 원천적으로 차단함으로써 전자파의 차폐 기능 저하로 인해 반도체 패키지의 제품 신뢰도가 저하되는 것을 방지할 수 있는 새로운 반도체 패키지 및 그 제법을 제안하고자 한다.
본 발명이 해결하고자 하는 과제는 상기에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재들로부터 본 발명이 속하는 통상의 지식을 가진 자에 의해 명확하게 이해될 수 있을 것이다.
본 발명은, 일 관점에 따라, 기판과, 상기 기판 상에 부착된 적어도 하나의 전자 소자와, 상기 전자 소자를 몰딩하는 몰딩 부재와, 상기 몰딩 부재의 내부에 매립되어 상기 반도체 다이를 차폐하는 차폐 부재를 포함하는 반도체 패키지를 제공한다.
본 발명은, 다른 관점에 따라, 접지 라인이 형성된 기판을 준비하는 과정과, 상기 기판 상에 적어도 하나의 전자 소자를 부착하는 과정과, 1차 몰딩 공정을 진행하여 상기 전자 소자를 제 1 몰딩 부재로 몰딩하는 과정과, 상기 제 1 몰딩 부재 상에 상기 접지 라인과 연결되는 차폐 부재를 형성하는 과정과, 2차 몰딩 공정을 진행하여 상기 차폐 부재 상에 제 2 몰딩 부재를 형성하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 접지 라인들과 다수의 개별 패키지 영역이 형성되어 있는 스트립 기판을 준비하는 과정과, 각 개별 패키지 영역 상에 적어도 하나의 전자 소자를 각각 부착하는 과정과, 1차 몰딩 공정을 진행하여 각 전자 소자를 제 1 몰딩 부재로 몰딩하는 과정과, 각 전자 소자 간의 경계에 위치하는 접지 라인들의 일부가 선택 노출되도록 상기 제 1 몰딩 부재의 일부를 선택 제거하여 개별의 각 패키지 구조물로 구분하는 과정과, 상기 스트립 기판의 전면에 노출된 접지 라인들과 연결되는 차폐 부재를 형성하는 과정과, 2차 몰딩 공정을 진행하여 상기 차폐 부재 상에 제 2 몰딩 부재를 형성하는 과정과, 절단 공정을 통해 구분된 각 패키지 구조물을 개별 반도체 패키지로 분리시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 차폐 부재를 몰딩 부재의 내측으로 매립시키는 구조를 실현함으로써 외부적 충격 등에 기인하여 차폐 부재가 손상되는 것을 원천적으로 차단할 수 있으며, 이를 통해 반도체 패키지의 제품 신뢰도를 증진시킬 수 있다.
도 1a 내지 1d는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 2a 내지 2g는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 3은 본 발명의 다른 예로서 도전성 와이어를 이용하여 전자 소자와 기판 간을 전기적으로 연결한 반도체 패키지에 대한 단면도이다.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1a 내지 1d는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 내측에 접지 라인(104)이 형성된 기판(102)을 준비하고, 예컨대 솔더 또는 솔더볼 등을 포함하는 도전성 범프(106)를 이용하여 기판 상의 목표 위치에 전자 소자(108)를 부착(장착)한다.
여기에서, 기판(102)은, 예컨대 BGA(ball grid array) 타입 또는 LGA(land grid array) 타입 등이 될 수 있으며, 전자 소자(108)는, 예컨대 반도체 다이 등을 의미할 수 있다.
그리고, 접지 라인(104)의 일부(예컨대, 기판(102)으로부터 멀어지는 최외곽 가장자리의 위치 등)는 그 상부가 노출되는 형태를 갖는데, 이것은 후속하는 공정을 통해 형성되어질 차폐 부재가 상부 노출 부분을 통해 접지 라인(104)과 연결되도록 하기 위해서이다.
이때, 비록 도면에서는 하나의 기판 상에 하나의 전자 소자가 부착된 하나의 기판 구조물을 제작하는 것으로 하여 설명하였으나, 본 실시 예가 반드시 이에 한정되는 것은 아니며, 접지 라인들과 다수의 개별 패키지 영역이 형성되어 있는 스트립 기판을 준비하고, 각 개별 패키지 영역 상에 각 전자 소자를 각각 부착하며, 이후 블레이드 등을 이용하는 절단 공정을 진행하여 개별의 기판 구조물로 분리시킴으로써 다수의 기판 구조물을 동시에 제작할 수 있음은 물론이다.
다음에, 1차의 몰딩 공정을 진행함으로써, 일예로서 도 1b에 도시된 바와 같이, 전자 소자(108)와 도전성 범프(106)를 완전히 매립(몰딩)시키는 제 1 몰딩 부재(110)를 형성한다. 여기에서, 제 1 몰딩 부재(110)는, 예컨대 몰드 컴파운드 수지 등이 될 수 있다.
이어서, 코팅 공정, 예컨대 스프레이 코팅, 스퍼터링 코팅 등과 같은 코팅 공정을 진행함으로써, 일예로서 도 1c에 도시된 바와 같이, 제 1 몰딩 부재(110)가 형성된 기판(102)의 전면을 에워싸는 형태로 차폐 부재(112)를 형성한다.
여기에서, 차폐 부재(112)는, 예컨대 구리 또는 실버 재질일 수 있는데, 이러한 차폐 부재(112)의 각 가장자리 종단 부분은 상부가 노출된 접지 라인(104)과 물리적으로 연결(접속)된다.
다시, 2차의 몰딩 공정을 진행함으로써, 일예로서 도 1d에 도시된 바와 같이, 차폐 부재(112)를 완전히 매립시키는 형태를 갖는 제 2 몰딩 부재(114)를 형성하는데, 이러한 제 2 몰딩 부재(114)는 제 1 몰딩 부재(110)와 동일한 재질의 몰드 컴파운드 수지일 수 있다.
한편, 본 실시 예에서는 도전성 범프를 이용하여 전자 소자를 기판 상에 부착(실장)하는 플립칩에 대해 일예로서 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 예로서 도 3에 도시된 바와 같이, 도전성 와이어를 이용하여 전자 소자(예컨대, 반도체 다이)와 기판 간을 연결(접합)시키는 구조의 반도체 패키지에도 동일하게 적용할 수도 있음은 물론이다.
도 3은 본 발명의 다른 예로서 도전성 와이어를 이용하여 전자 소자와 기판 간을 전기적으로 연결한 반도체 패키지에 대한 단면도이다.
도 3을 참조하면, 참조번호 302는 도 1d의 참조번호 102에, 참조번호 304는 도 1d의 참조번호 104에, 참조번호 306는 도 1d의 참조번호 108에, 참조번호 310는 도 1d의 참조번호 310에, 참조번호 312는 도 1d의 참조번호 112에, 참조번호 314는 도 1d의 참조번호 114에 각각 대응하는 동일 구성부재를 의미하는 것으로, 각 구성부재는 도 1d에 도시된 대응하는 각 구성부재와 동일한 재질, 동일한 구조 및 동일한 기능을 수행하므로, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여 각 구성 부재의 재질, 구조 및 기능에 대한 상세 설명은 생략한다.
다만, 본 실시 예의 반도체 패키지는 비전도성의 접착제를 통해 전자 소자(306)가 기판(302) 상에 부착되고, 도전성 와이어(308)를 통해 전자 소자(306)의 칩 패드(도시 생략)와 기판(302) 상의 본딩 패드(도시 생략) 간이 전기적으로 연결되는 점에 차이를 갖는다.
그리고, 접착제를 이용하여 전자 소자(306)가 기판(302) 상에 부착한 후 전자 소자(306)의 칩 패드(도시 생략)와 기판(302) 상의 본딩 패드(도시 생략) 간을 도전성 와이어(308)로 연결하는 과정만 다를 뿐 그 이외의 모든 과정들은 도 1에 도시된 대응하는 각 과정들과 실질적으로 동일하다. 따라서, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여, 각 과정들에 대한 상세 설명은 생략한다.
[실시 예2]
도 2a 내지 2g는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 접지 라인들(도시 생략)과 다수의 개별 패키지 영역이 형성되어 있는 스트립 기판(202a)을 준비하고, 예컨대 솔더 또는 솔더볼 등을 포함하는 도전성 범프(도시 생략)를 이용하여 각 개별 패키지 영역 상의 목표 위치에 각각의 전자 소자(206)를 부착한다.
여기에서, 스트립 기판(202a)은, 예컨대 BGA(ball grid array) 타입 또는 LGA(land grid array) 타입 등이 될 수 있으며, 전자 소자(206)는, 예컨대 반도체 다이 등을 의미할 수 있다.
다음에, 1차의 몰딩(1st Molding) 공정을 진행함으로써, 일예로서 도 2b에서 평면도로 도시한 바와 같이, 다수의 전자 소자(206)와 도전성 범프들을 완전히 매립(몰딩)시키는 제 1 몰딩 부재(208)를 스트립 기판(202a)의 전면에 형성한다. 여기에서, 제 1 몰딩 부재(208)는, 예컨대 몰드 컴파운드 수지 등이 될 수 있다.
이후, 레이저 가공 공정 등을 통해 제 1 몰딩 부재(208)의 일부를 선택적으로 제거하여 그루브(209)를 형성함으로써, 일예로서 도 2c에 도시된 바와 같이, 스트립 기판(202a)은 개별의 각 패키지 구조물로 구분된다.
이때, 스트립 기판(202a)의 내부에 형성되어 있던 접지 라인들의 일부, 즉 도 2d에서 일부의 단면으로서 도시한 바와 같이, 각 전자 소자(206) 간의 경계에 위치하는 접지 라인(204)들의 측면 일부가 그루브(209)를 통해 선택적으로 노출된다.
다음에, 코팅 공정, 예컨대 스프레이 코팅, 스퍼터링 코팅 등과 같은 코팅 공정을 진행함으로써, 일예로서 도 2e에 도시된 바와 같이, 제 1 몰딩 부재(208)와 그루브(209)가 형성된 스트립 기판(202a)의 전면에 차폐 부재(210)를 형성한다.
여기에서, 차폐 부재(210)는, 전술한 실시 예1에서와 동일하게, 예컨대 구리 또는 실버 재질일 수 있는데, 이러한 차폐 부재(210)는 그루브(209)를 통해 측면 일부가 노출된 접지 라인(204)들과 물리적으로 연결(접속)된다.
이어서, 2차의 몰딩(2st Molding) 공정을 진행함으로써, 일예로서 도 2f에서 평면도로 도시한 바와 같이, 차폐 부재(210)를 완전히 매립(몰딩)시키는 제 2 몰딩 부재(212)를 스트립 기판(202a)의 전면에 형성한다. 여기에서, 제 2 몰딩 부재(212)는 제 1 몰딩 부재(208)와 동일한 재질의 몰드 컴파운드 수지일 수 있다.
마지막으로, 블레이드 등을 이용하는 절단 공정을 진행함으로써, 일예로서 도 2g에 도시된 바와 같이, 각 패키지 구조물을 개별 반도체 패키지, 즉 기판(202) 상에 전자 소자(206), 제 1 몰딩 부재(208), 차폐 부재(210) 및 제 2 몰딩 부재(212)가 형성되는 반도체 패키지로 분리시킨다.
한편, 본 실시 예에서는 도전성 범프를 이용하여 전자 소자를 기판 상에 부착(실장)하는 플립칩에 대해 일예로서 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 예로서 도 3에 도시된 바와 같이, 도전성 와이어를 이용하여 전자 소자(예컨대, 반도체 다이)와 기판 간을 연결(접합)시키는 구조의 반도체 패키지에도 동일하게 적용할 수도 있음은 물론이다.
다만, 본 실시 예의 반도체 패키지는 비전도성의 접착제를 통해 각 전자 소자가 스트립 기판 내의 각 개별 패키지 영역 상에 부착되고, 도전성 와이어를 통해 각 전자 소자의 칩 패드와 각 개별 패키지 영역 상의 본딩 패드 간이 전기적으로 연결되는 점에 차이를 갖는다.
그리고, 접착제를 이용하여 각 전자 소자가 각 개별 패키지 영역 상에 부착한 후 각 전자 소자의 칩 패드와 각 개별 패키지 영역 상의 본딩 패드 간을 도전성 와이어로 연결하는 과정만 다를 뿐 그 이외의 모든 과정들은 도 2에 도시된 대응하는 각 과정들과 실질적으로 동일하다. 따라서, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여, 각 과정들에 대한 상세 설명은 생략한다.
다른 한편, 본 발명의 실시 예들에서는 하나의 전자 소자만을 기판 상에 부착하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 하나 이상의 수동 소자가 반도체 다이와 함께 기판 상에 반도체 패키지에도 동일하게 적용할 수 있음은 물론이다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
102, 202 : 기판 104, 204 : 접지 라인
106 : 도전성 범프 108, 206 : 전자 소자
110, 208 : 제 1 몰딩 부재 112, 210 : 차폐 부재
114, 212 : 제 2 몰딩 부재

Claims (24)

  1. 기판과,
    상기 기판 상에 부착된 적어도 하나의 전자 소자와,
    상기 전자 소자를 몰딩하는 몰딩 부재와,
    상기 몰딩 부재의 내부에 매립되어 상기 반도체 다이를 차폐하는 차폐 부재
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 차폐 부재는,
    구리 또는 실버 재질인
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 차폐 부재는,
    상기 기판의 가장자리에 위치하는 접지 라인과 연결되는
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 전자 소자는,
    반도체 다이인
    반도체 패키지.
  5. 제 4 항에 있어서,
    상기 반도체 다이는,
    도전성 범프를 통해 상기 기판 상에 부착되는
    반도체 패키지.
  6. 제 4 항에 있어서,
    상기 반도체 다이는 접착제를 통해 상기 기판 상에 부착되고,
    상기 반도체 다이의 칩 패드와 상기 기판 상의 본딩 패드 간을 연결하는 도전성 와이어
    를 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 기판은,
    BGA 타입 또는 LGA 타입인
    반도체 패키지.
  8. 제 1 항에 있어서,
    상기 몰딩 부재는,
    몰드 컴파운드 수지인
    반도체 패키지.
  9. 접지 라인이 형성된 기판을 준비하는 과정과,
    상기 기판 상에 적어도 하나의 전자 소자를 부착하는 과정과,
    1차 몰딩 공정을 진행하여 상기 전자 소자를 제 1 몰딩 부재로 몰딩하는 과정과,
    상기 제 1 몰딩 부재 상에 상기 접지 라인과 연결되는 차폐 부재를 형성하는 과정과,
    2차 몰딩 공정을 진행하여 상기 차폐 부재 상에 제 2 몰딩 부재를 형성하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  10. 제 9 항에 있어서,
    상기 부착하는 과정은,
    도전성 범프를 이용하여 상기 전자 소자를 상기 기판 상에 부착하는
    반도체 패키지 제작 방법.
  11. 제 9 항에 있어서,
    상기 부착하는 과정은,
    접착제를 이용하여 상기 전자 소자를 상기 기판 상에 부착하는 과정과,
    상기 반도체 다이의 칩 패드와 상기 기판 상의 본딩 패드 간을 도전성 와이어로 연결하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  12. 제 9 항에 있어서,
    상기 차폐 부재는,
    코팅 공정을 통해 형성되는
    반도체 패키지 제작 방법.
  13. 제 12 항에 있어서,
    상기 코팅 공정은,
    스프레이 코팅 공정 또는 스퍼터링 코팅 공정인
    반도체 패키지 제작 방법.
  14. 제 9 항에 있어서,
    상기 차폐 부재는,
    구리 또는 실버 재질인
    반도체 패키지 제작 방법.
  15. 제 9 항에 있어서,
    상기 차폐 부재는,
    상기 기판의 가장자리에 위치하는 접지 라인과 연결되는
    반도체 패키지 제작 방법.
  16. 제 9 항에 있어서,
    상기 제 1 및 제 2 몰딩 부재는,
    동일 재질의 몰드 컴파운드 수지인
    반도체 패키지 제작 방법.
  17. 접지 라인들과 다수의 개별 패키지 영역이 형성되어 있는 스트립 기판을 준비하는 과정과,
    각 개별 패키지 영역 상에 적어도 하나의 전자 소자를 각각 부착하는 과정과,
    1차 몰딩 공정을 진행하여 각 전자 소자를 제 1 몰딩 부재로 몰딩하는 과정과,
    각 전자 소자 간의 경계에 위치하는 접지 라인들의 일부가 선택 노출되도록 상기 제 1 몰딩 부재의 일부를 선택 제거하여 개별의 각 패키지 구조물로 구분하는 과정과,
    상기 스트립 기판의 전면에 노출된 접지 라인들과 연결되는 차폐 부재를 형성하는 과정과,
    2차 몰딩 공정을 진행하여 상기 차폐 부재 상에 제 2 몰딩 부재를 형성하는 과정과,
    절단 공정을 통해 구분된 각 패키지 구조물을 개별 반도체 패키지로 분리시키는 과정
    을 포함하는 반도체 패키지 제작 방법.
  18. 제 17 항에 있어서,
    상기 구분하는 과정은,
    레이저 가공을 이용하는 그루브의 형성을 통해 접지 라인들의 일부를 노출시키는
    반도체 패키지 제작 방법.
  19. 제 17 항에 있어서,
    상기 부착하는 과정은,
    도전성 범프를 이용하여 상기 각 전자 소자를 상기 각 개별 패키지 영역 상에 부착하는
    반도체 패키지 제작 방법.
  20. 제 17 항에 있어서,
    상기 부착하는 과정은,
    접착제를 이용하여 상기 각 전자 소자를 상기 각 개별 패키지 영역 상에 부착하는 과정과,
    상기 전자 소자의 칩 패드와 상기 각 개별 패키지 영영 상의 본딩 패드 간을 도전성 와이어로 연결하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  21. 제 17 항에 있어서,
    상기 차폐 부재는,
    코팅 공정을 통해 형성되는
    반도체 패키지 제작 방법.
  22. 제 21 항에 있어서,
    상기 코팅 공정은,
    스프레이 코팅 공정 또는 스퍼터링 코팅 공정인
    반도체 패키지 제작 방법.
  23. 제 17 항에 있어서,
    상기 차폐 부재는,
    구리 또는 실버 재질인
    반도체 패키지 제작 방법.
  24. 제 17 항에 있어서,
    상기 제 1 및 제 2 몰딩 부재는,
    동일 재질의 몰드 컴파운드 수지인
    반도체 패키지 제작 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180021336A (ko) * 2016-08-19 2018-03-02 에스케이하이닉스 주식회사 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법
KR20190049671A (ko) * 2019-04-30 2019-05-09 삼성에스디아이 주식회사 반도체 패키지 및 이의 제조방법
KR20190121242A (ko) * 2018-04-17 2019-10-25 스태츠 칩팩 피티이. 엘티디. 차폐층에 향상된 접촉을 갖기 위한 도전성 비아를 형성하는 반도체 디바이스 및 방법
CN112397483A (zh) * 2019-08-13 2021-02-23 矽品精密工业股份有限公司 电子封装件及其制法

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