CN112397483A - 电子封装件及其制法 - Google Patents
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Abstract
本发明涉及一种电子封装件及其制法，包括：第一线路结构；经由屏蔽结构设于该第一线路结构上的电子元件；设于该第一线路结构上的导电柱；包覆该电子元件与导电柱的包覆层；以及形成于该包覆层上且电性连接该电子元件与该导电柱的第二线路结构，经由该电子元件外围覆盖有屏蔽结构，以于该电子封装件运行时，避免该电子元件遭受外界的电磁干扰。
Description
技术领域
本发明有关一种半导体封装制程，尤指一种避免电磁干扰的半导体封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足电子封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer LevelPackaging，简称WLP)的技术。
图1A至图1D为现有晶圆级封装的半导体封装件1的制法的剖面示意图。
如图1A所示，形成一热化离形胶层(thermal release tape)100于一承载件10上。
接着，置放多个半导体元件11于该热化离形胶层100上，所述半导体元件11具有相对的作用面11a与非作用面11b，各该作用面11a上均具有多个电极垫110，且各该作用面11a粘着于该热化离形胶层100上。
如图1B所示，形成一封装胶体14于该热化离形胶层100上，以包覆该半导体元件11。
如图1C所示，烘烤该封装胶体14以硬化该热化离形胶层100，进而移除该热化离形胶层100与该承载件10，以外露出该半导体元件11的作用面11a。
如图1D所示，形成一线路结构16于该封装胶体14与该半导体元件11的作用面11a上，且令该线路结构16电性连接该电极垫110。接着，形成一绝缘保护层18于该线路结构16上，且该绝缘保护层18外露该线路结构16的部分表面，以供结合如焊球的导电元件17，进而形成半导体封装件1。
然而，现有半导体封装件1中，其只能将半导体元件11置放于该封装胶体14的其中一侧，致使采用该半导体封装件1的终端产品的应用受到大幅限制，难以符合现今终端产品的多功能需求。
此外，于运行时，因该半导体封装件1欠缺用于电磁干扰(Electromagneticinterference，简称EMI)屏蔽(shielding)的结构，故该半导体元件11容易遭受到外界的电磁干扰(EMI)，因而影响整体该半导体封装件1的电性效能。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺陷，本发明提供一种电子封装件及其制法，可避免电子元件遭受外界的电磁干扰。
本发明的电子封装件，包括：第一线路结构，其具有相对的第一侧与第二侧，且该第一侧上形成有多个电性连接该第一线路结构的导电柱；第一电子元件，其经由屏蔽结构设于该第一线路结构的第一侧上；包覆层，其形成于该第一线路结构的第一侧上，以令该包覆层包覆该屏蔽结构、该第一电子元件与该导电柱，且令该第一电子元件的部分表面与该导电柱的端面外露出该包覆层；以及第二线路结构，其形成于该包覆层上且电性连接该导电柱与该第一电子元件。
本发明还提供一种电子封装件的制法，包括：提供一具有相对的第一侧与第二侧的第一线路结构；形成多个电性连接该第一线路结构的导电柱于该第一侧上，且经由屏蔽结构设置第一电子元件于该第一线路结构的第一侧上；形成包覆层于该第一线路结构的第一侧上，以令该包覆层包覆该屏蔽结构、该第一电子元件与该导电柱，且令该第一电子元件的部分表面与该导电柱的端面外露出该包覆层；以及形成第二线路结构于该包覆层上，且令该第二线路结构电性连接该导电柱与该第一电子元件。
前述的电子封装件及其制法中，该屏蔽结构包含一设于该第一电子元件上的隔离层及设于该隔离层上的屏蔽层，以令该第一电子元件经由该屏蔽层设于该第一线路结构的第一侧上。
前述的电子封装件及其制法中，该第一电子元件具有相对的作用面与非作用面，该第一电子元件以该非作用面结合该屏蔽结构，而该作用面具有多个电极垫，且该电极垫上形成有导电体。例如，该导电体的端面外露于该包覆层。
前述的电子封装件及其制法中，该第二线路结构接地该第一电子元件及/或该屏蔽结构。
前述的电子封装件及其制法中，还包括设置电子装置于该第一线路结构的第二侧上，且该电子装置电性连接该第一线路结构。例如，该电子装置包含第二电子元件，其形成于该第一线路结构的第二侧上且电性连接该第一线路结构。另外，该电子装置还包含包覆该第二电子元件的封装层。
前述的电子封装件及其制法中，还包括形成多个导电元件于该第二线路结构上。
前述的电子封装件及其制法中，还包括设置另一电子元件于该第二线路结构上。
由上可知，本发明的电子封装件及其制法，主要经由该屏蔽结构的设计，使该第一电子元件外围覆盖有屏蔽层，以于该电子封装件运行时，该第一电子元件不会遭受外界或电子装置的电磁干扰，故相比于现有技术，本发明的电子封装件的电性功能得以正常运行。
附图说明
图1A至图1D为现有半导体封装件的制法的剖面示意图。
图2A至图2F为本发明的电子封装件的制法的剖面示意图。
图2A’为图2A的前期作业示意图。
图2A”为图2A的另一实施方式示意图。
图2D’为图2E的前期作业示意图。
图2F’为图2F的另一实施例示意图。
附图标记说明
1 半导体封装件 10 承载件
100 热化离形胶层 11 半导体元件
11a,21a 作用面 11b,21b 非作用面
110,210 电极垫 14 封装胶体
16 线路结构 17,27 导电元件
18,202 绝缘保护层 2 电子封装件
2a 电子装置 20 第一线路结构
20a 第一侧 20b 第二侧
200 第一绝缘层 201 第一线路重布层
21 第一电子元件 211 绝缘层
212 导电体 214,221,91 结合层
22 第二电子元件 220 焊线
23 导电柱 24 封装层
25 包覆层 26 第二线路结构
260,260’ 第二绝缘层 261,261’ 第二线路重布层
270 凸块底下金属层 28 电子元件
29 屏蔽结构A 290 隔离层
291 屏蔽层 7 承载件
8 支撑结构 80 保护膜
9 承载板 90 离型层
S 切割路径 21c 侧面。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2F为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，于一承载板9上结合一第一线路结构20，该第一线路结构20具有相对的第一侧20a与第二侧20b，且该第一线路结构20以其第二侧20b结合至该承载板9上。接着，于该第一线路结构20的第一侧20a上形成多个电性连接该第一线路结构20的导电柱23，且设置第一电子元件21于该第一线路结构20的第一侧20a上，其中，该第一电子元件21上结合并电性连接多个导电体212，且该导电体212为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。
于本实施例中，该第一线路结构20包括至少一第一绝缘层200与设于该第一绝缘层200上的一第一线路重布层(redistribution layer，简称RDL)201。例如，形成该第一线路重布层201的材料为铜，且形成该第一绝缘层200的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。另外，该承载板9例如为半导体材料的圆形板体，其上以涂布方式依序形成有一离型层90与一结合层91，以供该第一线路结构20设于该结合层91上。
此外，该导电柱23设于该第一线路重布层201上并电性连接该第一线路重布层201，且形成该导电柱23的材料为如铜的金属材或焊锡材。
另外，该第一电子元件21为主动元件、被动元件或其二者组合，其中，该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。于本实施例中，该第一电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，该第一电子元件21以其非作用面21b设于该第一线路结构20的第一侧20a上，而该作用面21a具有多个电极垫210，其中，该导电体212形成于该电极垫210上，另于该作用面21a上形成有一绝缘层211，以令该绝缘层211覆盖所述电极垫210与所述导电体212。或者，也可令该导电体212外露于该绝缘层211。
另外，该第一电子元件21的非作用面21b与侧面21c上形成有屏蔽结构29，其包含一设于该第一电子元件21上的隔离层290及设于该隔离层290上的屏蔽层291，以令该第一电子元件21经由该屏蔽层291设于该第一线路结构20的第一侧20a上。例如，形成该屏蔽层291的材料为铜，且形成该隔离层290的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)等的介电材。具体地，如图2A’所示，结合有该屏蔽结构29的第一电子元件21的制程，通过于一整版面承载件7上排设多个该第一电子元件21，再于该承载件7及第一电子元件21上形成该屏蔽结构29，之后进行切单制程及移除该承载件7。
应可理解地，该屏蔽层291可直接加热以粘结于该第一线路结构20的第一绝缘层200上；或者，如图2A”所示，该屏蔽层291可经由如粘胶的结合层214粘结于该第一线路结构20的第一绝缘层200上。
如图2B所示，形成一包覆层25于该第一线路结构20的第一侧20a上，以令该包覆层25包覆该屏蔽结构29、该第一电子元件21、所述导电体212与所述导电柱23，再经由整平制程，令该包覆层25的上表面齐平该绝缘层211的上表面、该导电柱23的端面与该导电体212的端面，使该绝缘层211的上表面、该导电柱23的端面与该导电体212的端面外露出该包覆层25。
于本实施例中，形成该包覆层25的材料为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)等绝缘材，但并不限于上述。
此外，可用压合(lamination)或模压(molding)的方式将该包覆层25形成于该第一线路结构20的第一侧20a上。
另外，该整平制程经由研磨方式，移除该导电柱23的部分材料、该绝缘层211的部分材料(依需求，可同时移除该导电体212的部分材料)、与该包覆层25的部分材料。
应可理解地，若该导电体212已外露于该绝缘层211，则移除该绝缘层211的部分材料，即可令所述导电体212外露于该包覆层25(依需求，也可同时移除该绝缘层211的部分材料与该导电体212的部分材料，而令所述导电体212外露出该包覆层25)。
如图2C所示，形成一第二线路结构26于该包覆层25上，且令该第二线路结构26电性连接所述导电柱23与该导电体212，使该第一电子元件21经由该导电体212电性连接及接地该第二线路结构26，且该屏蔽结构29可依需求接地该第二线路结构26。
于本实施例中，该第二线路结构26包括多个第二绝缘层260,260’、及设于该第二绝缘层260,260’上的多个第二线路重布层(RDL)261,261’，且最外层的第二绝缘层260’可作为防焊层，以令最外层的第二线路重布层261’外露于该防焊层。或者，该第二线路结构26也可仅包括单一第二绝缘层260及单一第二线路重布层261。
此外，形成该第二线路重布层261,261’的材料为铜，且形成该第二绝缘层260,260’的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)的介电材。
另外，形成多个如焊球的导电元件27于最外层的第二线路重布层261’上，从而供后续接置如封装结构或其它结构(如另一封装件或芯片)的电子装置(图略)。例如，可形成一凸块底下金属层(Under Bump Metallurgy，简称UBM)270于最外层的第二线路重布层261’上，以利于结合该导电元件27。
另外，可依需求形成至少一电子元件28于最外层的第二线路重布层261’上，且该电子元件28经由如焊锡材料的导电元件27电性连接该第二线路重布层261’。例如，该电子元件28为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。
如图2D至图2E所示，移除该承载板9及其上的离型层90，且依需求移除该结合层91。之后，翻转整体结构，再接置至少一电子装置2a于该第一线路结构20的第二侧20b上。
于本实施例中，该电子装置2a可为封装结构，如包含第二电子元件22，其为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。例如，该第二电子元件22经由结合层221设于该第一线路结构20的第二侧20b上，且经由多个如金线的焊线220以打线方式电性连接该第一线路重布层201；或者，该第二电子元件22经由多个如焊锡材料的导电凸块(图略)以覆晶方式设于该第一线路结构20的第二侧20b上且电性连接该第一线路重布层201；亦或，该第二电子元件22可直接接触该第一线路重布层201以电性连接该第一线路重布层201。然而，有关该第二电子元件22电性连接该第一线路重布层201的方式不限于上述。
此外，可选择性地形成一如防焊层的绝缘保护层202于该第一线路结构20的第二侧20b上，且该绝缘保护层202且有多个开孔，以令该第一线路重布层201的部分表面外露于所述开孔，从而供结合所述焊线220。或者，可不形成该绝缘保护层202，而保留该结合层91以作为该防焊层，供形成多个开孔于该结合层91上，以令该第一线路重布层201的部分表面外露于所述开孔，从而供结合所述焊线220。
另外，该电子装置2a可包含一封装层24，其形成于该第一线路结构20的第二侧20b上，以包覆该第二电子元件22。例如，形成该封装层24的材料为聚酰亚胺(PI)、干膜、环氧树脂或封装材等绝缘材，但并不限于上述。具体地，该封装层24与该包覆层25的材料可相同或相异。
另外，如图2D’所示，于设置该电子装置2a之前，可先将该导电元件27及电子元件28设于一支撑结构8的保护膜80上，以利于翻转，而待设置该电子装置2a后，再移除该支撑结构8及其保护膜80。
应可理解地，有关该电子装置2a的种类繁多，如配置有载板或封装基板，并不限于上述。
如图2F所示，沿如图2E所示的切割路径S进行切单制程，以得到电子封装件2。
因此，本发明的电子封装件2的制法经由该屏蔽结构29的设计，使该第一电子元件21外围覆盖有屏蔽层291，故该电子封装件2于运行时，该第一电子元件21不会遭受外界或电子装置2a(或另一电子元件28)的电磁干扰(EMI)，因而该电子封装件2的电性运行功能得以正常，避免影响整体该电子封装件2的电性效能。
此外，经由该第一线路结构20的第一侧20a与第二侧20b分别设有第一与第二电子元件21,22，以增加采用该电子封装件2的终端产品的应用范围，因而能符合现今终端产品的功能需求。
另外，经由该隔离层290位于该屏蔽层291与该第一电子元件21之间，以防止该屏蔽层291的金属离子游离至该第一电子元件21而导致该屏蔽层291电性导通该第一电子元件21的问题，故该隔离层290能有效电性隔离该屏蔽层291与该第一电子元件21，以达到绝缘效果。
另外，经由该屏蔽结构29接地该第二线路结构26的第二线路重布层261，如图2F’所示，以提供更好的屏蔽效果。
本发明也提供一种电子封装件2，其包括：一第一线路结构20、一第一电子元件21、一包覆层25以及一第二线路结构26。
所述的第一线路结构20具有相对的第一侧20a与第二侧20b，且该第一线路结构20的第一侧20a上形成有多个电性连接该第一线路结构20的导电柱23。
所述的第一电子元件21经由屏蔽结构29设于该第一线路结构20的第一侧20a上，且该第一电子元件21上结合有多个导电体212。
所述的包覆层25形成于该第一线路结构20的第一侧20a上，以令该包覆层25包覆该屏蔽结构29、该第一电子元件21与所述导电柱23，且令该导电柱23的端面与该导电体212的端面外露于该包覆层25。
所述的第二线路结构26形成于该包覆层25上，且该第二线路结构26电性连接该导电柱23与该第一电子元件21的导电体212。
于一实施例中，该屏蔽结构29包含一设于该第一电子元件21上的隔离层290及设于该隔离层290上的屏蔽层291，以令该第一电子元件21经由该屏蔽层291设于该第一线路结构20的第一侧20a上。
于一实施例中，该第一电子元件21具有相对的作用面21a与非作用面21b，该第一电子元件21以该非作用面21b结合该屏蔽结构29，而该作用面21a具有多个电极垫210，且该电极垫210上形成有导电体212。
于一实施例中，该第二线路结构26接地该第一电子元件21及/或该屏蔽结构29。
于一实施例中，所述的电子封装件2还包括至少一电子装置2a，其设于该第一线路结构20的第二侧20b上且电性连接该第一线路结构20。例如，该电子装置2a包含第二电子元件22，其设于该第一线路结构20的第二侧20b上且电性连接该第一线路结构20。另外，该电子装置2a还包含一包覆该第二电子元件22的封装层24。
于一实施例中，所述的电子封装件2还包括形成于该第二线路结构26上的多个导电元件27。
于一实施例中，所述的电子封装件2还包括设于该第二线路结构26上的另一电子元件28。
综上所述，本发明的电子封装件及其制法，经由该屏蔽结构的配置，以于该电子封装件运行时，能避免该第一电子元件遭受外界或电子装置的电磁干扰，使该电子封装件的电性功能得以正常运行。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (20)
1.一种电子封装件，其特征在于，包括：
第一线路结构，其具有相对的第一侧与第二侧，且该第一侧上形成有多个电性连接该第一线路结构的导电柱；
第一电子元件，其经由屏蔽结构设于该第一线路结构的第一侧上；
包覆层，其形成于该第一线路结构的第一侧上，以包覆该屏蔽结构、该第一电子元件与该导电柱，且令该第一电子元件的部分表面与该导电柱的端面外露出该包覆层；以及
第二线路结构，其形成于该包覆层上且电性连接该导电柱与该第一电子元件。
2.根据权利要求1所述的电子封装件，其特征在于，该屏蔽结构包含一设于该第一电子元件上的隔离层及设于该隔离层上的屏蔽层，以令该第一电子元件经由该屏蔽层设于该第一线路结构的第一侧上。
3.根据权利要求1所述的电子封装件，其特征在于，该第一电子元件具有相对的作用面与非作用面，该第一电子元件以该非作用面结合该屏蔽结构，该作用面具有多个电极垫，且该电极垫上形成有导电体。
4.根据权利要求3所述的电子封装件，其特征在于，该导电体的端面外露于该包覆层。
5.根据权利要求1所述的电子封装件，其特征在于，该第二线路结构接地该第一电子元件及/或该屏蔽结构。
6.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括电子装置，其设于该第一线路结构的第二侧上且电性连接该第一线路结构。
7.根据权利要求6所述的电子封装件，其特征在于，该电子装置包含第二电子元件，其设于该第一线路结构的第二侧上且电性连接该第一线路结构。
8.根据权利要求7所述的电子封装件，其特征在于，该电子装置还包含包覆该第二电子元件的封装层。
9.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该第二线路结构上的多个导电元件。
10.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括设于该第二线路结构上的另一电子元件。
11.一种电子封装件的制法，其特征在于，包括：
提供一具有相对的第一侧与第二侧的第一线路结构；
形成多个电性连接该第一线路结构的导电柱于该第一侧上，且经由屏蔽结构设置第一电子元件于该第一线路结构的第一侧上；
形成包覆层于该第一线路结构的第一侧上，以令该包覆层包覆该屏蔽结构、该第一电子元件与该导电柱，且令该第一电子元件的部分表面与该导电柱的端面外露出该包覆层；以及
形成第二线路结构于该包覆层上，且令该第二线路结构电性连接该导电柱与该第一电子元件。
12.根据权利要求11所述的电子封装件的制法，其特征在于，该屏蔽结构包含一设于该第一电子元件上的隔离层及设于该隔离层上的屏蔽层，以令该第一电子元件经由该屏蔽层设于该第一线路结构的第一侧上。
13.根据权利要求11所述的电子封装件的制法，其特征在于，该第一电子元件具有相对的作用面与非作用面，该第一电子元件以该非作用面结合该屏蔽结构，该作用面具有多个电极垫，且该电极垫上形成有导电体。
14.根据权利要求13所述的电子封装件的制法，其特征在于，该导电体的端面外露出该包覆层。
15.根据权利要求11所述的电子封装件的制法，其特征在于，该第二线路结构接地该第一电子元件及/或该屏蔽结构。
16.根据权利要求11所述的电子封装件的制法，其特征在于，该制法还包括设置电子装置于该第一线路结构的第二侧上，且令该电子装置电性连接该第一线路结构。
17.根据权利要求16所述的电子封装件的制法，其特征在于，该电子装置包含第二电子元件，其形成于该第一线路结构的第二侧上且电性连接该第一线路结构。
18.根据权利要求17所述的电子封装件的制法，其特征在于，该电子装置还包含包覆该第二电子元件的封装层。
19.根据权利要求11所述的电子封装件的制法，其特征在于，该制法还包括形成多个导电元件于该第二线路结构上。
20.根据权利要求11所述的电子封装件的制法，其特征在于，该制法还包括设置另一电子元件于该第二线路结构上。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030218257A1 (en) * | 2002-05-22 | 2003-11-27 | Toshiya Ishio | Semiconductor element, semiconductor device, and method for manufacturing semiconductor element |
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| US10276510B2 (en) * | 2017-09-25 | 2019-04-30 | Powertech Technology Inc. | Manufacturing method of package structure having conductive shield |
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Patent Citations (4)
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|---|---|---|---|---|
| US20030218257A1 (en) * | 2002-05-22 | 2003-11-27 | Toshiya Ishio | Semiconductor element, semiconductor device, and method for manufacturing semiconductor element |
| KR20150093870A (ko) * | 2014-01-29 | 2015-08-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제작 방법 |
| US20180233457A1 (en) * | 2017-02-10 | 2018-08-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
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