JP2020043321A - 半導体パッケージ及びパッケージ実装基板 - Google Patents

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Abstract

【課題】基板とパッケージとの間の空間を介して放射される電磁波を効果的に遮蔽できる構造を提供する。【解決手段】本発明は、接続パッドが配置された活性面、及び活性面の反対側である非活性面を有する半導体チップ、半導体チップの少なくとも一部を覆う封止材、及び封止材及び半導体チップの活性面上に配置され、再配線層を含む連結構造体を含み、再配線層は、複数の第１パッド、連結構造体の外周に沿って複数の第１パッドを囲むように配置された複数の第２パッド、及び連結構造体の外周に沿って複数の第２パッドを囲むように配置された複数の第３パッドを含み、複数の第２パッド及び複数の第３パッドのパッド形状はそれぞれ、複数の第１パッドのパッド形状と異なり、複数の第２パッド間のギャップは、複数の第３パッド間のギャップと互いにずれて配置される半導体パッケージ及び半導体パッケージが実装されたパッケージに関するものである。【選択図】図１０

Description

本発明は、半導体パッケージ及びパッケージ実装基板に関するものである。
移動通信、半導体、ネットワークなどのＩＴ技術の目覚しい発達に支えられ、無線通信、データ通信、ゲームなどにおける様々な機能が一つの端末に統合した製品に対する市場での需要が急激に増えている。そこで、複数の機能を有する多数の部品を一つのパッケージ内に集積してパッケージ化した後、パッケージを基板上に半田ボールやランドなどを用いて表面実装する技術が広く開発されている。
一方、パッケージ内部で発生する電磁波（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）は、パッケージ内部の設計に応じてある程度遮蔽することができるが、半田ボールやランドなどを通じてパッケージをプリント回路基板に実装する場合には、半田ボールやランドなどが配置されているパッケージとプリント回路基板との間に所定の空間が存在するため、これによって放射される電磁波を遮蔽するには限界がある。
本発明のいくつかの目的のうちの一つは、半導体パッケージが基板上に実装配置される場合において、基板とパッケージとの間の空間を介して放射される電磁波を効果的に遮蔽することができる構造を提供することである。
本発明を通じて提案するいくつかの解決手段のうちの一つは、パッケージの電気連結金属が配置される実装面の外側にそれぞれ所定の長さを有する少なくとも一つの遮蔽−ダムを含む複数の遮蔽構造体を導入することができるように、これに対応する再配線層のパッドを設計することである。
例えば、本発明で提案する一例による半導体パッケージは、接続パッドが配置された活性面、及び上記活性面の反対側である非活性面を有する半導体チップと、上記半導体チップの少なくとも一部を覆う封止材と、上記封止材及び上記半導体チップの活性面上に配置され、再配線層を含む連結構造体と、を含み、上記再配線層は、複数の第１パッド、上記連結構造体の外周に沿って上記複数の第１パッドを囲むように配置された複数の第２パッド、及び連結構造体の外周に沿って上記複数の第２パッドを囲むように配置された複数の第３パッドを含み、上記複数の第２パッド及び上記複数の第３パッドのパッド形状はそれぞれ、上記複数の第１パッドのパッド形状と異なり、上記複数の第２パッド間のギャップは、上記複数の第３パッド間のギャップと互いにずれて配置されることができる。
また、本発明で提案する一例によるパッケージ実装基板は、複数の第１実装パッド、上記複数の第１実装パッドを囲む複数の第２実装パッド、及び上記複数の第２実装パッドを囲む複数の第３実装パッドを含むプリント回路基板と、上記プリント回路基板上に実装された半導体パッケージと、を含み、上記半導体パッケージは、接続パッドが配置された活性面、及び上記活性面の反対側である非活性面を有する半導体チップ、上記半導体チップの少なくとも一部を覆う封止材、上記封止材及び上記半導体チップの活性面上に配置され、再配線層を含む連結構造体、上記連結構造体上に配置され、上記複数の第１実装パッドと連結された複数の電気連結金属、上記連結構造体の外周に沿って上記複数の電気連結金属を囲むように上記連結構造体上に配置され、上記複数の第２実装パッドと連結された第１遮蔽構造体、及び上記連結構造体の外周に沿って上記第１遮蔽構造体を囲むように上記連結構造体上に配置され、上記複数の第３実装パッドと連結された第２遮蔽構造体を含み、上記第１及び第２遮蔽構造体はそれぞれ、上記連結構造体の外周に沿って所定の長さを有する複数の遮蔽−ダムを有することができる。
本発明のいくつかの効果のうちの一効果は、半導体パッケージが基板上に実装配置される場合において、基板とパッケージとの間の空間を介して放射される電磁波を効果的に遮蔽することができる構造を提供することができることである。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファン−イン半導体パッケージがプリント回路基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−イン半導体パッケージがプリント回路基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの概略的な形態を示す断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。 半導体パッケージの一例を概略的に示す断面図である。 図９の半導体パッケージをＡ方向から見た場合の最下側の再配線層のパッドのデザインを概略的に示す平面図である。 図９の半導体パッケージをＡ方向から見た場合の電気連結金属及び遮蔽構造体のデザインを概略的に示す平面図である。 図９の半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。 図９の半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。 図９の半導体パッケージの製造に用いられるパネルの一例を概略的に示す断面図である。 図９の半導体パッケージの概略的な製造一例を示す工程断面図である。 図９の半導体パッケージの概略的な製造一例を示す工程断面図である。 図９の半導体パッケージの概略的な製造一例を示す工程断面図である。 図９の半導体パッケージの概略的な製造一例を示す工程断面図である。 図９の半導体パッケージの概略的な製造一例を示す工程断面図である。 図９の半導体パッケージをＡ'方向から見た場合の他の様々な一例を示す概略的に示す平面図である。 図９の半導体パッケージをＡ''方向から見た場合の他の様々な一例を示す概略的に示す平面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 図９の半導体パッケージをプリント回路基板に実装する場合の電磁波遮蔽効果を概略的に示す断面図である。 図９の半導体パッケージを電子機器に適用する場合の実装面積が最小化した形状を概略的に示す平面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
［電子機器］
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
図２は電子機器の一例を概略的に示す斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはプリント回路基板１１１０が収容されており、プリント回路基板１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、プリント回路基板１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部は、チップ関連部品であることができ、一例として、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
［半導体パッケージ］
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３ａ及び図３ｂはファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルのプリント回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結構造体２２４０を形成する。連結構造体２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁材料で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結構造体２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結構造体２２４０、パッシベーション層２２５０、及びアンダーバンプ金属２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５はファン−イン半導体パッケージがプリント回路基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図６はファン−イン半導体パッケージがプリント回路基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がプリント回路基板２３０１によりさらに再配線されて、最終的には、プリント回路基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。又は、ファン−イン半導体パッケージ２２００は、別のプリント回路基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、プリント回路基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、プリント回路基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のプリント回路基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はプリント回路基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示す断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結構造体２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結構造体２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属２１６０をさらに形成することができる。アンダーバンプ金属２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１や接続パッド２１２２などを含む集積回路（ＩＣ）であることができる。連結構造体２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された配線層２１４２と、接続パッド２１２２と配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のプリント回路基板を用いることなく、電子機器のメインボード上に半導体チップ２１２０を実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結構造体２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のプリント回路基板などがなくても、電子機器のメインボード２５００に実装されることができる。
このように、ファン−アウト半導体パッケージは、別のプリント回路基板がなくても電子機器のメインボードに実装されることができるため、プリント回路基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、プリント回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なるパッケージ技術であって、ファン−イン半導体パッケージが内蔵されるプリント回路基板などのプリント回路基板（ＰＣＢ）とは異なる概念である。
以下では、半導体チップ及び受動部品の実装面積を最小限に抑えるとともに、半導体チップと受動部品の間の電気的経路を最小化することができ、電磁干渉（ＥＭＩ）を効果的に低減することができる半導体パッケージについて図面を参照して説明する。
図９は半導体パッケージの一例を概略的に示す断面図である。
図１０は図９の半導体パッケージをＡ方向から見た場合の最下側の再配線層のパッドのデザインを概略的に示す平面図である。
図１１は図９の半導体パッケージをＡ方向から見た場合の電気連結金属及び遮蔽構造体のデザインを概略的に示す平面図である。
図１２は図９の半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。
図１３は図９の半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。
図面を参照すると、一例による半導体パッケージ１００Ａは、複数の接続パッド１２２が配置された活性面、及び上記活性面の反対側である非活性面を有する半導体チップ１２０、上記半導体チップ１２０の少なくとも一部を覆う封止材１３０、上記封止材１３０及び半導体チップ１２０の活性面上に配置され、複数の接続パッド１２２と電気的に連結された一層以上の再配線層１４２ａ、１４２ｂ、１４２ｃを含む連結構造体１４０、上記連結構造体１４０上に配置され、再配線層１４２ａ、１４２ｂ、１４２ｃを介して複数の接続パッド１２２と電気的に連結された複数の電気連結金属１７０、上記連結構造体１４０の外周に沿って複数の電気連結金属１７０を囲むように上記連結構造体１４０上に配置された第１遮蔽構造体１７５Ａ、及び上記連結構造体１４０の外周に沿って上記第１遮蔽構造体１７５Ａを囲むように上記連結構造体１４０上に配置された第２遮蔽構造体１７５Ｂを含む。第１及び第２遮蔽構造体１７５Ａ、１７５Ｂはそれぞれ、連結構造体１４０の外周に沿って所定の長さＬ１、Ｌ２を有する少なくとも一つの遮蔽−ダム１７５ａ、１７５ｂを有する。
一方、上述のように、半導体パッケージ内部で発生する電磁波（ＥＭＩ）は、パッケージ内部の設計に応じてある程度遮蔽することができるが、半田ボールやランドなどの電気連結金属を介して半導体パッケージをプリント回路基板に実装する場合には、電気連結金属が配置される半導体パッケージとプリント回路基板との間に所定の空間が存在するため、これによって放射される電磁波を遮蔽するには限界がある。また、一般に、パッケージ下側の外側は信頼性が最も弱い部位である。そのため、単に電気連結金属１７０が配置される場合には、ボードレベルの信頼性に問題が発生することがある。
これに対し、一例による半導体パッケージ１００Ａは、プリント回路基板への実装のための電気連結金属１７０が配置されたパッケージ下側の外側に電気連結金属１７０を囲む複数の第１及び第２遮蔽構造体１７５Ａ、１７５Ｂが導入されるように連結構造体１４０の最下側の再配線層である第３再配線層１４２ｃのパッド１４２Ｐ１、１４２Ｐ２、１４３Ｐのデザインが設計されている。具体的には、連結構造体１４０の最下側の再配線層である第３再配線層１４２ｃは、複数の第１パッド１４２Ｐ１、連結構造体１４０の外周に沿って複数の第１パッド１４２Ｐ１を囲むように配置された複数の第２パッド１４２Ｐ２、及び連結構造体１４０の外周に沿って複数の第２パッド１４２Ｐ２を囲むように配置された複数の第３パッド１４２Ｐ３を含み、複数の第２パッド１４２Ｐ２及び複数の第３パッド１４２Ｐ３のパッド形状はそれぞれ、複数の第１パッド１４２Ｐ１のパッド形状と異なるように配置される。例えば、複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３はそれぞれ、連結構造体１４０の外周に沿って所定の長さｌ１、ｌ２を有し、複数の第１パッド１４２Ｐ１はそれぞれ円形の形状を有することができる。これにより、パッケージ下側の外側に電気連結金属１７０を囲む複数の第１及び第２遮蔽構造体１７５Ａ、１７５Ｂが複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３と連結されるように導入されて、図２０のように、半導体パッケージ１００Ａがプリント回路基板２００に実装される場合にも、半導体パッケージ１００Ａとプリント回路基板２００との間の空間を複数の第１及び第２遮蔽構造体１７５Ａ、１７５Ｂが外側から遮断するため、放射される電磁波Ｅを最小限に抑えることができる。また、一例による半導体パッケージ１００Ａは、それぞれ所定の長さＬ１、Ｌ２を有する遮蔽−ダム１７５ａ、１７５ｂからなる複数の第１及び第２遮蔽構造体１７５Ａ、１７５Ｂが、かかる信頼性が弱い部位に配置されるため、単に電気連結金属１７０が配置される場合に比べて、より広い面積で類似の材料が配置される効果を奏する。これにより、信頼性、より具体的には、ボードレベルの信頼性も改善させることができる。
一方、第１遮蔽構造体１７５Ａは連結構造体１４０の外周に沿って不連続に複数の電気連結金属１７０を囲むことができ、第２遮蔽構造体１７５Ｂは第１遮蔽構造体１７５Ａを囲むことができる。例えば、第１遮蔽構造体１７５Ａは、複数の遮蔽−ダム１７５ａ、及び複数の遮蔽−ダム１７５ａの間に形成された複数のギャップ１７５ａｈを有することができる。また、第２遮蔽構造体１７５Ｂは、複数の遮蔽−ダム１７５ｂ、及び複数の遮蔽−ダムの間に形成された複数のギャップ１７５ｂｈを有することができる。かかるギャップ１７５ａｈ、１７５ｂｈ、すなわち、離隔する地点の存在により、遮蔽−ダム１７５ａ、１７５ｂが応力によって切断されることを防止するとともに、工程過程で発生する各種のガス（ｇａｓ）を排出することができるため、信頼性をさらに改善させることができる。この際、第１遮蔽構造体１７５Ａ間のギャップ１７５ａｈ、及び第２遮蔽構造体１７５Ｂ間のギャップ１７５ｂｈ、すなわち、離隔する地点は互いにずれて配置されることができる。これにより、図１１に例示的に示すように、電磁波Ｅが曲がりくねった経路を経る過程で効果的に遮蔽されることができる。すなわち、ギャップ１７５ａｈ、１７５ｂｈの存在にもかかわらず、効果的な電磁波遮蔽が可能となる。このため、図１０に例示的に示すように、第１遮蔽構造体１７５Ａの複数の第１遮蔽−ダム１７５ａと連結される複数の第２パッド１４２Ｐ２間のギャップ１４２Ｐ２ｈ、及び第２遮蔽構造体１７５Ｂの複数の第２遮蔽−ダム１７５ｂと連結される複数の第３パッド１４２Ｐ３間のギャップ１４２Ｐ３ｈも互いにずれて配置されることができる。ここで、複数の第２パッド１４２Ｐ２間のギャップ１４２Ｐ２ｈ、及び複数の第３パッド１４２Ｐ３間のギャップ１４２Ｐ３ｈとは、リフローによって半田などの遮蔽−ダム１７５ａ、１７５ｂの材料が連結されない程度の有意義なギャップを意味する。すなわち、リフローによって第２パッド１４２Ｐ２上に配置された半田などの遮蔽−ダム１７５ａの材料と第３パッド１４２Ｐ３上に配置された半田などの遮蔽−ダム１７５ｂの材料とが連結される程度にこれらパッドが部分的に所定の距離だけ離隔していることはギャップの意味から除外する。
一方、第２遮蔽構造体１７５Ｂは、電気連結金属１７０の少なくとも一つのコーナー、すなわち、パッケージ下側の外側のコーナーでギャップ１７５ｂｈを有することができる。また、第１遮蔽構造体１７５Ａは、第２遮蔽構造体１７５Ｂのギャップ１７５ｂｈが形成された電気連結金属１７０のコーナー、すなわち、パッケージ下側の外側のコーナーでギャップ１７５ａｈを有することなく、逆にコーナーをラウンドの形でカバーすることができる。第２遮蔽構造体１７５Ｂが配置されるパッケージ下側の最外側におけるコーナー領域は、特に信頼性が弱い地点であって、該当領域に第２遮蔽構造体１７５Ｂの遮蔽−ダム１７５ｂなどが配置されると、応力集中によってクラックＣが容易に発生することがある。そのため、かかるコーナー領域には、第２遮蔽構造体１７５Ｂの遮蔽−ダム１７５ｂが配置されないようにすることが好ましい。但し、コーナー領域に第１遮蔽構造体１７５Ａの遮蔽−ダム１７５ａも配置されない場合には、該当領域に電磁波が容易に放射される可能性があるため、少なくとも第１遮蔽構造体１７５Ａの遮蔽−ダム１７５ａでカバーすることが好ましい。最も好ましくは、図１１のように四つのコーナー領域すべてでかかる配置を有するようにすることができるが、これに限定されるものではない。このため、複数の第３パッド１４２Ｐ３は、連結構造体１４０の少なくとも一つのコーナーで少なくとも一つのギャップ１４２Ｐ３ｈを有するようにするとともに、複数の第２パッド１４２Ｐ２のうち少なくとも一つのパッドは複数の第３パッド１４２Ｐ３のギャップ１４２Ｐ３ｈが配置された連結構造体１４０のコーナーに配置されるようにすることで、ラウンドの形でコーナーをカバーすることができる。最も好ましくは、図１０のように、四つのコーナー領域すべてでかかる配置を有するようにすることができるが、同様にこれに限定されるものではない。
なお、第１遮蔽構造体１７５Ａの遮蔽−ダム１７５ａ及び第２遮蔽構造体１７５Ｂの遮蔽−ダム１７５ｂはそれぞれ、第１遮蔽構造体１７５Ａのギャップ１７５ａｈの幅Ｗ１及び第２遮蔽構造体１７５Ｂのギャップ１７５ｂｈの幅Ｗ２、すなわち、かかるギャップ１７５ａｈ及びギャップ１７５ｂｈの間隔よりも長い所定の長さＬ１、Ｌ２を有することができる。このような長さＬ１、Ｌ２を有すると、上述のような電磁波遮蔽効果及び信頼性の改善効果を効果的に奏することができる。この際、遮蔽−ダム１７５ａ、１７５ｂの数やギャップ１７５ａｈ、１７５ｂｈの数などは特に限定されない。このため、複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３のそれぞれのパッドの長さＬ１、Ｌ２は、これらのギャップ１４２Ｐ２ｈ、１４２Ｐ３ｈのそれぞれの幅ｗ１、ｗ２よりも長くてもよい。
一方、第１遮蔽構造体１７５Ａのうち少なくとも一つの遮蔽−ダム１７５ａ及び第２遮蔽構造体１７５Ｂのうち少なくとも一つの遮蔽−ダム１７５ｂはそれぞれ、少なくとも二つの接続パッド１２２と電気的に連結されることができる。すなわち、遮蔽−ダム１７５ａ、１７５ｂは、接続パッド１２２と一対多の関係で電気的に連結されることができる。この際、第１及び第２遮蔽構造体１７５Ａ、１７５Ｂのそれぞれの遮蔽−ダム１７５ａ、１７５ｂは、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうちグランド（ＧＮＤ）パターンと電気的に連結されることができる。これにより、第１遮蔽構造体１７５Ａのうち少なくとも一つの遮蔽−ダム１７５ａ及び第２遮蔽構造体１７５Ｂののうち少なくとも一つの遮蔽−ダム１７５ｂとそれぞれ電気的に連結された少なくとも二つの接続パッド１２２は、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうちグランド（ＧＮＤ）パターンと電気的に連結されたグランド（ＧＮＤ）用の接続パッド１２２であってもよい。このため、複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３はそれぞれ、接続パッド１２２のうちグランド（ＧＮＤ）用の接続パッド１２２と電気的に連結されることができる。この際、グランド（ＧＮＤ）用の接続パッド１２２と一対多の関係、すなわち、一つのパッドが多数の接続パッドと電気的に連結されることができる。
一方、複数の電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂは、連結構造体１４０上の実質的に同一のレベルで互いに並んで配置されることができる。すなわち、第１及び第２遮蔽構造体１７５Ａ、１７５Ｂは、複数の電気連結金属１７０を囲むように、同一のレベルに並んで配置されることができる。この際、複数の電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂはそれぞれ、同時に形成されることができ、互いに同一の材料、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金を含む低融点金属を含むことができる。
以下、一例による半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
フレーム１１０は、付加的な構成であって、具体的な材料に応じて半導体パッケージ１００Ａの剛性をより改善させることができ、第１及び第２封止材１３１、１３２の厚さ均一性の確保などの役割を果たすことができる。フレーム１１０には、複数の第１貫通孔１１０ＨＡ１、１１０ＨＡ２及び第２貫通孔１１０ＨＢが形成されることができる。複数の第１貫通孔１１０ＨＡ１、１１０ＨＡ２はそれぞれ第２貫通孔１１０ＨＢと物理的に離隔することができる。複数の第１貫通孔１１０ＨＡ１、１１０ＨＡ２内には受動部品１２５Ａ１、１２５Ａ２がそれぞれ配置されることができる。第２貫通孔１１０ＨＢには、半導体チップ１２０が配置されることができる。受動部品１２５Ａ１、１２５Ａ２及び半導体チップ１２０はそれぞれ、第１貫通孔１１０ＨＡ１、１１０ＨＡ２及び第２貫通孔１１０ＨＢの壁面と所定の距離だけ離隔し、且つそれぞれの第１貫通孔１１０ＨＡ１、１１０ＨＡ２及び第２貫通孔１１０ＨＢの壁面によって囲まれることができるが、必要に応じて変形されることもできる。
フレーム１１０はコア絶縁層１１１を含むことができる。コア絶縁層１１１の材料は、特に限定されない。例えば、絶縁材料を用いることができる。この際、絶縁材料としは、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂がシリカなどの無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。
フレーム１１０は、コア絶縁層１１１の壁面にそれぞれ配置され、且つ第１貫通孔１１０ＨＡ１、１１０ＨＡ２内に形成される受動部品１２５Ａ１、１２５Ａ２を囲む第１金属層１１５ａと、第２貫通孔１１０ＨＢ内に形成される半導体チップ１２０を囲む第２金属層１１５ｂと、コア絶縁層１１１の下面及び上面にそれぞれ配置された第３及び第４金属層１１５ｃ、１１５ｄと、を含むことができる。第１〜第４金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄはそれぞれ、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを含むことができるが、これに限定されるものではない。第１〜第４金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄにより、半導体チップ１２０及び受動部品１２５Ａ１、１２５Ａ２の電磁波遮蔽及び放熱を図ることができる。金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄは、互いに連結されてもよく、又はグランドとして用いられてもよい。この場合、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうちグランドと電気的に連結されることができる。
受動部品１２５Ａ１、１２５Ａ２はそれぞれ、独立してＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）のようなキャパシタ（Ｃａｐａｃｉｔｏｒ）や、パワーインダクタ（Ｐｏｗｅｒ Ｉｎｄｕｃｔｏｒ）のようなインダクタ（Ｉｎｄｕｃｔｏｒ）、及びビーズ（Ｂｅａｄ）などであってもよい。受動部品１２５Ａ１、１２５Ａ２は、互いに異なる厚さを有することができる。また、受動部品１２５Ａ１、１２５Ａ２は、半導体チップ１２０とも異なる厚さを有することができる。一例による半導体パッケージ１００Ａは、二段階以上でこれらをカプセル化するため、かかる厚さ偏差による不良の問題を最小限に抑えることができる。受動部品１２５Ａ１、１２５Ａ２の数は、特に限定されず、図面に示すものよりも多くてもよく、少なくてもよい。
第１封止材１３１は、受動部品１２５Ａ１、１２５Ａ２をそれぞれカプセル化する。また、第１貫通孔１１０ＨＡ１、１１０ＨＡ２のそれぞれの少なくとも一部を満たす。また、一例では、フレーム１１０もカプセル化する。第１封止材１３１は、絶縁材料を含み、絶縁材料としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらに無機フィラーのような補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などを用いることができる。また、ＥＭＣのような成形材料を用いることができ、必要に応じては、感光性材料、すなわち、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）を用いることもできる。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。いずれの場合でも、第１封止材１３１は、非導電性を示すことが好ましい。
半導体チップ１２０は第２貫通孔１１０ＨＢ内に配置される。半導体チップ１２０は、第２貫通孔１１０ＨＢの壁面と所定の距離だけ離隔し、第２貫通孔１１０ＨＢの壁面によって囲まれることができるが、必要に応じて、変形されることもできる。半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、例えば、電力管理集積回路（ＰＭＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）であってもよいが、これに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどであることもできる。
半導体チップ１２０は、別のバンプや配線層が形成されていないベア（Ｂａｒｅ）状態の集積回路であることができる。但し、これに限定されず、必要に応じては、パッケージ型の集積回路であってもよい。集積回路は、活性ウェハをベースに形成されることができる。この場合、半導体チップの本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には、様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであり、形成材料としては、それぞれアルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体１２１上には、接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができ、パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。その他の必要な位置にそれぞれ、絶縁膜（不図示）などがさらに配置されてもよい。一方、半導体チップ１２０は、接続パッド１２２が配置された面が活性面となり、その反対側が非活性面となる。この際、半導体チップ１２０の活性面にパッシベーション膜１２３が形成された場合には、半導体チップ１２０の活性面は、パッシベーション膜１２３の最下面を基準に位置関係を判断する。
第２封止材１３２は半導体チップ１２０をカプセル化する。また、第２貫通孔１１０ＨＢの少なくとも一部を満たす。また、一例では、第１封止材１３１もカプセル化する。第２封止材１３２も、形成材料として、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらに無機フィラーのような補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などが用いられることができる。また、ＥＭＣなどの公知の成形材料を用いることができ、必要に応じて、感光性材料、すなわち、ＰＩＥを用いることもできる。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。
このように、一例による半導体パッケージ１００Ａは、複数の受動部品１２５Ａ１、１２５Ａ２が半導体チップ１２０とともに一つのパッケージ内に配置されてモジュール化されている。これにより、部品間の間隔を最小限に抑えることができ、図２１に例示的に示すように、メインボード１１０１のようなプリント回路基板での実装面積を最小化することができる。また、半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２との間の電気的経路を最小限に抑えることができるため、ノイズの問題を改善させることができる。また、一回の封止ではなく、二段階以上の封止１３１、１３２の過程を経るため、受動部品１２５Ａ１、１２５Ａ２の実装不良による半導体チップ１２０の歩留まり問題や、受動部品１２５Ａ１、１２５Ａ２の実装時に発生する異物の影響などを最小限に抑えることができる。
第２封止材１３２上には、必要に応じて、バックサイド金属層１３５が、半導体チップ１２０及び受動部品１２５Ａ１、１２５Ａ２をカバーするように配置されることができる。また、バックサイド金属層１３５は、第１及び第２封止材１３１、１３２を貫通するバックサイド金属ビア１３３を介してフレーム１１０の第４金属層１１５ｄと連結されることができる。バックサイド金属層１３５及びバックサイド金属ビア１３３により半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２を金属材料で囲むことで、ＥＭＩシールド効果及び放熱効果をさらに向上させることができる。バックサイド金属層１３５及びバックサイド金属ビア１３３も、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。バックサイド金属層１３５及びバックサイド金属ビア１３３もグランドとして用いられることができる。この場合、金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを介して連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうちグランドと電気的に連結されることができる。バックサイド金属層１３５は、図１３に示すように、第２封止材１３２の上面の大部分を覆う板（ｐｌａｔｅ）の形態であることができる。バックサイド金属ビア１３３は、図１３に示すように、所定の長さを有するトレンチ（ｔｒｅｎｃｈ）ビアの形態であることができる。この場合、実質的に電磁波の移動経路がすべて遮断されるため、電磁波遮蔽の効果がより優れることができる。但し、これに限定されるものではなく、電磁波遮蔽の効果を有する範囲内で、バックサイド金属層１３５が複数の板状を有することもでき、バックサイド金属ビア１３３の中間部分に開口部が形成されて、ガスの移動経路が提供されることもできる。
このように、一例による半導体パッケージ１００Ａは、フレーム１１０が、第１貫通孔１１０ＨＡ１、１１０ＨＡ２及び第２貫通孔１１０ＨＢ内に形成され、コア絶縁層１１１の壁面ならびに下面及び上面にそれぞれ配置された第１〜第４金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄをさらに含むことができる。これにより、半導体チップ１２０及び受動部品１２５Ａ１、１２５Ａ２の外部に流入されるか、又は内部から放出されるＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を効果的に遮蔽するとともに、放熱効果も図ることができる。さらに、第１封止材１３１及び／又は第２封止材１３２上に配置されたバックサイド金属層１３５と第１封止材１３１及び／又は第２封止材１３２を貫通するバックサイド金属ビア１３３により、半導体チップ１２０及び受動部品１２５Ａ１、１２５Ａ２のＥＭＩシールド効果及び放熱効果をさらに向上させることができる。
第２封止材１３２は、必要に応じて、電磁波吸収材料を含むこともできる。例えば、第２封止材１３２は、磁性材料を含むことができる。すなわち、第２封止材１３２は、磁性粒子及びバインダー樹脂を含むことができるが、これに限定されるものではない。磁性粒子は、鉄（Ｆｅ）、シリコン（Ｓｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、及びニッケル（Ｎｉ）からなる群より選択されたいずれか一つ以上を含む金属粒子であることができ、例えば、Ｆｅ−Ｓｉ−Ｂ−Ｃｒ系アモルファス金属粒子であることができるが、これに制限されるものではない。磁性粒子は、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ−Ｃｕ系フェライト、Ｍｎ−Ｍｇ系フェライト、Ｂａ系フェライト、又はＬｉ系フェライトなどのフェライト粒子であることもできる。バインダー樹脂は、エポキシ（ｅｐｏｘｙ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、液晶結晶性ポリマー（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｐｏｌｙｍｅｒ）などを単独又は混合して含むことができるが、これに限定されるものではない。必要に応じて、電磁波吸収特性をより容易にするために、磁性粒子として多孔性粒子を用いることもできるが、これに限定されるものではない。
このように、一例による半導体パッケージ１００Ａにおいて、半導体チップ１２０をカプセル化する第２封止材１３２は、第１封止材１３１よりも電磁波吸収率が高くてもよい。例えば、第２封止材１３２は、磁性材料を含むことができる。単に金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、バックサイド金属層１３５、及びバックサイド金属ビア１３３を介して電磁波を遮蔽する場合には、ＥＭＩノイズが半導体パッケージ１００Ａ内を回り続けるようになる。結果として、ＥＭＩシールドが最も弱い部位に抜け出るようになり、その部分の周辺にある機器に影響を及ぼす可能性がある。これに対し、第２封止材１３２が磁性材料を含む場合には、反射されて動き回るＥＭＩノイズが第２封止材１３２に吸収されることでグランド（ＧＮＤ）を介して抜け出るようになり、ＥＭＩに弱いところをなくすことができる。この際、受動部品１２５Ａ１、１２５Ａ２をカプセル化する第１封止材１３１としては、一般の絶縁材料を用いることが好ましい。これは、受動部品１２５Ａ１、１２５Ａ２の場合、電極が露出しているため、第１封止材１３１が導電性を帯びる場合、ショート不良などが発生する可能性があるためである。
連結構造体１４０は、半導体チップ１２０の接続パッド１２２を再配線することができる。また、半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２を電気的に連結することができる。連結構造体１４０を介して様々な機能を有する数十数百の半導体チップ１２０の接続パッド１２２がそれぞれ再配線されることができ、電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂを介して、その機能に合わせて、外部に物理的及び／又は電気的に連結されることができる。連結構造体１４０は、フレーム１１０及び受動部品１２５Ａ１、１２５Ａ２の下側に配置された第１絶縁層１４１ａ、第１絶縁層１４１ａの下面に配置された第１再配線層１４２ａ、第１絶縁層１４１ａを貫通し、受動部品１２５Ａ１、１２５Ａ２と第１再配線層１４２ａを電気的に連結する第１接続ビア１４３ａ、第１絶縁層１４１ａの下面及び半導体チップ１２０の活性面に配置され、第１再配線層１４２ａの少なくとも一部を覆う第２絶縁層１４１ｂ、第２絶縁層１４１ｂの下面に配置された第２再配線層１４２ｂ、第２絶縁層１４１ｂを貫通し、第１及び第２再配線層１４２ａ、１４２ｂ、半導体チップ１２０の接続パッド１２２、及び第２再配線層１４２ｂを電気的に連結する第２接続ビア１４３ｂ、第２絶縁層１４１ｂ上に配置された第３絶縁層１４１ｃ、第３絶縁層１４１ｃ上に配置された第３再配線層１４２ｃ、及び第３絶縁層１４１ｃを貫通し、第２及び第３再配線層１４２ｂ、１４２ｃを電気的に連結する第３接続ビア１４３ｃを含むことができる。連結構造体１４０は、図面に示すものよりも多くの絶縁層、配線層、及び接続ビアを含むことができる。
第１絶縁層１４１ａの材料としては、絶縁材料が用いられることができる。この際、絶縁材料としては、シリカやアルミナなどの無機フィラーを含む非感光性絶縁材料、例えば、ＡＢＦを用いることができる。この場合、アンデュレーションの問題とクラック発生による不良の問題をより効果的に解決することができる。また、第１封止材１３１を形成する物質のブリーディングによる受動部品１２５Ａ１、１２５Ａ２の電極オープン不良の問題も効果的に解決することができる。すなわち、第１絶縁層１４１ａとして、無機フィラーを含む非感光性絶縁材料を用いると、単に感光性絶縁材料（ＰＩＤ）を用いる場合の問題をより効果的に解決することができる。
第２絶縁層１４１ｂとしては、感光性絶縁材料（ＰＩＤ）を用いることができる。この場合、フォトビアを介してファインピッチの導入も可能となるため、半導体チップ１２０の数十〜数百万の接続パッド１２２を、一般の場合と同様に、非常に効果的に再配線することができる。感光性絶縁材料（ＰＩＤ）は、無機フィラーを少量含んでもよく、又は含まなくてもよい。すなわち、受動部品１２５Ａ１、１２５Ａ２を再配線するための第１再配線層１４２ａ、第１接続ビア１４３ａが形成される第１絶縁層１４１ａ、半導体チップ１２０の接続パッド１２２を再配線するための第２再配線層１４２ｂ、及び第２接続ビア１４３ｂが形成される第２絶縁層１４１ｂの材料を選択的に制御することにより、より優れたシナジー効果を有することができる。
一方、必要に応じては、無機フィラーを含む非感光性絶縁材料で形成された第１絶縁層１４１ａが複数の層であってもよく、感光性絶縁材料（ＰＩＤ）で形成された第２絶縁層１４１ｂが複数の層であってもよい。また、これらすべてが複数の層であってもよい。第２貫通孔１１０ＨＢには、非感光性絶縁材料で形成された第１絶縁層１４１ａが貫通され、第１絶縁層１４１ａが複数の層の場合には、複数の層がすべて貫通されることができる。
第１絶縁層１４１ａは、第２絶縁層１４１ｂよりも熱膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）が小さくてよい。これは、第１絶縁層１４１ａの場合、無機フィラーを含むためである。第２絶縁層１４１ｂの場合にも、必要に応じて、少量の無機フィラーを含むことができる。この場合、第１絶縁層１４１ａに含まれる無機フィラーの重量パーセントが、第２絶縁層１４１ｂの無機フィラーの重量パーセントよりも大きくてよい。同様に、第１絶縁層１４１ａの熱膨張係数（ＣＴＥ）が第２絶縁層１４１ｂの熱膨張係数（ＣＴＥ）よりも小さくてよい。無機フィラーを相対的に多く有することから、熱膨張係数（ＣＴＥ）が相対的に小さい第１絶縁層１４１ａは、熱硬化収縮が小さいなど、反り（Ｗａｒｐａｇｅ）に有利となるため、上述のように、アンデュレーションやクラック発生の問題をより効果的に解決することができ、受動部品１２５Ａ１、１２５Ａ２の電極オープン不良の問題もより効果的に改善させることができる。
第３絶縁層１４１ｃは、パッケージの最下側に配置される絶縁層であって、パッシベーション層又は半田レジスト層の役割を果たすことができる。第３絶縁層１４１ｃは、絶縁樹脂及び無機フィラーを含む一方で、ガラス繊維は含まなくてもよい。例えば、第３絶縁層１４１ｃは、ＡＢＦであってもよいが、これに限定されるものではない。
第１再配線層１４２ａは、再配線して受動部品１２５Ａ１、１２５Ａ２の電極を半導体チップ１２０の接続パッド１２２と電気的に連結することができる。すなわち、再配線層（ＲＤＬ）としての機能を担うことができる。第１再配線層１４２ａの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１再配線層１４２ａは、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドなどを含むことができる。半導体チップ１２０が配置される第２貫通孔１１０ＨＢには第１絶縁層１４１ａも貫通されることから、第１再配線層１４２ａの下面は、半導体チップ１２０の活性面と実質的に同一のレベルに位置することができる。すなわち、第１再配線層１４２ａの下面は、半導体チップ１２０の活性面と同一の平面（Ｃｏ−Ｐｌａｎａｒ）であってもよい。
第２再配線層１４２ｂは、再配線して半導体チップ１２０の接続パッド１２２を電気連結金属１７０と電気的に連結することができる。すなわち、再配線層（ＲＤＬ）としての機能を担うことができる。第２再配線層１４２ｂの形成材料も、上述した銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第２再配線層１４２ｂも、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドなどを含むことができる。
第１接続ビア１４３ａは、受動部品１２５Ａ１、１２５Ａ２と第１再配線層１４２ａを電気的に連結する。第１接続ビア１４３ａは、受動部品１２５Ａ１、１２５Ａ２のそれぞれの電極と物理的に接することができる。すなわち、受動部品１２５Ａ１、１２５Ａ２は、半田バンプなどを用いる表面実装型ではなく埋め込み型（Ｅｍｂｅｄｄｅｄ Ｔｙｐｅ）で第１接続ビア１４３ａと直接接することができる。第１接続ビア１４３ａの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１接続ビア１４３ａは、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁面に沿って形成されたものであってもよい。また、第１接続ビア１４３ａの形状は、テーパー状であることができる。
第２接続ビア１４３ｂは、互いに異なる層に形成された第１及び第２再配線層１４２ａ、１４２ｂを電気的に連結し、且つ半導体チップ１２０の接続パッド１２２と第２再配線層１４２ｂを電気的に連結する。第２接続ビア１４３ｂは、半導体チップ１２０の接続パッド１２２と物理的に接することができる。すなわち、半導体チップ１２０は、ベアダイの形で別のバンプなどがない状態で、連結構造体１４０の第２接続ビア１４３ｂと直接連結されることができる。第２接続ビア１４３ｂの形成材料としては、同様に、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第２接続ビア１４３ｂも、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁面に沿って形成されたものであってもよい。また、第２接続ビア１４３ｂの形状も、テーパー状が適用されることができる。
一方、第２貫通孔１１０ＨＢの深さｄｂは、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の深さｄａ１、ｄａ２よりも深くてもよい。第２貫通孔１１０ＨＢの底面は、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の底面よりも下側に配置されることができる。これは、第２貫通孔１１０ＨＢには第１絶縁層１４１ａも貫通されることができるためである。すなわち、第２貫通孔１１０ＨＢの底面と、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の底面とは段差を有することができる。第２貫通孔１１０ＨＢの底面は、第２絶縁層１４１ｂの上面であることができ、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の底面は、第１絶縁層１４１ａの上面であることができる。すなわち、半導体チップ１２０は、第２接続ビア１４３ｂと連結された接続パッド１２２が配置された活性面、及び上記活性面の反対側である非活性面を有することができ、半導体チップ１２０の活性面は、受動部品１２５Ａ１、１２５Ａ２の下面よりも下側に位置することができる。例えば、半導体チップ１２０の活性面は、第１配線層１４３ａの下面と実質的に同一の平面（Ｃｏ−ｐｌａｎａｒ）に存在することができる。
一方、通常、半導体チップの接続パッドは、アルミニウム（Ａｌ）からなるため、レーザービア（Ｌａｓｅｒ−ｖｉａ）の加工時にダメージを受けて簡単に破損する可能性がある。したがって、レーザービアではなく、フォトビア（Ｐｈｏｔｏ−ｖｉａ）加工で接続パッドをオープンさせることが一般的である。このため、再配線層（ＲＤＬ）を形成するために提供される絶縁層としては、感光性絶縁材料（ＰＩＤ）を用いる。但し、受動部品の下面に再配線層（ＲＤＬ）を形成するために同様に感光性絶縁材料（ＰＩＤ）を積層する場合には、受動部品の電極突出が原因でアンデュレーション（Ｕｎｄｕｌａｔｉｏｎ）が発生することがあり、その結果、感光性絶縁材料（ＰＩＤ）の平坦性が低下するおそれがある。したがって、平坦性を高めるために、厚さが厚い感光性絶縁材料（ＰＩＤ）を用いなければならなくなる不便があり、この場合、感光性絶縁材料（ＰＩＤ）の厚さが原因でクラックが容易に且つ多く発生するという問題がある。
また、封止材を用いて受動部品を封止する場合には、受動部品の電極に封止材形成材料がブリードするという問題が発生する可能性がある。この際、再配線層（ＲＤＬ）を形成するために感光性絶縁材料（ＰＩＤ）を用いる場合には、上述のように、フォトビア加工が用いられるが、この場合、フォトビア加工ではブリーディングしている封止材形成材料をオープンさせることが難しい。したがって、ブリーディングした封止材形成材料によって電極オープンの不良が発生する可能性があり、その結果、電気的特性の低下を引き起こすことがある。
これに対し、一例による半導体パッケージ１００Ａは、先ず受動部品１２５Ａ１、１２５Ａ２が配置される第１貫通孔１１０ＨＡ１、１１０ＨＡ２を形成し、受動部品１２５Ａ１、１２５Ａ２を配置した後、１次的に受動部品１２５Ａ１、１２５Ａ２を再配線するために、第１絶縁層１４１ａ及び第１再配線層１４２ａを形成することができる。その後、第１絶縁層１４１ａを貫通する第２貫通孔１１０ＨＢを形成し、半導体チップ１２０を配置し、２次的に半導体チップ１２０を再配線するための第２絶縁層１４１ｂ及び第２再配線層１４２ｂを形成することができる。すなわち、半導体チップ１２０が配置される第２貫通孔１１０ＨＢには、フレーム１１０だけでなく、連結構造体１４０の第１絶縁層１４１ａも貫通されることができる。これにより、半導体チップ１２０の活性面は、受動部品１２５Ａ１、１２５Ａ２のそれぞれの下面よりも下側に位置するようになる。この場合、半導体チップ１２０とは関係なく、第１絶縁層１４１ａの材料を選択することができ、例えば、感光性絶縁材料（ＰＩＤ）ではない無機フィラーを含む非感光性絶縁材料、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。かかるフィルムタイプの非感光性絶縁材料は、平坦性に優れているため、上述したアンデュレーションの問題とクラック発生の問題をより効果的に解決することができる。また、このような非感光性絶縁材料は、レーザービアで開口を形成するため、受動部品１２５Ａ１、１２５Ａ２の電極に第１封止材１３１の物質がブリードしても、レーザービアを介して効果的に電極をオープンさせることができる。したがって、電極オープン不良による問題も解決することができる。
さらに、一例による半導体パッケージ１００Ａは、第２絶縁層１４１ｂとして、通常の場合と同様に、感光性絶縁材料（ＰＩＤ）を用いることができる。この場合、フォトビアを介してファインピッチの導入も可能となるため、半導体チップ１２０の数十〜数百万の接続パッド１２２を通常の場合と同様に、非常に効果的に再配線することができる。すなわち、一例による半導体パッケージ１００Ａの構造は、受動部品１２５Ａ１、１２５Ａ２を再配線するための第１再配線層１４２ａ、第１接続ビア１４３ａが形成される第１絶縁層１４１ａ、半導体チップ１２０の接続パッド１２２を再配線するための第２再配線層１４２ｂ、及び第２接続ビア１４３ｂが形成される第２絶縁層１４１ｂの材料を選択的に制御することが可能となるため、優れたシナジー効果を有することができる。
第３再配線層１４２ｃ及び第３接続ビア１４３ｃは、電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂを除外すると、パッケージの最下側の電気的構成であって、アンダーバンプメタルとしての機能を担うことができる。第３再配線層１４２ｃ及び第３接続ビア１４３ｃを介して電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂの接続信頼性を改善させることができる。第３再配線層１４２ｃは、主に電気連結金属及び遮蔽構造体のパッドの役割を果たすことができる。すなわち、第３再配線層１４２ｃは、複数の第１〜第３パッド１４２Ｐ１、１４２Ｐ２、１４２Ｐ３を含む。第３再配線層１４２ｃの形成材料も、上述した銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第３接続ビア１４３ｃは、第２再配線層１４２ｂと第３再配線層１４２ｃを電気的に連結する。この際、第３接続ビア１４３ｃのうち、第３再配線層１４２ｃの第１パッド１４２Ｐ１と連結される接続ビアは、一対多の関係で上記第１パッド１４２Ｐ１と連結されることができる。第３接続ビア１４３ｃの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第３接続ビア１４３ｃも、導電性物質で完全に充填されたものであってもよく、導電性物質がビアの壁面に沿って形成されたものであってもよい。また、第３接続ビア１４３ｃの形状はテーパー状であることができる。
第３再配線層１４２ｃは、複数の第１パッド１４２Ｐ１、連結構造体１４０の外周に沿って複数の第１パッド１４２Ｐ１を囲むように配置された複数の第２パッド１４２Ｐ２、及び連結構造体１４０の外周に沿って複数の第２パッド１４２Ｐ２を囲むように配置された複数の第３パッド１４２Ｐ３を含み、複数の第２パッド１４２Ｐ２及び複数の第３パッド１４２Ｐ３のパッド形状はそれぞれ、複数の第１パッド１４２Ｐ１のパッド形状と異なるように配置される。例えば、複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３はそれぞれ、連結構造体１４０の外周に沿って所定の長さｌ１、ｌ２を有し、複数の第１パッド１４２Ｐ１はそれぞれ円形の形状を有することができる。
一方、必要に応じては、第３再配線層１４２ｃ及び第３接続ビア１４３ｃが省略されることができる。この場合、電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂと連結される連結構造体１４０の第１〜第３パッド１４２Ｐ１、１４２Ｐ２、１４３Ｐ３は、第２再配線層１４２ｂの一部であってもよい。この場合、第３絶縁層１４１ｃに形成された開口部に電気連結金属１７０及び遮蔽構造体１７５、１７５Ｂが直接形成されることができ、開口部の形状は電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂの形状に合わせて変更されることができる。
バックサイド金属層１３５、バックサイド金属ビア１３３、及び第１〜第４金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄは、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうちグランド（ＧＮＤ）パターンと電気的に連結されることができる。したがって、半導体パッケージ１００Ａが電子機器のメインボードなどに実装される場合には、電磁波がこれらパスを経て、メインボードのグランドなどを介して放出されることができる。
電気連結金属１７０は、半導体パッケージ１００Ａを外部と物理的及び／又は電気的に連結させるための構成である。例えば、半導体パッケージ１００Ａは、電気連結金属１７０を介して電子機器のメインボードに実装されることができる。電気連結金属１７０は、低融点金属、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金で構成されることができる。より具体的には、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気連結金属１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気連結金属１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、スズ−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。電気連結金属１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気連結金属１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有することもできる。
電気連結構造体１７０のうち少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
第１及び第２遮蔽構造体１７５Ａ、１７５Ｂは、半導体パッケージ１００Ａが電気連結金属１７０を介してプリント回路基板などに実装される際に、半導体パッケージ１００Ａとプリント回路基板との間の空間を介して放射される電磁波Ｅを遮蔽するための構成である。また、第１及び第２遮蔽構造体１７５Ａ、１７５Ｂにより、上述のように、ボードレベルの信頼性も改善させることができる。第１及び第２遮蔽構造体１７５Ａ、１７５Ｂはそれぞれ、連結構造体１４０の外周に沿って所定の長さＬ１、Ｌ２を有する少なくとも一つの遮蔽−ダム１７５ａ、１７５ｂを有する。例えば、第１遮蔽構造体１７５Ａは連結構造体１４０の外周に沿って不連続に複数の電気連結金属１７０を囲むことができ、第２遮蔽構造体１７５Ｂは第１遮蔽構造体１７５Ａを囲むことができる。より具体的には、第１遮蔽構造体１７５Ａは、複数の遮蔽−ダム１７５ａ、及び複数の遮蔽−ダム１７５ａの間に形成された複数のギャップ１７５ａｈを有することができる。また、第２遮蔽構造体１７５Ｂは、複数の遮蔽−ダム１７５ｂ、及び複数の遮蔽−ダムの間に形成された複数のギャップ１７５ｂｈを有することができる。かかるギャップ１７５ａｈ、１７５ｂｈ、すなわち、離隔する地点の存在により、遮蔽−ダム１７５ａ、１７５ｂが応力によって切断されることを防止するとともに、工程過程で発生する各種のガス（ｇａｓ）を排出することができるため、信頼性をさらに改善させることができる。
第１遮蔽構造体１７５Ａ間のギャップ１７５ａｈ、及び第２遮蔽構造体１７５Ｂ間のギャップ１７５ｂｈ、すなわち、離隔する地点は互いにずれて配置されることができる。これにより、電磁波Ｅが曲がりくねった経路を経る過程で効果的に遮蔽されることができる。すなわち、ギャップ１７５ａｈ、１７５ｂｈの存在にもかかわらず、効果的な電磁波遮蔽が可能となる。第２遮蔽構造体１７５Ｂは、電気連結金属１７０の少なくとも一つのコーナー、すなわち、パッケージ下側の外側のコーナーでギャップ１７５ｂｈを有することができる。また、第１遮蔽構造体１７５Ａは、第２遮蔽構造体１７５Ｂのギャップ１７５ｂｈが形成された電気連結金属１７０のコーナー、すなわち、パッケージ下側の外側のコーナーでギャップ１７５ａｈを有することなく、逆にコーナーをラウンドの形でカバーすることができる。この場合、上述のように、電磁波Ｅを効果的に遮蔽するとともに、信頼性もさらに改善させることができる。このため、第１遮蔽構造体１７５Ａの複数の第１遮蔽−ダム１７５ａと連結される複数の第２パッド１４２Ｐ２間のギャップ１４２Ｐ２ｈ、及び第２遮蔽構造体１７５Ｂの複数の第２遮蔽−ダム１７５ｂと連結される複数の第３パッド１４２Ｐ３間のギャップ１４２Ｐ３ｈも互いにずれて配置されることができる。また、複数の第３パッド１４２Ｐ３は、連結構造体１４０の少なくとも一つのコーナーで少なくとも一つのギャップ１４２Ｐ３ｈを有するようにするとともに、複数の第２パッド１４２Ｐ２のうち少なくとも一つのパッドは複数の第３パッド１４２Ｐ３のギャップ１４２Ｐ３ｈが配置された連結構造体１４０のコーナーに配置されるようにすることで、ラウンドの形でコーナーをカバーすることができる。
第１及び第２遮蔽構造体１７５Ａ、１７５Ｂの遮蔽−ダム１７５ａ、１７５ｂはそれぞれ、低融点金属、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金で構成されることができる。より具体的には、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。第１遮蔽構造体１７５Ａの遮蔽−ダム１７５ａ及び第２遮蔽構造体１７５Ｂの遮蔽−ダム１７５ｂはそれぞれ、第１遮蔽構造体１７５Ａのギャップ１７５ａｈの幅Ｗ１及び第２遮蔽構造体１７５Ｂのギャップ１７５ｂｈの幅Ｗ２、すなわち、かかるギャップ１７５ａｈ及びギャップ１７５ｂｈの間隔よりも長い所定の長さＬ１、Ｌ２を有することができる。このような長さＬ１、Ｌ２を有すると、上述のような電磁波遮蔽効果及び信頼性の改善効果を効果的に奏することができる。この際、遮蔽−ダム１７５ａ、１７５ｂの数やギャップ１７５ａｈ、１７５ｂｈの数などは特に限定されない。このため、複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３のそれぞれのパッドの長さＬ１、Ｌ２は、これらのギャップ１４２Ｐ２ｈ、１４２Ｐ３ｈのそれぞれの幅ｗ１、ｗ２よりも長くてもよい。
第１遮蔽構造体１７５Ａのうち少なくとも一つの遮蔽−ダム１７５ａ及び第２遮蔽構造体１７５Ｂのうち少なくとも一つの遮蔽−ダム１７５ｂはそれぞれ、少なくとも二つの接続パッド１２２と電気的に連結されることができる。すなわち、遮蔽−ダム１７５ａ、１７５ｂは、接続パッド１２２と一対多の関係で電気的に連結されることができる。この際、第１及び第２遮蔽構造体１７５Ａ、１７５Ｂのそれぞれの遮蔽−ダム１７５ａ、１７５ｂは、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのうちグランド（ＧＮＤ）パターンと電気的に連結されることができ、第１遮蔽構造体１７５Ａのうち少なくとも一つの遮蔽−ダム１７５ａ及び第２遮蔽構造体１７５Ｂのうち少なくとも一つの遮蔽−ダム１７５ｂとそれぞれ電気的に連結された少なくとも二つの接続パッド１２２は、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのグランド（ＧＮＤ）パターンと電気的に連結されたグランド（ＧＮＤ）用の接続パッド１２２であってもよい。このため、複数の第２及び第３パッド１４２Ｐ２、１４２Ｐ３はそれぞれ、接続パッド１２２のうちグランド（ＧＮＤ）用の接続パッド１２２と電気的に連結されることができる。この際、グランド（ＧＮＤ）用の接続パッド１２２と一対多の関係、すなわち、一つのパッドが多数の接続パッドと電気的に連結されることができる。
第１封止材１３１及び／又は第２封止材１３２上には、必要に応じて、バックサイド金属層１３５を覆うカバー層１８０がさらに配置されることで、バックサイド金属層１３５を保護することができる。カバー層１８０は、絶縁樹脂及び無機フィラーを含む一方で、ガラス繊維は含まなくてもよい。例えば、カバー層１８０は、ＡＢＦであってもよいが、これに限定されるものではない。上／下に積層されたバックサイド金属層１３５及びカバー層１８０は、互いに同一の物質を含むことにより、対称の効果で熱膨張係数（ＣＴＥ）を制御する役割を果たすこともできる。
一方、一例による半導体パッケージ１００Ａを、半導体チップ１２０を含む半導体パッケージ１００Ａを例に挙げて説明したが、半導体パッケージ１００Ａは、半導体チップ１２０を除いた受動部品１２５Ａ１、１２５Ａ２だけを含むこともできる。すなわち、一例による半導体パッケージ１００Ａについての説明を、電子部品パッケージ１００Ａについての説明に拡張して理解することもできる。例えば、一例による電子部品パッケージ１００Ａは、一側に複数の電気連結金属１７０、電子部品パッケージの一側の外周に沿って互いに所定の距離だけ離隔して複数の電気連結金属１７０を囲む複数の第１遮蔽−ダム１７５ａ、及び電子部品パッケージの一側の外周に沿って互いに所定の距離だけ離隔して複数の第１遮蔽−ダム１７５ａを囲む複数の第２遮蔽−ダム１７５ｂが配置され、第１及び第２遮蔽−ダム１７５ａ、１７５ｂはそれぞれ、電子部品パッケージの一側の外周に沿って所定の長さＬ１、Ｌ２を有することができる。
図１４は図９の半導体パッケージの製造に用いられるパネルの一例を概略的に示す断面図である。
図面を参照すると、一例による半導体パッケージ１００Ａは、大型サイズのパネル５００を用いて製造することができる。パネル５００のサイズは、通常、ウェハのサイズの２倍〜４倍以上であってもよいため、一度の工程を通じて、より多くの数の半導体パッケージ１００Ａを製造することができる。すなわち、生産性を非常に高めることができる。特に、それぞれの半導体パッケージ１００Ａのサイズが大きいほど、ウェハを用いる場合に比べて相対的な生産性が高まることができる。パネル５００のそれぞれのユニット部分は、後述の製造方法により初めて設けられるフレーム１１０であることができる。かかるパネル５００を用いて、一回の工程で複数の半導体パッケージ１００Ａを同時に製造した後、公知の切断工程、例えば、ダイシング工程などを用いて、これらを切断することで、それぞれの半導体パッケージ１００Ａを得ることができる。
図１５ａ〜図１５ｅは図９の半導体パッケージの概略的な製造一例を示す工程断面図である。
図１５ａを参照すると、先ず、フレーム１１０を用意する。フレーム１１０は、上述のパネル５００として銅箔積層板（ＣＣＬ）を設けた後、銅箔積層板の銅箔をＳＡＰやＭＳＡＰなどのような公知のメッキ工程で金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを形成したものであることができる。すなわち、金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄはそれぞれ、シード層、及びシード層上に形成され、厚さがより厚い導体層で構成されることができる。また、フレーム１１０は、コア絶縁層１１１の材料に応じて、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて、第１貫通孔１１０ＨＡ１、１１０ＨＡ２と予備の第２貫通孔１１０ＨＢ'を形成したものであることができる。次に、フレーム１１０の下側に第１粘着フィルム２１０を取り付け、第１貫通孔１１０ＨＡ１、１１０ＨＡ２内にそれぞれの受動部品１２５Ａ１、１２５Ａ２を配置する。第１粘着フィルム２１０は、公知のテープであることができるが、これに限定されるものではない。
図１５ｂを参照すると、次に、第１封止材１３１を用いて、フレーム１１０及び受動部品１２５Ａ１、１２５Ａ２をカプセル化する。第１封止材１３１は、未硬化状態のフィルムをラミネートした後、硬化する方法で形成することもでき、液状の物質を塗布した後、硬化する方法で形成することもできる。次に、第１粘着フィルム２１０を除去する。第１粘着フィルム２１０を切り離す方法としては、機械的な方法を用いることができる。その後、第１粘着フィルム２１０を除去した部分にＡＢＦラミネートする方法などを用いて第１絶縁層１４１ａを形成し、レーザービアでビアホールを形成した後、ＳＡＰやＭＳＡＰなどのような公知のメッキ工程で第１再配線層１４２ａ及び第１接続ビア１４３ａを形成する。すなわち、第１再配線層１４２ａ及び第１接続ビア１４３ａはそれぞれ、シード層、及びシード層よりも厚さが厚い導体層で構成されることができる。次に、レーザードリル及び／又は機械ドリル、サンドブラストなどを用いて第１封止材１３１及び第１絶縁層１４１ａを貫通する第２貫通孔１１０ＨＢを形成する。この際、第２金属層１１５ｂの側面と第１封止材１３１の第２貫通孔１１０ＨＢが形成された壁面は実質的に同一の平面（Ｃｏ−ｐｌａｎａｒ）に存在することができる。
図１５ｃを参照すると、次に、第１絶縁層１４１ａの下側に第２粘着フィルム２２０を再び取り付け、第２貫通孔１１０ＨＢを介して露出する第２粘着フィルム上に半導体チップ１２０をフェイス−ダウンの形で取り付ける。次に、第２封止材１３２を用いて、第１封止材１３１及び半導体チップ１２０をカプセル化する。第２封止材１３２も、未硬化状態のフィルムをラミネートした後、硬化する方法で形成することもでき、液状の物質を塗布した後、硬化する方法で形成することもできる。その後、第２封止材１３２上にキャリアフィルム２３０を付着する。場合によっては、キャリアフィルム２３０上に第２封止材１３２を形成した後、これをラミネートする方法で行うこともできる。次に、工程の進行のために上／下に製造された未完成のモジュールを倒立し、第２粘着フィルム２２０を機械的な方法などで分離して除去する。
図１５ｄを参照すると、次に、第１絶縁層１４１ａ及び半導体チップ１２０の活性面上に感光性絶縁材料（ＰＩＤ）をラミネートする方法などにより第２絶縁層１４１ｂを形成し、フォトビアでビアホールを形成した後、同様に公知のメッキ工程で、第２再配線層１４２ｂ及び第２接続ビア１４３ｂを形成する。第２再配線層１４２ｂ及び第２接続ビア１４３ｂも、シード層及び導体層で構成されることができる。次に、公知のラミネート方法や塗布方法で第２絶縁層１４１ｂ上に第３絶縁層１４１ｃを形成する。次に、キャリアフィルム２３０を分離して除去する。
図１５ｅを参照すると、次に、第１封止材１３１及び第２封止材１３２を貫通するビアホール１３３Ｖをレーザードリルなどを用いて形成する。また、第３絶縁層１４１ｃにレーザードリルなどを用いて第２再配線層１４２ｂの少なくとも一部を露出させる開口部を形成する。次に、公知のメッキ工程でバックサイド金属ビア１３３及びバックサイド金属層１３５を形成する。これらも同様にシード層及び導体層で構成されることができる。また、メッキ工程で複数の第１〜第３パッド１４２Ｐ１、１４２Ｐ２、１４２Ｐ３を含む第３再配線層１４２ｃ及び第３接続ビア１４３ｃを形成して連結構造体１４０を形成する。第３再配線層１４２ｃ及び第３接続ビア１４３ｃもシード層及び導体層で構成されることができる。次に、第２封止材１３２上にカバー層１８０を形成し、複数の第１〜第３パッド１４２Ｐ１、１４２Ｐ２、１４２Ｐ３上に電気連結金属１７０と第１及び第２遮蔽構造体１７５Ａ、１７５Ｂを形成すると、上述の一例による半導体パッケージ１００Ａが製造される。一方、第１及び第２遮蔽構造体１７５Ａ、１７５Ｂの遮蔽−ダム１７５ａ、１７５ｂはそれぞれ、リフロー（Ｒｅｆｌｏｗ）工程の結果、互いに隣接している複数の半田ボールが互いに連結されて形成されたものであってもよい。
図１４のパネル５００などを用いる場合、一連の過程を通して、一回の工程で複数の半導体パッケージ１００Ａが製造されることができる。その後、ダイシング工程などを行ってそれぞれの半導体パッケージ１００Ａを得ることができる。
図１６ａ及び図１６ｂは図９の半導体パッケージをそれぞれＡ'、Ａ''方向から見た場合の他の様々な一例を示す概略的に示す平面図である。
図面を参照すると、他の一例によるＡ'、Ａ''から見た平面図において、電気連結金属１７０は、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）タイプであってもよい。すなわち、上述の一例による半導体パッケージ１００Ａは、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプであってもよいことは言うまでもなく、ＬＧＡタイプであってもよい。ＬＧＡタイプである場合にも、遮蔽−ダム１７５ａ、１７５ｂとギャップ１７５ａｈ、１７５ｂｈを有する第１及び第２遮蔽構造体１７５Ａ、１７５Ｂを導入することにより、電磁波Ｅを効果的に遮蔽するとともに、信頼性が弱い部位におけるクラックＣを防止するなどのための設計も図ることができる。
図１７は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｂは、フレーム１１０が、コア絶縁層１１１の下面及び上面上にそれぞれ配置された第１及び第２配線層１１２ａ、１１２ｂ、及びコア絶縁層１１１を貫通し、第１及び第２配線層１１２ａ、１１２ｂを電気的に連結する配線ビア１１３をさらに含む。第１及び第２配線層１１２ａ、１１２ｂは、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃならびに第１及び第２接続ビア１４３ａ、１４３ｂを介して半導体チップ１２０の接続パッド１２２及び／又は受動部品１２５Ａ１、１２５Ａ２と電気的に連結されることができる。かかるフレーム１１０により、半導体パッケージ１００Ｂが上下の電気的連結経路を有するようになり、パッケージオンパッケージ構造に導入されることができる。
配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気連結金属パッドなどを含むことができる。配線層１１２ａ、１１２ｂも、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。配線層１１２ａ、１１２ｂの厚さは、再配線層１４２ａ、１４２ｂ、１４２ｃの厚さよりも厚くてもよい。
コア絶縁層１１１の材料は、特に限定されるものではない。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又はシリカなどのような無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）などが用いられることができる。
配線ビア１１３は、互いに異なる層に形成された配線層１１２ａと配線層１１２ｂを電気的に連結させ、その結果、フレーム１１０内に電気的経路を形成させる。配線ビア１１３も、形成材料としては、導電性物質を用いることができる。配線ビア１１３は、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、砂時計形状を有することができる。配線ビア１１３も、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。
一方、他の一例による半導体パッケージ１００Ｂの第２封止材１３２上にバックサイド金属層１３５の他に、バックサイド配線層１３５ｓがさらに配置されることができる。バックサイド配線層１３５ｓは、第１及び第２封止材１３１、１３２を貫通するバックサイド配線ビア１３３ｓを介してフレーム１１０の第２配線層１１２ｂと連結されることができる。また、カバー層１８０には、バックサイド金属層１３５及びバックサイド配線層１３５ｓのそれぞれの少なくとも一部を露出させる開口部１８０ｖ１、１８０ｖ２が形成されることができ、開口部１８０ｖ１、１８０ｖ２上には、電気連結金属１９０Ａ、１９０Ｂがそれぞれ配置されて、これらを介して露出するバックサイド金属層１３５及びバックサイド配線層１３５ｓとそれぞれ連結されることができる。
バックサイド金属層１３５及びバックサイド金属ビア１３３は、上述のように、ＥＭＩシールド及び放熱を目的に形成される。この際、電気連結金属１９０Ａを介してメインボードのようなプリント回路基板に連結されると、ＥＭＩシールド及び放熱の効果をさらに向上させることができる。バックサイド金属層１３５及びバックサイド金属ビア１３３は、上述のように、グランドとして用いられることができ、フレーム１１０の金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを介して連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃのグランドと電気的に連結されることができる。
バックサイド配線層１３５ｓ及びバックサイド配線ビア１３３ｓは、フレーム１１０の配線層１１２ａ、１１２ｂ及び配線ビア１１３、さらに、連結構造体１４０の配線層１４２ａ、１４２ｂと第１及び第２接続ビア１４３ａ、１４３ｂを介して、半導体チップ１２０及び／又は受動部品１２５Ａ１、１２５Ａ２と電気的に連結されることができる。すなわち、バックサイド配線層１３５ｓ及びバックサイド配線ビア１３３ｓは主に信号連結を目的とする。バックサイド配線層１３５ｓは、電気連結金属１９０Ｂを介してメインボードのようなプリント回路基板に連結されて、半導体パッケージ１００Ｂとプリント回路基板との間の電気的経路を提供することができる。この場合、半導体パッケージ１００Ｂは、バックサイド側がプリント回路基板に実装され、フロント側は電気連結金属１７０を介してアンテナ基板などとパッケージオンパッケージの形で連結されることができる。すなわち、他の一例による半導体パッケージ１００Ｂは、様々な種類のモジュール構造にパッケージオンパッケージの形で容易に適用されることができる。バックサイド配線層１３５ｓ及びバックサイド配線ビア１３３ｓも、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。
バックサイド金属層１３５は、上述のように、第２封止材１３２の上面の大部分を覆い、且つバックサイド配線層１３５ｓが形成される空間は覆わなくてもよい。この際、バックサイド金属層１３５とバックサイド配線層１３５ｓは物理的に所定の距離だけ離隔していることができる。すなわち、バックサイド配線層１３５ｓは、バックサイド金属層１３５を基準に、島状（ｉｓｌａｎｄ）に配置されることができる。
電気連結金属１９０Ａ、１９０Ｂはそれぞれ、低融点金属、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金で構成されることができる。より具体的には、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気連結金属１９０Ａ、１９０Ｂはそれぞれ、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気連結金属１９０Ａ、１９０Ｂはそれぞれ、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
一方、その他の構成及び製造方法についての説明は、図９から図１６ｂなどを参照して上述した内容と実質的に同一であるため省略する。
図１８は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｃは、上述した他の一例による半導体パッケージ１００Ｂにおいて、フレーム１１０が、連結構造体１４０と接する第１コア絶縁層１１１ａ、連結構造体１４０と接し、第１コア絶縁層１１１ａに埋め込まれた第１配線層１１２ａ、第１コア絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側に配置された第２配線層１１２ｂ、第１コア絶縁層１１１ａ上に配置され、第２配線層１１２ｂの少なくとも一部を覆う第２コア絶縁層１１１ｂ、及び第２コア絶縁層１１１ｂ上に配置された第３配線層１１２ｃを含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃはそれぞれ、第１及び第２コア絶縁層１１１ａ、１１１ｂを貫通する第１及び第２配線ビア１１３ａ、１１３ｂを介して電気的に連結される。
第１配線層１１２ａは、第１コア絶縁層１１１ａの内部にリセスすることができる。このように、第１配線層１１２ａが第１コア絶縁層１１１ａの内部にリセスすることで、第１コア絶縁層１１１ａの下面と第１配線層１１２ａの下面が段差を有する場合には、第１封止材１３１の形成物質がブリードして、第１配線層１１２ａを汚染させることを防止することもできる。フレーム１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃの厚さよりも厚くてよい。
コア絶縁層１１１ａ、１１１ｂの材料は特に限定されない。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合された樹脂、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
第１配線ビア１１３ａのためのホールを形成する際に、第１配線層１１２ａの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第１配線ビア１１３ａは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第１配線ビア１１３ａは、第２配線層１１２ｂのパッドパターンと一体化することができる。また、第２配線ビア１１３ｂのためのホールを形成する際に、第２配線層１１２ｂの一部パッドがストッパーの役割を果たすことができるため、第２配線ビア１１３ｂは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第２配線ビア１１３ｂは、第３配線層１１２ｃのパッドパターンと一体化することができる。
一方、その他の構成及び製造方法についての説明は、図９〜図１７などを参照して上述した内容と実質的に同一であるため省略する。
図１９は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｄは、上述した他の一例による半導体パッケージ１００Ｂにおいて、フレーム１１０が、第１コア絶縁層１１１ａ、第１コア絶縁層１１１ａの下面及び上面にそれぞれ配置された第１配線層１１２ａ及び第２配線層１１２ｂ、第１コア絶縁層１１２ａの下面に配置され、第１配線層１１２ａの少なくとも一部を覆う第２コア絶縁層１１１ｂ、第２コア絶縁層１１１ｂの下面に配置された第３配線層１１２ｃ、第１コア絶縁層１１１ａの上面に配置され、第２配線層１１２ｂの少なくとも一部を覆う第３コア絶縁層１１１ｃ、及び第３コア絶縁層１１１ｃの上面に配置された第４配線層１１２ｄを含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。フレーム１１０が、より多くの第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結構造体１４０をさらに簡素化することができる。したがって、連結構造体１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３コア絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３配線ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
第１コア絶縁層１１１ａは、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃよりも厚さが厚くてよい。第１コア絶縁層１１１ａは、基本的に剛性を維持するために比較的厚くてもよく、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃは、より多くの配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１コア絶縁層１１１ａは、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃと異なる絶縁材料を含むことができる。例えば、第１コア絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦ又はＰＩＤであってもよいが、これに限定されるものではない。同様の観点から、第１コア絶縁層１１１ａを貫通する第１配線ビア１１３ａは、第２及び第３コア絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３配線ビア１１３ｂ、１１３ｃよりも直径が大きくてよい。同様に、フレーム１１０の第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結構造体１４０の再配線層１４２ａ、１４２ｂ、１４２ｃの厚さよりも厚くてよい。
一方、その他の構成及び製造方法についての説明は、図９〜図１８などを参照して上述した内容と実質的に同一であるため省略する。
図２０は図９の半導体パッケージをプリント回路基板に実装する場合の電磁波遮蔽効果を概略的に示す断面図である。
図面を参照すると、一例による半導体パッケージ１００Ａは、プリント回路基板２００上に実装されることができる。ここで、プリント回路基板２００は、電子機器のメインボードなどであってもよい。プリント回路基板２００には、半導体パッケージ１００Ａが適用されるための、複数の実装パッド２０２Ｐ１、２０２Ｐ２、２０２Ｐ３を含むことができる。例えば、電気連結金属１７０と連結される第１実装パッド２０２Ｐ１、第１遮蔽構造体１７５Ａと連結される第２実装パッド２０２Ｐ２、及び第３遮蔽構造体１７５Ｃと連結される第３実装パッド２０２Ｐ３を含むことができる。この際、一例による半導体パッケージ１００Ａは、パッケージ下側の外側に第１及び第２遮蔽構造体１７５Ａ、１７５Ｂが設計されているため、電磁波Ｅが、半導体パッケージ１００Ａとプリント回路基板２００との間の空間を介して放射されることを効果的に防止することができる。また、信頼性が弱い部位におけるクラックＣなどを防止することができる。これは、上述した他の一例による半導体パッケージ１００Ｂ、１００Ｃ、１００Ｄにも適用することができる。
図２１は図９の半導体パッケージを電子機器に適用する場合の実装面積が最小化した形状を概略的に示す平面図である。
図面を参照すると、最近の携帯電話１１００Ａ、１１００Ｂのためのディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて電池１１８０が占める面積も大きくなり、そのため、メインボードのようなプリント回路基板１１０１のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、ＰＭＩＣ及びこれによる受動部品を含むモジュール１１５０が占めることができる面積が持続的に減少しているのが実情である。この際、本発明による半導体パッケージ１００Ａをモジュール１１５０に適用する場合、サイズを最小化することができるため、このように狭くなった面積も効果的に活用することができる。これは、上述した他の一例による半導体パッケージ１００Ｂ、１００Ｃ、１００Ｄにも適用されることができる。
本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準に半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもなく、上／下の概念は変わり得る。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。この際、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

Claims (16)

  1. 接続パッドが配置された活性面、及び前記活性面の反対側である非活性面を有する半導体チップと、
    前記半導体チップの少なくとも一部を覆う封止材と、
    前記封止材及び前記半導体チップの活性面上に配置され、再配線層を含む連結構造体と、を含み、
    前記再配線層は、複数の第１パッド、前記連結構造体の外周に沿って前記複数の第１パッドを囲むように配置された複数の第２パッド、及び連結構造体の外周に沿って前記複数の第２パッドを囲むように配置された複数の第３パッドを含み、
    前記複数の第２パッド間のギャップは、前記複数の第３パッド間のギャップと互いにずれて配置される、半導体パッケージ。
  2. 前記複数の第２パッド及び前記複数の第３パッドのパッド形状はそれぞれ、前記複数の第１パッドのパッド形状と異なる、請求項１に記載の半導体パッケージ。
  3. 前記複数の第２パッド及び前記複数の第３パッドはそれぞれ、前記連結構造体の外周に沿って所定の長さを有し、
    前記所定の長さは、前記複数の第２パッド及び前記複数の第３パッドのそれぞれの開口部の幅よりも長い、請求項１または２に記載の半導体パッケージ。
  4. 前記複数の第１パッドはそれぞれ円形の形状を有する、請求項１から３のいずれか一項に記載の半導体パッケージ。
  5. 前記複数の第３パッドは、前記連結構造体の少なくとも一つのコーナーで少なくとも一つの開口部を有し、
    前記複数の第２パッドのうち少なくとも一つのパッドは、前記複数の第３パッドの開口部が配置された前記連結構造体のコーナーに配置される、請求項１から４のいずれか一項に記載の半導体パッケージ。
  6. 前記複数の第１パッドのうち少なくとも一つのパッドは、前記接続パッドのうち信号用の接続パッドと電気的に連結され、
    前記複数の第２パッド及び前記複数の第３パッドはそれぞれ、前記接続パッドのうちグランド用の接続パッドと電気的に連結される、請求項１から５のいずれか一項に記載の半導体パッケージ。
  7. 前記複数の第２パッド及び前記複数の第３パッドはそれぞれ、複数の前記グランド用の接続パッドと電気的に連結される、請求項６に記載の半導体パッケージ。
  8. 前記連結構造体上に配置され、前記複数の第１パッドと電気的に連結された複数の電気連結金属と、
    前記連結構造体上に配置され、前記複数の第２パッドと電気的に連結された複数の第１遮蔽−ダムと、
    前記連結構造体上に配置され、前記複数の第３パッドと電気的に連結された複数の第２遮蔽−ダムと、をさらに含み、
    前記複数の第１遮蔽−ダム間のギャップは、前記複数の第２遮蔽−ダム間のギャップと互いにずれて配置される、請求項１から７のいずれか一項に記載の半導体パッケージ。
  9. 前記複数の第１遮蔽−ダム及び前記複数の第２遮蔽−ダムはそれぞれ、前記連結構造体の外周に沿って所定の長さを有するダム形状を有し、
    前記所定の長さは、前記複数の第１遮蔽−ダム及び前記複数の第２遮蔽−ダムのそれぞれの開口部の幅よりも長い、請求項８に記載の半導体パッケージ。
  10. 前記複数の電気連結金属はそれぞれボール形状を有する、請求項８または９に記載の半導体パッケージ。
  11. 前記複数の第２遮蔽−ダムは、前記連結構造体の少なくとも一つのコーナーで少なくとも一つの開口部を有し、
    前記複数の第１遮蔽−ダムのうち少なくとも一つの遮蔽−ダムは、前記複数の第２遮蔽−ダムの開口部が配置された前記連結構造体のコーナーに配置される、請求項８から１０のいずれか一項に記載の半導体パッケージ。
  12. 前記複数の電気連結金属のうち少なくとも一つの電気連結金属は、前記接続パッドの信号用の接続パッドと電気的に連結され、
    前記複数の第１遮蔽−ダム及び前記複数の第２遮蔽−ダムはそれぞれ、前記接続パッドのうちグランド用の接続パッドと電気的に連結される、請求項８から１１のいずれか一項に記載の半導体パッケージ。
  13. 前記複数の第１遮蔽−ダム及び前記複数の第２遮蔽−ダムはそれぞれ、複数の前記グランド用の接続パッドと電気的に連結される、請求項１２に記載の半導体パッケージ。
  14. 前記複数の電気連結金属のそれぞれの電気連結金属と、前記複数の第１遮蔽−ダム及び前記複数の第２遮蔽−ダムのそれぞれの遮蔽−ダムは、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金を含む低融点金属を含む、請求項８から１３のいずれか一項に記載の半導体パッケージ。
  15. 前記複数の電気連結金属と、前記複数の第１遮蔽−ダム及び前記複数の第２遮蔽−ダムはそれぞれ、同一のレベルに並んで配置される、請求項８から１４のいずれか一項に記載の半導体パッケージ。
  16. 複数の第１実装パッド、前記複数の第１実装パッドを囲む複数の第２実装パッド、及び前記複数の第２実装パッドを囲む複数の第３実装パッドを含むプリント回路基板と、
    前記プリント回路基板上に実装された半導体パッケージと、を含み、
    前記半導体パッケージは、接続パッドが配置された活性面、及び前記活性面の反対側である非活性面を有する半導体チップ、前記半導体チップの少なくとも一部を覆う封止材、前記封止材及び前記半導体チップの活性面上に配置され、再配線層を含む連結構造体、前記連結構造体上に配置され、前記複数の第１実装パッドと連結された複数の電気連結金属、前記連結構造体の外周に沿って前記複数の電気連結金属を囲むように前記連結構造体上に配置され、前記複数の第２実装パッドと連結された第１遮蔽構造体、及び前記連結構造体の外周に沿って前記第１遮蔽構造体を囲むように前記連結構造体上に配置され、前記複数の第３実装パッドと連結された第２遮蔽構造体を含み、
    前記第１及び第２遮蔽構造体はそれぞれ、前記連結構造体の外周に沿って所定の長さを有する複数の遮蔽−ダムを有する、パッケージ実装基板。
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