JP2016086085A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の電源変動を効果的に抑制する。【解決手段】半導体装置１０は、電源ライン５０を外部接続するための端子Ｔ１１と、グランドライン６０を外部接続するための端子Ｔ１２と、端子Ｔ１１と内部接続されておりバイパスコンデンサ２０の第１端を外部接続するための端子Ｔ１３と、端子Ｔ１２と内部接続されておりバイパスコンデンサ２０の第２端を外部接続するための端子Ｔ１４と、を有する。【選択図】図３

Description

本発明は、バイパスコンデンサが外部接続される半導体装置に関する。
従来より、半導体装置の電源変動を抑制するための手段として、電源ラインとグランドラインとの間にバイパスコンデンサを外部接続することがある。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００９−２９０８４１号公報
しかしながら、電源ラインやグランドラインに大電流が流れる場合には、電源ラインやグランドラインに付随する寄生素子（寄生インダクタンス成分や寄生抵抗成分）の影響が支配的となり、バイパスコンデンサを用いても半導体装置の電源変動を十分に抑制できない場合があった。特に、電源電圧が低いアプリケーションでは、僅かな電源変動（電源電圧が高いアプリケーションであれば無視することのできる程度の電源変動）が生じただけでも、半導体装置の動作に支障を来たすおそれがあった。
本発明は、本願の発明者により見出された上記の問題点に鑑み、電源変動を効果的に抑制することのできる半導体装置及びこれを用いた電子機器を提供することを目的とする。
本明細書中に開示されている半導体装置は、電源ラインを外部接続するための第１端子と、グランドラインを外部接続するための第２端子と、前記第１端子と内部接続されておりバイパスコンデンサの第１端を外部接続するための第３端子と、前記第２端子と内部接続されており前記バイパスコンデンサの第２端を外部接続するための第４端子と、を有する構成（第１の構成）とされている。
なお、第１の構成から成る半導体装置において、前記第１端子及び前記第２端子は、それぞれ複数個ずつ設けられている構成（第２の構成）にするとよい。
また、第１または第２の構成から成る半導体装置において、前記第３端子及び前記第４端子は、それぞれ１個ずつ設けられている構成（第３の構成）にするとよい。
また、第１または第２の構成から成る半導体装置において、前記第３端子及び前記第４端子は、それぞれ複数個ずつ設けられている構成（第４の構成）にするとよい。
また、第１〜第４いずれかの構成から成る半導体装置において、前記第１端子〜前記第４端子は、いずれもピン、半田ボール、または、電極パッドであり、パッケージの底面でアレイ状に並べられている構成（第５の構成）にするとよい。
また、本明細書中に開示されている電子機器は、第１〜第５いずれかの構成から成る半導体装置と、前記半導体装置に外部接続されるバイパスコンデンサと、を有する構成（第６の構成）とされている。
なお、第６の構成から成る電子機器において、前記バイパスコンデンサは、前記第３端子及び前記第４端子の直近に配置されている構成（第７の構成）にするとよい。
また、第６または第７の構成から成る電子機器において、前記半導体装置は、前記第１端子と前記第２端子との間に接続されたスイッチング出力段を用いて電源電圧から所望の出力電圧を生成する電源装置の一部として機能する構成（第８の構成）にするとよい。
また、第６または第７の構成から成る電子機器において、前記半導体装置は、前記第１端子と前記第２端子との間に接続されたスイッチング出力段を用いてデジタル信号を送信する送信装置の一部として機能する構成（第９の構成）にするとよい。
また、第６または第７の構成から成る電子機器において、前記半導体装置は、前記第１端子と前記第２端子との間に接続されたスイッチング出力段を用いてモータを駆動するモータ駆動装置の一部として機能する構成（第１０の構成）にするとよい。
本明細書中に開示されている発明によれば、電源変動を効果的に抑制することのできる半導体装置及びこれを用いた電子機器を提供することが可能となる。
スイッチング電源装置の第１実施形態を示す回路図 第１実施形態の配線レイアウトを示す透過上面図 スイッチング電源装置の第２実施形態を示す回路図 第２実施形態の配線レイアウトを示す透過上面図 配線レイアウトの一変形例を示す透過上面図 ＩＣパッケージのバリエーションを示すテーブル 電子機器のバリエーションを示すテーブル スマートフォンの外観図
＜第１実施形態＞
図１は、スイッチング電源装置の第１実施形態を示す回路図である。本実施形態のスイッチング電源装置１は、半導体装置１０と、半導体装置１０に外付けされる種々のディスクリート部品（バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０）と、を有する。スイッチング電源装置１は、スイッチング出力段（本図の例では、半導体装置１０に集積化された出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌ）を用いて電源電圧Ｖｃｃを降圧することにより、所望の出力電圧Ｖｏを生成する。
半導体装置１０は、スイッチング電源装置１の一部として機能するＩＣないしはＬＳＩであり、出力トランジスタ１１Ｈ及び同期整流トランジスタ１１Ｌと、上側ドライバ１２Ｈ及び下側ドライバ１２Ｌと、を含む。なお、半導体装置１０には、不図示の制御回路や異常保護回路も集積化されている。
また、半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図の例では、スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、グランド端子Ｔ１２）を有する。スイッチ端子Ｔ１０は、スイッチライン７０を外部接続するための外部端子である。電源端子Ｔ１１は、電源ライン５０を外部接続するための外部端子である。グランド端子Ｔ１２は、グランドライン６０を外部接続するための外部端子である。
出力トランジスタ１１Ｈは、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。出力トランジスタ１１Ｈのソースとバックゲートは、電源端子Ｔ１１に内部接続されている。出力トランジスタ１１Ｈのドレインは、スイッチ端子Ｔ１０に内部接続されている。出力トランジスタ１１Ｈのゲートは、上側ゲート信号ＧＨの印加端（上側ドライバ１２Ｈの出力端）に接続されている。出力トランジスタ１１Ｈは、上側ゲート信号ＧＨがハイレベルであるときにオフし、上側ゲート信号ＧＨがローレベルであるときにオンする。
同期整流トランジスタ１１Ｌは、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。同期整流トランジスタ１１Ｌのソースとバックゲートは、グランド端子Ｔ１２に内部接続されている。同期整流トランジスタ１１Ｌのドレインは、スイッチ端子Ｔ１０に内部接続されている。同期整流トランジスタ１１Ｌのゲートは、下側ゲート信号ＧＬの印加端（下側ドライバ１２Ｌの出力端）に接続されている。同期整流トランジスタ１１Ｌは、下側ゲート信号ＧＬがハイレベルであるときにオンし、下側ゲート信号ＧＬがローレベルであるときにオフする。
スイッチング出力段では、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌが相補的にオン／オフされる。このようなオン／オフ動作により、スイッチ端子Ｔ１０には、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、本明細書中における「相補的」という文言は、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌのオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
また、スイッチング出力段では、上記の同期整流方式に限らず、同期整流トランジスタ１１Ｌに代えて整流ダイオードを用いたダイオード整流方式を採用してもよい。
また、スイッチング出力段を半導体装置１０に集積化するのではなく、スイッチング出力段を半導体装置１０に外部接続することもできる。その場合には、スイッチ端子Ｔ１０に代えて上側ゲート端子と下側ゲート端子が必要となる。
上側ドライバ１２Ｈは、電源端子Ｔ１１とグランド端子Ｔ１２の間に接続されており、不図示の制御回路から入力される上側ドライバ制御信号に応じて上側ゲート信号ＧＨを生成する。
下側ドライバ１２Ｌは、電源端子Ｔ１１とグランド端子Ｔ１２の間に接続されており、不図示の制御回路から入力される下側ドライバ制御信号に応じて下側ゲート信号ＧＬを生成する。
なお、上側ドライバ１２Ｈとグランド端子Ｔ１２との間を接続する内部配線、及び、下側ドライバ１２Ｌと電源端子Ｔ１１との間を接続する内部配線には、寄生抵抗成分１３ａ及び１３ｂが各々付随している。また、電源端子Ｔ１１、スイッチ端子Ｔ１０、及び、グランド端子Ｔ１２には、寄生インダクタンス成分１４ｘ〜１４ｚが各々付随している。
バイパスコンデンサ２０は、半導体装置１０の電源変動を抑制するための手段であり、電源ライン５０とグランドライン６０との間に接続されている。なお、バイパスコンデンサ２０には、キャパシタンス成分２１のほかに、等価直列抵抗成分２２と等価直列インダクタンス成分２３が含まれている。バイパスコンデンサ３０としては、素子サイズが小さく、等価直列抵抗成分２２や等価直列インダクタンス成分２３が小さく、かつ、動作温度範囲の広い積層セラミックコンデンサなどを用いることが望ましい。
出力インダクタ３０と出力コンデンサ４０は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。出力インダクタ３０の第１端は、スイッチライン７０に接続されている。出力インダクタ３０の第２端と出力コンデンサ４０の第１端は、いずれも出力ライン８０に接続されている。出力コンデンサ４０の第２端は、グランドライン６０に接続されている。なお、出力インダクタ３０には、インダクタンス成分３１のほかに、等価直列抵抗成分３２が含まれている。また、出力コンデンサ４０には、キャパシタンス成分４１のほかに、等価直列抵抗成分４２と等価直列インダクタンス成分４３が含まれている。
電源ライン５０は、電源電圧Ｖｃｃの印加端と電源端子Ｔ１１との間を電気的に接続するためのプリント配線である。電源ライン５０には、寄生インダクタンス成分５１と寄生抵抗成分５２が付随している。
グランドライン６０は、接地端（接地電圧ＧＮＤの印加端）とグランド端子Ｔ１２との間を電気的に接続するためのプリント配線である。グランドライン６０には、寄生インダクタンス成分６１と寄生抵抗成分６２が付随している。
スイッチライン７０は、出力インダクタ３０の第１端とスイッチ端子Ｔ１０との間を電気的に接続するためのプリント配線である。スイッチライン７０には、寄生インダクタンス成分６１と寄生抵抗成分６２が付随している。
出力ライン８０は、出力インダクタ３０の第２端及び出力コンデンサ４０の第１端と出力電圧Ｖｏの出力端との間を電気的に接続するためのプリント配線である。出力ライン８０にも、他のプリント配線と同様、寄生インダクタンス成分と寄生抵抗成分が付随している。ただし、本図では、図示の便宜上、その描写が省略されている。
図２は、第１実施形態の配線レイアウトを示す透過上面図である。本図の例において、プリント配線基板１００上にパターニングされた電源ライン５０、グランドライン６０、スイッチライン７０、及び、出力ライン８０は、いずれも実線で描写されている。一方、半導体装置１０、バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０は、いずれも破線で透過的に描写されている。
半導体装置１０の底面には、複数の外部端子がアレイ状に並べられている。スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、グランド端子Ｔ１２は、それぞれ複数個ずつ（本図の例では、スイッチ端子Ｔ１０が１２個、電源端子Ｔ１１が８個、グランド端子Ｔ１２が４個）設けられており、それぞれが半導体装置１０の内部で共通に接続されている。このような構成とすることにより、各端子に付随する寄生インダクタンス成分１４ｘ〜１４ｚや各端子とプリント配線基板１００とのボンディング部分に付随する寄生抵抗成分５２〜７２を低減することができるので、電源変動の抑制に寄与することが可能となる。
また、電源ライン５０、グランドライン６０、及び、スイッチライン７０は、いずれもできる限り太く短いパターンとされている。このような構成とすることにより、それぞれに付随する寄生素子（寄生インダクタンス成分５１〜７１や寄生抵抗成分５２〜７２）を低減することができるので、電源変動の抑制に寄与することが可能となる。
また、バイパスコンデンサ２０は、半導体装置１０の直近（電源端子Ｔ１１やグランド端子Ｔ１２の直近）に配置されている。このような構成とすることにより、電源ライン５０やグランドライン６０に付随する寄生素子（寄生インダクタンス成分５１〜６１や寄生抵抗成分５２〜６２）の影響を極力受けずに済むので、電源変動の抑制に寄与することが可能となる。
このように、第１実施形態のスイッチング電源装置１では、外部端子の並列化、太く短い配線パターニング、及び、半導体装置１０とバイパスコンデンサ２０との直近接続により、寄生素子の影響を極力低減して電源変動の抑制が図られている。
また、電源ライン５０とグランドライン６０は、スイッチライン７０を挟むように分離して設けられている。このような構成とすることにより、電源ライン５０とグランドライン６０との間が直接ショートし難くなるので、安全性を高めることが可能となる。
＜第２実施形態＞
図３は、スイッチング電源装置の第２実施形態を示す回路図である。本実施形態のスイッチング電源装置１は、先の第１実施形態（図１）とほぼ同様の構成であり、半導体装置１０にコンデンサ接続端子Ｔ１３及びＴ１４を設けた点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では第２実施形態の特徴部分について重点的な説明を行う。
コンデンサ接続端子Ｔ１３は、バイパスコンデンサ２０の第１端を外部接続するための外部端子である。コンデンサ接続端子Ｔ１３は、電源端子Ｔ１１と内部接続されている。コンデンサ接続端子Ｔ１３には、寄生インダクタンス成分１５ａが付随している。
コンデンサ接続端子Ｔ１４は、バイパスコンデンサ２０の第２端を外部接続するための外部端子である。コンデンサ接続端子Ｔ１４は、グランド端子Ｔ１２と内部接続されている。コンデンサ接続端子Ｔ１４には、寄生インダクタンス成分１５ｂが付随している。
コンデンサ接続ライン９０ａは、バイパスコンデンサ２０の第１端とコンデンサ接続端子Ｔ１３との間を電気的に接続するためのプリント配線である。コンデンサ接続ライン９０ａには、寄生インダクタンス成分９１ａと寄生抵抗成分９２ａが付随している。
コンデンサ接続ライン９０ｂは、バイパスコンデンサ２０の第２端とコンデンサ接続端子Ｔ１４との間を電気的に接続するためのプリント配線である。コンデンサ接続ライン９０ｂには、寄生インダクタンス成分９１ｂと寄生抵抗成分９２ｂが付随している。
電源ライン５０やグランドライン６０に大電流が流れる場合には、各々に付随する寄生素子（寄生インダクタンス成分５１〜６１や寄生抵抗成分５２〜６２）の影響が支配的となり、第１実施形態の構成を採用してもなお、半導体装置１０の電源変動が十分に抑制されないおそれがある。
一方、第２実施形態では、電源端子Ｔ１１及びグランド端子Ｔ１２とは別に、専用のコンデンサ接続端子Ｔ１３及びＴ１４が設けられている。このような構成を採用することにより、寄生素子の影響が支配的となる大電流経路を無視してバイパスコンデンサ２０を外部接続することができるので、半導体装置１０の電源変動をより効果的に抑制することが可能となる。特に、低電圧駆動で大電流を取り扱うアプリケーションでは、僅かな電源変動によっても半導体装置１０の動作に支障を来たすおそれがあるので、第２実施形態の構成を採用することが望ましいと言える。
図４は、第２実施形態の配線レイアウトを示す透過上面図である。本図の例では、コンデンサ接続端子Ｔ１３及びＴ１４がそれぞれ１個ずつ設けられており、バイパスコンデンサ２０は、コンデンサ接続端子Ｔ１３及びＴ１４の直近に配置されている。このような構成とすることにより、コンデンサ接続ライン９０ａ及び９０ｂに付随する寄生素子（寄生インダクタンス成分９１ａ〜９１ｂや寄生抵抗成分９２ａ〜９２ｂ）の影響を極力受けずに済むので、電源変動の抑制に寄与することが可能となる。
図５は、配線レイアウトの一変形例を示す透過上面図である。本図の変形例では、コンデンサ接続端子Ｔ１３及びＴ１４がそれぞれ複数個ずつ設けられており、それぞれが半導体装置１０の内部で共通に接続されている。このような構成とすることにより、各端子に付随する寄生インダクタンス成分１５ａ〜１５ｂや、プリント配線基板１００とのボンディング部分に付随する寄生抵抗成分９２ａ〜９２ｂを低減することができるので、電源変動の更なる抑制を図ることが可能となる。
なお、本変形例を採用する場合には、半導体装置１０の外部端子数が増え過ぎないように、電源端子Ｔ１０やグランド端子Ｔ１０の並列数を削減するなどして、限られた本数の外部端子を有効に利用することが望ましい。
＜ＩＣパッケージ＞
図６は、ＩＣパッケージのバリエーションを示すテーブルである。
（ａ）欄にはＰＧＡ［pin grid array］パッケージが描写されている。半導体装置１０をＰＧＡパッケージとした場合、半導体装置１０の外部端子（スイッチ端子Ｔ１０、電源端子Ｔ１１、グランド端子Ｔ１２、並びに、コンデンサ接続端子Ｔ１３及びＴ１４など）がピンとなり、各々がパッケージの底面でアレイ状に並べられる。
（ｂ）欄にはＢＧＡ［ball grid array］パッケージが描写されている。半導体装置１０をＢＧＡパッケージとした場合には、半導体装置１０の外部端子が半田ボールとなり、各々がパッケージの底面でアレイ状に並べられる。
（ｃ）欄にはＬＧＡ［land grid array］パッケージが描写されている。半導体装置１０をＬＧＡパッケージとした場合には、半導体装置１０の外部端子が電極パッドとなり、各々がパッケージの底面でアレイ状に並べられる。
なお、コンデンサ接続端子Ｔ１３及びＴ１４の導入対象は、上記のＩＣパッケージに限らず、ＳＯＰ［small outline package］パッケージやＱＦＰ［quad flat package］パッケージなど、上記以外のＩＣパッケージにも導入することが可能である。
＜電子機器への適用例＞
図７は、半導体装置１０とバイパスコンデンサ２０を有する電子機器のバリエーションを示すテーブルである。
（ａ）欄の電子機器Ａは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いて電源電圧Ｖｃｃから所望の出力電圧Ｖｏを生成するスイッチング電源装置Ａ１と、出力電圧Ｖｏの供給を受けて動作する負荷Ａ２とを有する。なお、半導体装置１０及びバイパスコンデンサ２０は、スイッチング電源装置Ａ１の一部として機能する。このように、電子機器Ａは、先の第１実施形態（図１及び図２）や第２実施形態（図３〜図５）と同様の適用例であると言える。
（ｂ）欄の電子機器Ｂは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いてデジタル信号Ｓｄを送信する送信装置Ｂ１と、デジタル信号Ｓｄを受信する受信装置Ｂ２とを有する。なお、半導体装置１０及びバイパスコンデンサ２０は、送信装置Ｂ１の一部として機能する。
（ｃ）欄の電子機器Ｃは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いてモータ駆動信号Ｕ、Ｖ、Ｗを生成するモータ駆動装置Ｃ１と、モータ駆動信号Ｕ、Ｖ、Ｗの供給を受けて回転するモータＣ２とを有する。なお、半導体装置１０及びバイパスコンデンサ２０は、モータ駆動装置Ｃ１の一部として機能する。
このように、半導体装置１０は種々のアプリケーションに適用することが可能である。
図８は、スマートフォンの外観図である。スマートフォンＸは、図７の（ａ）欄で示した電子機器Ａの一例であり、半導体装置１０及びバイパスコンデンサ２０を用いたスイッチング電源装置Ａ１を好適に搭載することが可能である。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、例えば、大電流を取り扱う低電圧駆動の半導体装置に電源変動を抑制する手法として好適に利用することが可能である。
１ スイッチング電源装置
１０ 半導体装置
１１Ｈ 出力トランジスタ（スイッチング出力段の上側スイッチ）
１１Ｌ 同期整流トランジスタ（スイッチング出力段の下側スイッチ）
１２Ｈ 上側ドライバ
１２Ｌ 下側ドライバ
１３ａ、１３ｂ 寄生抵抗成分
１４ｘ、１４ｙ、１４ｚ、１５ａ、１５ｂ 寄生インダクタンス成分
２０ バイパスコンデンサ
２１ キャパシタンス成分
２２ 等価直列抵抗成分
２３ 等価直列インダクタンス成分
３０ 出力インダクタ
３１ インダクタンス成分
３２ 等価直列抵抗成分
４０ 出力コンデンサ
４１ キャパシタンス成分
４２ 等価直列抵抗成分
４３ 等価直列インダクタンス成分
５０ 電源ライン
６０ グランドライン
７０ スイッチライン
８０ 出力ライン
９０ａ、９０ｂ コンデンサ接続ライン
１００ プリント配線基板
５１、６１、７１、９１ａ、９１ｂ 寄生インダクタンス成分
５２、６２、７２、９２ａ、９２ｂ 寄生抵抗成分
Ｔ１０ スイッチ端子
Ｔ１１ 電源端子
Ｔ１２ グランド端子
Ｔ１３、Ｔ１４ コンデンサ接続端子
Ａ、Ｂ、Ｃ 電子機器
Ａ１ スイッチング電源装置
Ａ２ 負荷
Ｂ１ 送信装置
Ｂ２ 受信装置
Ｃ１ モータ駆動装置
Ｃ２ モータ
Ｘ スマートフォン

Claims (10)

  1. 電源ラインを外部接続するための第１端子と、
    グランドラインを外部接続するための第２端子と、
    前記第１端子と内部接続されておりバイパスコンデンサの第１端を外部接続するための第３端子と、
    前記第２端子と内部接続されており前記バイパスコンデンサの第２端を外部接続するための第４端子と、
    を有することを特徴とする半導体装置。
  2. 前記第１端子及び前記第２端子は、それぞれ複数個ずつ設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３端子及び前記第４端子は、それぞれ１個ずつ設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第３端子及び前記第４端子は、それぞれ複数個ずつ設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 前記第１端子〜前記第４端子は、いずれもピン、半田ボール、または、電極パッドであり、パッケージの底面でアレイ状に並べられていることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体装置。
  6. 請求項１〜請求項５のいずれか一項に記載の半導体装置と、
    前記半導体装置に外部接続されるバイパスコンデンサと、
    を有することを特徴とする電子機器。
  7. 前記バイパスコンデンサは、前記第３端子及び前記第４端子の直近に配置されていることを特徴とする請求項６に記載の電子機器。
  8. 前記半導体装置は、前記第１端子と前記第２端子との間に接続されたスイッチング出力段を用いて電源電圧から所望の出力電圧を生成する電源装置の一部として機能することを特徴とする請求項６または請求項７に記載の電子機器。
  9. 前記半導体装置は、前記第１端子と前記第２端子との間に接続されたスイッチング出力段を用いてデジタル信号を送信する送信装置の一部として機能することを特徴とする請求項６または請求項７に記載の電子機器。
  10. 前記半導体装置は、前記第１端子と前記第２端子との間に接続されたスイッチング出力段を用いてモータを駆動するモータ駆動装置の一部として機能することを特徴とする請求項６または請求項７に記載の電子機器。
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