JP2010098162A

JP2010098162A - プリント配線基板および設計支援システム

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Publication number: JP2010098162A
Application number: JP2008268415A
Authority: JP
Inventors: Satoshi Nakamura; 中村　　聡; Taku Suga; 卓須賀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-10-17
Filing date: 2008-10-17
Publication date: 2010-04-30

Abstract

【課題】簡単なレイアウトでコストアップ無くプリント配線基板の給電系雑音の低減することができるプリント配線基板を提供する。
【解決手段】プリント配線基板１０１において、半導体装置１０２の電源端子１０３とバイパスコンデンサ１０７の一端とを接続する電源配線１１０と、プリント配線基板１０１のグランド層に接続されるビアホール１０６ａと、半導体装置１０２のグランド端子１０４とビアホール１０６ａとを接続するグランド引き出し配線１１１とを備え、バイパスコンデンサ１０７、電源配線１１０、電源端子１０３、およびビアホール１０６ａを同一直線上に配置した。
【選択図】図１

Description

本発明は、プリント配線基板へ搭載された半導体の給電系に起因する雑音の低減を目的としたプリント配線基板に関し、特に、給電配線構造としてのバイパスコンデンサおよびビアホールの配置方法に関する。

半導体素子の高速化・高密度化に伴い、これらを搭載するプリント配線基板の給電系に起因する雑音や不要電磁波輻射（ＥＭＩ：ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＣｏｍｐａｔｉｂｉｌｉｔｙ）が増大している。そのため、これら雑音や不要電磁波輻射を低減するプリント配線基板の給電配線構造やバイパスコンデンサの配置方法および最適化設計技術の要望が高まっている。

通常、プリント配線基板の給電系に起因する雑音を低減する目的として、電源配線とグランド配線との間にバイパスコンデンサ（デカップリングコンデンサ）を挿入する。これは、電源配線−グランド配線間の給電系インピーダンスを低くする目的と高速に動作する半導体の電源・グランド端子と基板の電源配線とグランド配線とを擬似的に切り離す（デカップリングする）目的がある。

また、プリント配線基板を上下層に対向させて容量結合を大きくし、給電系インピーダンスを低減することも取組んでいる。

従来、上記にて説明したバイパスコンデンサ（デカップリングコンデンサ）の効果を高めるため、バイパスコンデンサとプリント配線基板の電源配線とをインダクタンスを介して接続し、高周波的にプリント配線基板とバイパスコンデンサ（半導体を含む）とを切り離すことで、プリント配線基板の給電系雑音を低減している［例えば、特開２０００−１８３２７２号公報（特許文献１）］。

また、給電系インピーダンスを低減するため、広帯域で低インピーダンス特性を持つ伝送線路型コンポーネントをバイパスコンデンサの替わりに挿入している［例えば、特開２００２−３３５１０７号公報（特許文献２）］。

また、プリント配線基板の電源配線とグランド配線とを層厚以上の配線幅で対向させる低インピーダンス給電構造もある［特開平１１-２９８０９６号公報（特許文献３）］。
特開２０００−１８３２７２号公報特開２００２−３３５１０７号公報特開平１１-２９８０９６号公報

上記の特許文献１および特許文献２では、バイパスコンデンサもしくは低給電インピーダンス素子の配置方法について言及している。また、特許文献３では、プリント配線基板の低給電系インピーダンス配線構造についても言及している。

しかし、上記で紹介した給電系雑音もしくは給電系インピーダンスの低減を目的とした素子の実装方法や給電配線構造では、何れも半導体素子の電源端子とグランド端子とバイパスコンデンサとの位置関係を明確にしていない。

通常、バイパスコンデンサは電源端子側に配置されるケースが多く、半導体素子のピン配置で電源端子とグランド端子に距離がある場合、結果的に電流経路が大きくなりインダクタンスが増加することで給電系インピーダンスの低減が困難となる。

そこで、本発明は、半導体を搭載するプリント配線基板の給電系に起因する雑音の低減、つまりプリント配線基板の給電系インピーダンス低減を目的として、半導体の電源端子とグランド端子およびバイパスコンデンサとの電流経路面積が最小となる配線構造およびバイパスコンデンサの実装方法を提供し、簡単なレイアウトでコストアップ無くプリント配線基板の給電系雑音の低減することができるプリント配線基板を提供することを目的とする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的なものの概要は、半導体装置の電源端子とバイパスコンデンサの一端とを接続する電源配線と、プリント配線基板のグランド層に接続されるビアホールと、半導体装置のグランド端子とビアホールとを接続するグランド引き出し配線とを備え、電源層、バイパスコンデンサ、電源配線、電源端子、グランド端子にグランド引き出し配線を介して接続されたビアホール、およびグランド層で形成されたループが平面的でかつ最小となる位置に、バイパスコンデンサ、およびビアホールが配置されたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、代表的なものによって得られる効果は、プリント配線基板上の電源配線およびグランド引き出し配線の簡単なレイアウトでコストアップ無く給電系インピーダンスを低減することができ、パワー・インテグリティの向上による電源雑音の低減や不要電磁波障害（ＥＭＩ：ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＣｏｍｐａｔｉｂｉｌｉｔｙ）の抑制に繋げることができる。

まず、本発明の概要について説明する。

本発明では、プリント配線基板の給電系インピーダンス低減のため、電源配線とグランド配線とを対向させるなど両者の電磁気的結合を強くするようにしている。ここでいう電磁気的結合とは、電源配線とグランド配線間に寄生する容量成分や相互インダクタンス成分である。

この寄生容量や相互インダクタンスを上手く活用することでプリント配線基板の給電系インピーダンスの低減が可能となる。

半導体装置の電源端子およびグランド端子からバイパスコンデンサまでの引き出し配線においてはピン配置が隣接していれば両者を接続する配線も対向させるなどして低インピーダンス化は容易である。

しかし、半導体装置の電源端子とグランド端子とがピン配置的に離れている場合、半導体装置とバイパスコンデンサとを接続する電源配線とグランド配線との電磁気的結合を密な状態で引き出すことは困難であり、結果として電磁気的結合が弱くなる。つまり電流ループが大きくなり給電系インピーダンスの増加に繋がる。そのため、半導体素子の電源端子およびグランド端子とバイパスコンデンサとの位置関係を明確にし、電流経路が最小となる給電構造が必要となる。

そこで、本発明では、電源配線とグランド配線の電磁気的結合を強くするために、プリント配線基板の電源層からバイパスコンデンサ、バイパスコンデンサから半導体装置の電源端子、半導体装置のグランド端子とプリント配線基板のグランド層とを接続するビアホールからバイパスコンデンサで形成されるループ面積が平面的でかつ最小となるバイパスコンデンサの配置法を含めた給電方法および給電構造を提供している。

より具体的には、半導体装置の電源端子、バイパスコンデンサ、電源端子とバイパスコンデンサとを接続する電源配線、半導体装置のグランド端子とプリント配線基板のグランド層とを接続するビアホールを同一直線上に配置している。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１により、本発明の一実施の形態に係るプリント配線基板の構成について説明する。図１は本発明の一実施の形態に係るプリント配線基板の構成を示す構成図であり、半導体装置−バイパスコンデンサ間の給電配線構造の構成のみを示し、他の信号などの配線は省略している。

図１において、プリント配線基板１０１上には、半導体装置１０２（ＴＳＯＰパッケージ）が実装されており、プリント配線基板１０１の電源層およびグランド層と接続された電源配線１１０およびグランド引き出し配線１１１により半導体装置１０２に給電を行っている。

半導体装置１０２の電源端子１０３は、電源配線１１０を経由してバイパスコンデンサ１０７に接続され、バイパスコンデンサ１０７の一端は電源層と接続されるビアホール１０５を介して電源層へ接続され、バイパスコンデンサ１０７の他端は、グランド層と接続されるビアホール１０６ｂを介して、グランド層へ接続されている。

また、半導体装置１０２のグランド端子１０４はグランド引き出し配線１１１を経由してグランド層と接続されるビアホール１０６ａを介してグランド層へ接続されている。

図１に示すように、電源配線１１０を使って半導体素子１０２の電源端子１０３とバイパスコンデンサ１０７とを接続する場合、電源配線１１０をマイクロストリップライン構造のような伝送線路構造により低インピーダンス化を図っている。

伝送線路構造として成り立つためには、プリント配線基板１０１の電源層およびバイパスコンデンサ１０７から半導体装置１０２へ供給される電源電流１０８と、半導体装置１０２からプリント配線基板１０１のグランド層へ戻るグランド電流１０９とのペアは、密結合な関係で流れていることが前提である。これは、例えばマイクロストリップライン構造の信号電流の直下にリターン電流が流れることを前提として伝送線路構造として定義できることと同じである。

次に、図２および図３の比較例により、本発明の一実施の形態に係るプリント配線基板の給電系インピーダンスの低減効果について説明する。図２および図３は本発明の一実施の形態に係るプリント配線基板の給電系インピーダンスの低減効果を説明するための比較例の給電配線構造を示す図である。

今回、本実施の形態で示した半導体装置１０２は、図１に示すように、電源端子１０３とグランド端子１０４とが対向して配置されていない。従来、このような半導体装置１０２およびバイパスコンデンサ１０７との実装方法としては、図２および図３に示すように、グランド層と接続されるビアホール１０６ａはグランド端子１０４直近に配置されていた。

この場合、グランド層と接続されるビアホール１０６ａからビアホール１０６ｂに向かって流れるグランド電流１０９は、図２および図３に示したようにビアホール１０６ａからビアホール１０６ｂへの最短距離となる経路を取る。

そのため、従来の給電配線構造では電源電流１０８とグランド電流１０９との結合が弱くなる。つまり、電源電流１０８とグランド電流１０９の未結合電流成分が増加し、グランド・インダクタンス成分が大きくなる。その結果、給電系のインピーダンスが高くなってしまう。

一方、図１に示す本実施の形態の場合では、バイパスコンデンサ１０７と電源端子１０３とを接続する電源配線１１０と、グランド層と接続されるビアホール１０６ａとが同一直線上に配置できるように、グランド端子１０４からグランド引き出し配線１１１で引き出した給電構造をとっている。

これにより、電源配線１１０と、グランド層と接続されるビアホール１０６ａおよびビアホール１０６ｂとが同一直線上にあり、電源電流１０８とグランド電流１０９とが密結合状態で流れる未結合電流の発生を抑えることができるため、給電系インピーダンスを低減することができる。

また、このグランド層と接続されるビアホール１０６ａは電源配線１１０と同一直線上に配置されていれば良いが、電源端子１０３近傍に配置されればなお良い。

次に、図４および図５により、本発明の一実施の形態に係るプリント配線基板の構成の他の例について説明する。図４および図５は本発明の一実施の形態に係るプリント配線基板の他の構成を示す構成図である。

図４および図５に示す例においても、図１に示す例と同様に、電源配線１１０と、グランド層と接続されるビアホール１０６ａおよびビアホール１０６ｂとを同一直線上に配置することによって、電源電流１０８とグランド電流１０９との未結合電流を減少させ給電系インピーダンスを低減させることができる。

図４においては、例えば、ＴＳＯＰパッケージで同じサイドに電源端子１０３とグランド端子１０４が配置されているピン配置を想定している。この場合、電源端子１０３と電源配線１１０およびバイパスコンデンサ１０７を図４に示すように配置すると、従来では図３で示したように未結合電流が増加する。

そこで、本実施の形態では、グランド層と接続されるビアホール１０６ａが電源配線１１０と同一直線上に配置できるように、グランド端子１０４からグランド引き出し配線１１１を引き出している。この給電配線構造により給電系インピーダンスの低減を図ることができる。

また、図５においては、図１と同様にＴＳＯＰパッケージで電源端子１０３とグランド端子１０４が違うサイドに配置されている場合を想定している。図５では、電源端子１０３とグランド端子１０４とを結んだ直線上に、電源配線１１０、バイパスコンデンサ１０７、グランド層と接続されるビアホール１０６ａ、およびビアホール１０６ｂを配置することで、電源電流１０８とグランド電流１０９との結合を強める構造としている。

このとき、グランド層と接続されるビアホール１０６ａは、図５に示すように、電源配線１１０と同一直線上にあれば良いが電源端子１０３の近くに配置できればなお良い。

ここで、図６により、本発明の一実施の形態に係るプリント配線基板の未結合電流について説明する。図６は本発明の一実施の形態に係るプリント配線基板の未結合電流を説明するための説明図であり、図６（ａ）および図６（ｂ）はＢＧＡパッケージの半導体装置をプリント配線基板へ実装した時の信号電流６０４とグランド電流６０５の流れを模擬した図である。

図６（ａ）および図６（ｂ）において、信号電流６０４は半導体チップからパッケージ信号配線およびパッケージ信号ボール６０２を経由して信号配線６００に流れる。また、信号電流６０４と対になるグランド電流６０５は基板グランド層６０１からパッケージグランドボール６０３およびパッケージグランド配線を経由して半導体チップに戻る経路をたどる。

ここで、基板の信号配線６００を介して行われる信号伝送は、信号電流６０４とグランド電流６０５とがペア（密結合）である、いわゆる伝送線路構造（マイクロストリップラインなど）として信号を通信する。

しかし、実際のプリント配線基板では半導体装置のボール配置の都合により、半導体装置直近では信号電流６０４とグランド電流６０５を密結合として流すことが非常に困難である。

この結合が弱い箇所での信号電流６０４もしくはグランド電流６０５を未結合電流（未結合インダクタ)６０６と呼ぶ。

本実施の形態では、この信号電流６０４を電源電流として捉え、この未結合電流（未結合インダクタ）６０６による給電系インピーダンスの増加を抑える構造としている。

以上、本実施の形態では、半導体装置１０２がＴＳＯＰパッケージ品であることを想定して説明したが、ＢＧＡパッケージ品やベアチップをプリント配線基板１０１へ実装する場合においても、本実施の形態の給電構造は同様の効果を期待できる。

また、本実施の形態では、半導体装置１０２の電源端子１０３およびグランド端子１０４が１ペアしかない事例を使って説明したが、通常の半導体装置１０２は、電源端子１０３およびグランド端子１０４が複数ある。

この場合についても、例えば、対角の電源端子１０３とグランド端子１０４を結んだ交点上にグランド層と接続されるビアホール１０６ａを配置し、その延長線上に電源配線１１０およびバイパスコンデンサ１０７を配置することで同様の効果を得ることができる。

また、本実施の形態で説明したバイパスコンデンサ１０７の配置方法を含めた給電方法もしくは給電構造を設計（デザイン）ルールとして組み込んだ設計支援法もしくは設計支援システムとして活用しても、低給電系インピーダンスすなわち低給電系雑音基板の実現が容易となるのはいうまでもない。

例えば、設計支援システムでは、コンピュータなどで構成される設計支援装置とクライアント装置をＷＡＮ（ＷｉｄｅＡｒｅａＮｅｔｗｏｒｋ）や、ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）といったネットワークにより接続し、設計支援装置上で実行される設計支援ソフトウェアなどにより、設計支援を行うものであり、この設計支援ソフトウェアの動作により、本実施の形態でのバイパスコンデンサの配置方法を含めた給電方法もしくは給電構造の設計の支援処理が行われる。

次に、図７〜図１１により、本発明の一実施の形態に係るプリント配線基板の給電系のインピーダンスの低減効果について従来技術を対比して説明する。図７〜図１１は本発明の一実施の形態に係るプリント配線基板の給電系のインピーダンスの低減効果を説明するための説明図であり、図７は給電系のインピーダンスの低減効果を検証する解析イメージ図、図８、図１０〜図１２は端子間隔によるループインダクタンスの変化を示す図、図９はグランド層における電流分布を示す図である。

まず、図４で示した本実施の形態における給電方法を模擬した解析モデルが、図７（ａ）であり、図３で示した従来の給電方法を模擬した解析モデルが図７（ｂ）である。

図７において、電源電流７０６は電源端子７００から電源配線７０２およびバイパスコンデンサ７０３を経由してグランド層と接続されるビアホール７０４ｂを介してグランド層に流れる。

一方、グランド電流７０７はグランド層と接続されるビアホール７０４ｂからグランド層を経由してグランド配線７０５を通ってグランド端子７０１へ戻る。この時の電源端子７００からグランド端子７０１までのループインダクタンスを電磁界解析にて解析した。この解析は、電源端子７００とグランド端子７０１との間隔を０．６５ｍｍ×ｎとし、ｎ＝１〜８とピン配置の条件を変えた時の図７（ａ）に示すモデルと図７（ｂ）に示すモデルにおけるループインダクタンスを解析した。

また、電源配線７０２とグランド層との間隔（層厚）は、図７（ｃ）に示す通りｈ＝０．５０ｍｍとし、電源配線７０２の配線幅ｗ＝０．２ｍｍ，長さｌ＝６ｍｍとしてループインダクタンスを解析した。

上記解析条件におけるループインダクタンスを本実施の形態の給電方法と従来の給電方法とで比較した結果は図８に示すとおりである。

図８において、従来の給電方法では、電源端子７００とグランド端子７０１との間隔が０．６５ｍｍ（０．６５×１）〜５．２ｍｍ（０．６５×８）と広くなるにつれてループインダクタンスが単調増加の傾向にあることが分かる。これは、電源端子７００とグランド端子７０１との間隔が広くなるにつれて、電源電流７０６とグランド電流７０７との未結合電流（未結合インダクタンス）が増加しているためである。

一方、本実施の形態の給電方法では、電源端子７００とグランド端子７０１との間隔が０．６５〜５．２ｍｍと広くなってもループインダクタンスに全く変化がない。これは、端子間隔が広がっても電源電流７０６とグランド電流７０７との結合が変わらず、結果としてループインダクタンスに変化がないといる。このことから本実施の形態で提案した給電方法は、ループインダクタンスの増加を抑制でき、低給電系インピーダンスの実現に有効である。

また、図９は、上記で説明した本実施の形態の給電方法と従来の給電方法とで、電源電流７０６とグランド電流７０７との結合度が変わることを説明する図であり、ループインダクタンスを解析した時のグランド層における電流分布を示している。

図９（ａ）が本発明の給電方法におけるグランド層の電流分布，図９（ｂ）が従来の給電方法におけるグランド層の電流分布である。図９（ａ）では、グランド層に流れる電流が殆ど電源配線７０２直下に集中している。一方、図９（ｂ）ではグランド層に流れる電流が電源配線７０２直下以外のグランド層広範囲に渡っていることが分かる。

このことからも、本実施の形態の給電方法を使うことで電源電流７０６とグランド電流と７０７との結合を強くすることができ、給電系のループインダクタンス低減、如いては給電系インピーダンスの低減を実現することができる。

また、図１０は、半導体装置１０２の電源端子１０３とグランド端子１０４とが同一辺に無く，対向していない時に、図１および図３に示すような本実施の形態の給電方法とした時のループインダクタンスを従来給電方法と比較した結果である。

また、図１１および図１２は、図７における解析モデルで電源配線７０２の配線長ｌや電源配線７０２とグランド層との間隔ｈのパラメータを（ｌ，ｈ）＝［（２ｍｍ，０．５ｍｍ）：図１１（ａ）］，［（１２ｍｍ，０．５ｍｍ）：図１１（ｂ）］，［（６ｍｍ，０．１ｍｍ）：図１２（ａ）］，［（６ｍｍ，１．０ｍｍ）：図１２（ｂ）］とした時のループインダクタンスを、本実施の形態の給電方法と従来の給電方法とで比較した結果を示している。

図１０および図１１に示した何れの結果においても、本実施の形態の給電方法を使うことによってループインダクタンスの増加を抑制することができ、給電系インピーダンスの低減を実現することができることが分かる。

以上のことから、本実施の形態で提案したバイパスコンデンサを含めた給電方法および給電構造のレイアウトを工夫することで、簡便かつコストアップ無く給電系の低インピーダンス化を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、搭載された半導体装置の給電系に起因する雑音の低減が必要なプリント配線基板に広く適用可能である。

本発明の一実施の形態に係るプリント配線基板の構成を示す構成図である。本発明の一実施の形態に係るプリント配線基板の給電系インピーダンスの低減効果を説明するための比較例の給電配線構造を示す図である。本発明の一実施の形態に係るプリント配線基板の給電系インピーダンスの低減効果を説明するための比較例の給電配線構造を示す図である。本発明の一実施の形態に係るプリント配線基板の他の構成を示す構成図である。本発明の一実施の形態に係るプリント配線基板の他の構成を示す構成図である。（ａ）、（ｂ）は本発明の一実施の形態に係るプリント配線基板の未結合電流を説明するための説明図である。（ａ）〜（ｃ）は本発明の一実施の形態に係るプリント配線基板の給電系のインピーダンスの低減効果を検証する解析イメージ図である。本発明の一実施の形態に係るプリント配線基板の端子間隔によるループインダクタンスの変化を示す図である。（ａ）、（ｂ）は本発明の一実施の形態に係るプリント配線基板のグランド層における電流分布を示す図である。本発明の一実施の形態に係るプリント配線基板の端子間隔によるループインダクタンスの変化を示す図である。（ａ）、（ｂ）は本発明の一実施の形態に係るプリント配線基板の端子間隔によるループインダクタンスの変化を示す図である。（ａ）、（ｂ）は本発明の一実施の形態に係るプリント配線基板の端子間隔によるループインダクタンスの変化を示す図である。

符号の説明

１０１…プリント配線基板、１０２…半導体装置、１０３…半導体装置の電源端子、１０４…半導体装置のグランド端子、１０５…電源層と接続されるビアホール、１０６ａ…グランド層と接続されるビアホール（電源端子側）、１０６ｂ…グランド層と接続されるビアホール（バイパスコンデンサ側）、１０７…バイパスコンデンサ、１０８…電源電流、１０９…グランド電流、１１０…電源配線、１１１…グランド引き出し配線、６００…信号配線、６０１…基板グランド層、６０２…パッケージ信号ボール、６０３…パッケージグランドボール、６０４…信号電流、６０５…グランド電流、６０６…未結合電流（未結合インダクタ)、７００…電源端子、７０１…グランド端子、７０２…電源配線、７０３…バイパスコンデンサ、７０４ａ…グランド層と接続されるビアホール（電源端子側）、７０４ｂ…グランド層と接続されるビアホール（バイパスコンデンサ側）、７０６…電源電流、７０７…グランド電流。

Claims

半導体装置が実装されるプリント配線基板であって、
一端が前記プリント配線基板の電源層に接続され、他端が前記プリント配線基板のグランド層に接続されるバイパスコンデンサが実装され、
前記半導体装置の電源端子と前記バイパスコンデンサの一端とを接続する電源配線と、
前記プリント配線基板のグランド層に接続されるビアホールと、
前記半導体装置のグランド端子と前記ビアホールとを接続するグランド引き出し配線とを備え、
前記電源層、前記バイパスコンデンサ、前記電源配線、前記電源端子、前記グランド端子に前記グランド引き出し配線を介して接続されたビアホール、および前記グランド層で形成されたループが平面的でかつ最小となる位置に、前記バイパスコンデンサ、および前記ビアホールが配置されることを特徴とするプリント配線基板。
請求項１記載のプリント配線基板において、
前記バイパスコンデンサ、前記電源配線、前記電源端子、および前記ビアホールが、同一直線上に配置されることを特徴とするプリント配線基板。
請求項２記載のプリント配線基板において、
前記半導体装置は、前記電源端子および前記グランド端子が、前記半導体装置の同一辺に配置されておらず、かつ対向していないことを特徴とするプリント配線基板。
請求項２記載のプリント配線基板において、
前記半導体装置は、前記電源端子および前記グランド端子が、前記半導体装置の同一辺に配置されていることを特徴とするプリント配線基板。
請求項２記載のプリント配線基板において、
前記電源配線および前記グランド層で伝送線路構造を構成していることを特徴とするプリント配線基板。
プリント配線基板に実装される半導体装置の電源端子およびグランド端子に対する給電系配線設計を補助する設計支援システムであって、
設計支援システムは、前記プリント配線基板上に、前記半導体装置、一端が前記プリント配線基板の電源層に接続され、他端が前記プリント配線基板のグランド層に接続されるバイパスコンデンサ、前記半導体装置の電源端子と前記バイパスコンデンサの一端とを接続する電源配線、前記プリント配線基板のグランド層に接続されるビアホール、および前記半導体装置のグランド端子と前記ビアホールとを接続するグランド引き出し配線を配置する際、前記電源層、前記バイパスコンデンサ、前記電源配線、前記電源端子、前記グランド端子に前記グランド引き出し配線を介して接続されたビアホール、および前記グランド層で形成されたループが平面的でかつ最小となる位置に、前記バイパスコンデンサ、および前記ビアホールを配置することを特徴とする設計支援システム。