JP5669499B2 - プリント回路板 - Google Patents

プリント回路板 Download PDF

Info

Publication number
JP5669499B2
JP5669499B2 JP2010214397A JP2010214397A JP5669499B2 JP 5669499 B2 JP5669499 B2 JP 5669499B2 JP 2010214397 A JP2010214397 A JP 2010214397A JP 2010214397 A JP2010214397 A JP 2010214397A JP 5669499 B2 JP5669499 B2 JP 5669499B2
Authority
JP
Japan
Prior art keywords
power supply
conductor layer
plane
circuit board
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010214397A
Other languages
English (en)
Other versions
JP2012069815A5 (ja
JP2012069815A (ja
Inventor
豊秀 宮崎
豊秀 宮崎
兼司 小山
兼司 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2010214397A priority Critical patent/JP5669499B2/ja
Priority to PCT/JP2011/005246 priority patent/WO2012039120A2/en
Priority to US13/821,800 priority patent/US20130170167A1/en
Publication of JP2012069815A publication Critical patent/JP2012069815A/ja
Publication of JP2012069815A5 publication Critical patent/JP2012069815A5/ja
Application granted granted Critical
Publication of JP5669499B2 publication Critical patent/JP5669499B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224Patterned shielding planes, ground planes or power planes
    • H05K1/0225Single or multiple openings in a shielding, ground or power plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1205Capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0233Filters, inductors or a magnetic substance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0243Printed circuits associated with mounted high frequency components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/0929Conductive planes
    • H05K2201/093Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/0929Conductive planes
    • H05K2201/09345Power and ground in the same plane; Power planes for two voltages in one plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663Divided layout, i.e. conductors divided in two or more parts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、回路素子が搭載されたプリント回路板に関するものである。
IC、LSIなどの回路素子が搭載されたプリント回路板は、その回路素子のオン/オフ動作に起因する電磁波ノイズが発生し、その電磁波ノイズが電子機器の他の回路や、他の電子機器に影響を与え、誤動作を引き起こす問題があることはよく知られている。その主な要因となるのは、回路素子を電気的に接続する配線構造がもつ寄生の容量成分やインダクタンス成分であり、それらの成分による電磁気的な結合を介して流れる高周波電流である。
近年、ICやLSIの高速化がますます進展し、その動作周波数は数百MHzから数GHzに達している。動作周波数が数百MHzを超えるような帯域では、対策部品自身やプリント回路板の配線構造がもつ寄生成分の影響が益々大きくなるために、対策部品が本来持つはずの効果が阻害され、十分な対策効果を得ることができなくなる。
そこで、数百MHzを超えるような帯域の放射ノイズを抑制するためには、エンベデッドキャパシタ基板のように、プリント回路板に寄生インダクタンス成分が小さいキャパシタ構造を作り込むような方法が用いられるようになってきている(特許文献1参照)。上記エンベデッドキャパシタ基板は、電源導体層及びグラウンド導体層の全面を電極とし、層間に厚さ100μm以下の薄い誘電体層を設けることで、電源−グラウンド間にキャパシタを形成するものである。
一方、通常のプリント回路板においては、IC給電部と基幹給電部とを細く長い配線(パターンインダクタ)で接続する手段が提示されている(特許文献2参照)。これはIC給電部と基幹給電部とをパターンインダクタにより高いインピーダンスで接続し、ノイズをIC給電部に閉じ込め、基幹給電部に拡散するのを防止する効果を発揮するものである。
特許第2738590号公報 特許第3513333号公報
しかしながら、上記特許文献1に記載された構成では、電源層とグラウンド層の全面を電極としているために、回路素子の動作よって局所的に発生したノイズが、基板全体に拡散してしまい、放射ノイズが増加するという問題があった。
また仮に、上記特許文献2に記載されている細く長い配線で接続する手段を、上記特許文献1に記載されているエンベデッドキャパシタ基板に単純に適用しても、ノイズの拡散を抑制する効果は小さい。エンベデッドキャパシタ基板は、電源導体層とグラウンド導体層とが誘電体層を介して近接しているため、電源導体層とグラウンド導体層の配線同士の電磁気的な結合が強く、部分的に細く長い配線にしても高いインピーダンス接続にはならないからである。
そこで、本発明は、回路素子で発生したノイズの拡散を抑制することで、放射ノイズを低減するプリント回路板を提供することを目的とするものである。
本発明は、電源導体層、グラウンド導体層及び配線層を有し、前記電源導体層、前記グラウンド導体層及び前記配線層が誘電体層を介して積層され、前記配線層に回路素子が実装されたプリント回路板において、前記電源導体層に、前記回路素子に電源電位を供給する第一の電源プレーンと、前記電源導体層に前記第一の電源プレーンと間隔を空けて設けられた第二の電源プレーンと、前記第一の電源プレーンと前記第二の電源プレーンとを接続する接続配線とが設けられており、前記グラウンド導体層には、グラウンドプレーンが設けられており前記電源導体層と前記グラウンド導体層の間に設けられた誘電体層の厚さは100μm以下であり、前記グラウンドプレーンには、前記接続配線を前記グラウンド導体層に投影したときの投影像と重なる部分にグラウンド導体のない開口部が形成されていることを特徴とする。
本発明によれば、グラウンドプレーンにおける接続配線の投影像と重なる部分に開口部が形成されているので、接続配線とグラウンドプレーンによる実効インダクタンスが高くなり、接続インピーダンスが高くなる。したがって、回路素子の動作で第一の電源プレーンに発生したノイズが、第二の電源プレーンに拡散するのを抑制することができ、放射ノイズを低減することができる。
本発明の実施の形態に係るプリント回路板の概略構成を示す説明図である。 電源導体層及びグラウンド導体層の等価回路を示す電気回路図である。 実施例におけるプリント回路板のシミュレーションモデルの分解斜視図である。 比較例におけるプリント回路板のシミュレーションモデルの分解斜視図である。 実施例のプリント回路板のシミュレーション結果と、比較例のプリント回路板のシミュレーション結果を示す図である。 実施例のプリント回路板のシミュレーションモデルから一部の導体層を切り出した平面図であり、(a)はグラウンド導体層を示す図、(b)は電源導体層を示す図である。 比較例に対する実施例のプリント回路板のシミュレーションモデルによるノイズ伝播抑制効果を示す図であり、(a)は比(A/a)に対するノイズ伝播抑制効果を示す図、(b)は比(B/b)に対するノイズ伝播抑制効果を示す図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。図1は、本発明の実施の形態に係るプリント回路板の概略構成を示す説明図である。本実施形態におけるプリント回路板1は、いわゆる多層プリント回路板であり、第一の配線層2、グラウンド導体層3、電源導体層4、第二の配線層5を有し、各層が絶縁体層(誘電体層)21,22,23を介して順次積層されてなる。
各絶縁体層21,22,23には、例えば樹脂やガラス繊維等で形成された絶縁体(誘電体)が設けられている。そして、電源導体層4とグラウンド導体層3とが絶縁体層22を挟んで対向して配置されてエンベデッドキャパシタが形成されている。エンベデッドキャパシタを構成する絶縁体層22は、厚みが100μm以下であるか、材質が比誘電率5以上の高誘電体であるか、その両方を満たすものである。第一の配線層2には、ICやLSIなどの回路素子としての半導体装置6が実装され、不図示の信号配線、電源配線、グラウンド配線などが設けられている。
電源導体層4には、基幹給電部プレーン7及びIC給電部プレーン8が互いに間隔を空けて設けられている。そして、基幹給電部プレーン7とIC給電部プレーン8とは、接続配線10により接続されている。
IC給電部プレーン8は、基幹給電部プレーン7に供給された電源電位(電力)を半導体装置6に供給するための第一の電源プレーンである。IC給電部プレーン(第一の電源プレーン)8は半導体装置6を電源導体層4に投影したときの投影像の範囲を含む大きさに形成することが好ましい。本実施形態では、IC給電部プレーン8は、半導体装置6を電源導体層4に投影したときの投影像と重なる(一致する)大きさに形成されている。そして、半導体装置6の電源端子は、ビア13などを介してIC給電部プレーン8に接続されている。なお、IC給電部プレーン8は、半導体装置6を電源導体層4に投影したときの投影像よりも小さく形成されていてもよい。
基幹給電部プレーン7は、電源導体層4にIC給電部プレーン8と間隔を空けて設けられた第二の電源プレーンである。具体的に説明すると、基幹給電部プレーン7とIC給電部プレーン8とは、略C字形状の開口部9により島状に分割されて、接続配線10により接続されている。
接続配線10は、直線状に延びる帯状に形成され、基幹給電部プレーン7とIC給電部プレーン8の互いに対向する辺同士を接続するように設けられている。以上の構成により、半導体装置6の電源端子に給電可能となっている。なお、図1では接続配線10が1箇所のみ示しているが、必要に応じて複数箇所設けることも可能である。
グラウンド導体層3には、略面全体にグラウンドプレーン11が設けられている。そして、半導体装置6のグラウンド端子は、ビア14などを介してグラウンドプレーン11に接続されている。グラウンドプレーン11には、接続配線10をグラウンド導体層3に投影したときの投影像と重なる部分に開口部12が形成されている。本実施形態では、開口部12は、接続配線10の投影像と略一致する形状に形成されている。
第二の配線層5には不図示の配線パターンや電子部品が設けられている。なお、本実施形態では、電源導体層4及びグラウンド導体層3のうち半導体装置6が実装された第一の配線層2に近い方の層は、グラウンド導体層3であるが、電源導体層4であってもよい。
半導体装置6が動作すると、その動作に伴って発生したノイズ電流がIC給電部プレーン8から接続配線10を介して、基幹給電部プレーン7に向かって流れようとする。このとき、グラウンド導体層3にはノイズの帰還電流がグラウンドプレーン11を流れようとする。すなわち接続配線10を流れる電流とグラウンドプレーン11を流れる電流とは互いに逆相の成分を持つことになる。
ここで、エンベデッドキャパシタ基板となる電源導体層4及びグラウンド導体層3の等価回路を図2に示す。図2において、Lvは接続配線10の自己インダクタンス成分、Lgはグラウンドプレーン11の開口部12近傍の自己インダクタンス成分、Mは接続配線10とグラウンドプレーン11の開口部12近傍との間の相互インダクタンス成分である。Cmは基幹給電部プレーン7とグラウンド導体層3との間の容量成分であり、CsはIC給電部プレーン8とグラウンド導体層3との間の容量成分である。
Lvvは主にIC給電部プレーン8と半導体装置6の電源端子とを接続するビア13によるインダクタンス成分である。Lvgは主にグラウンド導体層3と半導体装置6のグラウンド端子を接続するビア14によるインダクタンス成分である。ノイズ電流の拡散を抑制するためには、接続配線10の部分の実効インダクタンスLxを高めればよい。ここで、実効インダクタンスLxは、以下の式で表される。
Figure 0005669499
この場合、半導体装置6への給電のために接続配線10とグラウンドプレーン11に流れる高周波電流は逆方向であり、相互インダクタンス成分Mは、各インダクタンス成分Lv,Lgの和から差し引かれることになる。
つまり、開口部12が接続配線10をグラウンド導体層3に投影させたときの投影像の位置にあれば、相互インダクタンス成分Mは、開口部12がないとした場合よりも小さくなる。したがって、開口部12の大きさに関係なく、開口部12が投影像と重なる部分に形成されていれば、相互インダクタンス成分Mが小さくなるため、実効インダクタンスLxが大きくなり、接続インピーダンスが高くなる。
つまり、基板全体に拡散してしまうノイズを、IC給電部プレーン8に高インピーダンス接続により閉じ込めることができる。したがって、基板自体がアンテナとなって放射するノイズだけではなく、ノイズが基板端部等に配置されたコネクタを介してケーブルに伝播し、ケーブルや筐体がアンテナとなって放射するノイズを抑制することができる。このように、接続配線10の部分のインピーダンスが高くなるので、半導体装置6の動作でIC給電部プレーン8に発生したノイズが、基幹給電部プレーン7に拡散するのを抑制することができ、放射ノイズを低減することができる。
ここで、開口部12は、接続配線10をグラウンド導体層3に投影したときの投影像の大きさ(サイズ)以上の大きさに形成されているのが好ましい。相互インダクタンス成分Mの大きさは、導体間の距離に反比例するため、層間の薄い多層プリント回路板において、鉛直方向から見た投影面において導体同士が対向する位置関係から外れることにより急速に値が減少する。特にエンベデッドキャパシタ基板においては、その傾向が顕著にあらわれる。したがって、開口部12が大きくなるほど、相互インダクタンス成分Mが小さくなる。
このように、開口部12を接続配線10の大きさ以上の大きさに形成することで、実効インダクタンスLxをより効果的に大きくすることができ、より効果的にノイズ電流の拡散を抑制することができ、より効果的に放射ノイズを低減することができる。
特に、開口部12を、接続配線10をグラウンド導体層3に投影したときの投影像と略一致する形状に形成するのが好ましい。これにより、実効インダクタンスLxをより効果的に大きくしながらも、開口部12の面積を小さく抑えて、グラウンドプレーン11の面積を確保し、信号電流の帰路を確保することができる。したがって、より効果的にノイズ電流の拡散を抑制することができ、より効果的に放射ノイズを低減することができる。
なお、上記実施の形態に基づいて本発明を説明したが、本発明はこれに限定されるものではない。上記実施の形態の説明では、4層構造の多層プリント回路板で説明したが、層数が違う場合においても、エンベデッドキャパシタ構造とし、上記実施の形態の構造を適用することにより、同様の効果が得られることは明白である。
また、上記実施の形態では、グラウンドプレーン11に接続配線10と同じ大きさ(長方形状)の開口部12を形成した場合について説明したが、この形状に限定するものではない。
例えばグラウンドプレーン11が、半導体装置6をグラウンド導体層3に投影したときの投影像の範囲を含む第一のグラウンドプレーンと、グラウンド導体層3に第一のグラウンドプレーンと間隔を空けて設けられた第二のグラウンドプレーンとに分割されてもよい。この場合、グラウンドプレーン11が、第一のグラウンドプレーンと第二のグラウンドプレーンとに分割されるように、開口部が形成されればよい。そして、第一のグラウンドプレーンと第二のグラウンドプレーンとを接続する接続配線は、接続配線10をグラウンド導体層3に投影したときの投影像と重ならない位置に配置されていればよい。
また、ICが複数の異なる電源を必要とする場合、IC給電部に配置された第一の電源プレーン及び基幹給電部である第二の電源プレーンは、複数の配線により構成されることは自明のことである。
上記実施の形態の効果を検証するために、電磁界シミュレータMW−Studio(CST社製)を用いてシミュレーションを行った。図3は、本実施例におけるシミュレーションモデルの各導体層を切り出して配線構造を示した分解斜視図である。図3において、第一の配線層2、グラウンド導体層3、電源導体層4、第二の配線層5を示している。図3に示すプリント回路板1は、短辺が40mm、長辺が90mmの長方形である。第一の配線層2、グラウンド導体層3、電源導体層4及び第二の配線層5は厚さ50μmの銅で構成されている。
各導体層間には、比誘電率4.3の誘電体層である絶縁体層21,22,23(図1参照)が配置されている。絶縁体層21の厚さは100μm、絶縁体層22の厚さは50μm、絶縁体層23の厚さは1.3mmである。
IC給電部プレーン8は一辺が26mmの正方形をしており、幅4mmの空隙を持って基幹給電部プレーン7と分離されている。また、IC給電部プレーン8と基幹給電部プレーン7とを接続する接続配線10は、帯状に延びる導体であり、プリント回路板の長手方向と平行な方向の長さ4mm、短手方向と平行な方向の長さ5mmである。つまり、接続配線10の延びる方向の長さが4mm、延びる方向と直交する幅方向の長さが5mmである。
グラウンドプレーン11には、接続配線10をグラウンド導体層3に投影させたときの投影像と一致する大きさでプリント回路板の長手方向と平行な方向の長さ4mm、短手方向と平行な方向の長さ5mmの開口部12が形成されている。
入力ポート120は一端がIC給電部プレーン8と、他端がグラウンド導体層3と接続されており、出力ポート121は一端が基幹給電部プレーン7と、他端がグラウンド導体層3と接続されており、それぞれが50Ωのインピーダンスを有している。このようなモデルを用いて、入力ポート120に振幅1Vのガウシアンパルスを入力したとき、出力ポート121へのノイズ伝播量をシミュレーションにより算出した。
また、本実施例のノイズ伝播抑制効果を確認するために、従来技術に相当する比較例のプリント回路板のシミュレーションモデルを作成し計算結果を比較した。図4は、比較例のプリント回路板301のシミュレーションモデルの各導体層を切り出して配線構造を示した分解斜視図である。この図4に示した比較例のプリント回路板301のシミュレーションモデルにおいて、図3における実施例のプリント回路板1のシミュレーションモデルと違うのは、グラウンド導体層302に開口部が設けられていない点である。
実施例のプリント回路板1のシミュレーション結果と、比較例のプリント回路板301のシミュレーション結果を図5に示す。図5において、横軸は周波数、縦軸はノイズ伝播量であり、実線が実施例の結果、破線が比較例の結果である。図5から明らかなように、実施例のプリント回路板1の方が比較例のプリント回路板301と比べて、入力ポート120から出力ポート121へのノイズ電流の伝播が大きく低減していることが分かる。つまり、実施例のプリント回路板1の構造とすることで、ノイズ電流のプリント回路板全体への拡散が抑制されているということがわかる。
次に、グラウンドプレーン11に形成した開口部12を長方形状とし、一辺の長さ(接続配線10が延びる方向と平行な方向の長さ)及び一辺に直交する他辺の長さ(接続配線10の幅方向と平行な方向の長さ)とノイズ伝播抑制効果との関係を調べた。ここで、図6は、実施例のプリント回路板1のシミュレーションモデルから一部の導体層を切り出して平面図にしたものであり、図6(a)はグラウンド導体層3、図6(b)は電源導体層4である。
図6(a)において、符号Aは開口部12における接続配線10が延びる方向と平行な一辺の長さを表しており、符合Bは開口部12における接続配線10の幅方向と平行な他辺の長さを表している。また、図6(b)において、符号aは接続配線10の延びる方向の長さを表しており、符合bは接続配線10の幅方向の長さを表している。
まず、図6(a)における開口部12の一辺の長さAを、1mm〜20mmの範囲で変化させたときのノイズ伝播量をシミュレーションにより求め、その結果を比較例によるノイズ伝播量と比較して、差分をノイズ伝播抑制効果として示した。図7(a)がその結果である。横軸に開口部12の一辺の長さ(基板長手方向の長さ)Aと接続配線10の延びる方向の長さ(基板長手方向の長さ)aとの比(A/a)を取り、縦軸に1.5GHzにおけるノイズ伝播抑制効果を取っている。
なお、ノイズ伝播抑制効果については、数百MHzから数GHzという広い帯域にわたって一定の傾向を示しており、本実施例である1.5GHzでの結果は、それを代表するものである。
図7(a)に示すように、比(A/a)が1以上になるとノイズ伝播抑制効果はほぼ変化しない。このことから、開口部12の一辺の長さAが接続配線10の延びる方向の長さa以上の寸法とすることで、ノイズ伝播抑制効果が最大限発揮されるといえる。
次に、図6(a)における開口部12の他辺の長さBを1mm〜20mmの範囲で変化させたときのノイズ伝播量をシミュレーションにより求め、その結果を比較例によるノイズ伝播量と比較して、差分をノイズ伝播抑制効果として示した。図7(b)がその結果である。横軸に開口部12の他辺の長さ(基板短手方向の長さ)Bと接続配線10の幅方向の長さ(基板短手方向の長さ)bとの比(B/b)を取り、縦軸に1.5GHzにおけるノイズ伝播抑制効果を取っている。
図7(b)に示すように、比(B/b)が1以上になるとノイズ伝播抑制効果が高まる。特に、比(B/b)が1と1.2の間で、急激にノイズ伝播抑制効果が高まる。したがって、比(B/b)が1.2以上とすると、ノイズ伝播抑制効果がより高まる。このことから、開口部12の他辺の長さBが接続配線10の幅方向の長さb以上の寸法とすることで、ノイズ伝播抑制効果が最大限発揮されるといえる。
ここで、電源導体層4とグラウンド導体層3との間に積層される誘電体層は100μm以下の厚さであれば良く、好ましくは1平方センチメートル辺り38pF〜4427pFの容量が形成される厚さと誘電率を有していることが望ましい。この値は、誘電体の比誘電率の範囲4.3〜25と厚さの範囲5μm〜100μmに基づいている。
1 プリント回路板
2 第一の配線層
3 グラウンド導体層
4 電源導体層
5 第二の配線層
6 半導体装置(回路素子)
7 基幹給電部プレーン(第二の電源プレーン)
8 IC給電部プレーン(第一の電源プレーン)
10 接続配線
11 グラウンドプレーン
12 開口部
22 絶縁体層(誘電体層)

Claims (3)

  1. 電源導体層、グラウンド導体層及び配線層を有し、前記電源導体層、前記グラウンド導体層及び前記配線層が誘電体層を介して積層され、前記配線層に回路素子が実装されたプリント回路板において、
    前記電源導体層には、前記回路素子に電源電位を供給する第一の電源プレーンと、前記電源導体層に前記第一の電源プレーンと間隔を空けて設けられた第二の電源プレーンと、前記第一の電源プレーンと前記第二の電源プレーンとを接続する接続配線とが設けられており、
    前記グラウンド導体層には、グラウンドプレーンが設けられており、
    前記電源導体層と前記グラウンド導体層の間に設けられた誘電体層の厚さは100μm以下であり、
    前記グラウンドプレーンには、前記接続配線を前記グラウンド導体層に投影したときの投影像と重なる部分にグラウンド導体のない開口部が形成されていることを特徴とするプリント回路板。
  2. 前記開口部は、前記接続配線を前記グラウンド導体層に投影したときの投影像の大きさ以上の大きさに形成されていることを特徴とする請求項1に記載のプリント回路板。
  3. 前記第一の電源プレーンから前記第二の電源プレーンに延びる方向の前記接続配線の長さをaとし、前記接続配線の延びる方向と平行な方向の前記開口部の長さをAとしたとき、A/aの値は1以上であり、前記接続配線の幅方向の長さをbとし、前記接続配線の幅方向と平行な方向の前記開口部の長さをBとしたとき、B/bの値は1.2以上であることを特徴とする請求項2に記載のプリント回路板。
JP2010214397A 2010-09-24 2010-09-24 プリント回路板 Active JP5669499B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010214397A JP5669499B2 (ja) 2010-09-24 2010-09-24 プリント回路板
PCT/JP2011/005246 WO2012039120A2 (en) 2010-09-24 2011-09-16 Printed circuit board
US13/821,800 US20130170167A1 (en) 2010-09-24 2011-09-16 Printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010214397A JP5669499B2 (ja) 2010-09-24 2010-09-24 プリント回路板

Publications (3)

Publication Number Publication Date
JP2012069815A JP2012069815A (ja) 2012-04-05
JP2012069815A5 JP2012069815A5 (ja) 2013-11-14
JP5669499B2 true JP5669499B2 (ja) 2015-02-12

Family

ID=44898141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010214397A Active JP5669499B2 (ja) 2010-09-24 2010-09-24 プリント回路板

Country Status (3)

Country Link
US (1) US20130170167A1 (ja)
JP (1) JP5669499B2 (ja)
WO (1) WO2012039120A2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201316895A (zh) * 2011-10-14 2013-04-16 Hon Hai Prec Ind Co Ltd 可抑制電磁干擾的電路板
JP5893484B2 (ja) * 2012-04-09 2016-03-23 キヤノン株式会社 プリント回路板及びプリント配線板
JP6226600B2 (ja) * 2013-07-18 2017-11-08 キヤノン株式会社 プリント回路板
FR3037439A1 (fr) * 2015-06-12 2016-12-16 St Microelectronics Sa Dispositif electronique a plaque arriere evidee.
CN107645825A (zh) * 2017-09-18 2018-01-30 济南浪潮高新科技投资发展有限公司 减小电源对高速信号线干扰的印制电路板及其设计方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079069A (en) 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
JP3926880B2 (ja) * 1997-03-31 2007-06-06 富士通株式会社 多層プリント板
JPH1187880A (ja) * 1997-09-16 1999-03-30 Oki Electric Ind Co Ltd プリント配線板
JP3610225B2 (ja) * 1998-02-16 2005-01-12 キヤノン株式会社 プリント配線板
JP3925032B2 (ja) * 2000-03-14 2007-06-06 富士ゼロックス株式会社 プリント配線基板
JP2001332825A (ja) * 2000-03-14 2001-11-30 Fuji Xerox Co Ltd 回路基板装置及び設計支援装置
JP3646098B2 (ja) * 2002-03-27 2005-05-11 コニカミノルタビジネステクノロジーズ株式会社 回路基板
JPWO2004068922A1 (ja) * 2003-01-31 2006-05-25 富士通株式会社 多層プリント基板、電子機器、および実装方法
TW595275B (en) * 2003-11-05 2004-06-21 Tatung Co Low noise printed circuit board
JP4689461B2 (ja) * 2005-12-26 2011-05-25 富士通株式会社 プリント基板
CN101090599B (zh) * 2006-06-16 2010-05-26 鸿富锦精密工业(深圳)有限公司 电路板
TW200810651A (en) * 2006-08-09 2008-02-16 Tatung Co Ltd Low-noise multilayered PCB
TWI330048B (en) * 2007-09-05 2010-09-01 Tatung Co Signal transmission structure and layout method thereof
JP2009212329A (ja) * 2008-03-05 2009-09-17 Epson Imaging Devices Corp 回路基板、電気光学装置及び電子機器
JP4892514B2 (ja) * 2008-04-22 2012-03-07 日本オプネクスト株式会社 光通信モジュールおよびフレキシブルプリント基板
JP5342280B2 (ja) 2009-03-16 2013-11-13 株式会社神戸製鋼所 タンデムパルスアーク溶接制御装置、及び、そのシステム

Also Published As

Publication number Publication date
WO2012039120A3 (en) 2012-05-18
US20130170167A1 (en) 2013-07-04
WO2012039120A2 (en) 2012-03-29
WO2012039120A4 (en) 2012-08-02
JP2012069815A (ja) 2012-04-05

Similar Documents

Publication Publication Date Title
US10424432B2 (en) Inductor bridge and electronic device
US9326370B2 (en) Printed circuit board
US9515027B2 (en) Printed circuit board
JP6156610B2 (ja) 電子機器、およびアンテナ素子
JP5063529B2 (ja) プリント回路板
JP5669499B2 (ja) プリント回路板
JP6028297B2 (ja) 伝送線路構造、多層配線基板、半導体装置、および半導体システム
JP5863801B2 (ja) 高周波に使用するための多平面印刷配線板
JP2013539218A5 (ja)
WO2018229978A1 (ja) プリント配線板
US9078352B2 (en) Low inductance flex bond with low thermal resistance
JP4910335B2 (ja) 印刷配線板及び半導体集積回路装置
JP6425632B2 (ja) プリント基板
JP6565938B2 (ja) 構造体および配線基板
US10912187B2 (en) Printed board
JP2005150161A (ja) プリント配線板接続構造
CN110784995A (zh) 电路板结构
JP4309433B2 (ja) 半導体装置
JP6399969B2 (ja) プリント基板
JP2006114623A (ja) 基板モジュール及び印刷配線板並びにこれを用いた電子装置
JP2012069814A (ja) プリント回路板
JP2012238724A (ja) プリント配線基板
JP2010016020A (ja) 多層プリント基板と同軸コネクタとの接続構造、及び、特性インピーダンス調整方法
JP2014175829A (ja) 伝送線路、アンテナ装置及び伝送線路製造方法
JP6318761B2 (ja) 半導体モジュール

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120203

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20130228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130924

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141216

R151 Written notification of patent or utility model registration

Ref document number: 5669499

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151