FR3037439A1 - Dispositif electronique a plaque arriere evidee. - Google Patents

Dispositif electronique a plaque arriere evidee. Download PDF

Info

Publication number
FR3037439A1
FR3037439A1 FR1555362A FR1555362A FR3037439A1 FR 3037439 A1 FR3037439 A1 FR 3037439A1 FR 1555362 A FR1555362 A FR 1555362A FR 1555362 A FR1555362 A FR 1555362A FR 3037439 A1 FR3037439 A1 FR 3037439A1
Authority
FR
France
Prior art keywords
layer
substrate
local region
electronic
plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1555362A
Other languages
English (en)
Inventor
Nicolas Hotellier
Richard Fournel
Frederic Gianesello
Francois Guyader
Vincent Fiori
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics SA
Priority to FR1555362A priority Critical patent/FR3037439A1/fr
Priority to CN201520964578.9U priority patent/CN205159309U/zh
Priority to CN201510844723.4A priority patent/CN106252314B/zh
Priority to US14/956,512 priority patent/US9648724B2/en
Publication of FR3037439A1 publication Critical patent/FR3037439A1/fr
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4825Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/764Air gaps
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

Dispositif électronique et procédé de traitement, dans lesquels une plaque arrière (3) comprend une couche arrière de substrat (4), une couche avant de substrat (5) et une couche intermédiaire diélectrique (6), située entre la couche arrière et la couche avant, et comprenant une structure électronique (7) aménagée sur ladite couche avant de substrat (5), incluant des composants électroniques et des moyens de connexion électrique, et dans lesquels ladite couche arrière de substrat (4) présente au moins une région locale pleine (17) et au moins une région locale évidée (18), cette région locale évidée étant aménagée sur toute l'épaisseur de ladite couche arrière, de sorte que ladite couche arrière de substrat ne recouvre pas au moins une zone locale (19) de la face arrière de ladite couche intermédiaire diélectrique (6), correspondant à ladite région locale évidée (18).

Description

1 Dispositif électronique à plaque arrière évidée.
La présente invention concerne le domaine des dispositifs électroniques. Des dispositifs électroniques comprennent une plaque incluant une couche arrière épaisse de substrat, une couche avant fine de substrat et une fine couche intermédiaire fine diélectrique située entre la couche arrière et la couche avant, et une structure électronique aménagée sur ladite couche avant de substrat, cette structure incluant des composants électroniques et des moyens de connexion électrique. Généralement, le substrat est en silicium et la couche intermédiaire diélectrique, dite enterrée, est en dioxyde de silicium et est obtenue par implantation d'ions en profondeur. Il a été observé que, dans de tels dispositifs électroniques, il existe un couplage capacitif entre la couche arrière et la structure électronique. Ce couplage capacitif engendre des perturbations de fonctionnement de la structure électronique notamment lorsque cette structure électronique met en oeuvre des signaux ondulatoires. Il est proposé un dispositif électronique qui comprend une plaque arrière incluant une couche arrière de substrat, une couche avant de substrat et une couche intermédiaire diélectrique, située entre la couche arrière et la couche avant, et qui comprend une structure électronique aménagée sur ladite couche avant de substrat, incluant des composants électroniques et des moyens de connexion électrique. Ladite couche arrière de substrat présente au moins une région locale pleine et au moins une région locale évidée, cette région locale évidée étant aménagée sur toute l'épaisseur de ladite couche arrière, de sorte que ladite couche arrière de substrat ne recouvre pas au moins une zone locale de la face arrière de ladite couche intermédiaire diélectrique, correspondant à ladite région locale évidée.
3037439 2 Ainsi, des couplages capacitifs perturbateurs entre la couche arrière et la structure électronique sont limités. La région locale pleine peut s'étendre, dans le sens de l'épaisseur de la plaque de substrat, en correspondance, au moins en 5 partie, avec au moins un plot avant de contact électrique extérieur de ladite structure électronique. Ladite région locale évidée peut s'étendre, dans le sens de l'épaisseur de la plaque de substrat, en correspondance, au moins en partie, avec au moins un composant électronique de ladite structure 10 électronique. Ladite région locale évidée peut être au moins en partie remplie d'au moins une matière de remplissage diélectrique. La matière de remplissage peut présenter une face arrière dans le plan de la face arrière de ladite plaque arrière.
15 La matière de remplissage peut recouvrir la face arrière de ladite région pleine et présenter une face arrière parallèle à la face arrière de ladite plaque arrière. Une couche intermédiaire peut être interposée entre ladite matière de remplissage et ladite plaque arrière.
20 Ladite région locale pleine peut comprendre une pluralité de piliers et/ou un cloisonnement en forme de nid d'abeille. Il est également proposé un procédé de traitement d'un dispositif électronique qui comprend une plaque incluant une couche arrière de substrat, une couche avant de substrat et une couche 25 intermédiaire diélectrique, située entre la couche arrière et la couche avant, et qui comprend une structure électronique aménagée sur ladite couche avant de substrat et incluant des composants électroniques et des moyens de connexion électrique incluant au moins un plot avant de contact électrique extérieur.
30 Ce procédé comprend : enlever localement, jusqu'à ladite couche intermédiaire, la matière de la couche arrière de façon à créer au moins une région locale évidée exempte de matière de cette couche arrière et à laisser subsister au moins une région locale pleine ; ladite région locale pleine s'étendant, dans le sens de l'épaisseur de la 3037439 3 plaque de substrat, en correspondance, au moins en partie, avec au moins un plot de contact électrique extérieur avant de ladite structure électronique ; ladite région locale évidée s'étendant, dans le sens de l'épaisseur de la plaque de substrat, en correspondance, au moins en 5 partie, avec au moins un composant électronique de ladite structure électronique. Le procédé peut comprendre en outre : remplir au moins en partie ladite région locale évidée par au moins une matière de remplissage diélectrique.
10 Un dispositif électronique et son procédé de traitement de ce dispositif vont maintenant être décrits à titre d'exemples de réalisation non limitatifs, illustrés par le dessin sur lequel : La figure 1 représente une coupe partielle d'un dispositif électronique, dans un état initial ; 15 - la figure 2 représente une coupe du dispositif électronique de la figure 1, selon une étape de traitement ; - la figure 3 représente une coupe du dispositif électronique de la figure 1, selon une autre étape de traitement ; - la figure 4 représente une vue arrière du di spositif 20 électronique de la figure 3 ; - la figure 5 représente une coupe du dispositif électronique de la figure 1, selon une autre étape de traitement ; - la figure 6 représente une coupe du dispositif électronique de la figure 1, selon une autre étape de traitement ; 25 - la figure 7 représente une coupe du dispositif électronique de la figure 1, selon une autre étape de traitement ; - la figure 8 représente une coupe du dispositif électronique de la figure 1, selon une variante de traitement ; - la figure 9 représente une vue arrière du di spositif 30 électronique de la figure 8 ; et - la figure 10 représente une vue arrière du dispositif électronique de la figure 1, selon une autre variante de traitement. Sur la figure 1, est illustrée une portion d'un dispositif électronique 1 dans un état initial, généralement inclus dans une 3037439 4 plaquette 2 comprenant une pluralité de dispositifs électroniques adjacents qui seront ultérieurement singularisés par découpe de la plaquette. Le dispositif électronique 1 comprend une plaque arrière 3 5 incluant une couche arrière de substrat 4, une couche avant fine de substrat 5 et une couche intermédiaire fine diélectrique 6, située entre la couche arrière 3 et la couche avant 5. La plaque 3 est en silicium et la couche intermédiaire diélectrique 6, dite enterrée, est en dioxyde de silicium et est obtenue 10 par implantation d'ions en profondeur dans la plaque 3. Le dispositif électronique 1 comprend en outre une structure électronique 7 réalisée sur la couche avant de substrat 5. Cette structure électronique 7 comprend une pluralité de composants électroniques 8 réalisés sur la couche avant de substrat 5 15 et un réseau 9 de connexion électrique aménagé dans une couche 10 sur plusieurs niveaux métalliques. Le réseau de connexion électrique 9 comprend, dans un dernier niveau métallique, une pluralité de plots avant 11 de contact électrique extérieur.
20 Les composants électroniques 8 peuvent être des transistors, des interrupteurs, des résistances électriques, de diodes, des mémoires, des capacités ou autres composants électroniques. Généralement, les composants électroniques 8 sont placés dans la zone médiane du dispositif électronique 1 et les plots avant 11 sont 25 placés dans une zone périphérique entre cette zone médiane et le bord du dispositif électronique 1. Néanmoins, des plots avant 9 peuvent être prévus dans la zone médiane du dispositif électronique 1, de préférence sans qu'il y ait de composants au-dessous de ces plots. On va maintenant décrire un traitement que l'on va appliquer 30 au dispositif électronique 1. Comme illustré sur la figure 2, on monte le dispositif électronique 1 sur une plaquette support 12, en fixant de façon temporaire la face avant 13 de la structure électronique 9 sur cette plaquette support 12 par l'intermédiaire d'une couche de colle 12a.
3037439 5 Puis, par photolithographie, on réalise sur la face arrière 14 du dispositif électrique 1, c'est-à-dire sur la face arrière de la couche arrière de substrat 4 de la plaque arrière 3, un masque 15 qui, par exemple, présente alors une ou plusieurs ouvertures traversantes 16.
5 Puis, comme illustré sur la figure 3, on procède à une attaque chimique de la couche arrière de substrat 4 au travers des ouvertures 16 du masque 15, jusqu'à la couche intermédiaire diélectrique 6, cette dernière constituant une barrière à l'attaque. Il en résulte que la couche arrière de substrat 4 comprend alors 10 une ou des régions locales pleines 17 et une ou des régions locales évidées 18, chaque région locale évidée 18 étant aménagée sur toute l'épaisseur de la couche arrière de substrat 4. Au regard de la surface du dispositif électronique 1, la ou les régions locales pleines 17 et la ou les régions locales évidées 18 sont complémentaires.
15 De la sorte, ladite couche arrière de substrat 4 ainsi évidée ne recouvre plus une ou des zones locales 19 de la face arrière de ladite couche intermédiaire diélectrique 6, correspondant à la ou aux régions locales évidées 18. Selon un exemple de réalisation illustré sur les figures 3 et 4, 20 la couche arrière de substrat 4 présente une pluralité de régions locales pleines 17a s'étendant ou laissées, dans le sens de l'épaisseur de la plaque arrière de substrat 3, respectivement en correspondance avec les plots avant 11 de la structure électronique 7. Par exemple, la surface couverte par les régions locales pleines 17a est plus grande 25 que la surface couverte par les plots avant 11 et déborde tout autour. Selon une variante de réalisation, plusieurs plots avant 11 pourraient être situés en correspondance avec une région locale pleine 17a de la couche arrière de substrat 4. La couche arrière de substrat 4 présente une région locale 30 évidée 18a qui s'étend sur tout le reste de la surface de la couche intermédiaire diélectrique 6. Plus précisément, la région locale évidée 18a s'étend, dans le sens de l'épaisseur de la plaque de substrat 3, en correspondance au moins avec la zone dans laquelle se situent les 3037439 6 composants électroniques 9 de la structure électronique 7 et de préférence sur une plus grande surface. Ainsi, les composants électroniques 9 ne sont pas soumis, ou de façon limitée, à des couplages capacitifs avec la matière de la couche 5 arrière diélectrique évidée 4. On peut alors procéder à l'enlèvement du masque 15, de la plaquette support 12 et de la couche de colle 12a et on peut laisser le dispositif électronique 1 pour son usage ultérieur. La partie restante de la face arrière 14, formée par les faces arrière des régions locales 10 pleines 17a constitue une surface de montage sur un support définitif. Néanmoins, ayant uniquement enlevé le masque 15, on peut procéder à un remplissage de la région locale évidée 18a de la couche arrière 4 par de la matière diélectrique, de plusieurs manières. Comme illustré sur la figure 5, on peut remplir uniquement la 15 région locale évidée 18a de la couche arrière 4 par une matière diélectrique, par exemple à base d'un polymère, de sorte que ce remplissage 20 présente une face arrière 21 s'étendant dans le plan de la face arrière 14 de la couche arrière évidée 4. Ainsi, le dispositif électronique 1 est renforcé et une surface de montage du dispositif 20 électronique 1 sur un support définitif est formée par les faces arrière des régions locales pleines 17a et par la face arrière 21 du remplissage 20. Comme illustré sur la figure 6, on peut remplir uniquement la région locale évidée 18a de la couche arrière 4 par une matière 25 diélectrique et on forme une couche de matière sur la face arrière des régions locales pleines 17a, de sorte que ce remplissage 22 présente une face arrière 23 s'étendant dans le plan situé en arrière de et parallèle à la face arrière 14 de la couche arrière évidée 4. Ainsi, une surface de montage du dispositif électronique 1 sur un support 30 définitif est formée par la face arrière 23 du remplissage 22. Comme illustré sur la figure 7, on peut réaliser tout d'abord une sous-couche 24 d'une première matière diélectrique sur la zone 19 de la couche intermédiaire diélectrique 6, sur les flancs et sur la surface arrière des régions locales pleines 17a, puis, sur cette sous- 3037439 7 couche 24, on peut effectuer un remplissage 25 d'une seconde matière diélectrique, par exemple tel que décrit en référence à la figure 6. Avantageusement, la première matière diélectrique présente une constante diélectrique plus faible que la constante diélectrique de la 5 seconde matière diélectrique. Les remplissages décrits ci-dessus peuvent être obtenus par étalement par épandage ou par centrifugation ou peuvent être obtenus par lamination d'un film. Selon un autre exemple de réalisation illustré sur les figures 8 10 et 9, l'opération d'attaque de la couche arrière 4 peut être telle que cette couche arrière 4, évidée, présente non seulement les régions pleines locales 17a mais également une pluralité de régions locales pleines auxiliaires 17b constituant des piliers de renforcement, placés par exemple en face de la zone couverte par les composants 15 électroniques 9, en prenant soin cependant que, de préférence, aucun pilier ne soit pas placé en correspondance, dans le sens de l'épaisseur du dispositif électronique 1, avec un ou des composants électriques les plus sensibles à un couplage capacitif avec la matière de la couche arrière de substrat 4.
20 Selon une variante de réalisation illustrée sur la figure 10, l'opération d'attaque de la couche arrière 4 peut être telle que cette couche arrière 4, évidée, présente, totalement ou sur au moins une région, éventuellement en combinaison avec au moins l'une des variantes de réalisation décrites précédemment, une région locale 25 pleine 17c comprenant un cloisonnement en forme de nid d'abeille, dont les alvéoles 26, qui découvrent localement la couche intermédiaire diélectrique 6, constituent une région locale évidée 18. Après quoi, on peut réaliser un remplissage de la région locale évidée 18 de la couche arrière 4, de façon équivalente à ce qui a été 30 décrit précédemment en référence aux figures 4, 5 et 6. Il résulte de ce qui précède que, tout en étant protégé contre des couplages capacitifs avec la matière de la couche arrière diélectrique évidée 4, le dispositif électronique 1 peut présenter des caractéristiques de résistance mécanique aptes à supporter des 3037439 8 pressions sur les plots de contact 11 lors de la mise en place de connections électriques sur ces plots, tels que des fils électriques.

Claims (10)

  1. REVENDICATIONS1. Dispositif électronique comprenant une plaque arrière (3) incluant une couche arrière de substrat (4), une couche avant de substrat (5) et une couche intermédiaire diélectrique (6), située entre la couche arrière et la couche avant, et comprenant une structure électronique (7) aménagée sur ladite couche avant de substrat (5), incluant des composants électroniques et des moyens de connexion électrique, dans lequel ladite couche arrière de substrat (4) présente au moins une région locale pleine (17) et au moins une région locale évidée (18), cette région locale évidée étant aménagée sur toute l'épaisseur de ladite couche arrière, de sorte que ladite couche arrière de substrat ne recouvre pas au moins une zone locale (19) de la face arrière de ladite couche intermédiaire diélectrique (6), correspondant à ladite région locale évidée (18).
  2. 2. Dispositif selon la revendication 1, dans lequel ladite région locale pleine (17) s'étend, dans le sens de l'épaisseur de la plaque de substrat, en correspondance, au moins en partie, avec au moins un plot avant (11) de contact électrique extérieur de ladite structure électronique.
  3. 3. Dispositif selon l'une des revendications 1 et 2, dans lequel ladite région locale évidée (18) s'étend, dans le sens de l'épaisseur de la plaque de substrat, en correspondance, au moins en partie, avec au moins un composant électronique (8) de ladite structure électronique.
  4. 4. Dispositif selon l'une quelconque des revendications précédentes, dans lequel ladite région locale évidée (18) est au moins en partie remplie d'au moins une matière de remplissage diélectrique (20, 22, 25).
  5. 5. Dispositif selon la revendication 4, dans lequel la matière de remplissage présente une face arrière (21) dans le plan de la face arrière (14) de ladite plaque arrière (3).
  6. 6. Dispositif selon la revendication 4, dans lequel la matière de remplissage recouvre la face arrière (14) de ladite région pleine (17) et présente une face arrière (23) parallèle à la face arrière (14) de ladite plaque arrière (3). 3037439 10
  7. 7. Dispositif selon l'une quelconque des revendications 4 à 6, comprenant une couche intermédiaire (24) entre ladite matière de remplissage et ladite plaque arrière (3).
  8. 8. Dispositif selon l'une quelconque des revendications 5 précédentes, dans lequel ladite région locale pleine comprend une pluralité de piliers et/ou un cloisonnement en forme de nid d'abeille.
  9. 9. Procédé de traitement d'un dispositif électronique comprenant une plaque incluant une couche arrière de substrat, une couche avant de substrat et une couche intermédiaire diélectrique, 10 située entre la couche arrière et la couche avant, et comprenant une structure électronique aménagée sur ladite couche avant de substrat et incluant des composants électroniques et des moyens de connexion électrique incluant au moins un plot avant de contact électrique extérieure, le procédé comprenant : 15 enlever localement, jusqu'à ladite couche intermédiaire (6), la matière de la couche arrière (4) de façon à créer au moins une région locale évidée (18) exempte de matière de cette couche arrière et à laisser subsister au moins une région locale pleine (17) ; ladite région locale pleine (17) s'étendant, dans le sens de 20 l'épaisseur de la plaque de substrat, en correspondance, au moins en partie, avec au moins un plot (11) de contact électrique extérieur avant de ladite structure électronique ; ladite région locale évidée (18) s'étendant, dans le sens de l'épaisseur de la plaque de substrat, en correspondance, au moins en 25 partie, avec au moins un composant électronique de ladite structure électronique.
  10. 10. Procédé selon la revendication 9, comprenant : remplir au moins en partie ladite région locale évidée (18) par au moins une matière de remplissage diélectrique (20, 22, 25). 30
FR1555362A 2015-06-12 2015-06-12 Dispositif electronique a plaque arriere evidee. Pending FR3037439A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR1555362A FR3037439A1 (fr) 2015-06-12 2015-06-12 Dispositif electronique a plaque arriere evidee.
CN201520964578.9U CN205159309U (zh) 2015-06-12 2015-11-26 电子器件
CN201510844723.4A CN106252314B (zh) 2015-06-12 2015-11-26 具有空心后板的电子器件
US14/956,512 US9648724B2 (en) 2015-06-12 2015-12-02 Electronic device with hollowed-out rear plate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1555362A FR3037439A1 (fr) 2015-06-12 2015-06-12 Dispositif electronique a plaque arriere evidee.

Publications (1)

Publication Number Publication Date
FR3037439A1 true FR3037439A1 (fr) 2016-12-16

Family

ID=54260883

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1555362A Pending FR3037439A1 (fr) 2015-06-12 2015-06-12 Dispositif electronique a plaque arriere evidee.

Country Status (3)

Country Link
US (1) US9648724B2 (fr)
CN (2) CN205159309U (fr)
FR (1) FR3037439A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3037439A1 (fr) * 2015-06-12 2016-12-16 St Microelectronics Sa Dispositif electronique a plaque arriere evidee.

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030067014A1 (en) * 2001-10-04 2003-04-10 Kazuhiro Tsuruta Semiconductor substrate for a one-chip electronic device and related manufacturing method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275677A (ja) * 1993-03-23 1994-09-30 Shinko Electric Ind Co Ltd 半導体装置用パッケージおよび半導体装置
CN1543298A (zh) * 2000-06-27 2004-11-03 ���µ�����ҵ��ʽ���� 陶瓷叠层器件
US6765298B2 (en) * 2001-12-08 2004-07-20 National Semiconductor Corporation Substrate pads with reduced impedance mismatch and methods to fabricate substrate pads
US7663064B2 (en) * 2004-09-25 2010-02-16 Banpil Photonics, Inc. High-speed flex printed circuit and method of manufacturing
TWI290820B (en) * 2005-10-13 2007-12-01 Phoenix Prec Technology Corp Circuit board structure of integrated optoelectronic component
JP5669499B2 (ja) * 2010-09-24 2015-02-12 キヤノン株式会社 プリント回路板
US9209172B2 (en) * 2014-05-08 2015-12-08 International Business Machines Corporation FinFET and fin-passive devices
US10048299B2 (en) * 2014-05-28 2018-08-14 Intermountain Electronics, Inc. Electric power sensor
FR3037439A1 (fr) * 2015-06-12 2016-12-16 St Microelectronics Sa Dispositif electronique a plaque arriere evidee.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030067014A1 (en) * 2001-10-04 2003-04-10 Kazuhiro Tsuruta Semiconductor substrate for a one-chip electronic device and related manufacturing method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TOKUJI YOKOMATSU ET AL: "Novel Honeycomb SOI Structure with Low Parasitic Capacitance for Human-Sensing Accelerometer", EMERGING TRENDS IN ENGINEERING AND TECHNOLOGY (ICETET), 2012 FIFTH INTERNATIONAL CONFERENCE ON, IEEE, 5 November 2012 (2012-11-05), pages 70 - 74, XP032355035, ISBN: 978-1-4799-0276-7, DOI: 10.1109/ICETET.2012.21 *

Also Published As

Publication number Publication date
CN106252314B (zh) 2019-06-18
US9648724B2 (en) 2017-05-09
CN205159309U (zh) 2016-04-13
CN106252314A (zh) 2016-12-21
US20160366758A1 (en) 2016-12-15

Similar Documents

Publication Publication Date Title
EP2158605B1 (fr) Procédé de fabrication d'un assemblage de puces reliées mécaniquement au moyen d'une connexion souple
EP1797587B1 (fr) Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees
FR3035267A1 (fr) Puce electronique comportant une face arriere protegee
EP2963695B1 (fr) Dispositif électrique multicouches
EP2840589B1 (fr) Procédé améliore de séparation entre une zone activé d'un substrat et sa face arrière ou une portion de sa face arrière
EP0872720A1 (fr) Microsystème à membrane souple pour capteur de pression et procédé de réalisation
FR2910707A1 (fr) Capteur d'image a haute densite d'integration
FR3037443A1 (fr)
WO2019243744A1 (fr) Procédé de transfert de couche(s) de matériau depuis un premier substrat sur un deuxième substrat
FR2860920A1 (fr) Procede de realisation de connexions conductrices de circuits integres, et circuit integre mettant en oeuvre des telles connexions
EP3291293B1 (fr) Puce protégée contre les attaques face arrière
FR3024910A1 (fr) Procede de fabrication d'un circuit integre photonique couple optiquement a un laser en un materian iii-v
EP0673068B1 (fr) Dispositif de protection contre des surtensions dans des circuits intégrés
FR3053526A1 (fr) Procede de fabrication collective de dispositifs electroniques et dispositif electronique
US20160163645A1 (en) Semiconductor structure with bottom-free liner for top contact
EP1776312B1 (fr) Procede de fabrication d'un dispositif comprenant un microsysteme encapsule
EP2577723B1 (fr) Procede de lithographie pour la realisation de reseaux de conducteurs relies par des vias
FR3037439A1 (fr) Dispositif electronique a plaque arriere evidee.
FR2951017A1 (fr) Via de connexion electrique pour substrat de dispositif semi-conducteur
FR2951018A1 (fr) Via de connexion electrique pour substrat de dispositif semi-conducteur
FR2941302A1 (fr) Procede de test sur le substrat support d'un substrat de type "semi-conducteur sur isolant".
EP3441734B1 (fr) Procédé de fabrication d'un dispositif de détection à deux substrats et un tel dispositif de détection
WO1997050118A1 (fr) Transistor et procede de realisation d'un transistor a contacts et a isolation de champ auto-alignes
FR3019937A1 (fr) Procede de formation de tranchees d'isolement
JP4277692B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20161216