TWI523591B - 佈線基板之製造方法 - Google Patents

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TWI523591B
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Description

佈線基板之製造方法
本申請案主張2009年6月11日所提出之日本專利申請案第2009-140529號之優先權，在此以提及方式併入該日本專利申請案之內容。
本揭露係有關於一種佈線基板之製造方法。
例如，當藉由一減成法在一佈線基板上形成電極墊時，在一銅箔之表面上形成一具有開口之光阻圖案、蝕刻從該等開口所暴露之銅箔及移除該光阻圖案。因此，電極墊係由剩餘銅箔所形成。
當藉由一半加成法在一佈線基板上形成電極墊時，先藉由一無電鍍法在該板之最外表面的一絕緣層上形成一種子層，之後在該種子層之表面上形成一具有開口之光阻圖案。接下來，藉由電解電鍍在從該等開口所暴露之種子層上形成電極墊、移除該光阻圖案及藉由蝕刻移除不必要的種子層。因此，電極墊係由一電解電鍍膜所形成。
如以上所述，可藉由各種方法在該佈線基板上形成該等電極墊。同時，在JP-A-2005-327780、JP-A-2002-198462及JP-A-2007-13092中描述一種具有電極墊之佈線基板的結構，特別是一種具有從其最外表面上之絕緣層所暴露之電極墊的佈線基板之結構。
JP-A-2005-327780描述一種用於半導體封裝件之佈線基板，其中所有下佈線層位於使一基底絕緣膜之凹部凹陷的位置上。在此佈線基板中，移除一在所有該等下佈線層上之容易蝕刻層，以便形成凹部。在此情況中，該等暴露下佈線層係由相同材料所形成且經歷相同表面處理。
JP-A-2002-198462描述一種用於半導體封裝件之佈線基板，其中從一絕緣層之凹部的底部暴露複數個電極。在此佈線基板中，從該佈線基板之下表面蝕刻及移除所有該等電極有一預定厚度。在此情況中，該等暴露電極完全由相同材料所形成且經歷相同表面處理。
JP-A-2007-13092描述一種佈線基板，其中從一防焊層之外表面使複數個電極凹陷。在此佈線基板中，藉由蝕刻一在該等電極上之電極高度調整層，使所有該等電極凹陷。在此情況中，該等暴露電極完全由相同材料所形成且經歷相同表面處理。
圖63顯示一包括一佈線基板101之半導體封裝件，其中從一絕緣層103暴露複數個電極墊102。在圖63所示之佈線基板101中，相似於JP-A-2005-327780、JP-A-2002-198462及JP-A-2007-13092中所述之佈線基板，從在該絕緣層103中所形成之具有相同深度的凹部104暴露複數個電極墊102之安裝表面。該佈線基板101包括一構成外部連接端之佈線層105、一覆蓋該佈線層105之防焊層106及在該絕緣層103中所形成且電連接該等電極墊102與該佈線層105之介層107。
該佈線基板101之電極墊102從該暴露側起依序具有例如一鍍Au膜、鍍Ni膜及一鍍Cu膜。在此情況中，藉由Au電鍍使該等電極墊102經歷表面處理。
例如，當在該佈線基板101之電極墊102側上安裝一半導體晶片時，使該等電極墊102與該半導體晶片之外部連接端(例如，電極凸塊)彼此電連接。除了該半導體晶片之外，還可以在該佈線基板101上安裝一用於該半導體晶片之散熱的散熱裝置(例如，一蓋體(lid))、一額外佈線基板及電子組件(諸如一晶片電容器)。
在該佈線基板101上安裝各種組件時，需要改善關於連接至該等電極墊102之電特性或藉由防止像氧化之腐蝕來改善可靠性。要符合這樣的需求，當在具有暴露表面係由相同材料所形成之該等電極墊102的該佈線基板101上安裝各種組件(諸如一半導體晶片、一散熱裝置、一額外佈線基板及一電子組件)時，關於安裝之自由度係低的。基於此理由，可能使該半導體封裝件之整個電特性或可靠性變差。
由於半導體裝置之高功能及尺寸縮小，需要減少上面安裝有一半導體晶片之半導體封裝件(佈線基板)的尺寸及厚度，以及小型化及減少佈線層或電極墊之間距。要符合這樣的需求，當在該佈線基板101上安裝各種組件(諸如一半導體晶片、一散熱裝置、一額外佈線基板及電子組件)時，如果該等電極墊係由相同材料所形成，則會降低有關安裝之自由度。
當在該佈線基板101上安裝各種組件(諸如一半導體晶片及一散熱裝置)時，可以使各種組件之具有不同尺寸的外部連接端連接至該佈線基板101之複數個電極墊102。在此情況中，僅藉由控制一連接材料(諸如焊料)之量，在該佈線基板101上安裝該半導體晶片、該散熱裝置等，其中該連接材料係用於該等外部連接端。例如，關於該半導體封裝件(像該佈線基板101之電極墊102)之厚度的減少，當所有該等安裝表面離最外表面有相同深度時，必需藉由安裝用之焊料的量來調整各種組件之連接高度，以致於有關安裝之自由度係低的。基於此理由，用於連接之焊料的量在各種組件間係不同的，此造成連接部之可靠性的降低。
本發明之示範性具體例對付上述缺點及其它上面未述之缺點。然而，不要求本發明克服上述缺點，以及因此，本發明之一示範性具體例可以不克服上述任何缺點。
於是，本發明之一說明態樣係要提供一種能改善一佈線基板之可靠性的技術。
依據本發明之一個或多個說明態樣，提供一種佈線基板之製造方法。該方法包括：(a)形成一內部具有第一開口之第一光阻層於一支撐板之第一表面上、藉由一電解電鍍法形成第一電鍍膜於該等第一開口中及移除該第一光阻層；(b)形成一內部具有第二開口之第二光阻層於該支撐板之第一表面上、藉由該電解電鍍法形成第二電鍍膜於該等第二開口中及移除該第二光阻層；(c)形成一佈線層及一絕緣層，以致於該佈線層電連接至該等第一及第二電鍍膜；以及(d)移除該支撐板，以暴露該等第一及第二電鍍膜。
從下面說明、圖式及申請專利範圍將使本發明之其它態樣及優點變得明顯易知。
以下，將參考圖式來詳細描述本發明之具體例。在用以說明該等具體例之所有圖式中，具有相同功能之構件係以相同元件符號來表示，以及將省略其重複敘述。
在本發明之該等具體例中，可以將一佈線基板應用至一半導體封裝件、一中介層(interposer)、一安裝板等，以及特別是應用至一半導體封裝件。在下面具體例中，將描述一種使用一佈線基板之半導體封裝件。
(第一具體例)
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。首先，如圖1所示，在一支撐板1上形成一具有不同於該支撐板1之材料的饋電層7。該支撐板1係例如一具有約500μm厚之Cu(銅)箔。該饋電層7係例如一藉由一電鍍法所形成之具有約1至5μm厚的鍍Ni(鎳)膜。對於該支撐板1而言，可以使用不同於Cu箔之各種金屬箔。
該饋電層7可以是在為導電範圍內的Al(鋁)膜之類，以及該饋電層可以藉由一濺鍍法所形成。在此具體例中，因為在一後續步驟中使用該饋電層7作為一電鍍導電板，實施一電解電鍍法，所以該饋電層7較佳的是導電的。該支撐板1較佳的是具有在該製造程序期間不發生翹曲的厚度。如果該支撐板1太薄及因而發生翹曲，則例如可能發生定位位移及可能降低製造產量。
隨後，如圖2所示，在該支撐板1上形成一光阻層2(防鍍層)，以便覆蓋該饋電層7，以及在該光阻層2中形成用以暴露該饋電層7之開口2a。該光阻層2係由例如具有一預定厚度之乾膜光阻或液態光阻所形成。例如，在該饋電層7上形成乾膜光阻及針對該乾膜光阻實施曝光及顯影。因而，在該饋電層7上形成具有該等開口2a之該光阻層2。
接著，如圖3所示，藉由一使用該饋電層7作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的饋電層7上形成一具有不同於該饋電層7之材料的電鍍膜4。該電鍍膜4係用以形成電極墊。當使用各種導電金屬箔於該支撐板1時，除了該饋電層7之外，該支撐板1亦當作一電鍍導電板。
該電鍍膜4係例如一具有約10μm至約20μm厚之鍍Cu膜。在此具體例中，因為形成一鍍Ni膜作為該饋電層7，所以該電鍍膜4係由一不同於鍍Ni膜之鍍Cu膜所形成。在一後續步驟中，藉由蝕刻移除由一鍍Ni膜所形成之該饋電層7，然而在那個時候保留該電鍍膜4。基於此理由，形成一具有不同於一鍍Ni膜之蝕刻速率的材料之鍍Cu膜作為該電鍍膜4。
隨後，如圖4所示，移除該光阻層2。
接著，如圖5所示，在該支撐板1上形成一光阻層5(防鍍層)，以覆蓋該饋電層7，以及在該光阻層5中形成用以暴露該饋電層7之開口5a。例如，該等開口5a可以形成為框架形狀。在此情況中，以相同於該光阻層2之方式形成該光阻層5，以便覆蓋在該支撐板1上所形成之該電鍍膜4。
隨後，如圖6所示，藉由一使用該饋電層7作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的饋電層7上形成一具有不同於該饋電層7及該電鍍膜4之材料的電鍍膜6。該電鍍膜6係用以形成電極墊。當使用各種導電金屬箔於該支撐板1時，除了該饋電層7之外，該支撐板1亦當作一電鍍導電板。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一鍍Ni膜作為該饋電層7及形成一鍍Cu膜作為該電鍍膜4，所以在該電鍍膜6面對該支撐板1之側上形成一具有不同於鍍Ni膜及鍍Cu膜之材料的鍍Au膜。
在一後續步驟中，藉由蝕刻移除由一鍍Ni膜所形成之該饋電層7，然而同時保留該電鍍膜6。基於此理由，在該電鍍膜6面對該支撐板1之側上形成一具有不同蝕刻速度之材料的鍍Au膜作為一蝕刻中止層。如以上所述，當藉由蝕刻移除該饋電層7時，保留該電鍍膜4。因而，形成一具有不同於一用以形成該饋電層7之鍍Ni膜的蝕刻速率之材料的鍍Cu膜作為該電鍍膜4。
在此具體例中，該電鍍膜6亦由一不同於該電鍍膜4之材料所形成。因為形成一鍍Cu膜作為該電鍍膜4，所以在該電鍍膜6面對該支撐板1之側上形成一不同於鍍Cu膜之鍍Au膜。在一後續步驟中，該等電鍍膜4及6係用以作為一佈線基板之電極墊。因而，例如，可形成以對應於在一佈線基板上所安裝之各種組件的外部連接端的不同材料來表面處理之電極墊。
如果形成一具有不同於該饋電層7之蝕刻速度的材料之電鍍膜，則一後續電鍍膜在可構成電極墊之範圍內可以由相同於該饋電層7之材料所形成。在此具體例中，因為該饋電層7使用一鍍Ni膜，所以該電鍍膜6係一疊層膜，其中在該支撐板1側上形成一具有不同於該饋電層7之蝕刻速率的材料之鍍Au膜，以及接著形成一鍍Ni膜及一鍍Cu膜。
隨後，如圖7所示，移除該光阻層5。
接著，如圖8所示，形成一電連接至該電鍍膜4及該電鍍膜6之佈線層。該佈線層係例如一包括佈線層11、12及13及絕緣中間層14、15及16之增層佈線層。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
首先，形成該絕緣中間層14，以覆蓋在該支撐板1上所形成之該電鍍膜4及該電鍍膜6、形成介層孔，以到達該電鍍膜4及該電鍍膜6以及形成該等佈線層11，以經由該等介層孔電連接至該電鍍膜4及該電鍍膜6。
該絕緣中間層14係由例如一像環氧基樹脂或聚醯亞胺基樹脂之樹脂膜所形成。該介層孔係一使用該電鍍膜4及該電鍍膜6作為中止層藉由雷射或乾式蝕刻在該絕緣中間層14中所形成之到達該電鍍膜4及該電鍍膜6的開口。
該等佈線層11係例如藉由一半加成法所形成。首先，藉由無電鍍之類在該等介層孔中及在該絕緣中間層14上形成一種子層(未顯示)，以及形成一具有對應於欲形成該等佈線層11之區域的開口之光阻層(未顯示)。接下來，例如，藉由一使用該種子層作為一電鍍導電板之電解電鍍法在該光阻層之開口中形成一鍍Cu膜。然後，使該光阻層分離，以及使用該鍍Cu膜作為一罩幕來蝕刻該種子層。因而，形成為鍍Cu膜之該等佈線層11，每一佈線層11包括一在該介層孔中所形成之介層及一在該絕緣層14上形成之佈線圖案。
接下來，重複地實施相同於該絕緣中間層14及該等佈線層11之形成步驟的步驟。特別地，形成該絕緣中間層15，以覆蓋在該絕緣中間層14上所形成之該等佈線層11、形成介層孔，以到達該等佈線層11及形成該等佈線層12，以經由該等介層孔電連接至該等佈線層11。
然後，重複地實施相同於該絕緣中間層14及該等佈線層11之形成步驟的步驟。特別地，形成該絕緣中間層16，以覆蓋在該絕緣中間層15上所形成之該等佈線層12、形成介層孔，以到達該等佈線層12及形成該等佈線層13，以經由該等介層孔電連接至該等佈線層12。因此，形成一包括該等佈線層11、12及13及該等絕緣中間層14、15及16之佈線層(增層佈線層)。
接下來，在該絕緣中間層16上形成一具有用以暴露該等佈線層13之表面的開口之防焊層17。該防焊層17係例如藉由在該絕緣中間層16上形成膜狀光阻層及對該光阻層實施曝光及顯影所形成。從該防焊層17所暴露之該等佈線層13係用以作為電極墊。該防焊層17防止在連接外部連接端時發生短路及保護該等佈線層13。
然後，實施表面處理，以保護該等暴露佈線層13。雖然未顯示，但是在該等暴露佈線層13上形成一OSP(有機焊料保護)膜、一無電鍍Ni/Pd/Au膜或一無電鍍Ni/Au膜。又，在該等暴露佈線層13上形成該無電鍍Ni/Pd/Au或Ni/Au膜，以致於使Au膜暴露至該佈線基板之外部。
隨後，如圖9所示，移除該支撐板1。當該支撐板1使用一Cu箔時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻移除該支撐板1。形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Ni膜作為該饋電層7。基於此理由，在使用一含氯化銅銨之蝕刻劑來蝕刻時，不移除由一鍍Ni膜所形成之該饋電層7。
接著，如圖10所示，移除該饋電層7。當該饋電層7使用一鍍Ni膜時，例如藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻移除該饋電層7。形成一具有不同於一用以形成該饋電層7之鍍Ni膜的蝕刻速率之鍍Cu膜作為該電鍍膜4。基於此理由，當移除該饋電層7時，仍不移除該電鍍膜4。在該電鍍膜6之暴露側上形成具有不同於用以形成該饋電層7之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該饋電層7時，仍不移除該電鍍膜6。該等電鍍膜4及6之暴露表面與該絕緣中間層14之表面係彼此同高的(平坦的)。
在使用一含硝酸及過氧化氫溶液之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。當必需保護電極墊之暴露表面時，例如可以在該電鍍膜4上形成一OSP膜。因而，從上面已移除該支撐板之該佈基板本體的表面暴露該等電鍍膜4及6。
在此方式中，形成一用於一半導體封裝件之佈線基板20J。在該佈線基板20J之中間部分的一區域A中形成要連接至一所要安裝之半導體晶片的外部連接端之電極墊4a。在該佈線基板20J之周圍部分的一區域B中以一框架形狀來形成要連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊6a(密封環)，以便包圍該區域A(例如，見圖30之電極墊6a)。在該佈線基板20J中，實施表面處理，以致於從該絕緣中間層14所暴露之該等電極墊4a及該等電極墊6a所用之材料係不同的。該等電極墊4a用之材料係Cu(鍍Cu膜)，以及該等電極墊6a用之材料係Au(鍍Au膜)。
該佈線基板20J係一使用該支撐板1所形成之無核心基板，以取代一般佈線基板之核心基板。在此具體例中，對該支撐板1使用表面處理，亦即，實施多次圖案化及電鍍，以致於在移除該支撐板1後，在該佈線基板20J(無核心基板)之表面上的該等電鍍膜4及6之暴露表面可由不同材料所形成。
在此具體例中，因為該饋電層7係用以作為一電鍍導電板，所以不像一般佈線基板，沒有必要個別形成一電鍍導電板(匯流排線)(無匯流排)。因此，可省略一後續匯流排移除或切除步驟，以及可降低成本。在形成該等電極墊6a用之該電鍍膜6時，沒有必要提供一罩幕，以便防止鍍層黏在該等電極墊4a(電鍍膜4)上，以致於可防止一電鍍液因一電鍍遮罩材料而受污染。沒有必要保證一用於匯流排形成之佈線層。因此，可形成具有細微間距之該等電極墊4a及6a。
隨後，如圖11所示，在該佈線基板20J上安裝一半導體晶片21。外部連接端22(諸如金凸塊或焊料凸塊)係形成於該半導體晶片21之主表面(元件形成表面)上，其中該等外部連接端22電連接至一內部元件。使該等外部連接端22與該佈線基板20J之電極墊4a彼此電連接，以致於將該半導體晶片21覆晶安裝在該佈線基板20J上。又，可以在該佈線基板20J與該半導體晶片21間提供底部填充樹脂。
接下來，在該佈線基板20J上安裝一用於散熱之導體蓋23(例如，由像銅或鋁之金屬所形成)。除了散熱之外，該蓋23在被連接至參考電位(GND)時還可用於電路操作之穩定或者還可用於外部雜訊之阻隔。當該蓋23用於散熱時，該等電極墊6a不需電連接至該GND。在此情況中，該蓋23機械地連接至該等電極墊6a。該半導體晶片21之背面(相對於主表面之表面)經由潤滑脂24與一蓋部23a彼此接觸。一在該蓋部23a之周圍突出成框架形狀之連接部23b與該佈線基板20J之電極墊6a經由焊料25彼此電連接。在此方式中，將該蓋23接合至該佈線基板20J。因此，在將該蓋23經由該潤滑脂24接合至該半導體晶片21之背面的情況中安裝該半導體晶片21及該蓋23，以致於以該蓋23覆蓋該半導體晶片21。
如以上所述，將該半導體晶片21及該蓋23安裝在該佈線基板20J上。在該半導體晶片21之主表面上所形成之該等外部連接端22電連接至該等電極墊4a之情況中，將該半導體晶片21安裝在該佈線基板20J上。在該蓋23中所形成之該連接部23b電連接至該等電極墊6a之情況中，將該蓋23安裝在該佈線基板20J上，以便覆蓋該半導體晶片21。
在此方式中，形成一半導體封裝件30J，其中該半導體封裝件30J具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20J。由於半導體裝置之高功能及尺寸縮小，需要減少上面安裝有一半導體晶片之半導體封裝件的尺寸及厚度。該佈線基板20J係一使用該支撐板1所形成之無核心基板，以取代一具有某一厚度之核心基板，其中在一後續步驟中將移除該支撐板1。因而，可減少該佈線基板20J之厚度(例如，約170至200μm)。因此，可減少該半導體封裝件30J之尺寸及厚度。
可在此具體例之佈線基板20J上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用經歷對應各種組件之材料所表面處理之電極墊4a及6a。在此具體例中，關於對該半導體晶片21之連接，例如，使用Cu於該等電極墊4a之暴露表面，以達成電信號之良好傳輸。此外，例如，使用Au於該等電極墊6a之暴露表面(該等暴露表面連接至該蓋23)，以防止氧化，藉此改善焊料連接性。如以上所述，依據所安裝之組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30J之電特性及可靠性。
雖然在此具體例中，在Cu箔之該支撐板1上形成鍍Ni膜之該饋電層7，以及該饋電層7係用以作為一電鍍導電板，但是當使用一Ni箔作為該導電支撐板1時，可以形成該佈線基板20J而不需形成該饋電層7。以相同於上述製造程序之方式，在Ni箔之該支撐板1上直接形成一具有開口2a之光阻層2，然後，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的支撐板1上形成一具有不同於該支撐板1之材料的電鍍膜4，以及隨後，移除該光阻層2。
接下來，在Ni箔之該支撐板1上形成一具有開口5a之光阻層5，然後，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的支撐板1上形成一具有不同於該支撐板1及該電鍍膜4之材料的電鍍膜6，以及隨後，移除該光阻層5。然後，如圖12所示，形成一電連接至該電鍍膜4及該電鍍膜6之佈線層(增層佈線層)，以及它包括佈線層11、12及13及絕緣中間層14、15及16。接下來，藉由蝕刻移除Ni箔之該支撐板1，以及實施圖10及11所述之製造程序，以致於可形成具有該佈線基板20J之該半導體封裝件30J。
(第二具體例)
在該第一具體例中，如圖10所示，已描述在該區域A中之連接至該半導體晶片21的該等電極墊4a之表面上暴露一鍍Cu膜，以及在該區域B中之連接至該蓋23的該等電極墊6a之表面上暴露一鍍Au膜，以致於在該等電極墊間之暴露表面的材料係不同的。在此具體例中，如圖17所示，將描述在一區域A中之連接至一半導體晶片21的電極墊6a之表面上暴露一鍍Au膜，以及在一區域B中之連接至一蓋23的電極墊4a之表面上暴露一鍍Cu膜。可以省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。在圖1及2所述之第一具體例的製造程序後，如圖13所示，藉由一使用該饋電層7作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的饋電層7上形成一具有不同於該饋電層7之材料的電鍍膜6。該電鍍膜6係用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一鍍Ni膜作為該饋電層7，所以在該電鍍膜6面對該支撐板1之側上形成一具有不同於鍍Ni膜之材料的鍍Au膜。
接下來，在移除該光阻層2後，如圖14所示，在該支撐板1上形成一具有開口5a之光阻層5。然後，藉由一使用該饋電層7作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的饋電層7上形成一具有不同於該饋電層7之材料的電鍍膜4(鍍Cu膜)。該電鍍膜4係用以形成電極墊。
接著，在移除該光阻層5後，如圖15所示，形成一包括佈線層11、12及13及絕緣中間層14、15及16之佈線層(增層佈線層)，以便覆蓋該電鍍膜4及該電鍍膜6。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
隨後，如圖16所示，移除該支撐板1。當該支撐板1使用一Cu箔時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板1。形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Ni膜作為該饋電層7。基於此理由，在使用一含氯化銅銨之蝕刻劑來蝕刻時，不移除由一鍍Ni膜所形成之該饋電層7。
接著，如圖17所示，移除該饋電層7。當該饋電層7使用一鍍Ni膜時，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該饋電層7。形成一具有不同於一用以形成該饋電層7之鍍Ni膜的蝕刻速率之鍍Cu膜作為該電鍍膜4。基於此理由，當移除該饋電層7時，仍不移除該電鍍膜4。在該電鍍膜6之暴露側上形成具有不同於用以形成該饋電層7之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該饋電層7時，仍不移除該電鍍膜6。因此，從上面已移除該支撐板之該佈線基板本體的表面暴露該等電鍍膜4及6。
在此方式中，形成一用於一半導體封裝件之佈線基板20K。在該佈線基板20K之中間部分的區域A中形成要連接至一所要安裝之半導體晶片的外部連接端之電極墊6a。在該佈線基板20K之周圍部分的區域B中以一框架形狀形成要連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊4a，以便包圍該區域A(例如，見圖30之電極墊6a)。在該佈線基板20K中，從該絕緣中間層14所暴露之該等電極墊4a及該等電極墊6a的材料係彼此不同的。該等電極墊4a之材料係Cu(鍍Cu膜)，以及該等電極墊6a之材料係Au(鍍Au膜)。
隨後，實施圖11所示之第一具體例的製造程序，以致於如圖18所示，形成一半導體封裝件30K，其中該半導體封裝件30K具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20K。
可在此具體例之佈線基板20K上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用對應各種組件之材料於該等電極墊4a及6a。在此具體例中，例如，使用Au於該等電極墊6a之暴露表面(該等暴露表面連接至該半導體晶片21)，以防止氧化，藉此改善焊料連接性。此外，例如，使用Cu於該等電極墊4a之暴露表面(該等暴露表面連接至該蓋23)，以達成良好之熱轉移。如以上所述，依據所安裝之組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30K之可靠性。
相似於該第一具體例之變型(見圖12)，可以將該支撐板1與該等電極墊4a及6a之電鍍膜的材料係彼此不同的配置應用至此具體例。亦即，當該導電支撐板1使用一Ni箔時，可以形成該佈線基板20K而不需形成該饋電層7。
(第三具體例)
在該第一具體例中，如圖10所示，已描述在該佈線基板20J中該等電極墊間之暴露表面的材料係不同的、在該區域A中暴露一鍍Cu膜作為連接至該半導體晶片21之該等電極墊4a及在該區域B中暴露一鍍Au膜作為連接至該蓋23之該等電極墊6a。在此具體例中，如圖27所示，將描述在一佈線基板20A之中間部分的一區域A中，電極墊4a之暴露表面係與在一絕緣中間層14中所形成之凹部18的底部同高，以及在該佈線基板20A之周圍部分的一區域B中，電極墊6a之暴露表面係與該絕緣中間層14之表面同高。可以省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。首先，如圖19所示，在一導電支撐板1上形成一具有開口2a之光阻層2。該導電支撐板1係例如一具有約500μm厚之Cu(銅)箔。該光阻層2係由例如具有一預定厚度之乾膜光阻或液態光阻所形成。例如，在該支撐板1上形成乾膜光阻及針對該乾膜光阻實施曝光及顯影。因而，在該支撐板1上形成具有該等開口2a之該光阻層2。
該支撐板1可以是在為導電範圍內的Al(鋁)箔之類。依據此具體例，這是因為，在一後續步驟中，使用該支撐板1作為一電鍍導電板來實施一電解電鍍法。該支撐板1較佳的是具有一在該支撐板1之製造程序期間不會發生翹曲之厚度。如果該支撐板1太薄及因而發生翹曲，則例如可能發生定位位移及可能降低製造產量。依據此具體例，在一後續步驟中，該支撐板1係由一Cu箔所形成及藉由蝕刻來移除。因而，該支撐板1較佳的是具有一不會發生翹曲之厚度及蝕刻可在短時間內完成。
隨後，如圖20所示，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的支撐板1上形成一具有不同於該支撐板1之材料的深度調整膜3。該深度調整膜3係例如一具有約10至20μm厚之鍍Ni(鎳)膜。在此具體例中，因為該支撐板1使用一Cu箔，所以該深度調整膜3使用一具有不同於Cu箔之材料的鍍Ni膜。在一後續步驟中，藉由蝕刻移除由一Cu箔所形成之該支撐板1，然而同時保留該深度調整膜3。基於此理由，該深度調整膜3使用一具有不同於Cu箔之蝕刻速率的材料之鍍Ni膜。
接下來，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的深度調整膜3上形成一具有不同於該深度調整膜3之材料的電鍍膜4。不像該深度調整膜3，該電鍍膜4係用以形成電極墊。
該電鍍膜4係例如一具有約10至20μm厚之鍍Cu膜。在此情況中，形成一鍍Ni膜作為該深度調整膜3，所以該電鍍膜4係由一具有不同於鍍Ni膜之材料的鍍Cu膜所形成。在一後續步驟中，藉由蝕刻移除由一鍍Ni膜所形成之該深度調整膜3，然而同時保留該電鍍膜4。基於此理由，形成一具有不同於鍍Ni膜之蝕刻速率的材料之鍍Cu膜作為該電鍍膜4。
在該電鍍膜4係由一具有不同於由一鍍Ni膜所形成之該深度調整膜3的材料所形成之範圍內，該電鍍膜4可以是一鍍Au(金)膜、一鍍Pd(鈀)膜或一包括一鍍Cu膜、一鍍Au膜及一鍍Pd膜之疊層膜。應該滿足，在該深度調整膜3之蝕刻時，保留該電鍍膜4。因而，可以在由一鍍Ni膜所形成之該深度調整膜3上形成一具有不同於該深度調整膜3之材料的鍍Cu膜(在此情況中，該鍍Cu膜作為一蝕刻中止層)，以及可以在該鍍Cu膜上形成一具有相同於該深度調整膜3之材料的鍍Ni膜，以形成一疊層膜。
隨後，如圖21所示，移除該光阻層2。
接著，如圖22所示，在該支撐板1上形成一具有開口5a之光阻層5。該光阻層5係以相同於該光阻層2之方式所形成，以便覆蓋在該支撐板1上所形成之該深度調整膜3及該電鍍膜4。
隨後，如圖23所示，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的支撐板1上形成一具有不同於該支撐板1之材料的電鍍膜6。該電鍍膜6用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一銅箔作為該支撐板1，所以在該電鍍膜6面對該支撐板1之側上形成一具有不同於Cu箔之材料的鍍Au膜。在一後續步驟中，藉由蝕刻來移除由一Cu箔所形成之該支撐板1，然而在那個時候保留該電鍍膜6。基於此理由，在該電鍍膜6面對該支撐板1之側上形成一具有不同蝕刻速率之材料的鍍Au膜作為一蝕刻中止層。
在此具體例中，該電鍍膜6亦是由一不同於該電鍍膜4之材料所形成。因為形成一鍍Cu膜作為該電鍍膜4，所以在該電鍍膜6面對該支撐板1之側上形成一不同於鍍Cu膜之鍍Au膜。在一後續步驟中，該等電鍍膜4及6係用以作為一佈線基板之電極墊。因而，例如，電極墊可由對應於在一佈線基板上所安裝之各種組件的外部連接端之不同材料所形成。
隨後，如圖24所示，移除該光阻層5。
接著，如圖25所示，形成一電連接至該電鍍膜4及該電鍍膜6之佈線層。該佈線層係例如一包括佈線層11、12及13及絕緣中間層14、15及16之增層佈線層。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
首先，形成一絕緣中間層14，以便覆蓋在該支撐板1上所形成之該深度調整膜3/電鍍膜4及該電鍍膜6、形成介層孔，以到達該深度調整膜3/電鍍膜4及該電鍍膜6以及形成佈線層11，以經由該等介層孔電連接至該電鍍膜4及該電鍍膜6。
該絕緣中間層14係由例如一像環氧基樹脂或聚醯亞胺基樹脂之樹脂膜所形成。該介層孔係一使用該電鍍膜4及該電鍍膜6作為中止層藉由雷射或乾式蝕刻在該絕緣中間層14中所形成之到達該電鍍膜4及該電鍍膜6的開口。
該等佈線層係例如藉由一半加成法所形成。首先，藉由無電鍍之類在該等介層孔中及在該絕緣中間層14上形成一種子層(未顯示)，以及形成一具有對應於形成該等佈線層11之區域的開口之光阻層(未顯示)。接下來，例如，藉由一使用該種子層作為一電鍍導電板之電解電鍍法在該光阻層之開口中形成一鍍Cu膜。然後，使該光阻層分離，以及使用該鍍Cu膜作為一罩幕來蝕刻該種子層。因而，形成為鍍Cu膜之該等佈線層11。
接下來，重複地實施相同於該絕緣中間層14及該等佈線層11之形成步驟的步驟。特別地，形成一絕緣中間層15，以覆蓋在該絕緣中間層14上所形成之該等佈線層11、形成介層孔，以到達該等佈線層11以及形成佈線層12，以經由該等介層孔電連接至該等佈線層11。
然後，重複地實施相同於該絕緣中間層14及該等佈線層11之形成步驟的步驟。特別地，形成一絕緣中間層16，以覆蓋在該絕緣中間層15上所形成之該等佈線層12、形成介層孔，以到達該等佈線層12以及形成佈線層13，以經由該等介層孔電連接至該等佈線層12。因此，形成一包括該等佈線層11、12及13及該等絕緣中間層14、15及16之佈線層(增層佈線層)。
接下來，在該絕緣中間層16上形成一具有用以暴露該等佈線層13之表面的開口之防焊層17。該防焊層17係例如藉由在該絕緣中間層16上形成膜狀光阻層及對該光阻層實施曝光及顯影所形成。從該防焊層17所暴露之該等佈線層13係用以作為電極墊。該防焊層17防止在連接外部連接端時發生短路及保護該等佈線層13。
然後，實施表面處理，以保護該等暴露佈線層13。雖然未顯示，但是在該等暴露佈線層13上形成一OSP(有機焊料保護)膜、一無電鍍Ni/Pd/Au膜或一無電鍍Ni/Au膜。
隨後，如圖26所示，移除該支撐板1。當該支撐板1使用一Cu箔時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板1。在使用一含氯化銅銨之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。從上面已移除該支撐板之該佈線基板本體的表面來暴露該等電鍍膜4及6。
形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該支撐板1時，仍不移除該深度調整膜3及該電鍍膜4。因而，從該絕緣中間層14暴露該深度調整膜3之表面(暴露表面)。
在該電鍍膜6面對該支撐板1之側上形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Au膜。當移除該支撐板1時，仍不移除該電鍍膜6。因而，從該絕緣中間層14暴露該電鍍膜6之表面(暴露表面)。
接著，如圖27所示，移除該深度調整膜3，以致於在該電鍍膜4上形成凹部18。當必需保護電極墊之暴露表面時，例如，可以在該電鍍膜4上形成一OSP膜。
當該深度調整膜3使用一鍍Ni膜時，例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該深度調整膜3。在該電鍍膜6之暴露側上形成一具有不同於一用以形成該深度調整膜3之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該深度調整膜3時，仍不移除該電鍍膜6。在使用一含硝酸及過氧化氫溶液之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。
在該絕緣中間層14中所形成之該等凹部18的底部上暴露該電鍍膜4。該等凹部18之深度(離該絕緣中間層14之表面的深度)係相同於該深度調整膜3之厚度。例如，當該深度調整膜3之厚度係在約10至20μm範圍內時，該等凹部18之深度係在約10至20μm範圍內。當該深度調整膜3相當薄時，可能不形成凹部18，以及該電鍍膜4之暴露表面與該絕緣中間層14之表面可能彼此實質上同高(平坦的)。
在此方式中，形成一用於一半導體封裝件之佈線基板20A。圖30係綱要性地顯示該佈線基板20A之平面圖。上述圖19至27及下述圖28及29顯示在該製造程序中沿著圖30之線X-X的半導體封裝件之剖面。
在此具體例中，在圖30中，一由元件符號A所表示之區域係一晶片安裝區域，以及一由元件符號B所表示之區域係一蓋體安裝區域。在該佈線基板20A之中間部分的該區域A中形成被連接至一所要安裝之半導體晶片的外部連接端之電極墊4a。在該佈線基板20A之鄰近該中間部分的周圍部分之該區域B中以框架形狀來形成被連接至一所要安裝之蓋體(散熱裝置)之一連接部的電極墊6a(密封環)，以便包圍該區域A(例如，見圖30之電極墊6a)。
該佈線基板20A係一使用該支撐板1所形成之無核心基板，以取代一般佈線基板之核心基板。在此具體例中，對該支撐板1使用表面處理，亦即，實施多次圖案化及電鍍，以致於在移除該支撐板1後，可在該佈線基板20A(無核心基板)之表面的該等電鍍膜4及6之暴露表面上形成任意不同步階。
將描述該等任意不同步階。雖然在此具體例中，已描述從該絕緣中間層14至該電鍍膜6之暴露表面沒有提供深度及該電鍍膜6之暴露表面與該絕緣中間層14之表面同高之情況，但是在包括這樣的情況之任何情況中，將從該絕緣中間層14至該電鍍膜6之暴露表面的深度稱為一步階(提供一個深度)。
該佈線基板20A具有由該電鍍膜4所形成之該等電極墊4a及由該電鍍膜6所形成之該等電極墊6a。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及該等電極墊6a。該佈線基板20A之區域A係形成為一口袋形狀，其中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成之該等凹部18的底部同高。該佈線基板20A之區域B係形成為一平坦形狀，其中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高。由於在該等電極墊4a及6a之暴露表面間的深度差，可在該佈線基板20A之表面上形成對應於該等電極墊4a及該等電極墊6a之形成部分的不同步階。
在此具體例中，因為該支撐板1係用以作為一電鍍導電板，所以沒有必要個別形成一電鍍導電板(匯流排線)(無匯流排)。因此，可省略一後續匯流排移除或切除步驟，以及可降低成本。在形成該等電極墊6a用之該電鍍膜6時，沒有必要提供一罩幕，以便防止鍍層黏在該等電極墊4a(電鍍膜4)上，以致於可防止一電鍍液因一電鍍遮罩材料而受污染。沒有必要確保一用於匯流排形成之佈線層。因此，可形成具有細微間距之該等電極墊4a及6a。
隨後，如圖28所示，在該佈線基板20A上安裝一半導體晶片21。外部連接端22(諸如金凸塊或焊料凸塊)係形成於該半導體晶片21之主表面(元件形成表面)上，其中該等外部連接端22電連接至一內部元件。使該等外部連接端22與該佈線基板20A之電極墊4a彼此電連接，以致於將該半導體晶片21覆晶安裝在該佈線基板20A上。
接著，如圖29所示，在該佈線基板20A上安裝一用於散熱之導體蓋23。該蓋23係用於散熱，但是除了散熱之外，該蓋23在被連接至參考電位(GND)時還可用於電路操作之穩定或者還可用於外部雜訊之阻隔。
圖29所示之蓋23具有一盒狀及包括一在平面圖上具有矩形形狀之蓋部23a及一在該蓋部23a之周圍上突出成框架形狀之連接部23b。該半導體晶片21之背面(相對於該主表面之表面)經由潤滑脂24與該蓋部23a接觸，以及該連接部23b例如經由焊料25電連接至該佈線基板20A之電極墊6a。在此方式中，將該蓋23接合至該佈線基板20A。因此，在將該蓋23經由該潤滑脂24接合至該半導體晶片21之背面的情況中安裝該半導體晶片21及該蓋23，以致於在該盒狀蓋23內部覆蓋該半導體晶片21。
如以上所述，在該佈線基板20A上安裝該半導體晶片21及該蓋23。在該半導體晶片21之主表面上所形成之該等外部連接端22電連接至該等電極墊4a之情況中將該半導體晶片21安裝在該佈線基板20A上。在該蓋23中所形成之該連接部23b電連接至該等電極墊6a之情況中將該盒狀蓋23安裝在該佈線基板20A上，以便覆蓋該半導體晶片21。
在此方式中，形成一具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20A的半導體封裝件30A。由於半導體裝置之高功能及尺寸縮小，需要減少上面安裝有一半導體晶片之半導體封裝件的尺寸及厚度。該佈線基板20A係一使用該支撐板1所形成之無核心基板，以取代一具有某一厚度的核心基板，其中在一後續步驟中將移除該支撐板1。因而，可減少該佈線基板20A之厚度(例如，約170至200μm)。因此，可減少該半導體封裝件30A之尺寸及厚度。
從該半導體封裝件之厚度的減少之觀點來說，當在該佈線基板上安裝各種組件時，如圖63所述，如果該佈線基板101之電極墊102的所有安裝表面(暴露表面)離該最外表面具有相同深度，則必需藉由安裝用之焊料(連接材料)的量來調整高度。
然而，依據此具體例，除了焊料之量的調整之外，還實施該等電極墊之安裝表面(暴露表面)的深度控制，以致於在該佈線基板上安裝組件時之自由度增加了。特別地，例如，如圖29所示，以離該絕緣中間層14之表面的不同深度暴露該等電極墊4a及6a。因此，可增加在該佈線基板20A上安裝各種組件(該半導體晶片21及該蓋23)之容量方面的自由度。
從該半導體封裝件30A之厚度的減少之觀點來說，在該佈線基板20A上所安裝之各種組件的高度調整可以著重在該等電極墊4a及6a之安裝表面(暴露表面)的深度控制，以及從該佈線基板20A與各種組件之連接的觀點來說，可以著重在焊料(連接材料)之量的控制。因此，可增加該佈線基板20A與各種組件之連接強度，以致於可改善該半導體封裝件30A之可靠性。
在此具體例中，依據各種組件(該半導體晶片21及該蓋23)，每一電極墊4a之深度係深於每一電極墊6a之深度，以及每一電極墊4a之暴露表面的面積係小於每一電極墊6a之暴露表面的面積。在此方式中，依據在該佈線基板20A上所安裝之各種組件調整該等電極墊4a及6a之深度及面積。因此，可減輕在該等電極墊4a及6a、該等外部連接端22及該連接部23b上所強加之應力或應變，以及可改善該半導體封裝件30A之可靠性。
調整該半導體晶片21之外部連接端22的每一者之高度及該等電極墊4a之每一者的深度。因而，固定該等外部連接端22，以便安裝至在該等電極墊4a上之凹部18中，以致於可使該佈線基板20A與該半導體晶片21彼此連接。因此，可改善該半導體封裝件30A之可靠性。
可在此具體例之佈線基板20A上安裝各種組件(該半導體晶片21及該蓋23)，以及該等電極墊4a及6a可以由對應於各種組件之材料所形成。在此實施例中，關於對該半導體晶片21之連接，例如，使用Cu於該等電極墊4a之暴露表面，以達成電信號之良好傳輸。此外，例如，使用Au於該等電極墊6a之暴露表面，以防止氧化，藉此改善焊料連接性，其中該等電極墊6a之暴露表面連接至該蓋23。如以上所述，依據所安裝之組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30A之電特性及可靠性。
(第四具體例)
在該第三具體例中，如圖27所示，已描述在該佈線基板20A之周圍部分的區域B中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高的情況。在此具體例中，如圖34所示，將描述在一佈線基板20B之周圍部分的一區域B中電極墊6a之暴露表面係與在該絕緣中間層14中所形成之凹部42的底部同高之情況。可以省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。在圖19至22所述之第三具體例的製造程序後，如圖31所示，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的支撐板1上形成一具有相同於該支撐板1之材料的深度調整膜41。該深度調整膜41係例如一具有約5μm厚之鍍Cu膜。在此具體例中，因為該支撐板1使用一Cu箔，所以該深度調整膜41使用一具有相同於Cu箔之鍍Cu膜。在一後續步驟中，藉由蝕刻來移除由一Cu箔所形成之該支撐板1，以及在該支撐板1之蝕刻時亦移除該深度調整膜41。因而，該深度調整膜41使用一具有相同於Cu箔之材料的鍍Cu膜。
接下來，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的該深度調整膜41上形成一具有不同於該深度調整膜41之材料的電鍍膜6。不像該深度調整膜41，該電鍍膜6係用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一鍍Cu膜作為該深度調整膜41，所以在該電鍍膜6面對該支撐板1之側上形成一具有不同於鍍Cu膜之材料的鍍Au膜。在一後續步驟中，藉由蝕刻來移除由Cu箔所形成之該支撐板1及由鍍Cu膜所形成之該深度調整膜41，然而在該支撐板1及該深度調整膜41之蝕刻時保留該電鍍膜6。基於此理由，在該電鍍膜6面對該支撐板1之側上形成一具有不同蝕刻速率之材料的鍍Au膜作為蝕刻中止層。
然後，在移除該光阻層5後，如圖32所示，形成一包括佈線層11、12及13及絕緣中間層14、15及16之佈線層(增層佈線層)，以覆蓋該電鍍膜4及該電鍍膜6。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
隨後，如圖33所示，移除該支撐板1及該深度調整膜41。當該支撐板1使用一Cu箔及該深度調整膜41使用一鍍Cu膜時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板1及該深度調整膜41。在該支撐板1及該深度調整膜41之蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。從上面已移除該支撐板之該佈線基板本體的表面暴露該等電鍍膜4及6。
形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該支撐板1時，仍不移除該深度調整膜3及該電鍍膜4。因而，從該絕緣中間層14暴露該深度調整膜3之表面(暴露表面)。
在該電鍍膜6面對該支撐板1之側上形成一具有不同於一用以形成該支撐板1之Cu箔及一用以形成該深度調整膜41之鍍Cu膜的蝕刻速率之鍍Au膜。因而，當移除該支撐板1及該深度調整膜41時，仍不移除該電鍍膜6。移除該深度調整膜41，以致於在該電鍍膜6上形成該等凹部42，以及因而，從該絕緣中間層14暴露該電鍍膜6之表面(暴露表面)。
如以上所述，在該絕緣中間層14中所形成之凹部42的底部上暴露該電鍍膜6。該等凹部42之深度(離該絕緣中間層14之表面的深度)係相同於該深度調整膜41之厚度。例如，當該深度調整膜41之厚度係約5μm時，該等凹部42之深度係約5μm。
隨後，如圖34所示，移除該深度調整膜3，以致於在該電鍍膜4上形成凹部18。當該深度調整膜3使用一鍍Ni膜時，例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該深度調整膜3。在該電鍍膜6之暴露側上形成一具有不同於一用以形成該深度調整膜3之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該深度調整膜3時，仍不移除該電鍍膜6。在使用一含硝酸及過氧化氫溶液之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。
如以上所述，在該絕緣中間層14中所形成之凹部18的底部上暴露該電鍍膜4。該等凹部18之深度(離該絕緣中間層14之表面的深度)係相同於該深度調整膜3之厚度。例如，當該深度調整膜3之厚度係在約10至20μm範圍內時，該等凹部18之深度係在約10至20μm範圍內。
在此方式中，形成一用於一半導體封裝件之佈線基板20B。在該佈線基板20B之中間部分的區域A中形成被連接至一所要安裝之半導體晶片的外部連接端之電極墊4a。在該佈線基板20B之周圍部分的區域B中以一框架形狀形成被連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊6a(密封環)，以包圍該區域A(例如，見圖30之電極墊6a)。
該佈線基板20B具有由該電鍍膜4所形成之該等電極墊4a及由該電鍍膜6所形成之該等電極墊6a。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及該等電極墊6a。該佈線基板20B之區域A係形成為一口袋形狀，其中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成之該等凹部18的底部同高。該佈線基板20B之區域B係形成為一口袋形狀，其中該等電極墊6a之暴露表面與該絕緣中間層14中所形成之該等凹部42的底部同高。由於在該等電極墊4a及6a之暴露表面間的深度差，可在該佈線基板20B之表面上形成對應於形成該等電極墊4a及該等電極墊6a之部分的不同步階。
隨後，實施圖28及29所述之第三具體例的製造程序，以致於圖35所示，形成一具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20B的半導體封裝件30B。
此具體例之半導體封裝件30B包括具有從該絕緣中間層14所暴露之該等電極墊4a及6a的該佈線基板20B。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。因而，除了一連接材料之量的控制之外，還藉由實施該等電極墊4a及6a之安裝表面(暴露表面)的深度控制來增加在該佈線基板20B上安裝各種組件時之自由度。因此，可增加該佈線基板20B與各種組件之連接強度，以致於可改善該半導體封裝件30B之可靠性。
可在該佈線基板20B上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30B之電特性及可靠性。
(第五具體例)
在該第三具體例中，如圖27所示，已描述在該佈線基板20A之中間部分的區域A中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成之該等凹部18的底部同高及在該佈線基板20A之周圍部分的區域B中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高的情況。在此具體例中，如圖40所示，將描述在一佈線基板20C之周圍部分的一區域B中電極墊4a之暴露表面與在該絕緣中間層14中所形成之凹部18的底部同高及在該佈線基板20C之中間部分的一區域A中電極墊6a之暴露表面與該絕緣中間層14之表面同高的情況。可以省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。在圖19所述之第三具體例的製造程序後，如圖36所示，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的支撐板1上形成一具有不同於該支撐板1之材料的電鍍膜6。該電鍍膜6係用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一Cu箔作為該支撐板1，所以在該電鍍膜6面對該支撐板1之側上形成一具有不同於Cu箔之材料的鍍Au膜。在一後續步驟中，藉由蝕刻來移除由一Cu箔所形成之該支撐板1，然而在那個時候保留該電鍍膜6。基於此理由，在該電鍍膜6面對該支撐板1之側上形成一具有不同蝕刻速率之材料的鍍Au膜作為一蝕刻中止層。
接下來，在移除該光阻層2後，如圖37所示，在該支撐板1上形成一具有開口5a之光阻層5。然後，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處之支撐板1上形成一具有不同於該支撐板1之材料的深度調整膜3(鍍Ni膜)。接下來，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處之深度調整膜3上形成一具有不同於該深度調整膜3之材料的電鍍膜4(鍍Cu膜)。不像該深度調整膜3，該電鍍膜4係用以形成電極墊。
然後，在移除該光阻層5後，如圖38所示，形成一包括佈線層11、12及13及絕緣中間層14、15及16之佈線層(增層佈線層)，以便覆蓋該電鍍膜4及該電鍍膜6。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
隨後，如圖39所示，移除該支撐板1。當該支撐板1使用一Cu箔時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板1。在使用一含氯化銅銨之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。從上面已移除該支撐板之該佈線基板本體的表面暴露該等電鍍膜4及6。
形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該支撐板1時，仍不移除該深度調整膜3及該電鍍膜4。因而，從該絕緣中間層14暴露該深度調整膜3之表面(暴露表面)。
在該電鍍膜6面對該支撐板1之側上形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Au膜。基於此理由，當移除該支撐板1時，仍不移除該電鍍膜6。因而，從該絕緣中間層14暴露該電鍍膜6之表面(暴露表面)。
隨後，如圖40所示，移除該深度調整膜3，以致於在該電鍍膜4上形成凹部18。當該深度調整膜3使用一鍍Ni膜時，例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該深度調整膜3。在該電鍍膜6之暴露側上形成一具有不同於一用以形成該深度調整膜3之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該深度調整膜3時，仍不移除該電鍍膜6。在使用一含硝酸及過氧化氫溶液之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。
如以上所述，在該絕緣中間層14中所形成之凹部18的底部上暴露該電鍍膜4。該等凹部18之深度(離該絕緣中間層14之表面的深度)係相同於該深度調整膜3之厚度。例如，當該深度調整膜3之厚度係在約10至20μm範圍內時，該等凹部18之深度係在約10至20μm範圍內。
在此方式中，形成一用於一半導體封裝件之佈線基板20C。在該佈線基板20C之中間部分的區域A中形成被連接至一所要安裝之半導體晶片的外部連接端之電極墊6a。在該佈線基板20C之周圍部分的區域B中以一框架形狀形成被連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊4a，以便包圍該區域A(例如，見圖30之電極墊6a)。
該佈線基板20C具有由該電鍍膜4所形成之該等電極墊4a及由該電鍍膜6所形成之該等電極墊6a。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及該等電極墊6a。該佈線基板20C之區域B係形成為一口袋形狀，其中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成之該等凹部18的底部同高。該佈線基板20C之區域A係形成為一平坦形狀，其中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高。由於在該等電極墊4a及6a之暴露表面間的深度差，可在該佈線基板20C之表面上形成對應於形成該等電極墊4a及該等電極墊6a之部分的不同步階。
隨後，實施圖28及29所述之第三具體例的製造程序，以致於如圖41所示，形成一具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20C的半導體封裝件30C。
此具體例之半導體封裝件30C包括具有從該絕緣中間層14所暴露之該等電極墊4a及6a的該佈線基板20C。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。因而，除了一連接材料之量的控制之外，還藉由實施該等電極墊4a及6a之安裝表面(暴露表面)的深度控制來增加在該佈線基板20C上安裝各種組件時之自由度。因此，可增加該佈線基板20C與各種組件之連接強度，以致於可改善該半導體封裝件30C之可靠性。
可在該佈線基板20C上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30C之電特性及可靠性。
(第六具體例)
在該第三具體例，如圖27所示，已描述在該佈線基板20A之中間部分的區域A中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成之該等凹部18的底部同高及在該佈線基板20A之周圍部分的區域B中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高的情況。在此實施例中，如圖46所示，將描述在一佈線基板20D之周圍部分的一區域B中電極墊4a之暴露表面與在該絕緣中間層14中所形成之凹部18的底部同高及在該佈線基板20D之中間部分的一區域A中該等電極墊6a之暴露表面與在該絕緣中間層14中所形成之凹部42的底部同高之情況。可以省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。在圖19所述之第三具體例的製造程序後，如圖42所示，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的支撐板1上形成一具有相同於該支撐板1之材料的深度調整膜41。該深度調整膜41係例如一具有約5μm厚之鍍Cu膜。在此具體例中，因為該支撐板1使用一Cu箔，所以該深度調整膜41使用一具有相同於Cu箔之鍍Cu膜。在一後續步驟中，藉由蝕刻來移除由一Cu箔所形成之該支撐板1，以及在該支撐板1之蝕刻時亦移除該深度調整膜41。基於此理由，該深度調整膜41使用一具有相同於Cu箔之材料的鍍Cu膜。
接下來，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的該深度調整膜41上形成一具有不同於該深度調整膜41之材料的電鍍膜6。不像該深度調整膜41，該電鍍膜6係用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一鍍Cu膜作為該深度調整膜41，所以在該電鍍膜6面對該支撐板1之側上形成一具有不同於鍍Cu膜之材料的鍍Au膜。
接下來，在移除該光阻層2後，如圖43所示，在該支撐板1上形成一具有開口5a之光阻層5。然後，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的支撐板1上形成一具有不同於該支撐板1之材料的深度調整膜3(鍍Ni膜)。接下來，藉由一使用該支撐板1作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的該深度調整膜3上形成一具有不同於該深度調整膜3之材料的電鍍膜4(鍍Cu膜)。不像該深度調整膜3，該電鍍膜4係用以形成電極墊。
然後，在移除該光阻層5後，如圖44所示，形成一包括佈線層11、12及13及絕緣中間層14、15及16之佈線層(增層佈線層)，以覆蓋該電鍍膜4及該電鍍膜6。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
隨後，如圖45所示，移除該支撐板1及該深度調整膜41。當該支撐板1使用一Cu箔及該深度調整膜41使用一鍍Cu膜時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板1及該深度調整膜41。在使用一含氯化銅銨之蝕刻劑來蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。從上面已移除該支撐板之該佈線基板本體的表面暴露該等電鍍膜4及6。
形成一具有不同於一用以形成該支撐板1之Cu箔的蝕刻速率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該支撐板1時，仍不移除該深度調整膜3及該電鍍膜4。因此，從該絕緣中間層14暴露該深度調整膜3之表面(暴露表面)。
在該電鍍膜6面對該支撐板1之側上形成一具有不同於一用以形成該支撐板1之Cu箔及一用以形成該深度調整膜41之鍍Cu膜的蝕刻速率之鍍Au膜。因而，當移除該支撐板1及該深度調整膜41時，仍不移除該電鍍膜6。移除該深度調整膜41，以致於在該電鍍膜6上形成該等凹部42，以及從該絕緣中間層14暴露該電鍍膜6之表面(暴露表面)。
如以上所述，在該絕緣中間層14中所形成之凹部42的底部上暴露該電鍍膜6。該等凹部42之深度(離該絕緣中間層14之表面的深度)係相同於該深度調整膜41之厚度。例如，當該深度調整膜41之厚度係約5μm時，該等凹部42之深度係約5μm。
接著，如圖46所示，移除該深度調整膜3，以致於在該電鍍膜4上形成凹部18。當該深度調整膜3使用一鍍Ni膜時，例如，藉由一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該深度調整膜3。在該電鍍膜6之暴露側上形成一具有不同於一用以形成該深度調整膜3之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該深度調整膜3時，不移除該電鍍膜6。
如以上所述，在該絕緣中間層14中所形成之凹部18的底部上暴露該電鍍膜4。該等凹部18之深度(離該絕緣中間層14之表面的深度)係相同於該深度調整膜3之厚度。例如，當該深度調整膜3之厚度係在約10至20μm範圍內時，該等凹部18之深度係在約10至20μm範圍內。
在此方式中，形成一用於一半導體封裝件之佈線基板20D。在該佈線基板20D之中間部分的區域A中形成被連接至一所要安裝之半導體晶片的外部連接端之電極墊6a。在該佈線基板20D之周圍部分的區域B中以一框架形狀形成被連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊4a，以包圍該區域A(例如，見圖30之電極墊6a)。
該佈線基板20D具有由該電鍍膜4所形成之該等電極墊4a及由該電鍍膜6所形成之該等電極墊6a。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及該等電極墊6a。該佈線基板20D之區域A係形成為一口袋形狀，其中該等電極墊6a之暴露表面與在該絕緣中間層14中所形成之該等凹部42的底部同高。該佈線基板20D之區域B係形成為一口袋形狀，其中該等電極墊4a之暴露表面與該絕緣中間層14中所形成之該等凹部18的底部同高。由於在該等電極墊4a及6a之暴露表面間的深度差，可在該佈線基板20D之表面上形成對應於形成該等電極墊4a及該等電極墊6a之部分的不同步階。
隨後，實施圖28及29所述之第三具體例的製造程序，以致於圖47所示，形成一具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20D的半導體封裝件30D。
此具體例之半導體封裝件30D包括具有從該絕緣中間層14所暴露之該等電極墊4a及6a的該佈線基板20D。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。因而，除了一連接材料之量的控制之外，還藉由實施該等電極墊4a及6a之安裝表面(暴露表面)的深度控制來增加在該佈線基板20D上安裝各種組件時之自由度。因此，可增加該佈線基板20D與各種組件之連接強度，以致於可改善該半導體封裝件30D之可靠性。
可在該佈線基板20D上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30D之電特性及可靠性。
(第七具體例)
在該第三具體例中，如圖27所示，已描述在該佈線基板20A之中間部分的區域A中該等電極墊4a之暴露表面與在 該絕緣中間層14中所形成之該等凹部18的底部同高及在該佈線基板20A之周圍部分的區域B中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高的情況。在此具體例中，如圖52所示，將描述在一佈線基板20E之周圍部分的一區域B中電極墊6a之暴露表面與在該絕緣中間層14中所形成之凹部54的底部同高及在該佈線基板20E之中間部分的一區域A中電極墊4a之暴露表面與該絕緣中間層14之表面同高的情況。可以省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。首先，如圖48所示，製備一導電支撐板51，以及藉由一使用該支撐板51作為一電鍍導電板之電解電鍍法在該支撐板51之一表面上形成一饋電層52。該支撐板51係例如一具有約500μm厚之Cu箔。該饋電層52係例如一具有約1至5μm厚之鍍Ni膜。
接下來，在該饋電層52上形成一具有開口2a之光阻層2。該光阻層2係由例如具有一預定厚度之乾膜光阻或液態光阻所形成。例如，在該饋電層52上形成乾膜光阻及針對該乾膜光阻實施曝光及顯影。因而，在該饋電層52上形成具有該等開口2a之該光阻層2。
然後，藉由一使用該支撐板51及該饋電層52作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的饋電層52 上形成一具有不同於該饋電層52之材料的電鍍膜4。該電鍍膜4係用以形成電極墊。
該電鍍膜4係例如一具有約10至20μm厚之鍍Cu膜。在此具體例中，因為形成一鍍Ni膜作為該饋電層52，所以該電鍍膜4係由一不同於鍍Ni膜之鍍Cu膜所形成。在一後續步驟中，藉由蝕刻來移除由一鍍Ni膜所形成之該饋電層52，然而在那個時候保留該電鍍膜4。基於此理由，形成一具有不同於鍍Ni膜之蝕刻速率的鍍Cu膜作為該電鍍膜4。
接下來，在移除該光阻層2後，如圖49所示，在該饋電層52上形成一具有開口5a光阻層5。然後，藉由一使用該支撐板51及該饋電層52作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的饋電層52上形成一具有相同於該饋電層52之深度調整膜53(鍍Ni膜)。接下來，藉由一使用該支撐板51及該饋電層52作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的該深度調整膜53上形成一具有不同於該深度調整膜53之材料的電鍍膜6。該電鍍膜6係用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該深度調整膜53起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一鍍Ni膜作為該深度調整膜53，所以在該電鍍膜6面對該饋電層52之側上形成一具有不同於鍍Ni膜之材料的鍍Au膜。
然後，在移除該光阻層5後，如圖50所示，形成一包括佈線層11、12及13及絕緣中間層14、15及16之佈線層(增層佈線層)，以便覆蓋該電鍍膜4及該電鍍膜6。亦即，疊合一電連接至該等電鍍膜4及6之佈線層與一絕緣層，以形成一佈線基板本體。
隨後，如圖51所示，移除該支撐板51。當該支撐板51使用一Cu箔時，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板51。形成一具有不同於一用以形成該支撐板51之Cu箔的蝕刻速率之鍍Ni膜作為該饋電層52。基於此理由，當移除該支撐板51時，仍不移除該饋電層52。
接著，如圖52所示，移除該饋電層52及該深度調整膜53。當該饋電層52及該深度調整膜53使用一鍍Ni膜時，例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該饋電層52及該深度調整膜53。在蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。從上面已移除該支撐板之該佈線基板本體的表面暴露該等電鍍膜4及6。
形成一具有不同於一用以形成該饋電層52之鍍Ni膜的蝕刻速率之鍍Cu膜作為該電鍍膜4。基於此理由，當移除該饋電層52時，仍不移除該電鍍膜4。因而，暴露該電鍍膜4之表面(暴露表面)，以便與該絕緣中間層14之表面(最外表面)同高。
在該電鍍膜6面對該饋電層52之側上形成一具有不同於一用以形成該饋電層52及該深度調整膜53之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該饋電層52及該深度調整膜53時，仍不移除該電鍍膜6。移除該深度調整膜53，以致於在該電鍍膜6上形成凹部54，以及從該絕緣中間層14暴露該電鍍膜6之表面(暴露表面)。
在該絕緣中間層14中所形成之凹部54的底部上暴露該電鍍膜6。該等凹部54之深度(自該絕緣中間層14之表面起的深度)係相同於該深度調整膜53之厚度。例如，當該深度調整膜53之厚度係約10μm時，該等凹部54之深度係約10μm。
在此方式中，形成一用於一半導體封裝件之佈線基板20E。在該佈線基板20E之中間部分的區域A中形成被連接至一所要安裝之半導體晶片的外部連接端之電極墊4a。在該佈線基板20E之周圍部分的區域B中以一框架形狀形成被連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊6a(密封環)，以包圍該區域A(例如，見圖30之電極墊6a)。
該佈線基板20E具有由該電鍍膜4所形成之該等電極墊4a及由該電鍍膜6所形成之該等電極墊6a。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及該等電極墊6a。該佈線基板20E之區域B係形成為一口袋形狀，其中該等電極墊6a之暴露表面與在該絕緣中間層14中所形成之該等凹部54的底部同高。該佈線基板20E之區域A係形成為一平坦形狀，其中該等電極墊4a之暴露表面與該絕緣中間層14之表面同高。由於在該等電極墊4a及6a之暴露表面間的深度差，可在該佈線基板20E之表面上形成對應於該等電極墊4a及該等電極墊6a之形成部分的不同步階。
隨後，實施圖28及29所述之第三具體例的製造程序，以致於如圖53所示，形成一具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20E的半導體封裝件30E。
此具體例之半導體封裝件30E包括具有從該絕緣中間層14所暴露之該等電極墊4a及6a的該佈線基板20E。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。因而，除了一連接材料之量的控制之外，還藉由實施該等電極墊4a及6a之安裝表面(暴露表面)的深度控制來增加在該佈線基板20E上安裝各種組件時之自由度。因此，可增加該佈線基板20E與各種組件之連接強度，以致於可改善該半導體封裝件30E之可靠性。
可在該佈線基板20E上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30E之電特性及可靠性。
雖然在此具體例中，已描述該支撐板51使用一Cu箔及該饋電層52使用一鍍Ni膜之情況，但是該支撐板51可以使用一Ni箔。在此情況中，如果例如藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除由一Ni箔所形成之該支撐板51、由一鍍Ni膜所形成之該饋電層52及由一鍍Ni膜所形成之該深度調整膜53，則獲得圖52所示之狀態。當該支撐板51使用一Ni箔時，可以不形成鍍Ni膜之該饋電層52。
(第八具體例)
在該第三具體例中，如圖27所示，已描述在該佈線基板20A之中間部分的區域A中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成之該等凹部18的底部同高及在該佈線基板20A之周圍部分的區域B中該等電極墊6a之暴露表面與該絕緣中間層14之表面同高的情況。在此具體例中，如圖58所示，將描述在一佈線基板20F之中間部分的一區域A中電極墊6a之暴露表面與在該絕緣中間層14中所形成之凹部54的底部同高及在該佈線基板20F之周圍部分的一區域B中電極墊4a之暴露表面與該絕緣中間層14之表面同高的情況。將省略該前述具體例與此具體例間之重複敘述。
將參考圖式來描述此具體例之一種半導體封裝件的製造方法。首先，如圖54所示，製備一導電支撐板51，以及藉由一使用該支撐板51作為一電鍍導電板之電解電鍍法在該支撐板51之一表面上形成一饋電層52。該支撐板51係例 如一具有約500μm厚之Cu箔。該饋電層52係例如一具有約1至5μm厚之鍍Ni膜。
接下來，在該饋電層52上形成一具有開口2a之光阻層2。該光阻層2係由例如具有一預定厚度之乾膜光阻或液態光阻所形成。例如，在該饋電層52上形成乾膜光阻及針對該乾膜光阻實施曝光及顯影。因而，在該饋電層52上形成具有該等開口2a之該光阻層2。
然後，藉由一使用該支撐板51及該饋電層52作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的饋電層52上形成一具有相同於該饋電層52之材料的深度調整膜53。接下來，藉由一使用該饋電層52作為一電鍍導電板之電解電鍍法在該光阻層2之開口2a處的該深度調整膜53上形成一具有不同於該深度調整膜53之材料的電鍍膜6。該電鍍膜6係用以形成電極墊。
該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍膜6係一自該深度調整膜53起依序為鍍Au膜6e/鍍Ni膜6f/鍍Cu膜6g之疊層膜(可以在該鍍Au膜6e與該鍍Ni膜6f間形成一鍍Pd膜)。因為形成一鍍Ni膜作為該深度調整膜53，所以在該電鍍膜6面對該饋電層52之側上形成一具有不同於鍍Ni膜之材料的鍍Au膜。
接下來，在移除該光阻層2後，如圖55所示，在該饋電層52上形成一具有開口5a之光阻層5。然後，藉由一使用該支撐板51及該饋電層52作為一電鍍導電板之電解電鍍法在該光阻層5之開口5a處的饋電層52上形成一具有不同於該饋電層52之材料的電鍍膜4。該電鍍膜4係用以形成電極墊。
該電鍍膜4係例如一具有約10至20μm厚之鍍Cu膜。在此具體例中，因為形成一鍍Ni膜作為該饋電層52，所以該電鍍膜4係由一具有不同於鍍Ni膜之材料的鍍Cu膜所形成。在一後續步驟中，藉由蝕刻來移除由一鍍Ni膜所形成之該饋電層52，然而在那個時候保留該電鍍膜4。基於此理由，形成一具有不同於鍍Ni膜之蝕刻速率的鍍Cu膜作為該電鍍膜4。
接下來，在移除該光阻層5後，如圖56所示，形成一包括佈線層11、12及13及絕緣中間層14、15及16之佈線層(增層佈線層)，以便覆蓋該電鍍膜4及該電鍍膜6。因此，形成一在內部疊合有一佈線層與一絕緣層之佈線基板本體。
隨後，如圖57所示，移除該支撐板51。當該支撐板51使用一Cu箔時，例如，藉由使用一含氯化銅銨之蝕刻劑的蝕刻來移除該支撐板51。形成一具有不同於一用以形成該支撐板51之Cu箔的蝕刻速度之鍍Ni膜作為該饋電層52。基於此理由，當移除該支撐板51時，仍不移除該饋電層52。
接著，如圖58所示，移除該饋電層52及該深度調整膜53。當該饋電層52及該深度調整膜53使用一鍍Ni膜時，例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該饋電層52及該深度調整膜53。在蝕刻時，不移除由環氧基樹脂或聚醯亞胺基樹脂所形成之該絕緣中間層14。
形成一具有不同於一用以形成該饋電層52之鍍Ni膜的蝕刻速率之鍍Cu膜作為該電鍍膜4。基於此理由，當移除該饋電層52時，仍不移除該電鍍膜4。因而，暴露該電鍍膜4之表面(暴露表面)，以便與該絕緣中間層14之表面(最外表面)同高。
在該電鍍膜6面對該饋電層52之側上形成一具有不同於一用以形成該饋電層52及該深度調整膜53之鍍Ni膜的蝕刻速率之鍍Au膜。基於此理由，當移除該饋電層52及該深度調整膜53時，仍不移除該電鍍膜6。移除該深度調整膜53，以致於在該電鍍膜6上形成凹部54，以及從該絕緣中間層14暴露該電鍍膜6之表面(暴露表面)。
在該絕緣中間層14中所形成之凹部54的底部上暴露該電鍍膜6。該等凹部54之深度(自該絕緣中間層14之表面起的深度)係相同於該深度調整膜53之厚度。例如，當該深度調整膜53之厚度係約10μm時，該等凹部54之深度係約10μm。
在此方式中，形成一用於一半導體封裝件之佈線基板20F。在該佈線基板20F之中間部分的區域A中形成被連接至一所要安裝之半導體晶片的外部連接端之電極墊6a。在該佈線基板20F之周圍部分的區域B中以一框架形狀形成被連接至一所要安裝之蓋體(散熱裝置)的一連接部之電極墊4a，以包圍該區域A(例如，見圖30之電極墊6a)。
該佈線基板20F具有由該電鍍膜4所形成之該等電極墊4a及由該電鍍膜6所形成之該等電極墊6a。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及該等電極墊6a。該佈線基板20F之區域A係形成為一口袋形狀，其中該等電極墊6a之暴露表面與在該絕緣中間層14中所形成之該等凹部54的底部同高。該佈線基板20F之區域B係形成為一平坦形狀，其中該等電極墊4a之暴露表面與該絕緣中間層14之表面同高。由於在該等電極墊4a及6a之暴露表面間的深度差，可在該佈線基板20F之表面上形成對應於形成該等電極墊4a及該等電極墊6a之部分的不同步階。
隨後，實施圖28及29所述之第三具體例的製造程序，以致於如圖59所示，形成一具有上面安裝有該半導體晶片21及該蓋23之該佈線基板20F的半導體封裝件30F。
此具體例之半導體封裝件30F包括具有從該絕緣中間層14所暴露之該等電極墊4a及6a的該佈線基板20F。以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。因而，除了一連接材料之量的控制之外，還藉由實施該等電極墊4a及6a之安裝表面(暴露表面)的深度控制來增加在該佈線基板20F上安裝各種組件時之自由度。因此，可增加該佈線基板20F與各種組件之連接強度，以致於可改善該半導體封裝件30F之可靠性。
可在該佈線基板20F上安裝各種組件(該半導體晶片21及該蓋23)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30F之電特性及可靠性。
(第九具體例)
在該第三具體例中，如圖29所示，已描述在上面形成有該等電極墊4a及6a之該佈線基板20A的表面上安裝各種組件(該半導體晶片21及該蓋23)的情況。在此具體例中，如圖60所示，將描述在上面形成有電極4a及6a之一佈線基板20G的一表面上安裝各種組件(一晶片電容器61及焊球62)，以及在該佈線基板20G之相對表面上安裝一半導體晶片64。可以省略該前述具體例與此具體例間之重複敘述。
藉由圖19至27所述之第三具體例的製造程序來形成此具體例之佈線基板20G。經由此製造程序，以自一表面絕緣層14之表面起的不同深度暴露該佈線基板20G之電極墊4a及電極墊6a。在一相對於上面形成有該等電極墊4a及6a之表面(以下，稱為第一表面)的表面(以下，稱為第二表面)上形成從該防焊層17之表面所暴露之佈線層13作為電極墊。
如圖60所示，在該佈線基板20G之第一表面上安裝一晶片電容器61。該晶片電容器61具有外部連接端63。經由焊料66使該等外部連接端63與該佈線基板20G之電極墊4a彼此電連接，以致於在該佈線基板20G上安裝該晶片電容器61。
在該佈線基板20G之第一表面上安裝為該佈線基板20G之外部連接端的焊球62。使該等焊球62與該佈線基板20G之電極墊6a彼此電連接，以致於在該佈線基板20G上安裝該等焊球62。
在該佈線基板20G之第二表面上安裝一半導體晶片64。在該半導體晶片64之主表面(元件形成表面)上形成被電連接至一內部元件之外部連接端65(諸如金凸塊或焊料凸塊)。使該等外部連接端65與該佈線基板20G之電極墊(佈線層13)彼此電連接，以致於在該佈線基板20G上覆晶安裝該半導體晶片64。
在此方式中，形成一具有上面安裝有該半導體晶片64、該晶片電容器61及該等焊球62之該佈線基板20G的半導體封裝件30G。雖然在該第三具體例中，在上面形成有該等電極墊4a及6a的表面上安裝該半導體晶片21(見圖29)，但是在此具體例中，在上面形成有該等電極墊4a及6a之表面(第一表面)上安裝其它組件(該晶片電容器61及該等焊球62)，以取代該半導體晶片64。
在此具體例之佈線基板20G中，以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。基於此理由，可增加在該佈線基板20G上安裝各種組件(該半導體晶片61及該等焊球62)之容量方面的自由度。除了該晶片電容器61之外，還可以安裝其它電組件(例如，一晶片電阻器)。可以使用具有在該第一至第八具體例中之任何一者所述之結構的佈線基板，以取代該佈線基板20G。
可在該佈線基板20G上安裝各種組件(該半導體晶片61及該等焊球62)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30G之電特性及可靠性。
(第十具體例)
在該第三具體例中，如圖29所示，已描述在上面形成有該等電極墊4a及6a之該佈線基板20A的表面上安裝該半導體晶片21及該蓋23的情況。在此具體例中，將描述安裝額外組件(晶片電容器)之情況。將省略該等前述具體例與此具體例間之重複敘述。
可藉由圖19至27所述之第三具體例的製造程序形成圖61所示之一佈線基板20H。經由此製造程序，以自一表面絕緣層14之表面起的不同深度暴露該佈線基板20H之電極墊4a及電極墊6a。使該佈線基板20H之電極墊4a與該半導體晶片21之外部連接端22彼此電連接，以致於在該佈線基板20H上安裝該半導體晶片21。使該佈線基板20H之電極墊6a與該等個別晶片電容器61之外部連接端63經由焊料66彼此電連接，以致於在該佈線基板20H上安裝該等晶片電容器61。
在此方式中，形成一具有上面安裝有該半導體晶片21及該等晶片電容器61之該佈線基板20H的半導體封裝件30H。在此具體例之佈線基板20H中，以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。基於此理由，可增加在該佈線基板20H上安裝各種組件之容量方面的自由度。除了該等晶片電容器61之外，還可以安裝其它電組件(諸如一晶片電阻器)。可以使用具有在該第一至第八具體例中之任何一者所述之結構的佈線基板，以取代該佈線基板20H。
可在該佈線基板20H上安裝各種組件(該半導體晶片21及該等晶片電容器61)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30H之電特性及可靠性。
(第十一具體例)
可藉由圖36至40之第五具體例的製造程序來形成圖62所示之一佈線基板20I。經由此製造程序，以自一表面絕緣層14之表面起的不同深度暴露該佈線基板20I之電極墊4a及電極墊6a。使該佈線基板20I之電極墊6a與該半導體晶片21之外部連接端22彼此電連接，以致於在該佈線基板20I上安裝該半導體晶片21。使該佈線基板20I之電極墊4a與一POP(堆疊式封裝(Package On Package))板71之外部連接端80(焊球)彼此電連接，以致於在該佈線基板20I上安裝該POP基板71。
該POP基板71係例如一佈線基板，該佈線基板具有在一核心基板72之兩個表面上所形成之佈線層73及74、設置用以穿過該核心基板72及電連接該等佈線層73及74之通孔75以及在該核心基板72上所形成之防焊層76及77，以便覆蓋該等佈線層73及74。在該POP基板71上形成一半導體晶片78，以及使該半導體晶片78之外部連接端79(諸如金凸塊或焊料凸塊)電連接至從該防焊層76所暴露之佈線層73。在相對於上面安裝有該半導體晶片78之表面的該等佈線層74上形成該POP基板71之外部連接端80。
在此方式中，形成一具有上面安裝有該半導體晶片21及該POP基板71之該佈線基板20I的半導體封裝件30I。在此具體例之佈線基板20I中，以自該絕緣中間層14之表面起的不同深度暴露該等電極墊4a及6a。基於此理由，可增加在該佈線基板20I上安裝各種組件之容量方面的自由度。可以使用具有在該第一至第八具體例中之任何一者所述之結構的佈線基板，以取代該佈線基板20I。
可在該佈線基板20I上安裝各種組件(該半導體晶片21及該POP基板71)，以及可使用對應於各種組件之材料於該等電極墊4a及6a。依據所安裝之各種組件設定該等電極墊4a及6a之暴露表面用的材料，以致於可改善該半導體封裝件30I之電特性及可靠性。
例如，雖然在該第一具體例中，已描述在形成該等電極墊4a(電鍍膜4)後，形成該等電極墊6a(電鍍膜6)，但是可以先形成該等電極墊4a及6a中之任何一者。同樣地，在其它具體例中，可以先形成該等電極墊4a及6a中之任何一者。
例如，雖然在該第三具體例中，如圖30所示，已描述該等電極墊4a具有一圓形平面形狀，以及該等電極墊6a具有一框形平面形狀，但是依據所安裝之各種組件可以使用像一圓形形狀或一矩形形狀(用以安裝一半導體晶片或一晶片電容器)及一框架形狀(用以安裝一蓋體)之各種形狀。相同敘述可應用至其它具體例。
除了一鍍Cu膜或一鍍Au膜之外，還可以使用像鍍Sn(錫)膜之各種金屬或像Sn-Pb(鉛)之焊料電鍍膜作為在該等電極墊4a及6a之最外層上所暴露之電鍍膜。
雖然已參考某些示範性具體例來表示及描述本發明，但是其它實施亦是在申請專利範圍內。熟習該項技藝者將了解到，可以在不脫離所附申請專利範圍所界定之本發明的精神及範圍內在形式及細節方面實施各種變更。
1．．．支撐板
2．．．光阻層
2a．．．開口
3．．．深度調整膜
4．．．電鍍膜
4a．．．電極墊
5．．．光阻層
5a．．．開口
6．．．電鍍膜
6a．．．電極墊
6e．．．鍍Au膜
6f．．．鍍Ni膜
6g．．．鍍Cu膜
7．．．饋電層
11．．．佈線層
12．．．佈線層
13．．．佈線層
14．．．絕緣中間層
15．．．絕緣中間層
16．．．絕緣中間層
17．．．防焊層
18．．．凹部
20A．．．佈線基板
20B．．．佈線基板
20C．．．佈線基板
20D．．．佈線基板
20E．．．佈線基板
20F．．．佈線基板
20G．．．佈線基板
20H．．．佈線基板
20I．．．佈線基板
20J．．．佈線基板
20K．．．佈線基板
21．．．半導體晶片
22．．．外部連接端
23．．．導體蓋
23a．．．蓋部
23b．．．連接部
24．．．潤滑脂
25．．．焊料
30A．．．半導體封裝件
30B．．．半導體封裝件
30C．．．半導體封裝件
30D．．．半導體封裝件
30E．．．半導體封裝件
30F．．．半導體封裝件
30G．．．半導體封裝件
30H．．．半導體封裝件
30I．．．半導體封裝件
30J．．．半導體封裝件
30K．．．半導體封裝件
41．．．深度調整膜
42．．．凹部
51．．．導電支撐板
52．．．饋電層
53．．．深度調整膜
54．．．凹部
61．．．晶片電容器
62．．．焊球
63．．．外部連接端
64．．．半導體晶片
65．．．外部連接端
66．．．焊料
71．．．POP基板
72．．．核心基板
73．．．佈線層
74．．．佈線層
75．．．通孔
76．．．防焊層
77．．．防焊層
78．．．半導體晶片
79．．．外部連接端
80．．．外部連接端
101．．．佈線基板
102．．．電極墊
103．．．絕緣層
104．．．凹部
105．．．佈線層
106．．．防焊層
107．．．介層
A．．．區域
B．．．區域
圖1係在依據本發明之第一具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖2係在圖1後之製造程序中的該半導體封裝件之示意剖面圖；
圖3係在圖2後之製造程序中的該半導體封裝件之示意剖面圖；
圖4係在圖3後之製造程序中的該半導體封裝件之示意剖面圖；
圖5係在圖4後之製造程序中的該半導體封裝件之示意剖面圖；
圖6係在圖5後之製造程序中的該半導體封裝件之示意剖面圖；
圖7係在圖6後之製造程序中的該半導體封裝件之示意剖面圖；
圖8係在圖7後之製造程序中的該半導體封裝件之示意剖面圖；
圖9係在圖8後之製造程序中的該半導體封裝件之示意剖面圖；
圖10係在圖9後之製造程序中的該半導體封裝件之示意剖面圖；
圖11係在圖10後之製造程序中的該半導體封裝件之示意剖面圖；
圖12係在依據本發明之第一具體例的一變型之一製造程序中的一半導體封裝件之示意剖面圖；
圖13係在依據本發明之第二具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖14係在圖13後之製造程序中的該半導體封裝件之示意剖面圖；
圖15係在圖14後之製造程序中的該半導體封裝件之示意剖面圖；
圖16係在圖15後之製造程序中的該半導體封裝件之示意剖面圖；
圖17係在圖16後之製造程序中的該半導體封裝件之示意剖面圖；
圖18係在圖17後之製造程序中的該半導體封裝件之示意剖面圖；
圖19係在依據本發明之第三具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖20係在圖19後之製造程序中的該半導體封裝件之示意剖面圖；
圖21係在圖20後之製造程序中的該半導體封裝件之示意剖面圖；
圖22係在圖21後之製造程序中的該半導體封裝件之示意剖面圖；
圖23係在圖22後之製造程序中的該半導體封裝件之示意剖面圖；
圖24係在圖23後之製造程序中的該半導體封裝件之示意剖面圖；
圖25係在圖24後之製造程序中的該半導體封裝件之示意剖面圖；
圖26係在圖25後之製造程序中的該半導體封裝件之示意剖面圖；
圖27係在圖26後之製造程序中的該半導體封裝件之示意剖面圖；
圖28係在圖27後之製造程序中的該半導體封裝件之示意剖面圖；
圖29係在圖28後之製造程序中的該半導體封裝件之示意剖面圖；
圖30係在圖27後之製造程序中的該半導體封裝件之示意平面圖；
圖31係在依據本發明之第四具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖32係在圖31後之製造程序中的該半導體封裝件之示意剖面圖；
圖33係在圖32後之製造程序中的該半導體封裝件之示意剖面圖；
圖34係在圖33後之製造程序中的該半導體封裝件之示意剖面圖；
圖35係在圖34後之製造程序中的該半導體封裝件之示意剖面圖；
圖36係在依據本發明之第五具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖37係在圖36後之製造程序中的該半導體封裝件之示意剖面圖；
圖38係在圖37後之製造程序中的該半導體封裝件之示意剖面圖；
圖39係在圖38後之製造程序中的該半導體封裝件之示意剖面圖；
圖40係在圖39後之製造程序中的該半導體封裝件之示意剖面圖；
圖41係在圖40後之製造程序中的該半導體封裝件之示意剖面圖；
圖42係在依據本發明之第六具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖43係在圖42後之製造程序中的該半導體封裝件之示意剖面圖；
圖44係在圖43後之製造程序中的該半導體封裝件之示意剖面圖；
圖45係在圖44後之製造程序中的該半導體封裝件之示意剖面圖；
圖46係在圖45後之製造程序中的該半導體封裝件之示意剖面圖；
圖47係在圖46後之製造程序中的該半導體封裝件之示意剖面圖；
圖48係在依據本發明之第七具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖49係在圖48後之製造程序中的該半導體封裝件之示意剖面圖；
圖50係在圖49後之製造程序中的該半導體封裝件之示意剖面圖；
圖51係在圖50後之製造程序中的該半導體封裝件之示意剖面圖；
圖52係在圖51後之製造程序中的該半導體封裝件之示意剖面圖；
圖53係在圖52後之製造程序中的該半導體封裝件之示意剖面圖；
圖54係在依據本發明之第八具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖55係在圖54後之製造程序中的該半導體封裝件之示意剖面圖；
圖56係在圖55後之製造程序中的該半導體封裝件之示意剖面圖；
圖57係在圖56後之製造程序中的該半導體封裝件之示意剖面圖；
圖58係在圖57後之製造程序中的該半導體封裝件之示意剖面圖；
圖59係在圖58後之製造程序中的該半導體封裝件之示意剖面圖；
圖60係在依據本發明之第九具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖61係在依據本發明之第十具體例的一製造程序中之一半導體封裝件的示意剖面圖；
圖62係在依據本發明之第十一具體例的一製造程序中之一半導體封裝件的示意剖面圖；以及
圖63係在依據相關技藝之一製造程序中的一半導體封裝件之示意剖面圖。
4．．．電鍍膜
4a．．．電極墊
6．．．電鍍膜
6a．．．電極墊
11．．．佈線層
12．．．佈線層
13．．．佈線層
14．．．絕緣中間層
15．．．絕緣中間層
16．．．絕緣中間層
17．．．防焊層
20J．．．佈線基板
21．．．半導體晶片
22．．．外部連接端
23．．．導體蓋
23a．．．蓋部
23b．．．連接部
24．．．潤滑脂
25．．．焊料
30J．．．半導體封裝件

Claims (25)

  1. 一種佈線基板之製造方法，該方法包括：(a)形成內部具有第一開口之第一光阻層於支撐板之第一表面上，藉由電解電鍍法形成第一電鍍膜於上述第一開口，並移除上述第一光阻層之步驟；(b)在上述(a)步驟後，形成內部具有第二開口之第二光阻層於上述支撐板之第一表面上，該第二光阻層係覆蓋在上述第一電鍍膜上而形成，該第二開口係形成於上述第一電鍍膜之非形成部分，藉由上述電解電鍍法形成與上述第一電鍍膜不同材質之第二電鍍膜於上述第二開口，並移除上述第二光阻層之步驟；(c)形成佈線層及絕緣層，使該佈線層電連接至上述第一及第二電鍍膜，覆蓋上述第一電鍍膜與第二電鍍膜並在上述支撐板之第一表面上設置上述絕緣層，在該絕緣層上形成上述配線層之步驟；以及(d)移除上述支撐板，藉由暴露上述第一及第二電鍍膜，形成由第一電鍍膜所形成之複數個第一焊墊以及由第二電鍍膜所形成之第二焊墊；上述第二焊墊係以包圍形成有上述複數個第一焊墊之區域之方式，形成為框架形狀。
  2. 如申請專利範圍第1項之佈線基板之製造方法，其中，上述第一電鍍膜與上述第二電鍍膜係由不同之材料所形 成。
  3. 如申請專利範圍第1項之佈線基板之製造方法，其中，上述支撐板係由Ni所形成，上述第一電鍍膜係由Cu所形成，上述第二電鍍膜係由Au/Pd/Ni/Cu或Au/Ni/Cu所形成。
  4. 如申請專利範圍第1項之佈線基板之製造方法，其中，在上述支撐板上形成有饋電層，上述步驟(a)及上述步驟(b)之電解電鍍法係使用上述饋電層作為電鍍導電板。
  5. 如申請專利範圍第4項之佈線基板之製造方法，其中，上述支撐板係由Cu所形成，上述饋電層係由Ni所形成，上述第一電鍍膜係由Cu所形成，上述第二電鍍膜係由Au/Pd/Ni/Cu或Au/Ni/Cu所形成。
  6. 如申請專利範圍第4項之佈線基板之製造方法，其中，在上述步驟(a)或上述步驟(b)中，在上述支撐板與上述第一或第二電鍍膜間形成深度調整膜，在上述步驟(d)中，在移除上述支撐板後，移除上述深度調整膜。
  7. 如申請專利範圍第6項之佈線基板之製造方法，其中，上述支撐板係由Cu所形成，上述饋電層係由Ni所形成， 上述第一電鍍膜係由Cu所形成，上述深度調整膜係由Ni所形成，上述深度調整膜上之上述第二電鍍膜係由Au/Pd/Ni/Cu或Au/Ni/Cu所形成。
  8. 如申請專利範圍第1項之佈線基板之製造方法，其中，在上述步驟(a)或上述步驟(b)中，在上述支撐板與上述第一或第二電鍍膜間形成深度調整膜，在上述步驟(d)中，在移除上述支撐板後，移除上述深度調整膜。
  9. 如申請專利範圍第8項之佈線基板之製造方法，其中，上述支撐板係由Cu所形成，上述深度調整膜係由Ni所形成，上述深度調整膜上之上述第一電鍍膜係由Cu所形成，上述第二電鍍膜係由Au/Pd/Ni/Cu或Au/Ni/Cu所形成。
  10. 如申請專利範圍第8項之佈線基板之製造方法，其中，上述支撐板係由Ni所形成，上述深度調整膜係由Ni所形成，上述第一電鍍膜係由Cu所形成，上述深度調整膜上之上述第二電鍍膜係由Au/Pd/Ni/Cu或Au/Ni/Cu所形成。
  11. 如申請專利範圍第1項之佈線基板之製造方法，其中，在上述步驟(a)中，在上述支撐板與上述第一電鍍膜間形 成第一深度調整膜，在上述步驟(b)中，在上述支撐板與上述第二電鍍膜間形成第二深度調整膜，在上述步驟(d)中，在移除上述支撐板及上述第二深度調整膜後，移除上述第一深度調整膜。
  12. 如申請專利範圍第11項之佈線基板之製造方法，其中，上述支撐板係由Cu所形成，上述第一深度調整膜係由Ni所形成，上述第一深度調整膜上之上述第一電鍍膜係由Cu所形成，上述第二深度調整膜係由Cu所形成，上述第二深度調整膜上之上述第二電鍍膜係由Au/Pd/Ni/Cu或Au/Ni/Cu所形成。
  13. 如申請專利範圍第1項之佈線基板之製造方法，其中，在上述步驟(d)後，使不同組件分別電連接至上述第一及第二電鍍膜。
  14. 如申請專利範圍第1項之佈線基板之製造方法，其中，使上述第一及第二電鍍膜形成作為焊墊。
  15. 一種佈線基板，其特徵在於，其具備有：由樹脂所形成之絕緣層，其具有成為佈線基板表面之一面與另一面；第一及第二電極墊，其等係由上述絕緣層所覆蓋；以及 佈線層，其係疊層於上述絕緣層之另一面上；上述第一及第二電極墊之表面係暴露於上述絕緣層之一面上，上述第一及第二電極墊之背面及側面係由上述絕緣層所覆蓋，形成有從上述絕緣層之另一面分別到達上述第一及第二電極墊之背面之第一及第二介層孔，上述佈線層係經由上述第一介層孔電連接至上述第一電極墊，並經由上述第二介層孔電連接至上述第二電極墊，上述第一電極墊與上述第二電極墊係由不同材料之電鍍膜所形成。
  16. 如申請專利範圍第15項之佈線基板，其中，成為上述第一電極墊之表面之電鍍膜與成為上述第二電極墊之表面之電鍍膜，係不同材料之電鍍膜。
  17. 如申請專利範圍第16項之佈線基板，其中，成為上述第一電極墊之背面之電鍍膜與成為上述第二電極墊之背面之電鍍膜，係相同材料之電鍍膜。
  18. 如申請專利範圍第15項之佈線基板，其中，上述第一電極墊係由鍍Cu膜所形成，上述第二電極墊係由自該第二電極墊之表面起依序疊層有Au、Pd、Ni、Cu膜之電鍍膜，或依序疊層有Au、Ni、Cu膜之電鍍膜所形成。
  19. 如申請專利範圍第18項之佈線基板，其中， 於上述第一電極墊之鍍Cu膜，連接有形成於上述第一介層孔內之上述佈線層之介層，於上述第二電極墊之鍍Cu膜，連接有形成於上述第二介層孔內之上述佈線層之介層。
  20. 如申請專利範圍第15至19項中任一項之佈線基板，其中，上述佈線層係由形成於包含上述第一及第二介層孔之上述絕緣層之另一面之種子層、與形成於上述種子層上之電鍍膜所形成。
  21. 如申請專利範圍第15至19項中任一項之佈線基板，其中，上述第一及第二電極墊中，任一方係形成於上述佈線基板表面之中央部之半導體晶片搭載用焊墊，而另一方係形成於上述佈線基板表面之外周部之導體蓋接合用焊墊，上述導體蓋接合用焊墊係形成為包圍上述中央部之區域的框架形狀。
  22. 如申請專利範圍第15至19項中任一項之佈線基板，其中，上述第一及第二電極墊中，任一方係形成於上述佈線基板表面之中央部之半導體晶片搭載用焊墊，而另一方係形成於上述佈線基板表面之外周部之封裝基板搭載用焊墊。
  23. 如申請專利範圍第15至19項中任一項之佈線基板， 其中，上述第一及第二電極墊中，任一方係形成於上述佈線基板表面之中央部之半導體晶片搭載用焊墊，而另一方係形成於上述佈線基板表面之外周部之電氣零件搭載用焊墊。
  24. 如申請專利範圍第15至19項中任一項之佈線基板，其中，上述第一及第二電極墊中，任一方係形成於上述佈線基板表面之中央部之電氣零件搭載用焊墊，而另一方係形成於上述佈線基板表面之外周部之外部連接端子用焊墊。
  25. 如申請專利範圍第15至19項中任一項之佈線基板，其中，於上述絕緣層另一方之表面上，疊層有以覆蓋上述佈線層之方式所形成之另一絕緣層及另一佈線層，於上述另一絕緣層上，形成有具有暴露出上述另一佈線層之表面之開口部之防焊層，暴露之上述另一佈線層之表面，係形成於與上述佈線基板相反之背面的另一電極墊。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
US8872326B2 (en) * 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
JP6234132B2 (ja) * 2013-09-19 2017-11-22 新光電気工業株式会社 配線基板の製造方法
JP6516399B2 (ja) * 2013-10-25 2019-05-22 セイコーインスツル株式会社 電子デバイス
US9673119B2 (en) * 2014-01-24 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for bonding package lid
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
CN104966709B (zh) * 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10314171B1 (en) * 2017-12-29 2019-06-04 Intel Corporation Package assembly with hermetic cavity
JP7063718B2 (ja) * 2018-05-17 2022-05-09 エイブリック株式会社 プリモールド基板とその製造方法および中空型半導体装置とその製造方法
CN111405774B (zh) * 2020-03-18 2021-05-28 盐城维信电子有限公司 一种线路板及其制造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
KR20220033636A (ko) 2020-09-09 2022-03-17 삼성전자주식회사 반도체 패키지
JP2023164038A (ja) * 2022-04-28 2023-11-10 Ｔｏｐｐａｎホールディングス株式会社 配線基板、半導体装置及び配線基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US7501328B2 (en) * 2003-05-07 2009-03-10 Microfabrica Inc. Methods for electrochemically fabricating structures using adhered masks, incorporating dielectric sheets, and/or seed layers that are partially removed via planarization
JP2005235982A (ja) 2004-02-19 2005-09-02 Dainippon Printing Co Ltd 配線基板の製造方法と配線基板、および半導体パッケージ
JP4108643B2 (ja) 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
JP4146864B2 (ja) 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
KR100892935B1 (ko) * 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
TWI292684B (en) * 2006-02-09 2008-01-11 Phoenix Prec Technology Corp Method for fabricating circuit board with conductive structure
CN101507373A (zh) * 2006-06-30 2009-08-12 日本电气株式会社 布线板、使用布线板的半导体器件、及其制造方法
JP5091469B2 (ja) * 2006-12-05 2012-12-05 京セラＳｌｃテクノロジー株式会社 配線基板およびその製造方法
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
KR20090022877A (ko) * 2007-08-31 2009-03-04 주식회사 탑 엔지니어링 박막 금속 전도선의 제조 방법
KR100896810B1 (ko) * 2007-10-16 2009-05-11 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8461036B2 (en) * 2009-12-22 2013-06-11 Intel Corporation Multiple surface finishes for microelectronic package substrates

Also Published As

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US8790504B2 (en) 2014-07-29
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