KR20200106247A - 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법 - Google Patents

버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법 Download PDF

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Abstract

회로패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성되는 것에 의해, 캐비티가 필요 없는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로 영역 및 패시브 영역을 갖는 코어 기재; 상기 코어 기재의 제1 면 및 제2 면 상의 회로 영역과 패시브 영역에 각각 형성된 제1 회로패턴과 제1 도전체 패턴; 상기 코어 기재를 각각 관통하여, 상기 회로 영역의 제1 회로패턴과 패시브 영역의 제1 도전체 패턴 상호 간을 각각 연결하는 제1 비아 전극과 제1 관통 전극; 상기 제1 회로패턴, 제1 도전체 패턴 및 코어 기재의 제1 면 및 제2 면을 각각 덮는 절연성 유전체층; 상기 절연성 유전체층의 제2 면에 각각 형성된 제2 회로패턴 및 제2 도전체 패턴; 및 상기 절연성 유전체층을 각각 관통하여, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 제2 비아 전극과, 상기 제1 및 제2 도전체 패턴 상호 간을 연결하는 제2 관통 전극;을 포함하는 것을 특징으로 한다.

Description

버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법{TULTI PRINTED CIRCUIT BOARD HAVING VERTICAL TYPE PASSIVE ELEMENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 회로패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성되는 것에 의해, 캐비티가 필요 없는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.
이와 같이, 전자 부품의 고기능화 및 소형화의 요구에 부합하여, 단위 면적당 실장 효율을 높이기 위해 반도체 칩, 패시브 소자 칩 등의 전자 부품을 매립할 수 있는 캐비티가 구비되는 캐비티 인쇄회로기판에 대한 연구가 활발히 진행되고 있다.
그러나, 종래의 패시브 소자 칩이 실장된 캐비티 인쇄회로기판은 레이저 드릴링 또는 기계적 드릴링으로 기판의 일부 두께를 제거하여 실장 공간, 즉 캐비티를 형성해야 하는데 따른 공정 비용 상승 등의 제약이 있었다.
또한, 종래의 패시브 소자 칩이 실장된 캐비티 인쇄회로기판은 캐비티 내에 패시브 소자 칩이 매립되더라도 실장 공간 확보를 위해 불가피하게 기판 두께가 증가할 수 밖에 없었으며, 패시브 소자 칩과 기판 간의 전기적 연결을 위한 후속 프로세스가 필요하므로 생산 수율이 저하될 수 밖에 없는 제약이 있었다.
관련 선행문헌으로는 대한민국 공개특허 제10-2012-0003659호(2012.01.11. 공개)가 있으며, 상기 문헌에는 다층 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.
본 발명의 목적은 회로패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성되는 것에 의해, 캐비티가 필요 없는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로 영역 및 패시브 영역을 갖는 코어 기재; 상기 코어 기재의 제1 면 및 제2 면 상의 회로 영역과 패시브 영역에 각각 형성된 제1 회로패턴과 제1 도전체 패턴; 상기 코어 기재를 각각 관통하여, 상기 회로 영역의 제1 회로패턴과 패시브 영역의 제1 도전체 패턴 상호 간을 각각 연결하는 제1 비아 전극과 제1 관통 전극; 상기 제1 회로패턴, 제1 도전체 패턴 및 코어 기재의 제1 면 및 제2 면을 각각 덮는 절연성 유전체층; 상기 절연성 유전체층의 제2 면에 각각 형성된 제2 회로패턴 및 제2 도전체 패턴; 및 상기 절연성 유전체층을 각각 관통하여, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 제2 비아 전극과, 상기 제1 및 제2 도전체 패턴 상호 간을 연결하는 제2 관통 전극;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로 영역 및 패시브 영역을 갖는 절연성 유전체층; 상기 절연성 유전체층의 제1 면의 회로 영역과 패시브 영역에 각각 형성된 제1 회로패턴과 제1 커패시터 배선; 상기 절연성 유전체층의 제2 면의 회로 영역과 패시브 영역에 각각 형성된 제2 회로패턴과 제2 커패시터 배선; 상기 절연성 유전체층의 회로 영역을 관통하여, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 비아 전극; 상기 제1 커패시터 배선으로부터 상기 절연성 유전체층의 내부로 수직하게 연장 배치된 제1 커패시터 전극; 및 상기 제2 커패시터 배선으로부터 상기 절연성 유전체층의 내부로 수직하게 연장 배치되어, 상기 제1 커패시터 전극과 엇갈려 배치된 제2 커패시터 전극;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 (a) 코어 기재의 회로 영역과 패시브 영역에 제1 회로패턴 및 제1 도전체 패턴을 형성하면서, 상기 제1 회로패턴과 제1 도전체 패턴 상호 간을 각각 연결하는 제1 비아 전극과 제1 관통 전극을 형성하는 단계; (b) 상기 제1 회로패턴, 제1 도전체 패턴 및 코어 기재의 제1 면 및 제2 면을 각각 덮는 절연성 유전체층을 형성하는 단계; 및 (c) 상기 절연성 유전체층을 각각 관통하여, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 제2 비아 전극과, 상기 제1 및 제2 도전체 패턴 상호 간을 연결하는 제2 관통 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 (a) 캐리어 부재 양면의 회로 영역과 패시브 영역에 제1 회로패턴과 제1 커패시터 배선을 각각 형성하는 단계; (b) 상기 제1 회로패턴 및 제1 커패시터 배선이 형성된 캐리어 부재 상에 제1 유전체층을 형성하는 단계; (c) 상기 제1 유전체층의 일부를 관통하여, 상기 제1 회로패턴 및 제1 커패시터 배선과 각각 연결되는 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층을 형성하는 단계; (d) 상기 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층이 형성된 제1 유전체층을 덮는 제2 유전체층을 형성하는 단계; (e) 상기 제2 유전체층의 일부를 관통하여 상기 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층과 각각 연결되는 비아 전극의 제2 층 및 제1 커패시터 전극의 제2 층을 형성하면서, 상기 비아 전극의 제2 층과 엇갈려 배치되는 제2 커패시터 전극의 제1 층을 형성하는 단계; (f) 상기 비아 전극의 제2 층, 제1 커패시터 전극의 제2 층 및 제2 커패시터 전극의 제1 층이 형성된 제2 유전체층을 덮는 제3 유전체층을 형성하는 단계; (g) 상기 제3 유전체층의 일부를 관통하여 상기 비아 전극의 제2 층 및 제2 커패시터 전극의 제1 층과 각각 연결되는 비아 전극의 제3 층 및 제2 커패시터 전극의 제2 층을 형성하는 단계; 및 (h) 상기 제3 유전체층 상에 배치된 비아 전극의 제3 층과 연결되는 제2 회로패턴과, 상기 제2 커패시터 전극의 제2 층과 연결되는 제2 커패시터 배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법은, 기판의 캐비티 내에 패시브 소자 칩을 실장하는 것이 아니라, 회로 패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성된다. 이에 의해, 별도의 패시브 소자 칩을 실장하거나 캐비티를 형성할 필요가 없으므로 제조 비용을 현저히 감소시킬 수 있게 된다.
또한, 본 발명에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법은 제1 및 제2 도전체 패턴이 코어 기재의 제1 면 및 제2 면과 절연성 유전체층의 제2 면에 배치되고, 제1 및 제2 도전체 패턴 상호 간은 제1 및 제2 관통 전극에 의해 연결되는 수직 구조를 갖는다. 이에 따라, 수평 구조에 비하여 제1 및 제2 도전체 패턴의 설계 면적을 충분히 확보하는 것이 가능하므로 고효율의 임피던스를 발휘할 수 있게 된다.
또한, 본 발명에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법은 제1 커패시터 배선에 연결된 제1 커패시터 전극과, 제2 커패시터 배선에 연결된 제2 커패시터 전극과, 제1 및 제2 커패시터 전극 사이에 개재된 절연성 유전체층을 포함하여 구성되는 스토리지 커패시터가 수직 구조를 갖는다. 이 결과, 수평 구조에 비하여 제1 및 제2 커패시터 전극 간의 중첩 면적을 증가시킬 수 있어 스토리지 커패시턴스 용량을 증가시킬 수 있게 된다.
또한, 본 발명에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법은 스토리지 커패시터가 기판의 내부에 버티컬 타입으로 형성되는 구조이므로, 포토 이미징(photo imaging) 기술이 발전될수록 제1 및 제2 커패시터 전극의 폭이 보다 미세화되는 상관관계를 갖는다. 이에 따라, 포토 이미징 기술이 발전될수록 동일 면적 기준으로 제1 및 제2 커패시터 전극의 수가 증가하는 효과를 발휘할 수 있으므로, 이에 비례하여 스토리지 커패시터의 용량이 보다 증가될 수 있게 된다.
이에 더불어, 본 발명에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법은 회로패턴과 실질적으로 동일한 층에서 동일한 물질로 버티컬 타입의 패시브 소자가 형성되므로 기판 두께가 증가하지 않으므로 초박형 기판을 제조하는 것이 가능해질 수 있다. 또한, 패시브 소자의 전기적 접속이 외부접속단자를 매개로 이루어질 수 있으므로, 패시브 소자 칩과 기판 간을 전기적으로 연결하는 공정이 필요 없게 되므로, 생산 수율을 개선시킬 수 있게 된다.
도 1은 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판을 나타낸 단면도.
도 3 내지 도 13은 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
도 14 내지 도 24는 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(100)은 코어 기재(110), 제1 회로패턴(122), 제1 도전체 패턴(124), 제1 비아 전극(132), 제1 관통 전극(134), 절연성 유전체층(140), 제2 회로패턴(152), 제2 도전체 패턴(154), 제2 비아 전극(162) 및 제2 관통 전극(164)을 포함한다.
코어 기재(110)는 제1 면(110a) 및 제1 면(110a)에 반대되는 제2 면(110b)을 갖는다. 이때, 코어 기재(110)는 글래스(glass), 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다. 이때, 코어 기재(110)로 프리프레그, 폴리이미드 수지 및 에폭시 수지 중 어느 하나를 이용할 시에는 필러 및 글래스 파이버 중 1종 이상을 더 첨가하는 것이 보다 바람직하다.
특히, 코어 기재(110)는 회로 영역(CA) 및 패시브 영역(PA)을 갖는다. 이때, 패시브 영역(PA)은 코어 기재(110)의 일측 가장자리 부분에 배치되는 것이 바람직하나, 이에 제한되는 것은 아니다. 즉, 패시브 영역(PA)은 코어 기재(110)의 중앙 부분에 배치될 수도 있다. 이때, 패시브 영역(PA)은 코어 기재(110) 전체 면적의 30vol% 이하를 갖는 것이 바람직하다.
제1 회로패턴(122)은 코어 기재(110)의 제1 면(110a) 및 제2 면(110b) 상의 회로 영역(CA)에 각각 형성된다. 그리고, 제1 도전체 패턴(124)은 코어 기재(110)의 제1 면(110a) 및 제2 면(110b) 상의 패시브 영역(PA)에 각각 형성된다.
이러한 제1 회로패턴(122) 및 제1 도전체 패턴(124)은 동일층에서 동일한 물질로 형성된다. 이때, 제1 회로패턴(122) 및 제1 도전체 패턴(124) 각각은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
제1 비아 전극(132)은 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)을 관통하여, 회로 영역(CA)에 형성된 제1 회로패턴(122) 상호 간을 전기적으로 연결한다. 그리고, 제1 관통 전극(134)은 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)을 관통하여 패시브 영역(PA)에 형성된 제1 도전체 패턴(124) 상호 간을 전기적으로 연결한다. 이때, 제1 비아 전극(132)은 제1 회로패턴(122)과 일체형 구조로 형성될 수 있고, 제1 관통 전극(134)은 제1 도전체 패턴(124)과 일체형 구조로 형성될 수 있다.
절연성 유전체층(140)은 제1 회로패턴(122), 제1 도전체 패턴(124) 및 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)을 각각 덮는다. 이때, 절연성 유전체층(140)은 제1 면(140a) 및 제1 면(140a)에 반대되는 제2 면(140b)을 갖는다.
이러한 절연성 유전체층(140)은 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질이 이용된다.
이러한 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 절연성 유전체층(140)은, 폴리이미드 수지, 에폭시 수지 등에 비하여 모듈러스가 높고 열팽창 계수가 낮기 때문에 선택적인 노광 및 현상 공정으로 홀을 형성할 시 보다 정밀한 폭 및 피치 설계가 가능하여 미세 회로를 구현하는 것이 가능해질 수 있게 된다.
또한, PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 절연성 유전체층(140)은 현상액에 의해 제거가 가능한 절연 수지 재질이기 때문에 별도의 마스크 패턴을 형성하는 것 없이도 선택적인 노광 및 현상에 의해 패터닝하는 것이 가능하므로 레이저 드릴링 방식에 비하여 제조 비용을 보다 더 절감할 수 있는 구조적인 이점을 갖는다.
제2 회로패턴(152)은 절연성 유전체층(140) 제2 면(140b)의 회로 영역(CA)에 형성되고, 제2 도전체 패턴(154)은 절연성 유전체층(140) 제2 면(140b)의 패시브 영역(PA)에 형성된다.
이러한 제2 회로패턴(152) 및 제2 도전체 패턴(154) 각각은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
여기서, 제1 및 제2 도전체 패턴(124, 154) 각각은 적어도 1회 이상 권선되는 코일 형태로 연결되어 있을 수 있다.
제2 비아 전극(162)은 절연성 유전체층(140)의 제1 면(140a) 및 제2 면(140b)을 관통하여 제1 및 제2 회로패턴(122, 152) 상호 간을 전기적으로 연결한다. 그리고, 제2 관통 전극(164)은 절연성 유전체층(140)의 제1 면(140a) 및 제2 면(140b)을 관통하여 제1 및 제2 도전체 패턴(124, 154) 상호 간을 전기적으로 연결한다. 이때, 제2 비아 전극(162)은 제2 회로패턴(152)과 일체형 구조로 형성될 수 있고, 제2 관통 전극(164)은 제2 도전체 패턴(154)과 일체형 구조로 형성될 수 있다.
여기서, 제1 및 제2 도전체 패턴(124, 154), 제1 및 제2 관통 전극(134, 164) 및 절연성 유전체층(140)을 포함하여 인덕터를 구성한다.
이와 같이, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(100)은 회로 영역(CA)에 제1 및 제2 회로패턴(122, 152)과 제1 및 제2 비아 전극(132, 162)을 형성하면서 패시브 영역(PA)에 제1 및 제2 도전체 패턴(124, 154), 제1 및 제2 관통 전극(134, 164) 및 절연성 유전체층(140)을 포함하는 인덕터가 함께 형성되기 때문에 별도의 패시브 소자 칩 및 패시브 소자 칩을 수용하기 위한 실장 공간인 캐비티를 형성할 필요가 없게 된다.
이 결과, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(100)은, 기판의 캐비티 내에 패시브 소자 칩을 실장하는 것이 아니라, 회로 패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성되는 것에 의해, 별도의 패시브 소자 칩을 실장하거나 캐비티를 형성할 필요가 없으므로 제조 비용을 현저히 감소시킬 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(100)은 제1 및 제2 도전체 패턴(124, 154)이 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)과 절연성 유전체층(140)의 제2 면(140b)에 배치되고, 제1 및 제2 도전체 패턴(124, 154) 상호 간은 제1 및 제2 관통 전극(134, 164)에 의해 연결되는 수직 구조를 갖는다. 이에 따라, 수평 구조에 비하여 제1 및 제2 도전체 패턴(124, 154)의 설계 면적을 충분히 확보하는 것이 가능하므로 고효율의 임피던스를 발휘할 수 있게 된다.
이에 더불어, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(100)은 회로패턴과 실질적으로 동일한 층에서 동일한 물질로 인덕터가 형성되므로 기판 두께가 증가하지 않으므로 초박형 기판을 제조하는 것이 가능해질 수 있다. 또한, 인덕터의 전기적 접속이 외부접속단자를 매개로 이루어질 수 있으므로, 패시브 소자 칩과 기판 간을 전기적으로 연결하는 공정이 필요 없게 되므로, 생산 수율을 개선시킬 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(100)은 솔더 마스크 패턴(170) 및 표면 처리층(180)을 더 포함한다.
솔더 마스크 패턴(170)은 절연성 유전체층(140)의 제2 면(140b)을 각각 덮으며, 제2 회로패턴(152) 및 제2 도전체 패턴(154)의 일부를 각각 노출시키는 제1 개구(G1) 및 제2 개구(G2)를 갖는다.
이때, 솔더 마스크 패턴(170)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
표면 처리층(180)은 솔더 마스크 패턴(170)의 외측으로 노출된 제2 회로패턴(152) 및 제2 도전체 패턴(154)의 일부 상에 배치된다.
이러한 표면 처리층(180)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 표면 처리층(180)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다. 이때, 제2 회로패턴(152) 및 제2 도전체 패턴(154) 상에 배치된 표면 처리층(180)에는 외부접속단자(미도시)가 부착될 수 있다. 이때, 외부접속단자로는 솔더볼 및 범프 중 1종 이상이 이용될 수 있다. 이에 따라, 회로 영역(CA)에 형성된 제1 및 제2 회로패턴(122, 152)과 패시브 영역(PA)에 형성된 인덕터는 외부접속단자를 매개로 외부로부터 전기적인 신호를 전달받을 수 있게 된다.
전술한 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로 영역에 제1 및 제2 회로패턴과 제1 및 제2 비아 전극을 형성하면서 패시브 영역에 제1 및 제2 도전체 패턴, 제1 및 제2 관통 전극 및 절연성 유전체층을 포함하는 인덕터가 함께 형성되기 때문에 별도의 패시브 소자 칩 및 패시브 소자 칩을 수용하기 위한 실장 공간인 캐비티를 형성할 필요가 없게 된다.
이 결과, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은, 기판의 캐비티 내에 패시브 소자 칩을 실장하는 것이 아니라, 회로 패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성된다. 이에 의해, 별도의 패시브 소자 칩을 실장하거나 캐비티를 형성할 필요가 없으므로 제조 비용을 현저히 감소시킬 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 제1 및 제2 도전체 패턴이 코어 기재의 제1 면 및 제2 면과 절연성 유전체층의 제2 면에 배치되고, 제1 및 제2 도전체 패턴 상호 간은 제1 및 제2 관통 전극에 의해 연결되는 수직 구조를 갖는다. 이에 따라, 수평 구조에 비하여 제1 및 제2 도전체 패턴의 설계 면적을 충분히 확보하는 것이 가능하므로 고효율의 임피던스를 발휘할 수 있게 된다.
이에 더불어, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로패턴과 실질적으로 동일한 층에서 동일한 물질로 인덕터가 형성되므로 기판 두께가 증가하지 않으므로 초박형 기판을 제조하는 것이 가능해질 수 있다. 또한, 인덕터의 전기적 접속이 외부접속단자를 매개로 이루어질 수 있으므로, 패시브 소자 칩과 기판 간을 전기적으로 연결하는 공정이 필요 없게 되므로, 생산 수율을 개선시킬 수 있게 된다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판을 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(200)은 절연성 유전체층(210), 제1 회로패턴(222), 제1 커패시터 배선(224), 제2 회로패턴(232), 제2 커패시터 배선(234), 비아 전극(240), 제1 커패시터 전극(252) 및 제2 커패시터 전극(254)을 포함한다.
절연성 유전체층(210)은 제1 면(210a) 및 제1 면(210a)에 반대되는 제2 면(210b)을 갖는다. 이러한 절연성 유전체층(210)은 제1 유전체층(212), 제2 유전체층(214) 및 제3 유전체층(216)이 차례로 적층된 3층 구조를 가질 수 있다. 이때, 제1, 제2 및 제3 유전체층(212, 214, 216) 각각은 서로 동일한 물질로 이루어지는 것이 바람직하나, 반드시 이에 제한되는 것은 아니다.
이러한 제1 내지 제3 유전체층(212, 214, 216) 각각은 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질이 이용될 수 있다.
이러한 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 제1 내지 제3 유전체층(212, 214, 216)은, 폴리이미드 수지, 에폭시 수지 등에 비하여 모듈러스가 높고 열팽창 계수가 낮기 때문에 선택적인 노광 및 현상 공정으로 홀을 형성할 시 보다 정밀한 폭 및 피치 설계가 가능하여 미세 회로를 구현하는 것이 가능해질 수 있게 된다.
또한, PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 제1 내지 제3 유전체층(212, 214, 216)은 현상액에 의해 제거가 가능한 절연 수지 재질이기 때문에 별도의 마스크 패턴을 형성하는 것 없이도 선택적인 노광 및 현상에 의해 패터닝하는 것이 가능하므로 레이저 드릴링 방식에 비하여 제조 비용을 보다 더 절감할 수 있는 구조적인 이점을 갖는다.
특히, 절연성 유전체층(240)은 회로 영역(CA) 및 패시브 영역(PA)을 갖는다. 이때, 패시브 영역(PA)은 절연성 유전체층(240)의 일측 가장자리 부분에 배치되는 것이 바람직하나, 이에 제한되는 것은 아니다. 즉, 패시브 영역(PA)은 절연성 유전체층(240)의 중앙 부분에 배치될 수도 있다. 이때, 패시브 영역(PA)은 절연성 유전체층(240) 전체 면적의 30vol% 이하를 갖는 것이 바람직하다.
제1 회로패턴(222)은 절연성 유전체층(210)의 제1 면(210a)의 회로 영역(CA)에 형성된다. 그리고, 제1 커패시터 배선(224)은 절연성 유전체층(210)의 제1 면(210a)의 패시브 영역(PA)에 형성된다.
이러한 제1 회로패턴(222)과 제1 커패시터 배선(224)은 동일층에서 동일한 물질로 형성된다. 이때, 제1 회로패턴(222) 및 제1 커패시터 배선(224) 각각은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
제2 회로패턴(232)은 절연성 유전체층(210)의 제2 면(210b)의 회로 영역(CA)에 형성된다. 그리고, 제2 커패시터 배선(234)은 절연성 유전체층(210)의 제2 면(210b)의 패시브 영역(PA)에 형성된다.
이러한 제2 회로패턴(232)과 제2 커패시터 배선(234)은 동일층에서 동일한 물질로 형성된다. 이때, 제2 회로패턴(232) 및 제2 커패시터 배선(234) 각각은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
비아 전극(240)은 절연성 유전체층(210)의 회로 영역(CA)을 관통하여, 제1 및 제2 회로패턴(222, 232) 상호 간을 전기적으로 연결한다. 비아 전극(240)은 회로 영역(CA)의 제1 유전체층(212) 내부에 배치된 제1 층(240a)과, 회로 영역(CA)의 제2 유전체층(214) 내부에 배치되어 비아 전극의 제1 층(240a)과 전기적으로 연결된 제2 층(240b)과, 회로 영역(CA)의 제3 유전체층(216) 내부에 배치되어 비아 전극의 제2 층(240b)과 전기적으로 연결된 제3 층(240c)을 포함할 수 있다. 이때, 비아 전극의 제1 층(240a), 제2 층(240b) 및 제3 층(240c)은 서로 동일한 위치에서 동일한 폭으로 형성되는 것이 바람직하다.
제1 커패시터 전극(252)은 제1 커패시터 배선(224)으로부터 절연성 유전체층(210)의 내부로 수직하게 연장 배치된다. 그리고, 제2 커패시터 전극(254)은 제2 커패시터 배선(234)으로부터 절연성 유전체층(240)의 내부로 수직하게 연장 배치되어, 제1 커패시터 전극(252)과 엇갈려 배치된다.
제1 커패시터 전극(252)은 패시브 영역(PA)의 제1 유전체층(212) 내부에 배치된 제1 층(252a)과, 패시브 영역(PA)의 제2 유전체층(214) 내부에 배치되어 제1 커패시터 전극의 제1 층(252a)과 전기적으로 연결된 제2 층(252b)을 포함할 수 있다. 이때, 제1 커패시터 전극의 제1 층(252a) 및 제2 층(252b)은 서로 동일한 위치에서 동일한 폭으로 형성되는 것이 바람직하다.
또한, 제2 커패시터 전극(254)은 패시브 영역(PA)의 제2 유전체층(214) 내부에 배치되어, 제1 커패시터 전극의 제2 층(252b)과 엇갈려 배치되어 서로 간의 일부 면적이 중첩되도록 배치된 제1 층(254a)과, 패시브 영역(PA)의 제3 유전체층(216) 내부에 배치되어, 제2 커패시터 전극의 제1 층(254a)과 전기적으로 연결된 제2 층(254b)을 포함할 수 있다. 이때, 제2 커패시터 전극의 제1 및 제2 층(254a, 254b)은 서로 동일한 위치에서 동일한 폭으로 형성되는 것이 바람직하다.
여기서, 제1 커패시터 배선(224)에 연결된 제1 커패시터 전극(252)과, 제2 커패시터 배선(234)에 연결된 제2 커패시터 전극(254)과, 제1 및 제2 커패시터 전극(252, 254) 사이에 개재된 절연성 유전체층(210)을 포함하여 스토리지 커패시터를 구성한다.
또한, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판(200)은 솔더 마스크 패턴(260) 및 표면 처리층(270)을 더 포함할 수 있다.
솔더 마스크 패턴(260)은 절연성 유전체층(210)의 제1 면(210a) 및 제2 면(210b)을 각각 덮으며, 제1 및 제2 회로패턴(222, 234)과 제1 및 제2 커패시터 배선(224, 234)의 일부를 각각 노출되는 제1 및 제2 개구(G1, G2)를 갖는다.
이때, 솔더 마스크 패턴(260)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
표면 처리층(270)은 솔더 마스크 패턴(260)의 외측으로 노출된 제1 및 제2 회로패턴(222, 232)과 제1 및 제2 커패시터 배선(224, 234)의 일부 상에 배치된다.
이러한 표면 처리층(270)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 표면 처리층(270)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다. 이때, 제1 및 제2 회로패턴(222, 232)과 제1 및 제2 커패시터 배선(224, 234) 상에 배치된 표면 처리층(270)에는 외부접속단자(미도시)가 부착될 수 있다. 이때, 외부접속단자로는 솔더볼 및 범프 중 1종 이상이 이용될 수 있다. 이에 따라, 회로 영역(CA)에 형성된 제1 및 제2 회로패턴(222, 232)과 패시브 영역(PA)에 형성된 스토리지 커패시터는 외부접속단자를 매개로 외부로부터 전기적인 신호를 전달받을 수 있게 된다.
전술한 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로 영역에 제1 및 제2 회로패턴과 비아 전극을 형성하면서 패시브 영역에 제1 및 제2 커패시터 전극과 절연성 유전체층을 포함하는 스토리지 커패시터가 함께 형성되기 때문에 별도의 패시브 소자 칩 및 패시브 소자 칩을 수용하기 위한 실장 공간인 캐비티를 형성할 필요가 없게 된다.
이 결과, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은, 제1 실시예와 마찬가지로, 기판의 캐비티 내에 패시브 소자 칩을 실장하는 것이 아니라, 회로 패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성된다. 이에 의해, 별도의 패시브 소자 칩을 실장하거나 캐비티를 형성할 필요가 없으므로 제조 비용을 현저히 감소시킬 수 있게 된다.
또한, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 제1 커패시터 배선에 연결된 제1 커패시터 전극과, 제2 커패시터 배선에 연결된 제2 커패시터 전극과, 제1 및 제2 커패시터 전극 사이에 개재된 절연성 유전체층을 포함하여 구성되는 스토리지 커패시터가 수직 구조를 갖는다. 이에 따라, 수평 구조에 비하여 제1 및 제2 커패시터 전극 간의 중첩 면적을 증가시킬 수 있어 스토리지 커패시턴스 용량을 증가시킬 수 있게 된다.
이에 더불어, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 회로패턴과 실질적으로 동일한 층에서 동일한 물질로 스토리지 커패시터가 형성되므로 기판 두께가 증가하지 않으므로 초박형 기판을 제조하는 것이 가능해질 수 있다. 또한, 스토리지 커패시터의 전기적 접속이 외부접속단자를 매개로 이루어질 수 있으므로, 패시브 소자 칩과 기판 간을 전기적으로 연결하는 공정이 필요 없게 되므로, 생산 수율을 개선시킬 수 있게 된다.
또한, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판은 스토리지 커패시터가 기판의 내부에 버티컬 타입으로 형성되는 구조이므로, 포토 이미징(photo imaging) 기술이 발전될수록 제1 및 제2 커패시터 전극의 폭이 보다 미세화되는 상관관계를 갖는다. 이에 따라, 포토 이미징 기술이 발전될수록 동일 면적 기준으로 제1 및 제2 커패시터 전극의 수가 증가하는 효과를 발휘할 수 있으므로, 이에 비례하여 스토리지 커패시터의 용량이 보다 증가될 수 있게 된다.
(제1 실시예)
이하에서는 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 3 내지 도 13은 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 3에 도시된 바와 같이, 회로 영역(CA) 및 패시브 영역(PA)을 가지며, 금속층(125)이 형성된 코어 기재(110)를 준비한다.
이때, 코어 기재(110)는 제1 면(110a) 및 제1 면(110a)에 반대되는 제2 면(110b)을 갖는다. 이때, 코어 기재(110)는 글래스(glass), 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다. 이때, 코어 기재(110)로 프리프레그, 폴리이미드 수지 및 에폭시 수지 중 어느 하나를 이용할 시에는 필러 및 글래스 파이버 중 1종 이상을 더 첨가하는 것이 보다 바람직하다.
여기서, 패시브 영역(PA)은 코어 기재(110)의 일측 가장자리 부분에 배치되는 것이 바람직하나, 이에 제한되는 것은 아니다. 즉, 패시브 영역(PA)은 코어 기재(110)의 중앙 부분에 배치될 수도 있다. 이때, 패시브 영역(PA)은 코어 기재(110) 전체 면적의 30vol% 이하를 갖는 것이 바람직하다.
도 4에 도시된 바와 같이, 코어 기재(110)에 형성된 금속층(125)의 일부를 에칭한다. 이에 따라, 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)에 각각 형성된 금속층(125)의 일부 두께가 제거되어, 금속층(125)의 두께가 낮아지게 된다.
다음으로, 코어 기재(110)의 회로 영역(CA) 및 패시브 영역(PA)에 배치된 두께가 낮아진 금속층(125) 및 코어 기재(110)의 일부를 각각 제거하여, 제1 비아 홀(V1) 및 제1 관통 홀(TH1)을 형성한다. 이때, 제1 비아 홀(V1) 및 제1 관통 홀(TH1)은 금속층(125) 및 코어 기재(110)를 레이저 드릴링 또는 기계적 드릴링 방식으로 차례로 제거하는 것에 의해 형성될 수 있다.
다음으로, 도 4 및 도 5에 도시된 바와 같이, 제1 비아 홀(V1) 및 제1 관통 홀(TH1)의 내벽에 제1 씨드층(127)을 형성한 후, 금속층(125)의 일부를 덮는 제1 마스크 패턴(M1)을 형성한다. 이러한 제1 씨드층(127)은 전해 도금 및 무전해 도금 방식에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
이때, 제1 씨드층(127)은 제1 비아 홀(V1) 및 제1 관통 홀(TH1)의 내벽과 더불어, 금속층(125) 상부 전체를 덮도록 형성될 수도 있다. 이 경우, 금속층(125) 상부 전체를 덮는 제1 씨드층(127)은 후술하는 제1 회로 패턴(도 6의 122) 및 제1 도전체 패턴(도 6의 124)을 형성한 후, 제1 회로패턴 및 제1 도전체 패턴의 외측으로 노출되는 부분을 플래시 에칭으로 제거하는 것이 바람직하다.
도 6에 도시된 바와 같이, 제1 마스크 패턴(도 5의 M1)의 외측으로 노출된 제1 씨드층(도 5의 127) 및 금속층(도 5의 125)을 매개로 도금을 실시하여 회로 금속층(미도시)을 형성한다. 이때, 회로 금속층은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 회로 금속층을 선택적으로 패터닝하여 제1 회로패턴(122) 및 제1 도전체 패턴(124)을 형성하면서, 제1 회로패턴(122)과 제1 도전체 패턴(124) 상호 간을 각각 연결하는 제1 비아 전극(132)과 제1 관통 전극(134)을 형성한다. 이에 따라, 제1 회로패턴(122)은 제1 비아 전극(132)과 일체형 구조로 형성되고, 제1 도전체 패턴(124)은 제1 관통 전극(134)과 일체형 구조로 형성된다.
다음으로, 제1 회로패턴(122), 제1 도전체 패턴(124), 제1 비아 전극(132) 및 제1 관통 전극(134)이 형성된 코어 기재(110) 상의 제1 마스크 패턴을 현상액을 이용한 스트립 공정으로 제거한다.
도 7에 도시된 바와 같이, 제1 회로패턴(122), 제1 도전체 패턴(124) 및 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)을 각각 덮는 절연성 유전체층(140)을 형성한다. 이러한 절연성 유전체층(140)은 진공 라미네이션 방식으로 코어 기재(110)와 합착시키는 것이 바람직하다.
이러한 절연성 유전체층(140)은 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질을 이용하는 것이 바람직하다.
도 8에 도시된 바와 같이, 절연성 유전체층(140)의 회로 영역(CA) 및 패시브 영역(PA)의 일부를 각각 관통하는 제2 비아 홀(V2) 및 제2 관통 홀(TH2)을 형성한다.
이때, PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 절연성 유전체층(140)은, 폴리이미드 수지, 에폭시 수지 등에 비하여 모듈러스가 높고 열팽창 계수가 낮기 때문에 선택적인 노광 및 현상 공정으로 홀을 형성할 시 보다 정밀한 폭 및 피치 설계가 가능하여 미세 회로를 구현하는 것이 가능해질 수 있게 된다.
또한, PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 절연성 유전체층(140)은 현상액에 의해 제거가 가능한 절연 수지 재질이기 때문에 별도의 마스크 패턴을 형성하는 것 없이도 선택적인 노광 및 현상에 의해 제2 비아 홀(V2) 및 제2 관통 홀(TH2)을 형성하는 것이 가능하므로 레이저 드릴링 방식에 비하여 제조 비용을 보다 더 절감할 수 있는 구조적인 이점을 갖는다.
이러한 절연성 유전체층(140)의 현상시, 현상액으로는 TMAH(Tetramethyl ammonium hydroxide)를 이용하는 것이 바람직하다.
도 9에 도시된 바와 같이, 제2 비아 홀(V2) 및 제2 관통 홀(TH2)의 내벽에 제2 씨드층(157)을 형성한다. 이러한 제2 씨드층(157)은 전해 도금 및 무전해 도금 방식에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
이때, 제2 씨드층(157)은 제2 비아 홀(V2) 및 제2 관통 홀(TH2)의 내벽과 더불어, 절연성 유전체층(140)의 제2 면(140b) 전체를 덮도록 각각 형성될 수 있다. 이 경우, 제1 회로패턴(122) 및 제1 도전체 패턴(124)의 상부 전체를 덮는 제2 씨드층(157)은 후술하는 제2 회로 패턴(도 11의 152) 및 제2 도전체 패턴(도 11의 154)을 형성한 후, 제2 회로패턴 및 제2 도전체 패턴의 외측으로 노출되는 부분을 플래시 에칭으로 제거하는 것이 바람직하다.
도 10에 도시된 바와 같이, 제2 씨드층(157)이 형성된 절연성 유전체층(140) 상에 제2 마스크 패턴(M2)을 형성한다. 이러한 제2 마스크 패턴(M2)은 제2 회로패턴 형성 영역 및 제2 도전체 패턴 형성 영역을 제외한 전 부분을 덮도록 형성될 수 있다.
도 11에 도시된 바와 같이, 제2 마스크 패턴(도 10의 M2)의 외측으로 노출된 제2 씨드층(도 10의 157)을 매개로 도금을 실시하여, 절연성 유전체층(140)의 제2 면(140b)에 제2 회로패턴(152) 및 제2 도전체 패턴(154)을 형성하면서, 제1 및 제2 회로패턴(122, 152) 상호 간을 연결하는 제2 비아 전극(162)과, 제1 및 제2 도전체 패턴(124, 154) 상호 간을 연결하는 제2 관통 전극(164)을 형성한다.
다음으로, 절연성 유전체층(140) 상의 제2 마스크 패턴을 제거한다.
이에 따라, 제1 및 제2 도전체 패턴(124, 154), 제1 및 제2 관통 전극(162, 164) 및 절연성 유전체층(140)을 포함하여 구성되는 인덕터가 제조된다.
이와 같이, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 회로 영역(CA)에 제1 및 제2 회로패턴(122, 152)과 제1 및 제2 비아 전극(132, 162)을 형성하면서 패시브 영역(PA)에 제1 및 제2 도전체 패턴(124, 154), 제1 및 제2 관통 전극(134, 164) 및 절연성 유전체층(140)을 포함하는 인덕터가 함께 형성되기 때문에 별도의 패시브 소자 칩 및 패시브 소자 칩을 수용하기 위한 실장 공간인 캐비티를 형성할 필요가 없게 된다.
이 결과, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은, 기판의 캐비티 내에 패시브 소자 칩을 실장하는 것이 아니라, 회로 패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성되는 것에 의해, 별도의 패시브 소자 칩을 실장하거나 캐비티를 형성할 필요가 없으므로 제조 비용을 현저히 감소시킬 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 제1 및 제2 도전체 패턴(124, 154)이 코어 기재(110)의 제1 면(110a) 및 제2 면(110b)과 절연성 유전체층(140)의 제2 면(140b)에 배치되고, 제1 및 제2 도전체 패턴(124, 154) 상호 간은 제1 및 제2 관통 전극(134, 164)에 의해 연결되는 수직 구조를 갖는다. 이에 따라, 수평 구조에 비하여 제1 및 제2 도전체 패턴(124, 154)의 설계 면적을 충분히 확보하는 것이 가능하므로 고효율의 임피던스를 발휘할 수 있게 된다.
이에 더불어, 본 발명의 제1 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 회로패턴과 실질적으로 동일한 층에서 동일한 물질로 인덕터가 형성되므로 기판 두께가 증가하지 않으므로 초박형 기판을 제조하는 것이 가능해질 수 있다. 또한, 인덕터의 전기적 접속이 외부접속단자를 매개로 이루어질 수 있으므로, 패시브 소자 칩과 기판 간을 전기적으로 연결하는 공정이 필요 없게 되므로, 생산 수율을 개선시킬 수 있게 된다.
다음으로, 도 12에 도시된 바와 같이, 절연성 유전체층(140)의 제2 면(140b)을 각각 덮으며, 제2 회로패턴(152) 및 제2 도전체 패턴(154)의 일부를 각각 노출시키는 제1 및 제2 개구(G1, G2)를 갖는 솔더 마스크 패턴(170)을 형성한다.
이때, 솔더 마스크 패턴(170)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
도 13에 도시된 바와 같이, 솔더 마스크 패턴(170)의 외측으로 노출된 제2 회로패턴(152) 및 제2 도전체 패턴(154)의 일부 상에 표면 처리층(180)을 형성한다.
이러한 표면 처리층(180)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 표면 처리층(180)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다. 이때, 제2 회로패턴(152) 및 제2 도전체 패턴(154) 상에 배치된 표면 처리층(180)에는 외부접속단자(미도시)가 부착될 수 있다. 이때, 외부접속단자로는 솔더볼 및 범프 중 1종 이상이 이용될 수 있다. 이에 따라, 회로 영역(CA)에 형성된 제1 및 제2 회로패턴(122, 152)과 패시브 영역(PA)에 형성된 인덕터는 외부접속단자를 매개로 외부로부터 전기적인 신호를 전달받을 수 있게 된다.
(제2 실시예)
이하에서는 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 14 내지 도 24는 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 14에 도시된 바와 같이, 회로 영역(CA) 및 패시브 영역(PA)을 가지며, 캐리어 금속층(30)을 갖는 캐리어 부재(50)를 준비한다.
이때, 캐리어 부재(50)는 코어 기재(10)와, 코어 기재(10)의 양면에 적층된 금속층(20)와, 금속층(20) 상에 각각 적층된 캐리어 금속층(30)을 갖는다. 코어 기재(10)는 폴리이미드 수지, 에폭시 수지 등에서 선택될 수 있으나, 이에 제한되는 것은 아니다.
여기서, 패시브 영역(PA)은 캐리어 부재(50)의 일측 가장자리 부분에 배치되는 것이 바람직하나, 이에 제한되는 것은 아니다. 즉, 패시브 영역(PA)은 캐리어 부재(50)의 중앙 부분에 배치될 수도 있다. 이때, 패시브 영역(PA)은 캐리어 부재(50) 전체 면적의 30vol% 이하를 갖는 것이 바람직하다.
다음으로, 도 15에 도시된 바와 같이, 캐리어 금속층(30)을 갖는 캐리어 부재(50) 양면의 회로 영역(CA)과 패시브 영역(PA)을 제외한 전 영역을 덮는 제1 마스크 패턴(M1)을 형성한다.
도 16에 도시된 바와 같이, 캐리어 금속층(30)을 매개로 도금을 실시하여 회로 영역(CA) 및 패시브 영역(PA)에 제1 회로패턴(222)과 제1 커패시터 배선(224)을 각각 형성한다.
이에 따라, 제1 회로패턴(222)과 제1 커패시터 배선(224)은 동일층에서 동일한 물질로 형성된다. 이때, 제1 회로패턴(222) 및 제1 커패시터 배선(224) 각각은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 제1 회로패턴(222) 및 제1 커패시터 배선(224)이 형성된 캐리어 부재(50)를 덮는 제1 마스크 패턴(도 15의 M1)을 제거한다.
다음으로, 제1 회로패턴(222) 및 제1 커패시터 배선(224)이 형성된 캐리어 부재(50) 상에 제1 유전체층(212)을 형성한다.
이러한 제1 유전체층(212)은 진공 라미네이션 방식으로 캐리어 부재와 합착시키는 것이 바람직하다.
이러한 제1 유전체층(212)은 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질을 이용하는 것이 바람직하다.
다음으로, 도 16에 도시된 바와 같이, 제1 유전체층(212)의 회로 영역(CA) 및 패시브 영역(PA)을 각각 관통하는 제1 비아 홀(V1) 및 제1관통 홀(TH1)을 형성한다.
이때, PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 제1 유전체층(212)은, 폴리이미드 수지, 에폭시 수지 등에 비하여 모듈러스가 높고 열팽창 계수가 낮기 때문에 선택적인 노광 및 현상 공정으로 제1 비아 홀(V1) 및 제1 관통 홀(TH1)을 형성할 시 보다 정밀한 폭 및 피치 설계가 가능하여 미세 회로를 구현하는 것이 가능해질 수 있게 된다.
또한, PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 재질의 제1 유전체층(212)은 현상액에 의해 제거가 가능한 절연 수지 재질이기 때문에 별도의 마스크 패턴을 형성하는 것 없이도 선택적인 노광 및 현상에 의해 제1 비아 홀(V1) 및 제1 관통 홀(TH1)을 형성하는 것이 가능하므로 레이저 드릴링 방식에 비하여 제조 비용을 보다 더 절감할 수 있는 구조적인 이점을 갖는다.
이러한 제1 유전체층(212)의 현상시, 현상액으로는 TMAH(Tetramethyl ammonium hydroxide)를 이용하는 것이 바람직하다.
도 17에 도시된 바와 같이, 제1 비아 홀(도 16의 V1) 및 제1 관통 홀(도 16의 TH1)이 형성된 제1 유전체층(212)의 내부 및 상부에 회로 금속층(245)을 형성한다.
이때, 회로 금속층(245)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
도 18에 도시된 바와 같이, 제1 유전체층(212) 상부의 회로 금속층(도 17의 245)만을 선택적으로 제거하여, 제1 회로패턴(222) 및 제1 커패시터 배선(224)과 각각 연결되는 비아 전극의 제1 층(240a) 및 제1 커패시터 전극의 제1 층(252a)을 형성한다.
이에 따라, 제1 유전체층(212)의 내부에 비아 전극의 제1 층(240a) 및 제1 커패시터 전극의 제1 층(252a)이 형성되고, 제1 유전체층(212)의 상부는 외부로 노출된다.
도 19에 도시된 바와 같이, 비아 전극의 제1 층(240a) 및 제1 커패시터 전극의 제1 층(252a)이 형성된 제1 유전체층(212)을 덮는 제2 유전체층(214)을 형성한다. 이때, 제2 유전체층(214)은 제1 유전체층(212)과 서로 동일한 물질로 이루어지는 것이 바람직하나, 반드시 이에 제한되는 것은 아니다.
이러한 제2 유전체층(214)은 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질이 이용될 수 있다.
다음으로, 제2 유전체층(214)의 일부를 제거하여, 비아 전극의 제1 층(240a) 및 제1 커패시터 전극의 제1 층(252a)을 각각 노출되는 제2 비아 홀(미도시) 및 제2 관통 홀(미도시)과, 제2 관통 홀과 이격 배치되어, 제2 관통 홀과 엇갈려 배치되는 제3 관통 홀(미도시)을 형성한다.
다음으로, 제2 비아 홀과 제2 및 제3 관통 홀 내에 도금을 실시하여, 비아 전극의 제1 층(240a)과 연결되는 비아 전극의 제2 층(240b)과, 제1 커패시터 전극의 제1 층(252a)과 연결되는 제1 커패시터 전극의 제2 층(252b)과, 제2 커패시터 전극의 제1 층(254a)을 형성한다. 이에 따라, 제1 커패시터 전극(252)은 제1 층(252a)과 제2 층(252b)이 차례로 적층되는 2층 구조를 갖는다.
다음으로, 도 20에 도시된 바와 같이, 비아 전극의 제2 층(240b), 제1 커패시터 전극의 제2 층(252b) 및 제2 커패시터 전극의 제1 층(254a)이 형성된 제2 유전체층(214)을 덮는 제3 유전체층(216)을 형성한다. 이러한 제1 유전체층(212), 제2 유전체층(214) 및 제3 유전체층(216)을 포함하여 절연성 유전체층(210)을 구성한다.
이때, 제3 유전체층(216)은 제1 및 제2 유전체층(212, 214)과 서로 동일한 물질로 이루어지는 것이 바람직하나, 반드시 이에 제한되는 것은 아니다.
이러한 제3 유전체층(216)은 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질이 이용될 수 있다.
다음으로, 제3 유전체층(216)의 일부를 제거하여, 비아 전극의 제2 층(240b) 및 제2 커패시터 전극의 제1 층(254a)을 각각 노출시키는 제3 비아 홀(미도시)과 제4 관통 홀(미도시)을 형성한다.
다음으로, 제3 비아 홀과 제4 관통 홀 내에 도금을 실시하여, 비아 전극의 제2 층(240b)과 연결되는 비아 전극의 제3 층(240c)과, 제2 커패시터 전극의 제1 층(254a)과 연결되는 제2 커패시터 전극의 제2 층(254b)을 형성한다.
이에 따라, 비아 전극(240)은 제1 층(240a), 제2 층(240b) 및 제3 층(240c)이 차례로 적층되는 3층 구조를 갖는다. 그리고, 제2 커패시터 전극(254)은 제1 층(254a) 및 제2 층(254b)이 차례로 적층되는 2층 구조를 갖는다.
여기서, 제1 커패시터 전극(252)과, 제2 커패시터 전극(254)과, 제1 및 제2 커패시터 전극(252, 254) 사이에 개재된 절연성 유전체층(210)을 포함하여 스토리지 커패시터를 구성한다.
이때, 본 발명의 제2 실시예에서는 제1 내지 제3 유전체층(212, 214, 216)으로 PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 재질이 이용되므로, 별도의 마스크 패턴을 형성할 필요가 없게 되어 제조 공정 수율을 향상시킬 수 있게 된다.
도 21에 도시된 바와 같이, 제3 유전체층(216) 상의 회로 영역(CA) 및 패시브 영역(PA)을 제외한 전 영역을 덮는 제2 마스크 패턴(M2)을 형성한다.
도 22에 도시된 바와 같이, 제2 마스크 패턴(도 21의 M2)의 외측으로 노출된 회로 영역(CA) 및 패시브 영역(PA)에 도금을 실시하여, 회로 영역(CA)에 배치된 비아 전극의 제3 층(240c)과 연결되는 제2 회로패턴(232)과, 패시브 영역(PA)에 배치되는 제2 커패시터 전극의 제2 층(254b)과 연결되는 제2 커패시터 배선(234)을 형성한다.
다음으로, 제2 회로패턴(232) 및 제2 커패시터 배선(234)이 형성된 제3 유전체층(216)을 덮는 제2 마스크 패턴을 제거한다.
도 23에 도시된 바와 같이, 캐리어 부재(도 22의 50)로부터 캐리어 부재의 양면에 각각 형성된 제1, 제2 및 제3 유전체층(212, 214, 216)을 떼어낸다. 본 단계시, 캐리어 부재의 캐리어 금속층(30)이 제1 유전체층(212)에 부착될 수 있다. 이때, 제1 유전체층(212)에 부착된 캐리어 금속층(30)은 플래시 에칭으로 제거하게 된다.
이와 같이, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 회로 영역(CA)에 제1 및 제2 회로패턴(222, 232)과 비아 전극(240)을 형성하면서 패시브 영역(PA)에 제1 및 제2 커패시터 전극(252, 254)과 절연성 유전체층(210)을 포함하는 스토리지 커패시터가 함께 형성되기 때문에 별도의 패시브 소자 칩 및 패시브 소자 칩을 수용하기 위한 실장 공간인 캐비티를 형성할 필요가 없게 된다.
이 결과, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 기판의 캐비티 내에 패시브 소자 칩을 실장하는 것이 아니라, 회로 패턴을 형성하면서 버티컬 타입의 패시브 소자가 함께 형성된다. 이에 의해, 별도의 패시브 소자 칩을 실장하거나 캐비티를 형성할 필요가 없으므로 제조 비용을 현저히 감소시킬 수 있게 된다.
또한, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 제1 커패시터 배선(224)에 연결된 제1 커패시터 전극(252)과, 제2 커패시터 배선(234)에 연결된 제2 커패시터 전극(254)과, 제1 및 제2 커패시터 전극(252, 254) 사이에 개재된 절연성 유전체층(210)을 포함하여 구성되는 스토리지 커패시터가 수직 구조를 갖는다. 이에 따라, 수평 구조에 비하여 제1 및 제2 커패시터 전극(252, 254) 간의 중첩 면적을 증가시킬 수 있어 스토리지 커패시턴스 용량을 증가시킬 수 있게 된다.
이에 더불어, 본 발명의 제2 실시예에 따른 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법은 회로패턴과 실질적으로 동일한 층에서 동일한 물질로 스토리지 커패시터가 형성되므로 기판 두께가 증가하지 않으므로 초박형 기판을 제조하는 것이 가능해질 수 있다. 또한, 스토리지 커패시터의 전기적 접속이 외부접속단자를 매개로 이루어질 수 있으므로, 패시브 소자 칩과 기판 간을 전기적으로 연결하는 공정이 필요 없게 되므로, 생산 수율을 개선시킬 수 있게 된다.
도 24에 도시된 바와 같이, 제1 및 제3 유전체층(212, 216)을 각각 덮으며, 제1 및 제2 회로패턴(222, 232)과 제1 및 제2 커패시터 배선(224, 234)의 일부를 각각 노출되는 제1 및 제2 개구(G1, G2)를 갖는 솔더 마스크 패턴(260)을 형성한다.
이때, 솔더 마스크 패턴(260)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
다음으로, 솔더 마스크 패턴(260)의 외측으로 노출된 제1 및 제2 회로패턴(222, 232)과 제1 및 제2 커패시터 배선(224, 234)의 일부 상에 표면 처리층(270)을 형성한다.
이러한 표면 처리층(270)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 표면 처리층(270)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다. 이때, 제1 및 제2 회로패턴(222, 232)과 제1 및 제2 커패시터 배선(224, 234) 상에 배치된 표면 처리층(270)에는 외부접속단자(미도시)가 부착될 수 있다. 이때, 외부접속단자로는 솔더볼 및 범프 중 1종 이상이 이용될 수 있다. 이에 따라, 회로 영역(CA)에 형성된 제1 및 제2 회로패턴(222, 232)과 패시브 영역(PA)에 형성된 스토리지 커패시터는 외부접속단자를 매개로 외부로부터 전기적인 신호를 전달받을 수 있게 된다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 인쇄회로기판 110 : 코어 기재
122 : 제1 회로패턴 124 : 제1 도전체 패턴
132 : 제1 비아 전극 134 : 제1 관통 전극
140 : 절연성 유전체층 152 : 제2 회로패턴
154 : 제2 도전체 패턴 162 : 제2 비아 전극
164 : 제2 관통 전극 170 : 솔더 마스크 패턴
180 : 표면 처리층 CA : 회로 영역
PA : 패시브 영역

Claims (25)

  1. 회로 영역 및 패시브 영역을 갖는 코어 기재;
    상기 코어 기재의 제1 면 및 제2 면 상의 회로 영역과 패시브 영역에 각각 형성된 제1 회로패턴과 제1 도전체 패턴;
    상기 코어 기재를 각각 관통하여, 상기 회로 영역의 제1 회로패턴과 패시브 영역의 제1 도전체 패턴 상호 간을 각각 연결하는 제1 비아 전극과 제1 관통 전극;
    상기 제1 회로패턴, 제1 도전체 패턴 및 코어 기재의 제1 면 및 제2 면을 각각 덮는 절연성 유전체층;
    상기 절연성 유전체층의 제2 면에 각각 형성된 제2 회로패턴 및 제2 도전체 패턴; 및
    상기 절연성 유전체층을 각각 관통하여, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 제2 비아 전극과, 상기 제1 및 제2 도전체 패턴 상호 간을 연결하는 제2 관통 전극;
    을 포함하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  2. 제1항에 있어서,
    상기 절연성 유전체층은
    PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전체 패턴, 제1 및 제2 관통 전극 및 절연성 유전체층을 포함하여 인덕터를 구성하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 및 제2 도전체 패턴 각각은
    적어도 1회 이상 권선되는 코일 형태로 연결되어 있는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  5. 제1항에 있어서,
    상기 절연성 유전체층의 제2 면을 각각 덮으며, 제2 회로패턴 및 제2 도전체 패턴의 일부를 각각 노출시키는 솔더 마스크 패턴; 및
    상기 솔더 마스크 패턴의 외측으로 노출된 제2 회로패턴 및 제2 도전체 패턴의 일부 상에 배치된 표면 처리층;
    을 더 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  6. 제1항에 있어서,
    상기 패시브 영역은
    상기 코어 기재 전체 면적의 30vol% 이하를 갖는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  7. 회로 영역 및 패시브 영역을 갖는 절연성 유전체층;
    상기 절연성 유전체층의 제1 면의 회로 영역과 패시브 영역에 각각 형성된 제1 회로패턴과 제1 커패시터 배선;
    상기 절연성 유전체층의 제2 면의 회로 영역과 패시브 영역에 각각 형성된 제2 회로패턴과 제2 커패시터 배선;
    상기 절연성 유전체층의 회로 영역을 관통하여, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 비아 전극;
    상기 제1 커패시터 배선으로부터 상기 절연성 유전체층의 내부로 수직하게 연장 배치된 제1 커패시터 전극; 및
    상기 제2 커패시터 배선으로부터 상기 절연성 유전체층의 내부로 수직하게 연장 배치되어, 상기 제1 커패시터 전극과 엇갈려 배치된 제2 커패시터 전극;
    을 포함하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  8. 제7항에 있어서,
    상기 제1 커패시터 배선에 연결된 제1 커패시터 전극과,
    상기 제2 커패시터 배선에 연결된 제2 커패시터 전극과,
    상기 제1 및 제2 커패시터 전극 사이에 개재된 절연성 유전체층을 포함하여 스토리지 커패시터를 구성하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  9. 제8항에 있어서,
    상기 절연성 유전체층은
    상기 제1 회로패턴 및 제1 커패시터 배선이 각각 형성된 제1 유전체층;
    상기 제2 회로패턴 및 제2 커패시터 배선이 각각 형성된 제3 유전체층; 및
    상기 제1 유전체층과 제3 유전체층 사이에 개재된 제2 유전체층;
    을 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  10. 제9항에 있어서,
    상기 제1 내지 제3 유전체층 각각은
    PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  11. 제9항에 있어서,
    상기 제1 커패시터 전극과 제2 커패시터 전극은
    상기 제2 유전체층의 내부에서 서로 간의 일부 면적이 중첩되도록 배치된 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  12. 제7항에 있어서,
    상기 절연성 유전체층의 제1 면 및 제2 면을 각각 덮으며, 상기 제1 및 제2 회로패턴과 제1 및 제2 커패시터 배선의 일부를 각각 노출되는 솔더 마스크 패턴; 및
    상기 솔더 마스크 패턴의 외측으로 노출된 상기 제1 및 제2 회로패턴과 제1 및 제2 커패시터 배선의 일부 상에 배치된 표면 처리층;
    을 더 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  13. 제7항에 있어서,
    상기 패시브 영역은
    상기 절연성 유전체층 전체 면적의 30vol% 이하를 갖는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판.
  14. (a) 코어 기재의 회로 영역과 패시브 영역에 제1 회로패턴 및 제1 도전체 패턴을 형성하면서, 상기 제1 회로패턴과 제1 도전체 패턴 상호 간을 각각 연결하는 제1 비아 전극과 제1 관통 전극을 형성하는 단계;
    (b) 상기 제1 회로패턴, 제1 도전체 패턴 및 코어 기재의 제1 면 및 제2 면을 각각 덮는 절연성 유전체층을 형성하는 단계; 및
    (c) 상기 절연성 유전체층을 각각 관통하여, 상기 절연성 유전체층의 제2 면에 제 회로패턴 및 제2 도전체 패턴을 형성하면서, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 제2 비아 전극과, 상기 제1 및 제2 도전체 패턴 상호 간을 연결하는 제2 관통 전극을 형성하는 단계;
    를 포함하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  15. 제14항에 있어서,
    상기 (a) 단계는,
    (a-1) 회로 영역 및 패시브 영역을 가지며, 금속층이 형성된 코어 기재를 준비하는 단계;
    (a-2) 상기 코어 기재에 형성된 금속층의 일부를 에칭하여, 상기 금속층의 두께를 낮추는 단계;
    (a-3) 상기 코어 기재의 회로 영역 및 패시브 영역에 배치된 두께가 낮아진 상기 금속층 및 코어 기재의 일부를 각각 제거하여, 제1 비아 홀 및 제1 관통 홀을 형성하는 단계;
    (a-4) 상기 제1 비아 홀 및 제1 관통 홀의 내벽에 제1 씨드층을 형성한 후, 금속층의 일부를 덮는 제1 마스크 패턴을 형성하는 단계;
    (a-5) 상기 제1 마스크 패턴의 외측으로 노출된 제1 씨드층 및 금속층을 매개로 도금을 실시하여 회로 금속층을 형성한 후, 상기 회로 금속층을 선택적으로 패터닝하여 상기 제1 회로패턴 및 제1 도전체 패턴을 형성하면서, 상기 제1 회로패턴과 제1 도전체 패턴 상호 간을 각각 연결하는 제1 비아 전극과 제1 관통 전극을 형성하는 단계; 및
    (a-6) 상기 제1 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  16. 제14항에 있어서,
    상기 (b) 단계에서,
    상기 절연성 유전체층은
    PID(Photo-Image able Dielectric) 및 NPD(Non-photosensitive Pattern able Dielectric) 중 선택된 하나 이상을 진공 라미네이션 방식으로 코어 기재에 합착시키는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  17. 제14항에 있어서,
    상기 (c) 단계는,
    (c-1) 상기 절연성 유전체층의 회로 영역 및 패시브 영역의 일부를 각각 관통하는 제2 비아 홀 및 제2 관통 홀을 형성하는 단계;
    (c-2) 상기 제2 비아 홀 및 제2 관통 홀의 내벽에 제2 씨드층을 형성하는 단계;
    (c-3) 상기 제2 씨드층이 형성된 절연성 유전체층 상에 제2 마스크 패턴을 형성하는 단계;
    (c-4) 상기 제2 마스크 패턴의 외측으로 노출된 상기 제2 씨드층을 매개로 도금을 실시하여, 상기 절연성 유전체층의 제2 면에 제2 회로패턴 및 제2 도전체 패턴을 형성하면서, 상기 제1 및 제2 회로패턴 상호 간을 연결하는 제2 비아 전극과, 상기 제1 및 제2 도전체 패턴 상호 간을 연결하는 제2 관통 전극을 형성하는 단계; 및
    (c-5) 상기 절연성 유전체층 상의 제2 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  18. 제14항에 있어서,
    상기 (c) 단계 이후,
    (d) 상기 절연성 유전체층의 제2 면을 각각 덮으며, 상기 제2 회로패턴 및 제2 도전체 패턴의 일부를 각각 노출시키는 솔더 마스크 패턴을 형성하는 단계; 및
    (e) 상기 솔더 마스크 패턴의 외측으로 노출된 제2 회로패턴 및 제2 도전체 패턴의 일부 상에 표면 처리층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  19. (a) 캐리어 부재 양면의 회로 영역과 패시브 영역에 제1 회로패턴과 제1 커패시터 배선을 각각 형성하는 단계;
    (b) 상기 제1 회로패턴 및 제1 커패시터 배선이 형성된 캐리어 부재 상에 제1 유전체층을 형성하는 단계;
    (c) 상기 제1 유전체층의 일부를 관통하여, 상기 제1 회로패턴 및 제1 커패시터 배선과 각각 연결되는 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층을 형성하는 단계;
    (d) 상기 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층이 형성된 제1 유전체층을 덮는 제2 유전체층을 형성하는 단계;
    (e) 상기 제2 유전체층의 일부를 관통하여 상기 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층과 각각 연결되는 비아 전극의 제2 층 및 제1 커패시터 전극의 제2 층을 형성하면서, 상기 비아 전극의 제2 층과 엇갈려 배치되는 제2 커패시터 전극의 제1 층을 형성하는 단계;
    (f) 상기 비아 전극의 제2 층, 제1 커패시터 전극의 제2 층 및 제2 커패시터 전극의 제1 층이 형성된 제2 유전체층을 덮는 제3 유전체층을 형성하는 단계;
    (g) 상기 제3 유전체층의 일부를 관통하여 상기 비아 전극의 제2 층 및 제2 커패시터 전극의 제1 층과 각각 연결되는 비아 전극의 제3 층 및 제2 커패시터 전극의 제2 층을 형성하는 단계; 및
    (h) 상기 제3 유전체층 상에 배치된 비아 전극의 제3 층과 연결되는 제2 회로패턴과, 상기 제2 커패시터 전극의 제2 층과 연결되는 제2 커패시터 배선을 형성하는 단계;
    를 포함하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  20. 제19항에 있어서,
    상기 (a) 단계는,
    (a-1) 캐리어 금속층을 갖는 캐리어 부재 양면의 회로 영역과 패시브 영역을 제외한 전 영역을 덮는 제1 마스크 패턴을 형성하는 단계;
    (a-2) 상기 캐리어 금속층을 매개로 도금을 실시하여 상기 회로 영역 및 패시브 영역에 제1 회로패턴과 제1 커패시터 배선을 각각 형성하는 단계; 및
    (a-3) 상기 제1 회로패턴 및 제1 커패시터 배선이 형성된 캐리어 부재를 덮는 제1 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  21. 제19항에 있어서,
    상기 (c) 단계는,
    (c-1) 상기 제1 유전체층의 회로 영역 및 패시브 영역을 각각 관통하는 제1 비아 홀 및 제1관통 홀을 형성하는 단계;
    (c-2) 상기 제1 비아 홀 및 제1 관통 홀이 형성된 제1 유전체층의 내부 및 상부에 회로 금속층을 형성하는 단계; 및
    (c-3) 상기 제1 유전체층 상부의 회로 금속층만을 선택적으로 제거하여, 상기 제1 회로패턴 및 제1 커패시터 배선과 각각 연결되는 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  22. 제19항에 있어서,
    상기 (e) 단계는,
    (e-1) 상기 제2 유전체층의 일부를 제거하여, 상기 비아 전극의 제1 층 및 제1 커패시터 전극의 제1 층을 각각 노출되는 제2 비아 홀 및 제2 관통 홀과, 상기 제2 관통 홀과 이격 배치되어, 상기 제2 관통 홀과 엇갈려 배치되는 제3 관통 홀을 형성하는 단계; 및
    (e-2) 상기 제2 비아 홀과 제2 및 제3 관통 홀 내에 도금을 실시하여, 상기 비아 전극의 제1 층과 연결되는 비아 전극의 제2 층과, 제1 커패시터 전극의 제1 층과 연결되는 제1 커패시터 전극의 제2 층과, 제2 커패시터 전극의 제1 층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  23. 제19항에 있어서,
    상기 (g) 단계는,
    (g-1) 상기 제3 유전체층의 일부를 제거하여, 상기 비아 전극의 제2 층 및 제2 커패시터 전극의 제1 층을 각각 노출시키는 제3 비아 홀과 제4 관통 홀을 형성하는 단계; 및
    (g-2) 상기 제3 비아 홀과 제4 관통 홀 내에 도금을 실시하여, 상기 비아 전극의 제2 층과 연결되는 비아 전극의 제3 층과, 제2 커패시터 전극의 제1 층과 연결되는 제2 커패시터 전극의 제2 층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  24. 제19항에 있어서,
    상기 (h) 단계는,
    (h-1) 상기 제3 유전체층 상의 회로 영역 및 패시브 영역을 제외한 전 영역을 덮는 제2 마스크 패턴을 형성하는 단계;
    (h-2) 상기 제2 마스크 패턴의 외측으로 노출된 회로 영역 및 패시브 영역에 도금을 실시하여, 상기 회로 영역에 배치된 비아 전극의 제3 층과 연결되는 제2 회로패턴과, 상기 패시브 영역에 배치되는 제2 커패시터 전극의 제2 층과 연결되는 제2 커패시터 배선을 형성하는 단계; 및
    (h-3) 상기 제2 회로패턴 및 제2 커패시터 배선이 형성된 제3 유전체층을 덮는 제2 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 버티컬 타입의 패시브 소자를 갖는 멀티 인쇄회로기판 제조 방법.
  25. 제19항에 있어서,
    상기 (h) 단계 이후,
    (i) 상기 캐리어 부재로부터 상기 캐리어 부재의 양면에 각각 형성된 상기 제1, 제2 및 제3 유전체층을 떼어내는 단계;
    (j) 상기 제1 및 제3 유전체층을 각각 덮으며, 상기 제1 및 제2 회로패턴과 제1 및 제2 커패시터 배선의 일부를 각각 노출되는 솔더 마스크 패턴을 형성하는 단계; 및
    (k) 상기 솔더 마스크 패턴의 외측으로 노출된 상기 제1 및 제2 회로패턴과 제1 및 제2 커패시터 배선의 일부 상에 표면 처리층을 형성하는 단계;
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020009450A (ko) * 2000-07-21 2002-02-01 무라타 야스타카 절연 세라믹 조성물, 세라믹 다층 기판, 및 세라믹 전자부품
JP2003124429A (ja) * 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd モジュール部品
JP2004319561A (ja) * 2003-04-11 2004-11-11 Toppan Printing Co Ltd 素子内蔵基板及びその製造方法
JP2007317838A (ja) * 2006-05-25 2007-12-06 Sanyo Electric Co Ltd 回路装置および表面実装コイル
KR20170034712A (ko) * 2015-09-21 2017-03-29 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조방법
KR20170108581A (ko) * 2016-03-18 2017-09-27 삼성전기주식회사 자성코어 내장 인쇄회로기판

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020009450A (ko) * 2000-07-21 2002-02-01 무라타 야스타카 절연 세라믹 조성물, 세라믹 다층 기판, 및 세라믹 전자부품
JP2003124429A (ja) * 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd モジュール部品
JP2004319561A (ja) * 2003-04-11 2004-11-11 Toppan Printing Co Ltd 素子内蔵基板及びその製造方法
JP2007317838A (ja) * 2006-05-25 2007-12-06 Sanyo Electric Co Ltd 回路装置および表面実装コイル
KR20170034712A (ko) * 2015-09-21 2017-03-29 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조방법
KR20170108581A (ko) * 2016-03-18 2017-09-27 삼성전기주식회사 자성코어 내장 인쇄회로기판

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