KR101985234B1 - 반도체 패키지용 인쇄회로기판 및 그 제조 방법 - Google Patents

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KR101985234B1 KR1020180023527A KR20180023527A KR101985234B1 KR 101985234 B1 KR101985234 B1 KR 101985234B1 KR 1020180023527 A KR1020180023527 A KR 1020180023527A KR 20180023527 A KR20180023527 A KR 20180023527A KR 101985234 B1 KR101985234 B1 KR 101985234B1
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김건우
이규진
전동주
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Abstract

전처리 공정을 실시하는 것 대신 금속 산화막의 적용을 통하여 표면 조도 및 패턴 손실을 최소화할 수 있는 반도체 패키지용 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 반도체 패키지용 인쇄회로기판은 제1 비아 홀을 갖는 코어 기재; 상기 코어 기재의 상면 및 하면과 제1 비아 홀 내에 배치된 제1 회로패턴; 상기 코어 기재 및 제1 회로패턴을 덮는 제1 금속 산화막; 상기 제1 금속 산화막을 덮으며, 상기 제1 회로패턴 상의 제1 금속 산화막의 일부를 노출시키는 제2 비아 홀을 갖는 절연층; 상기 절연층의 상면 및 제2 비아 홀 내에 배치되어, 상기 제1 회로패턴과 연결된 제2 회로패턴; 상기 절연층 및 제2 회로패턴을 덮는 제2 금속 산화막; 상기 제2 금속 산화막을 덮으며, 상기 제2 회로패턴 상의 제2 금속 산화막의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴;을 포함하는 것을 특징으로 한다.

Description

반도체 패키지용 인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD FOR SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지용 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 전처리 공정을 실시하는 것 대신 금속 산화막의 적용을 통하여 표면 조도 및 패턴 손실을 최소화할 수 있는 반도체 패키지용 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.
도 1은 종래에 따른 반도체 패키지용 인쇄회로기판을 나타낸 단면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 단면도로, 이를 참조하여 보다 구체적으로 설명하도록 한다.
도 1 및 도 2를 참조하면, 종래에 따른 반도체 패키지용 인쇄회로기판(1)은 제1 절연층(10)의 상면 및 하면과 내부에는 제1 회로패턴(20)이 배치되고, 제1 회로패턴(20)이 배치된 제1 절연층(10)의 상면 상에는 제2 절연층(30)이 배치된다. 이때, 제2 절연층(30)의 내부 및 상면에는 제2 회로패턴(40)이 배치되며, 제2 회로패턴(40)은 제2 절연층(30)의 내부를 관통하여 제1 회로패턴(20)과 전기적으로 연결된다.
이때, 제1 회로패턴(120)은 제2 절연층(30) 하부에 배치된 제1 절연층(10)의 내부에 매립된 전극 단자부(21)와, 제1 절연층(10)의 내부 및 하부에 배치되며, 제1 절연층(10)을 관통하여 전극 단자부(21)에 전기적으로 접속된 관통 비아부(22)를 갖는다.
또한, 제1 절연층(20)의 하면 및 제2 절연층(30)의 상면에는 제1 회로패턴(20)의 일부와 제2 회로패턴(40)의 일부를 각각 노출시키는 개구(미도시)를 갖는 솔더 마스크 패턴(70)이 배치되고, 개구에 의해 각각 노출되는 제1 및 제2 회로패턴(20, 40) 상에는 제1 표면 처리층(50) 및 제2 표면 처리층(60)이 배치된다.
전술한 구성을 갖는 반도체 패키지용 인쇄회로기판(1)을 제조함에 있어서, 제1 및 제2 절연층(10, 30)과 솔더 마스크 패턴(70)의 적층시 층간 계면 접착력을 향상시키기 위해, CZ 전처리를 실시하고 있다.
이러한 CZ 전처리는 일종의 소프트 에칭(soft etching)으로서, 제1 및 제2 절연층(10, 30)과 제1 회로패턴(20) 또는 솔더 마스크 패턴(70)과 제2 회로패턴(40) 간의 계면 접착력 향상을 위해 표면조도를 형성하는 공정을 말한다.
이때, 도 2에서는 제1 절연층(10)과 제1 회로패턴의 전극 단자부(21) 간의 계면을 확대한 것을 일 예로 나타낸 것으로서, CZ 전처리에 의해 제1 절연층(10)과 제1 회로패턴의 전극 단자부(21) 간의 계면에 표면조도가 형성된 것을 확인할 수 있다.
그러나, 제1 및 제2 절연층(10, 30)과 제1 회로패턴(20) 또는 솔더 마스크 패턴(70)과 제2 회로패턴(40)의 계면간 접착력 향상을 위해 실시되는 CZ 전처리의 경우, 신호 전달의 역할을 하는 제1 및 제2 회로패턴(20, 40)의 표면 조도를 크게 증가시키는데 기인하여 신호 전달 특성 지연, 신호 감세 등의 신호전달 특성을 저하시켜 RF 소자와 같은 고주파용 반도체 패키지의 성능 저하를 가져온다.
또한, 고 사양의 입출력(high input/output) 단자를 갖는 반도체 패키지의 경우에는 미세 선폭으로 제1 및 제2 회로패턴(20, 40)을 형성하게 되는데, 이 경우 CZ 전처리에 의한 패턴 손실(pattern loss)로 인하여 공정 능력 저하 및 품질 문제를 야기한다.
또한, 종래에 따른 반도체 패키지용 인쇄회로기판(1)은 각기 다른 용도로 솔더 마스크 패턴(70)의 개구를 형성하여 제1 회로패턴(20) 및 제2 회로패턴(40)의 일부를 각각 노출시키고 있다.
이때, 솔더 마스크 패턴(70)의 개구에 의해 노출되는 제1 및 제2 회로패턴(20, 40) 상에 각각 형성되는 제1 및 제2 표면 처리층(50, 60) 역시 각각의 용도에 따라 다른 표면 처리(소프트 도금, 하드 도금 및 무전해 도금)를 적용하고 있다.
일 예로, 종래에 따른 반도체 패키지용 인쇄회로기판(10)의 경우, 솔더 볼이 본딩되는 제1 회로패턴(20) 상에는 소프트 금 도금을 실시하여 제1 표면 처리층(50)을 형성하고, 금 와이어와 본딩되는 제2 회로패턴(40) 상에는 하드 금 도금을 실시하여 제2 표면 처리층(60)을 형성하고 있다. 이때, 소프트 금 도금 및 하드 금 도금으로 제1 및 제2 표면 처리층(50, 60)을 형성할 시, Au플라즈마 처리, Au마스킹 필름 라미네이션, Au마스킹 필름 노광, Au마스킹 필름 현상 등의 복합한 공정이 실시되기 때문에 생산 수율을 저하시키는 요인이 되고 있다.
본 발명의 목적은 전처리 공정을 실시하는 것 대신 금속 산화막의 적용을 통하여 표면 조도 및 패턴 손실을 최소화할 수 있는 반도체 패키지용 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판은 제1 비아 홀을 갖는 코어 기재; 상기 코어 기재의 상면 및 하면과 제1 비아 홀 내에 배치된 제1 회로패턴; 상기 코어 기재 및 제1 회로패턴을 덮는 제1 금속 산화막; 상기 제1 금속 산화막을 덮으며, 상기 제1 회로패턴 상의 제1 금속 산화막의 일부를 노출시키는 제2 비아 홀을 갖는 절연층; 상기 절연층의 상면 및 제2 비아 홀 내에 배치되어, 상기 제1 회로패턴과 연결된 제2 회로패턴; 상기 절연층 및 제2 회로패턴을 덮는 제2 금속 산화막; 상기 제2 금속 산화막을 덮으며, 상기 제2 회로패턴 상의 제2 금속 산화막의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판 제조 방법은 코어 기재의 일부를 제거하여 제1 비아 홀을 형성하는 단계; 상기 코어 기재의 상면, 하면 및 제1 비아홀 내에 제1 회로패턴을 형성하는 단계; 상기 코어 기재의 상면 및 하면과 제1 회로패턴을 덮는 제1 금속 산화막을 형성하는 단계; 상기 제1 금속 산화막을 덮으며, 상기 제1 회로패턴 상의 제1 금속 산화막의 일부를 노출시키는 제2 비아 홀을 갖는 절연층을 형성하는 단계; 상기 절연층의 상면 및 제2 비아 홀 내에 상기 제1 회로패턴과 연결된 제2 회로패턴을 형성하는 단계; 상기 절연층 및 제2 회로패턴을 덮는 제2 금속 산화막을 형성하는 단계; 및 상기 제2 금속 산화막을 덮으며, 상기 제2 회로패턴 상의 제2 금속 산화막의 일부를 노출시키는 솔더 마스크 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조 방법은 절연 재질에 대한 빌드-업 시, 종래의 CZ 전처리 대신 제1 및 제2 금속 산화막으로 전처리를 진행하는 것에 의해, 제1 및 제2 회로패턴에 대한 표면 조도가 거의 존재하지 않으므로 패턴 손실(pattern loss)을 최소화할 수 있기 때문에 고 사양의 입출력(high input/output) 단자를 갖는 반도체 패키지에 대한 미세 피치 구현이 가능하여 설비 투자 금액 감소 및 수율 향상 효과를 발휘할 수 있게 된다.
또한, 본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조 방법은 CZ 전처리를 실시하는 것 대신 제1 및 제2 금속 산화막의 적용으로 제1 및 제2 회로패턴에 대한 표면 조도가 거의 존재하지 않으므로, 고주파 대역의 반도체 패키지에 대한 우수한 신호 특성을 확보할 수 있다.
이에 더불어, 본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조 방법은 산화 알루미늄 재질의 제1 및 제2 금속 산화막과 절연 재질의 절연층 및 솔더 마스크 패턴과의 계면 접착 특성이 우수할 뿐만 아니라, 제1 및 제2 금속 산화막에 의한 금속 이온 확산의 방지로 우수한 신뢰성(B-Hast, PCT)을 확보할 수 있게 된다.
또한, 본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조 방법은 반도체 칩과 기판을 어셈블리하기 위한 전 처리 공정에 해당하는 금 도금 표면 처리(Surface Finish) 대신 산화 알루미늄 재질의 제2 금속 산화막으로 대체하는 것에 의해, Au플라즈마 처리, Au마스킹 필름 라미네이션, Au마스킹 필름 노광, Au마스킹 필름 현상 등의 복합한 공정을 생략할 수 있을 뿐만 아니라, 상당히 고가인 금 사용이 제거되어 제조 비용을 절감할 수 있게 된다.
또한, 본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조 방법은 솔더 볼이 본딩되는 제2 회로패턴과 금 와이어와 본딩되는 제2 회로패턴 상호 간이 이종 표면 처리로 실시되는 것이 아니라, 산화 알루미늄 재질의 제2 금속 산화막으로만 처리되기 때문에 이종 표면 처리에 따른 제조 공정의 복잡성 및 비용 상승 문제를 해결할 수 있게 된다.
도 1은 종래에 따른 반도체 패키지용 인쇄회로기판을 나타낸 단면도.
도 2는 도 1의 A 부분을 확대하여 나타낸 단면도.
도 3a는 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판을 나타낸 단면도.
도 3b는 도 3a의 B 부분을 확대하여 나타낸 단면도.
도 4는 본 발명의 변형예에 따른 반도체 패키지용 인쇄회로기판을 나타낸 단면도.
도 5 내지 도 11은 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 패키지용 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a는 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판을 나타낸 단면도이고, 도 3b는 도 3a의 B 부분을 확대하여 나타낸 단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판(100)은 코어 기재(110), 제1 회로패턴(120), 제1 금속 산화막(130), 절연층(140), 제2 회로패턴(150), 제2 금속 산화막(160) 및 솔더 마스크 패턴(170)을 포함한다.
코어 기재(110)는 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는 플레이트 형상을 가질 수 있다. 이러한 코어 기재(110)는 제1 비아 홀(V1)을 갖는다. 제1 비아 홀(V1)은 코어 기재(110)의 가장자리 부분에만 배치되거나, 가장자리 부분과 중앙 부분에 각각 배치되거나, 또는 중앙 부분에만 배치될 수 있다. 이러한 코어 기재(110)는 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
제1 회로패턴(120)은 코어 기재(110)의 상면(110a) 및 하면(110b)과 제1 비아 홀(V1) 내에 배치된다.
이러한 제1 회로패턴(120)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
이때, 제1 회로패턴(120)은 상부 전극부(120a), 하부 전극부(120b) 및 비아 전극부(120c)를 갖는다.
제1 회로패턴(120)의 상부 전극부(120a)는 코어 기재(110)의 상면(110a)에 배치되고, 제1 회로패턴(120)의 하부 전극부(120b)는 코어 기재(110)의 하면(110b)에 배치된다.
제1 회로패턴(120)의 비아 전극부(120c)는 제1 비아 홀(V1) 내에 배치되어, 제1 회로패턴(120)의 상부 전극부(120a) 및 제1 회로패턴(120)의 하부 전극부(120b)를 전기적으로 연결시킨다.
제1 금속 산화막(130)은 코어 기재(110) 및 제1 회로패턴(120)을 덮는다.
이러한 제1 금속 산화막(130)의 두께는 최대한 얇은 두께를 갖는 것이 바람직한데, 이는 제1 금속 산화막(130)의 두께가 0.05㎛를 초과하는 과도한 두께로 설계될 경우, 제1 금속 산화막(130)에 의해 제1 회로패턴(120)과 제2 회로패턴(150) 간이 전기적으로 단선되는 접속 불량이 발생할 수 있기 때문이다. 즉, 제1 금속 산화막(130)이 제1 회로패턴(120) 및 제2 회로패턴(150) 사이에 배치되더라도 제1 금속 산화막(130)을 최대한 얇은 두께로 형성하게 되면, CMOS 이론에 따른 게이트 옥사이드 터널링(gate oxide tunneling)효과에 의해 제1 및 제2 회로패턴(120, 150) 상호 간의 전기적 도통이 이루어질 수 있게 된다. 이 결과, 제1 및 제2 회로패턴(120, 150) 상호 간은 터널링 효과에 의해 전류가 흐르게 되고, 제1 및 제2 회로패턴(120, 150) 사이의 절연층(140) 및 제1 금속 산화막(130)으로는 전류가 흐르지 않게 된다. 이를 위해, 제1 금속 산화막(130)은 0.05㎛ 이하의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 0.05 ~ 0.005㎛의 두께를 갖는 것이 좋다.
특히, 제1 금속 산화막(130)의 재질로는 산화 알루미늄(Al2O3), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 산화탄탈륨(Ta2O5) 등에서 선택될 수 있으며, 이 중 산화 알루미늄(Al2O3)을 이용하는 것이 바람직하다. 제1 금속 산화막(130)의 재질로 산화 알루미늄을 이용할 시, 절연 재질의 절연층(140)과의 접착 특성이 우수하기 때문에 종래의 CZ 전처리를 실시할 경우와 비교하더라도 보다 우수한 접착성을 발휘할 수 있게 된다.
이때, 제1 금속 산화막(130)은 코어 기재(110) 및 제1 회로패턴(120)의 노출면 전체를 덮도록 배치되는 것이 바람직하다. 이와 같이, 코어 기재(110) 및 제1 회로패턴(120)의 노출면 전체를 덮도록 제1 금속 산화막(130)이 배치될 시, 코어 기재(110) 및 제1 회로패턴(120) 상에 적층되는 절연층(140)과의 접착 면적 증가로 우수한 접착력을 확보하는 것이 가능해질 수 있게 된다.
절연층(140)은 제1 금속 산화막(130)을 덮으며, 제1 회로패턴(120) 상의 제1 금속 산화막(130)의 일부를 노출시키는 제2 비아 홀(V2)을 갖는다. 이에 따라, 절연층(140)은 코어 기재(110)의 상면(110a) 및 하면(110b)에 각각 배치된 제1 금속 산화막(130)을 덮도록 배치된다.
이러한 절연층(140)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
제2 회로패턴(150)은 절연층(140)의 상면 및 제2 비아 홀(V2) 내에 배치되어, 제1 회로패턴(120)과 전기적으로 연결된다.
이러한 제2 회로패턴(150)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
이때, 제2 회로패턴(150)은 상부 전극부(150a) 및 비아 전극부(150b)를 갖는다.
제2 회로패턴(150)의 상부 전극부(150a)는 절연층(140)의 상면에 배치된다.
제2 회로패턴(150)의 비아 전극부(150b)는 제2 비아 홀(V2) 내에 배치되어, 제1 회로패턴(120)의 상부 전극부(120a)와 전기적으로 연결된다.
제2 금속 산화막(160)은 절연층(140) 및 제2 회로패턴(150)을 덮는다. 이러한 제2 금속 산화막(160)은 0.02㎛ 이하의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 0.02 ~ 0.005㎛의 두께를 갖는 것이 좋다.
또한, 제2 금속 산화막(160)의 재질은, 제1 금속 산화막(130)과 마찬가지로, 산화 알루미늄(Al2O3), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 산화탄탈륨(Ta2O5) 등에서 선택될 수 있으며, 이 중 산화 알루미늄(Al2O3)을 이용하는 것이 바람직하다. 제2 금속 산화막(160)의 재질로 산화 알루미늄을 이용할 시, 절연 재질의 솔더 마스크 패턴(170)과의 접착 특성이 우수하기 때문에 종래의 CZ 전처리를 실시할 경우와 비교하더라도 보다 우수한 접착성을 발휘할 수 있게 된다.
이때, 제2 금속 산화막(160)은 절연층(140) 및 제2 회로패턴(150)의 노출면 전체를 덮도록 배치되는 것이 바람직하다. 이와 같이, 절연층(140) 및 제2 회로패턴(150)의 노출면 전체를 덮도록 제2 금속 산화막(160)이 배치될 시, 절연층(140) 및 제2 회로패턴(150) 상에 적층되는 솔더 마스크 패턴(170)과의 접착 면적 증가로 우수한 접착력을 확보하는 것이 가능해질 수 있게 된다.
전술한 구성에서, 절연층(140) 및 제2 회로패턴(150) 각각은 적어도 둘 이상이 수직적으로 적층될 수 있다. 이 경우, 복수의 절연층(140)이 수직적으로 적층되고, 복수의 절연층(140) 내에 배치되는 복수의 제2 회로패턴(150) 상호 간이 전기적으로 연결되는 구조를 가질 수 있다. 이때, 도면으로 상세히 나타내지는 않았지만, 제2 금속 산화막(160)은 복수의 절연층(140) 및 복수의 제2 회로패턴(150)을 각각 덮도록 배치될 수 있다.
솔더 마스크 패턴(170)은 제2 금속 산화막(160)을 덮으며, 제2 회로패턴(150) 상의 제2 금속 산화막(160)의 일부를 노출시키는 개구(G)를 갖는다.
이러한 솔더 마스크 패턴(170)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
이때, 본 발명에 따른 반도체 패키지용 인쇄회로기판(100)은 솔더 마스크 패턴(170)의 개구(G)에 의해 제2 회로패턴(150) 상의 제2 금속 산화막(160)의 일부가 외부로 노출되고, 노출된 제2 금속 산화막(160)이 금속 와이어와의 본딩을 위한 표면 처리제로 사용될 수 있기 때문에 별도의 표면 처리층을 형성할 필요가 없게 된다.
이에 따라, 본 발명에서는 솔더 볼이 본딩되는 제2 회로패턴(150)과 금 와이어와 본딩되는 제2 회로패턴(150) 상호 간이 이종 표면 처리로 실시되는 것이 아니라, 산화 알루미늄 재질의 제2 금속 산화막(160)으로만 처리되기 때문에 이종 표면 처리에 따른 제조 공정의 복잡성 및 비용 상승 문제를 해결할 수 있게 된다.
이러한 제2 금속 산화막(160)은 0.02㎛ 이하의 매우 얇은 두께로 형성되기 때문에 금속 와이어와의 본딩시, 금속 와이어의 본딩에 의해 충격으로 제2 금속 산화막(160)의 일부가 찢겨져 나가 제2 회로패턴(150)의 일부가 노출되기 때문에 금속 와이어와 제2 회로패턴(150) 간의 전기적 도통에는 영향을 미치지 않게 된다.
전술한 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판(100)은 종래의 빌드-업 공정시 실시되던 CZ 전처리 공정을 생략하는 대신 코어 기재(110), 절연층(140) 및 솔더 마스크 패턴(170)의 계면들 사이에 제1 및 제2 금속 산화막(130, 160)을 각각 형성함으로써 표면 조도 및 패턴 손실을 최소화하였다.
또한, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판(100)은 절연 재질의 코어 기재(110) 및 절연층(140) 내의 금속 이온 이동(CuIon-Migration)에 의해 내구성(B-Hast)이 저하되는 것을 제1 및 제2 금속 산화막(130, 160)이 차단하여 금속 이온이 확산되는 것을 방지하는 것이 가능해질 수 있으며, 제1 및 제2 금속 산화막(130, 160)이 절연 재질의 절연층(140) 및 솔더 마스크 패턴(170)과의 접착 특성이 우수하기 때문에 종래의 CZ 전처리를 실시하는 것에 비하여 우수하므로 계면간 박층으로 갈라지는 것을 미연에 방지할 수 있으므로 신뢰성 문제도 해결할 수 있게 된다.
이에 더불어, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판(100)은 산화 알루미늄 재질의 제1 및 제2 금속 산화막(130, 160)의 적용으로, 와이어 본딩(Wire Bonding) 및 솔더링(Soldering) 특성이 우수하여 표면 처리(SurfaceFinish) 공정을 실시할 필요가 없으므로, 무전해/전해 금 도금 공정으로 형성되는 표면 처리층을 제거하는 것이 가능한 바, 표면 처리층의 제거로 인하여 비용 절감 효과를 극대화할 수 있게 된다.
정리하면, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판은 절연 재질에 대한 빌드-업 시, 종래의 CZ 전처리 대신 제1 및 제2 금속 산화막으로 전처리를 진행하는 것에 의해, 제1 및 제2 회로패턴에 대한 표면 조도가 거의 존재하지 않으므로 패턴 손실(pattern loss)을 최소화할 수 있기 때문에 고 사양의 입출력(high input/output) 단자를 갖는 반도체 패키지에 대한 미세 피치 구현이 가능하여 설비 투자 금액 감소 및 수율 향상 효과를 발휘할 수 있게 된다.
또한, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판은 CZ 전처리를 실시하는 것 대신 제1 및 제2 금속 산화막의 적용으로 제1 및 제2 회로패턴에 대한 표면 조도가 거의 존재하지 않으므로, 고주파 대역의 반도체 패키지에 대한 우수한 신호 특성을 확보할 수 있다.
이에 더불어, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판은 산화 알루미늄 재질의 제1 및 제2 금속 산화막과 절연 재질의 절연층 및 솔더 마스크 패턴과의 계면 접착 특성이 우수할 뿐만 아니라, 제1 및 제2 금속 산화막에 의한 금속 이온 확산의 방지로 우수한 신뢰성(B-Hast, PCT)을 확보할 수 있게 된다.
또한, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판은 반도체 칩과 기판을 어셈블리하기 위한 전 처리 공정에 해당하는 금 도금 표면 처리(Surface Finish) 대신 산화 알루미늄 재질의 제2 금속 산화막으로 대체하는 것에 의해, Au플라즈마 처리, Au마스킹 필름 라미네이션, Au마스킹 필름 노광, Au마스킹 필름 현상 등의 복합한 공정을 생략할 수 있을 뿐만 아니라, 상당히 고가인 금 사용이 제거되어 제조 비용을 절감할 수 있게 된다.
또한, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판은 솔더 볼이 본딩되는 제2 회로패턴과 금 와이어와 본딩되는 제2 회로패턴 상호 간이 이종 표면 처리로 실시되는 것이 아니라, 산화 알루미늄 재질의 제2 금속 산화막으로만 처리되기 때문에 이종 표면 처리에 따른 제조 공정의 복잡성 및 비용 상승 문제를 해결할 수 있게 된다.
한편, 도 4는 본 발명의 변형예에 따른 반도체 패키지용 인쇄회로기판을 나타낸 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 변형예에 따른 반도체 패키지용 인쇄회로기판(100)은 도 3a 및 도 3b를 참조로 설명한 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판과 제1 금속 산화물(130)의 형태 및 제2 금속 산화물(160)의 배치에서 차이를 나타내는 것을 제외하고는 실질적으로 동일하므로, 중복 설명은 생략하고 차이점에 대해서만 설명하도록 한다.
본 발명의 변형예에서, 제1 금속 산화막(130)은 코어 기재(110) 및 제1 회로패턴(130)의 노출면 전체를 덮되, 제2 비아 홀(V2)과 대응되는 제1 회로패턴(130)의 일 부분이 제거될 수 있다.
이러한 제1 금속 산화막(130)은 0.05㎛ 이하의 매우 얇은 두께로 형성되기 때문에 제1 금속 산화막(130)을 덮는 절연층(140)을 레이저 드릴링으로 제거하는 과정시, 레이저에 의해 절연층(140)과 함께 제1 금속 산화막(130)의 두께가 0에 근접하도록 제거될 수 있다.
이에 따라, 제1 회로패턴(120)과 제2 회로패턴(150)은 제2 비아 홀(V2)과 대응되는 위치의 제1 금속 산화막(130)의 일부 또는 전체가 제거되는 것에 의해, 제1 및 제2 회로패턴(120, 150) 상호 간이 직접 접촉되는 형태로 전기적 연결이 이루어질 수 있다.
이러한 구성은 본 발명의 변형예와 더불어, 본 발명의 실시예에도 동일하게 적용될 수 있다는 것은 자명한 사실일 것이다.
또한, 본 발명의 변형예에 따른 반도체 패키지용 인쇄회로기판(100)은 솔더 마스크 패턴(170) 상에 제2 금속 산화막(150)이 배치되는 구조를 갖는다.
이에 따라, 솔더 마스크 패턴(170)은 제2 회로패턴(150) 및 절연층(140)을 덮으며, 제2 회로패턴(150)의 일부를 노출시키는 개구(G)를 갖는다.
또한, 제2 금속 산화막(150)은 노출된 제2 회로패턴(150)의 상부 및 솔더 마스크 패턴(170)의 상부를 덮도록 배치된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 5 내지 도 11은 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 5에 도시된 바와 같이, 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는 플레이트 형상의 코어 기재(110)를 준비한다. 이러한 코어 기재(110)는 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
다음으로, 코어 기재(110)의 일부를 제거하여 제1 비아 홀(V1)을 형성한다.
이때, 제1 비아 홀(V1)은 레이저 드릴링 방식, 펀칭 방식, 식각 방식 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다.
이러한 제1 비아 홀(V1)은 코어 기재(110)의 가장자리 부분에만 형성하거나, 가장자리 부분과 중앙 부분에 각각 형성하거나, 또는 중앙 부분에만 형성할 수 있다.
도 6에 도시된 바와 같이, 제1 비아 홀(V1)이 형성된 코어 기재(110)의 상면(110a) 및 하면(110b) 상에 제1 마스크(M1)를 형성한다. 이때, 제1 마스크(M1)는 제1 비아 홀(V1) 및 제1 회로패턴 형성 영역을 제외한 코어 기재(110)의 상면(110a) 및 하면(110b) 전체를 덮도록 형성한다.
도 7에 도시된 바와 같이, 제1 마스크(도 6의 M1)를 이용한 전해 도금 또는 무전해 도금으로 코어 기재(110)의 상면(110a), 하면(110b) 및 제1 비아홀(V1) 내에 제1 회로패턴(120)을 형성한다.
이때, 제1 회로패턴(120)은 상부 전극부(120a), 하부 전극부(120b) 및 비아 전극부(120c)를 갖는다.
제1 회로패턴(120)의 상부 전극부(120a)는 코어 기재(110)의 상면(110a)에 배치되고, 제1 회로패턴(120)의 하부 전극부(120b)는 코어 기재(110)의 하면(110b)에 배치된다.
제1 회로패턴(120)의 비아 전극부(120c)는 제1 비아 홀(V1) 내에 배치되어, 제1 회로패턴(120)의 상부 전극부(120a) 및 제1 회로패턴(120)의 하부 전극부(120b)를 전기적으로 연결시킨다.
다음으로, 코어 기재(110)로부터 제1 마스크를 제거한 후, 코어 기재(110)의 상면(110a) 및 하면(110b)과 제1 회로패턴(120)을 덮는 제1 금속 산화막(130)을 형성한다.
이때, 제1 금속 산화막(130)은 스터퍼링, 이온 플라즈마 등의 증착 방식으로 형성되거나, 또는 스핀 코팅, 슬릿 코팅 등의 코팅 방식으로 형성할 수 있다.
이러한 제1 금속 산화막(130)의 두께는 최대한 얇은 두께를 갖는 것이 바람직한데, 이는 제1 금속 산화막(130)의 두께가 0.05㎛를 초과하는 과도한 두께로 설계될 경우, 제1 금속 산화막(130)에 의해 제1 회로패턴(120)과 제2 회로패턴(150) 간이 전기적으로 단선되는 접속 불량이 발생할 수 있기 때문이다. 즉, 제1 금속 산화막(130)이 제1 회로패턴(120) 및 제2 회로패턴(150) 사이에 배치되더라도 제1 금속 산화막(130)을 최대한 얇은 두께로 형성하게 되면, CMOS 이론에 따른 게이트 옥사이드 터널링(gate oxide tunneling)효과에 의해 제1 및 제2 회로패턴(120, 150) 상호 간의 전기적 도통이 이루어질 수 있게 된다. 이 결과, 제1 및 제2 회로패턴(120, 150) 상호 간은 터널링 효과에 의해 전류가 흐르게 되고, 제1 및 제2 회로패턴(120, 150) 사이의 절연층(140) 및 제1 금속 산화막(130)으로는 전류가 흐르지 않게 된다. 이를 위해, 제1 금속 산화막(130)은 0.05㎛ 이하의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 0.05 ~ 0.005㎛의 두께를 갖는 것이 좋다.
특히, 제1 금속 산화막(130)의 재질로는 산화 알루미늄(Al2O3), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 산화탄탈륨(Ta2O5) 등에서 선택될 수 있으며, 이 중 산화 알루미늄(Al2O3)을 이용하는 것이 바람직하다. 제1 금속 산화막(130)의 재질로 산화 알루미늄을 이용할 시, 절연 재질의 절연층(도 3의 140)과의 접착 특성이 우수하기 때문에 종래의 CZ 전처리를 실시할 경우와 비교하더라도 보다 우수한 접착성을 발휘할 수 있게 된다.
이때, 제1 금속 산화막(130)은 코어 기재(110) 및 제1 회로패턴(120)의 노출면 전체를 덮도록 배치되는 것이 바람직하다. 이와 같이, 코어 기재(110) 및 제1 회로패턴(120)의 노출면 전체를 덮도록 제1 금속 산화막(130)이 배치될 시, 코어 기재(110) 및 제1 회로패턴(120) 상에 적층되는 절연층과의 접착 면적 증가로 우수한 접착력을 확보하는 것이 가능해질 수 있게 된다.
도 8에 도시된 바와 같이, 제1 금속 산화막(130)을 덮는 절연층(140)을 형성한다. 일 예로, 절연층(140)은 열 압착 방식 또는 진공 라미네이트 방식에 의해 코어 기재(110) 및 제1 금속 산화막(130)에 부착될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 절연층(140)의 일부를 제거하여, 제1 회로패턴(120) 상의 제1 금속 산화막(130)의 일부를 노출시키는 제2 비아 홀(V2)을 형성한다.
이때, 제2 비아 홀(V2)은, 제1 비아 홀과 마찬가지로, 레이저 드릴링 방식, 펀칭 방식, 식각 방식 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다.
도 5 및 도 9에 도시된 바와 같이, 제2 비아 홀의 형성시, 제1 금속 산화막(130)이 0.05㎛ 이하의 매우 얇은 두께로 형성되기 때문에 제1 금속 산화막(130)을 덮는 절연층(140)을 레이저 드릴링으로 제거하는 과정시, 레이저에 의해 절연층(140)과 함께 제1 금속 산화막(130)의 두께가 0에 근접하도록 제거될 수 있다. 이 결과, 제1 금속 산화막(130)은 코어 기재(110) 및 제2 회로패턴(도 10의 150)의 노출면 전체를 덮되, 제2 비아 홀(V2)과 대응되는 제1 회로패턴(120)의 일 부분이 제거될 수 있다.
이에 따라, 제2 비아 홀(V2)과 대응되는 위치의 제1 금속 산화막(130)의 일부가 제거되어, 제2 비아 홀(V2)과 대응되는 위치의 제1 회로패턴(120)이 외부로 노출될 수 있다.
다음으로, 제2 비아 홀(V2)이 형성된 절연층(140)의 상면 상에 제2 마스크(M2)를 형성한다. 이때, 제2 마스크(M2)는 제2 비아 홀(V2) 및 제2 회로패턴 형성 영역을 제외한 절연층(140)의 상면 전체를 덮도록 형성한다.
도 10에 도시된 바와 같이, 제2 마스크(도 9의 M2)를 이용한 전해 도금 또는 무전해 도금으로 절연층(140)의 상면 및 제2 비아 홀(V2) 내에 제1 회로패턴(120)과 전기적으로 연결된 제2 회로패턴(150)을 형성한다.
다음으로, 제2 회로패턴(150)이 형성된 절연층(140)으로부터 제2 마스크를 제거한다.
도 11에 도시된 바와 같이, 제2 마스크의 제거로 노출된 절연층(140) 및 제2 회로패턴(150)을 덮는 제2 금속 산화막(160)을 형성한다.
이때, 제2 금속 산화막(160)은 스터퍼링, 이온 플라즈마 등의 증착 방식으로 형성되거나, 또는 스핀 코팅, 슬릿 코팅 등의 코팅 방식으로 형성할 수 있다.
이러한 제2 금속 산화막(160)은 이러한 제2 금속 산화막(160)은 0.02㎛ 이하의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 0.02 ~ 0.005㎛의 두께를 갖는 것이 좋다.
또한, 제2 금속 산화막(160)의 재질은, 제1 금속 산화막(130)과 마찬가지로, 산화 알루미늄(Al2O3), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 산화탄탈륨(Ta2O5) 등에서 선택될 수 있으며, 이 중 산화 알루미늄(Al2O3)을 이용하는 것이 바람직하다. 제2 금속 산화막(160)의 재질로 산화 알루미늄을 이용할 시, 절연 재질의 솔더 마스크 패턴(170)과의 접착 특성이 우수하기 때문에 종래의 CZ 전처리를 실시할 경우와 비교하더라도 보다 우수한 접착성을 발휘할 수 있게 된다.
이때, 제2 금속 산화막(160)은 절연층(140) 및 제2 회로패턴(150)의 노출면 전체를 덮도록 배치되는 것이 바람직하다. 이와 같이, 절연층(140) 및 제2 회로패턴(150)의 노출면 전체를 덮도록 제2 금속 산화막(160)이 배치될 시, 절연층(140) 및 제2 회로패턴(150) 상에 적층되는 솔더 마스크 패턴(170)과의 접착 면적 증가로 우수한 접착력을 확보하는 것이 가능해질 수 있게 된다.
다음으로, 제2 금속 산화막(160)을 덮는 솔더 마스크층을 형성한 후, 솔더 마스크층의 일부를 제거하여 제2 회로패턴(150) 상의 제2 금속 산화막(160)의 일부를 노출시키는 개구(G)를 갖는 솔더 마스크 패턴(170)을 형성한다.
이때, 솔더 마스크 패턴(170)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
이와 같이, 솔더 마스크 패턴(170)의 개구(G)에 의해 제2 회로패턴(150) 상의 제2 금속 산화막(160)의 일부가 외부로 노출된다. 이에 따라, 노출된 제2 금속 산화막(160)이 금속 와이어와의 본딩을 위한 표면 처리제로 사용될 수 있기 때문에 별도의 표면 처리층을 형성할 필요가 없게 된다.
이에 따라, 본 발명에서는 솔더 볼이 본딩되는 제2 회로패턴(150)과 금 와이어와 본딩되는 제2 회로패턴(150) 상호 간이 이종 표면 처리로 실시되는 것이 아니라, 산화 알루미늄 재질의 제2 금속 산화막(160)으로만 처리되기 때문에 이종 표면 처리에 따른 제조 공정의 복잡성 및 비용 상승 문제를 해결할 수 있게 된다.
이러한 제2 금속 산화막(160)은 0.02㎛ 이하의 매우 얇은 두께로 형성되기 때문에 금속 와이어와의 본딩시, 금속 와이어의 본딩에 의해 충격으로 제2 금속 산화막(160)의 일부가 찢겨져 나가 제2 회로패턴(150)의 일부가 노출되기 때문에 금속 와이어와 제2 회로패턴(150) 간의 전기적 도통에는 영향을 미치지 않게 된다.
이상으로, 본 발명의 실시예에 따른 반도체 패키지용 인쇄회로기판 제조 방법이 종료될 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 인쇄회로기판 110 : 코어 기재
120 : 제1 회로패턴 130 : 제1 금속 산화막
140 : 절연층 150 : 제2 회로패턴
160 : 제2 금속 산화막 170 : 솔더 마스크 패턴
V1, V2 : 제1 및 제2 비아 홀 G : 개구

Claims (15)

  1. 제1 비아 홀을 갖는 코어 기재;
    상기 코어 기재의 상면 및 하면과 제1 비아 홀 내에 배치된 제1 회로패턴;
    상기 코어 기재 및 제1 회로패턴을 덮는 제1 금속 산화막;
    상기 제1 금속 산화막을 덮으며, 상기 제1 회로패턴 상의 제1 금속 산화막의 일부를 노출시키는 제2 비아 홀을 갖는 절연층;
    상기 절연층의 상면 및 제2 비아 홀 내에 배치되어, 상기 제1 회로패턴과 연결된 제2 회로패턴;
    상기 절연층 및 제2 회로패턴을 덮는 제2 금속 산화막;
    상기 제2 금속 산화막을 덮으며, 상기 제2 회로패턴 상의 제2 금속 산화막의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴;을 포함하며,
    상기 제1 금속 산화막은 상기 코어 기재 및 제1 회로패턴의 노출면 전체를 덮고, 상기 제2 금속 산화막은 상기 절연층 및 제2 회로패턴의 노출면 전체를 덮어, 상기 제1 금속 산화막은 제1 및 제2 회로패턴 사이에서 상기 제1 및 제2 회로패턴과 각각 맞닿도록 배치되며,
    상기 제1 금속 산화막은 0.005 ~ 0.050㎛의 두께를 갖고, 상기 제2 금속 산화막은 0.005 ~ 0.020㎛의 두께를 갖고,
    상기 제1 및 제2 금속 산화막 각각은 산화 알루미늄(Al2O3), 산화티타늄(TiO2), 산화지르코늄(ZrO2) 및 산화탄탈륨(Ta2O5) 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 회로패턴은
    상기 코어 기재의 상면에 배치된 상부 전극부;
    상기 코어 기재의 하면에 배치된 하부 전극부; 및
    상기 제1 비아 홀 내에 배치되어, 상기 상부 전극부 및 하부 전극부를 전기적으로 연결시키는 비아 전극부;
    를 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제2 회로패턴은
    상기 절연층의 상면에 배치된 상부 전극부; 및
    상기 제2 비아 홀 내에 배치되어, 상기 제1 회로패턴의 상부 전극부와 전기적으로 연결된 비아 전극부;
    를 갖는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 절연층 및 제2 회로패턴 각각은
    적어도 하나 이상이 수직적으로 적층되어, 상기 제2 회로패턴 상호 간이 전기적으로 연결된 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  7. 삭제
  8. 삭제
  9. 제1 비아 홀을 갖는 코어 기재;
    상기 코어 기재의 상면 및 하면과 제1 비아 홀 내에 배치된 제1 회로패턴;
    상기 코어 기재 및 제1 회로패턴을 덮는 제1 금속 산화막;
    상기 제1 금속 산화막을 덮으며, 상기 제1 회로패턴 상의 제1 금속 산화막의 일부를 노출시키는 제2 비아 홀을 갖는 절연층;
    상기 절연층의 상면 및 제2 비아 홀 내에 배치되어, 상기 제1 회로패턴과 연결된 제2 회로패턴;
    상기 제2 회로패턴 및 절연층을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴;
    상기 노출된 제2 회로패턴의 상부 및 솔더 마스크 패턴의 상부를 덮는 제2 금속 산화막;
    을 포함하는 반도체 패키지용 인쇄회로기판.
  10. 코어 기재의 일부를 제거하여 제1 비아 홀을 형성하는 단계;
    상기 코어 기재의 상면, 하면 및 제1 비아홀 내에 제1 회로패턴을 형성하는 단계;
    상기 코어 기재의 상면 및 하면과 제1 회로패턴을 덮는 제1 금속 산화막을 형성하는 단계;
    상기 제1 금속 산화막을 덮으며, 상기 제1 회로패턴 상의 제1 금속 산화막의 일부를 노출시키는 제2 비아 홀을 갖는 절연층을 형성하는 단계;
    상기 절연층의 상면 및 제2 비아 홀 내에 상기 제1 회로패턴과 연결된 제2 회로패턴을 형성하는 단계;
    상기 절연층 및 제2 회로패턴을 덮는 제2 금속 산화막을 형성하는 단계; 및
    상기 제2 금속 산화막을 덮으며, 상기 제2 회로패턴 상의 제2 금속 산화막의 일부를 노출시키는 솔더 마스크 패턴을 형성하는 단계;를 포함하며,
    상기 제1 금속 산화막은 상기 코어 기재 및 제1 회로패턴의 노출면 전체를 덮고, 상기 제2 금속 산화막은 상기 절연층 및 제2 회로패턴의 노출면 전체를 덮어, 상기 제1 금속 산화막은 제1 및 제2 회로패턴 사이에서 상기 제1 및 제2 회로패턴과 각각 맞닿도록 배치되며,
    상기 제1 금속 산화막은 0.005 ~ 0.050㎛의 두께를 갖고, 상기 제2 금속 산화막은 0.005 ~ 0.020㎛의 두께를 갖고,
    상기 제1 및 제2 금속 산화막 각각은 산화 알루미늄(Al2O3), 산화티타늄(TiO2), 산화지르코늄(ZrO2) 및 산화탄탈륨(Ta2O5) 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판 제조 방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 금속 산화막 각각은
    증착 또는 코팅 방식으로 형성하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판 제조 방법.
  12. 삭제
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