JP2008515241A - 相互接続要素の構造体および製造方法と相互接続要素を含む多層配線基板 - Google Patents

相互接続要素の構造体および製造方法と相互接続要素を含む多層配線基板 Download PDF

Info

Publication number
JP2008515241A
JP2008515241A JP2007534852A JP2007534852A JP2008515241A JP 2008515241 A JP2008515241 A JP 2008515241A JP 2007534852 A JP2007534852 A JP 2007534852A JP 2007534852 A JP2007534852 A JP 2007534852A JP 2008515241 A JP2008515241 A JP 2008515241A
Authority
JP
Japan
Prior art keywords
metal
layer
interconnect
wiring board
posts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007534852A
Other languages
English (en)
Other versions
JP5084509B2 (ja
Inventor
仁誉 遠藤
憲仁 益田
智和 島田
Original Assignee
テセラ・インターコネクト・マテリアルズ,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テセラ・インターコネクト・マテリアルズ,インコーポレイテッド filed Critical テセラ・インターコネクト・マテリアルズ,インコーポレイテッド
Priority to JP2007534852A priority Critical patent/JP5084509B2/ja
Publication of JP2008515241A publication Critical patent/JP2008515241A/ja
Application granted granted Critical
Publication of JP5084509B2 publication Critical patent/JP5084509B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0384Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0502Patterning and lithography
    • H05K2203/0542Continuous temporary metal layer over metal pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/064Photoresists
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/931Silicon carbide semiconductor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

第1主表面と、第1主表面から離隔した第2主表面と、第1主表面から内向きに延びる複数の凹部とを有する誘電体要素(4)を含む、相互接続要素(2)を提供する。複数の凹部には複数の金属トレース(6)、(6a)が埋め込まれ、金属トレースは第1主表面と実質的に面一となる外面と、外面から離隔した内面とを有する。複数のポスト(8)が複数の金属トレース(6)、(6a)の内面から誘電体要素(4)を貫通して延び、複数のポストは第2主表面で露出する頂部を有する。複数のそのような相互接続要素(2)を含む多層配線基板(12)も、そのような相互接続要素および多層配線基板を製造するための様々な方法と共に提供する。

Description

(関連出願の相互参照)
本願は、2004年10月1日出願の日本国特許出願2004−289722に基づくものであり、その優先権を主張し、その内容全体を引用することにより本明細書の一部をなすものとする。
(発明の分野)
本発明は、特に、例えば集積回路(「IC」または「チップ」))のような超小型電子ユニットのパッケージングにおける超小型電子部品用の相互接続構造と、他の相互接続構造、例えば、配線基板を含むプリント回路版のような回路パネルとに関する。
一部の多層配線基板では、エポキシ樹脂のような熱硬化性樹脂が、各配線レベル内で絶縁体として使用される。配線は、硬化反応が実行された後に、硬化した基板を取付具内にしっかりと保持しながらパターン形成される。この方法により、配線は、配線レベルおよび絶縁体を1つの多層基板に一体に接合する結果、捩れたり、断線することがない。
残念ながら、多層配線基板の配線レベルを熱可塑性プラスチックで絶縁する場合、現在利用可能な方法では満足な結果は得られない。各レベルの熱可塑性絶縁体は、熱可塑性樹脂の融点に近い温度で接合される。これは、そのような多層配線基板内の金属配線の捩れ、隣接する配線との短絡、断線等を引き起こす。
そのような配線板において、金属相互接続層は各層間絶縁層の表面より上に突出するので、多層配線基板を形成する配線板層の表面に凹凸が生じる傾向があった。複数のこれらの配線板層を一体に接合することにより多層配線基板を製造する場合、層の数が多ければ多いほど、多層配線基板の表面の凹凸が大きくなる。これを前提として、配線板として配線パターンに歪みが生じるおそれがあり、隣接配線同士が相互に短絡するおそれがあり、配線が断線するおそれなどがあり、致命的な欠陥が発生する。加えて、半導体集積回路、大規模集積回路などの多層配線基板に搭載される電子部品は、特に、多数の小さい端子を有する。したがって、相互接続要素または多層配線基板上の各組の金属配線の平面性を維持することは非常に望ましい。場合によっては、チップのような電子部品が搭載される相互接続要素の表面の平面性からの大きい逸脱は、高信頼度の搭載の阻害要因となる。
したがって、多層配線基板の表面の過度の凹凸は、看過できない問題をもたらすものであるから、排除しなければならない。
第2に、上述の従来の技術を前提として、単一の多層配線基板を作成するために、1つの配線板を別の配線板と接合し、次いで別の配線板を、先行する接合工程で作成された積層ユニットに接合するという積層工程が必要になることがあり得る。したがって、この工程は複数回繰り返され、その結果、多層配線基板の製造工程数が多くなり、製造コストの低減が困難になる。
本発明の一態様では、第1主表面と、第1主表面から離隔した第2主表面と、第1主表面から内部へと延びる複数の凹部とを有する誘電体要素を含む相互接続要素を提供する。複数の凹部には複数の金属トレースが埋め込まれ、金属トレースは、第1主表面と実質的に面一となる外面と、外面から離隔した内面とを有する。複数のポストは複数の金属トレースの内面から誘電体要素を貫通して延びており、この複数のポストは第2主表面に露出する頂部を有している。
本発明の1以上の好ましい態様では、相互接続要素は、複数の金属トレースの外面と接触するボンディング金属層をさらに含みうる。
本発明の1以上の好ましい態様では、相互接続要素の複数のポストの各々は、相互接続ピラーがそこから延びる複数の金属トレースのうちの1つの外面の表面積より大きい外面表面積を有するように構成することができる。
本発明の1以上の好ましい態様では、誘電体要素は熱可塑性プラスチックを含む。
本発明の1以上の好ましい態様では、複数の金属トレースは銅を含み、複数のポストは銅を含む。
本発明の1以上の好ましい態様では、複数のポストは第2主表面から突出する。
本発明の1以上の好ましい態様では、各々のポストは、複数の金属トレースから延びる第1金属を含む基部構造を含み、各々のポストは、頂部で第1金属の上に重なるボンディング金属をさらに含む。
本発明の1以上の好ましい態様では、第1金属は第1融点を有し、ボンド金属は第1融点より低い第2融点を有する。
本発明の一態様では、多層相互接続要素は複数のそのような相互接続要素を含み、複数の相互接続要素のうちの第1の要素の複数のポストが、複数の相互接続要素のうちの第2の要素の複数の金属トレースの外面に接合される。
本発明の1以上の好ましい態様では、ボンド金属が、複数の相互接続要素のうちの第1の要素の複数のポストと、複数の相互接続要素のうちの第2の要素の複数の金属トレースとの間に配置される。
本発明の1以上の好ましい態様では、複数の金属トレースは第1金属を含み、複数のポストは第2金属を含み、相互接続要素はさらに、複数のポストおよび複数の金属トレースの各々の間に配置された第3金属を含み、第3金属は、第2金属を侵すエッチング液によって侵されない組成を有する。本発明の特定の態様では、第1金属および第2金属は同一金属である。代替的に、第1金属および第2金属は異なる金属とすることができる。
本発明の特定の態様では、相互接続要素を製造するための方法であって、キャリア層の上に重ねたマスク層を介してキャリア層上にボンド金属層を選択的に堆積し、マスク層を介してボンド金属層上に第2金属層をメッキし、その後、マスク層を除去し、複数の金属トレースを含む金属層上に第2マスク層を作製することによって、複数の金属トレースを含む金属層を作製する方法を提供する。そのような方法では、第2マスク層内の開口中に金属をメッキすることによって複数のポストが形成され、誘電体要素は、層間絶縁層を作製し、接続性を向上させるために層間コンタクトピラーの露出表面上に低融点金属層を作製することによって設けられる。
本発明の別の態様では、相互接続要素を製造するための方法であって、複数の金属トレースを含む金属層をキャリア層の上に重ねて作製することを含む方法を提供する。誘電体要素は、複数の金属トレースの外面および誘電体要素の第1主表面がキャリア層に隣接し、かつ複数の金属トレースの内面が外面から離隔した誘電体要素の凹部内に配置されるように、金属層およびキャリア層の上に重なるように設けられ、誘電体要素は第1主表面から離隔した第2主表面を有する。複数の金属ポストは、複数の金属トレースの内面から少なくとも誘電体要素の第2主表面まで延びるように設けられる。該方法は、キャリア層を除去して誘電体要素の第1主表面および複数の金属トレースの外面を露出させることをさらに含む。
本発明の1以上の特定の態様では、複数の金属トレースの外面は、誘電体要素の第1主表面と実質的に面一である。
本発明の1以上の特定の態様では、キャリア層は金属を含み、複数の金属トレースは、フォトレジストの層に開口をパターン形成し、開口内に複数の金属トレースをメッキすることによって形成される。
本発明の1以上の特定の態様では、キャリア層を除去するステップ中に複数の金属トレースが侵されることを、キャリア層を除去するステップ中にエッチング抵抗層が防止するために、開口内に複数の金属トレースをメッキする前に、エッチング抵抗層がキャリア層上に設けられる。
本発明の1以上の特定の態様では、複数の金属ポストを設けるステップは、複数の金属トレースの内面の上に重なる金属の層をエッチングすることを含み、誘電体要素を設けるステップは、複数の金属ポストが複数の金属トレースの内面から延びるように設けられた後で、誘電体要素を形成することを含む。
本発明の1以上の特定の態様では、相互接続要素を製造する上述の方法を含む、多層相互接続要素を製造するための方法を提供する。そのような方法では、複数の相互接続要素のうちの第1の要素の複数のポストは、複数の相互接続要素のうちの第2の要素の複数の金属トレースの外面に同時に接合される。加えて、相互接続要素のうちの第1の要素の誘電体要素の第1主表面は、相互接続要素のうちの第2の要素の誘電体要素の第2主表面に同時に接合される。
本発明の1以上の特定の態様では、同時接合ステップは、複数の相互接続要素のうちの第2の要素の複数のポストを複数の相互接続要素のうちの第3の要素の複数の金属トレースの外面に接合する。
本発明の1以上の特定の態様では、同時接合ステップは、複数の相互接続要素のうちの第1の要素の複数のポストと複数の相互接続要素のうちの第2の要素の複数の金属トレースとの間に配置されたボンド金属の融着と、複数の相互接続要素のうちの第2の要素の複数のポストと複数の相互接続要素のうちの第3の要素の複数の金属トレースとの間に配置されたボンド金属の融着とを同時に行なうことを含む。
本発明の特定の態様では、多層配線基板を製造する方法であって、金属から作られた複数の配線層を有する複数の配線板は、埋め込まれた状態の層間絶縁層の1つの主要表面上に、配線層の主要表面が層間絶縁層の該1つの主要表面と面一になるように作製され、層間コンタクトピラーは、層間絶縁層を貫通して、層間絶縁層のもう1つの主表面に到達しそこで露出されるように、複数の配線層のもう1つの主表面上の配線層の少なくとも一部分の上に金属から作製され、接続性を向上するための低融点金属層は、層間コンタクトピラーの露出表面上に作製される方法を提供する。1つの配線板の配線層が別の配線板の層間コンタクトピラーと接触し、あるいは1つの配線板の層間コンタクトピラーが別の配線板の層間コンタクトピラーと接触するように、作製された複数の配線板が層間コンタクトピラーを介して位置合せされた状態にあるときに、隣接する配線板の層間絶縁層同士が融着して一体化されると共に、接続するときに接続性を向上するための低融点金属層を介して熱を加えかつ圧力を加えることにより、接続性を向上するための低融点金属層を介して、1つの配線板の配線層が別の配線板の層間コンタクトピラーと接続し、あるいは1つの配線板の層間コンタクトピラーが別の配線板の層間コンタクトピラーに接続されるように、複数の作製された配線板は積み重ねて接合される。
本発明の特定の実施形態では、層数が多い場合でも内層パターンが捩れることがなく、隣接する配線と短絡せず、断線しない、多層配線板を提供する。そのような実施形態では、多層配線基板内の各相互接続要素の表面は略平面状の主表面を有する。このようにして、相互接続特徴は、電子部品の搭載に支障を来すような仕方で突出しない。また、多層配線基板を構成する配線板同士の間の電気的接続の信頼性の向上を達成することができる。加えて、そのような相互接続要素を作製するために必要な製造工程の低減を達成することが可能である。
図1Cに示した本発明の実施形態に係る相互接続要素では、誘電体層4は、熱可塑性樹脂を含むことが好ましく、例えば、PEEK(ポリエーテルエーテルケトン)樹脂や、PES樹脂や、PPS(ポリフェニレンサルファイド)樹脂や、PEN(ポリエチレンナフタレート)樹脂や、PEEK−PES樹脂ポリマーブレンドや、液晶ポリマーは、適切な樹脂の特定の例である。誘電体層の厚さは数十から数百ミクロンの間であることが好ましい。
金属トレースを含む金属配線層は、配線層6として機能し、そこから複数のポストが延在し、該ポストは、他の超小型電子素子、例えば回路パネル、チップ、パッケージ素子などと接触するためのコンタクトピラー8として機能する。ポストは、多層配線基板の1つの相互接続要素を別の相互接続要素に接合する層間コンタクトピラー8として機能することができる。ポストは、基本的に銅を含むか、あるいは銅からなることが最も好ましい。好ましくは、ポストは高純度の銅を含む。配線層の厚さは10から数十ミクロンであることが好ましく、配線層から延びるポストの長さまたは高さは、例えば数十から約150ミクロンの間であることが好ましいが、より短いか、あるいはより長くすることもできる。ボンド金属層、好ましくは接続性を向上するための低融点金属層は、ポスト、例えば層間絶縁層の第2主表面に露出した頂部を有する層間コンタクトピラー8の表面上に重なる。ボンド金属層は、2から10ミクロンの間の厚さであり、150から350℃の間の融点を有することが好ましい。スズ、亜鉛、リチウム、ビスマス、鉛、アンチモン、銀、銅、金、アルミニウムなどの成分を有する低融点合金は、ボンド金属層10として使用するのに適しており、好ましい。
特定の実施形態では、チップは相互接続要素に接合され、またはそれによって接触される。そのような相互接続要素は、チップの反対側で回路パネル、第2チップ、またはパッケージされたチップのパッケージ素子とさらに接触することができる。別の実施形態では、相互接続要素2はパッケージされたチップと接触し、相互接続要素とパッケージされたチップとの間の圧力の結果として誘電体層4に多少の撓みが生じるかもしれない中程度の圧力下で、パッケージされたチップとの導通を維持することができる。
多層配線基板の製造の実施形態において、例えば150から350℃の間の温度に加熱することが適切であり、20〜100kg/cm2の間の圧力が好ましい。加えて、特に微細なピッチで多数の端子を有する集積回路(ICまたはチップ)のような電子部品が搭載されるときには、相互接続要素の前面および裏面の両方にボンド金属を設けることが好ましい。金はボンド金属層10として使用するのによく適している。
図1(A)〜図1(C)は本発明に係る第1実施形態を示し、図1(A)は複数の相互接続要素、特に積み重ねられた構成に一体に接合される配線板層(本例では8枚の配線板)を接合する前の状態の断面図であり、図1(B)は配線板層の接合後に結果的に生じる多層配線基板の断面図であり、図1(C)は他のそのような配線板層と接合して多層配線基板を形成することのできる単一の相互接続要素または配線板の断面図である。
最初に、相互接続要素2または配線板層について、図1(C)を参照しながら説明する。誘電体層、例えば層間絶縁層4は、例えばPEEK樹脂、PES樹脂、PPS樹脂、PEN樹脂、PEEK−PES樹脂ポリマーブレンド、または液晶ポリマーから作られる例えば熱可塑性樹脂を含む。参照符号6および6aは、上述の層間絶縁層4の第1主表面(例えば外面)の凹部内に埋め込まれた、1以上の配線層の金属トレースである。配線層6および6aの外面は、上述の層間絶縁層4の外面つまり第1主表面と面一である。配線層6は、そこから誘電体層4を貫通して第2主表面より先まで延びるポスト、例えば後述する層間コンタクトピラー(8)を有する配線層である。配線層6aは、ポストまたは層間コンタクトピラー(8)がその表面から誘電体層4を貫通して延びていない配線層である。これらの配線層6および6aは、例えば銅から形成され、約10から数十ミクロンの間の厚さを有する。
ポスト8、例えば層間コンタクトピラーは、(誘電体層が被覆された)配線層6の内側の表面から延びて、ポストが誘電体層4の第2主表面で露出するように、層間絶縁層4内に設けられる。特定の実施形態では、ポストの露出面は層間絶縁層4の第2主表面と面一にすることができ、ポストおよび配線層6は両方とも基本的に銅からなる。
ボンド金属層10は、上述の誘電体層4の第2主表面で露出される、上述の層間コンタクトピラー8の表面の上に重なる層として、接続性を向上するための低融点金属層であることが好ましい。ボンド金属層10は、例えば150から350℃の間の融点、および2から10ミクロンの間の厚さを有することが好ましい。ボンド金属として、組成分としてスズ、亜鉛、リチウム、ビスマス、鉛、アンチモン、銀、銅、金、アルミニウムなどを有する低融点の材料または合金などが好ましい。
次に、複数の配線板層2から多層配線基板を製造する方法について、図1(A)および図1(B)を参照しながら説明する。
図1(C)に示す複数の配線板2(本例では8つの配線板2)は作製され、図1(A)に示すように配列され積み重ねられる。配線板2が単に整列され積み重ねられただけの状態であることを示すために、隣接する配線板2および2の間に間隙が示されることに注目されたい。
8つの配線板2、2、...のうち、上の4つの配線板2、2、2、2は、配線層6および6aが上を向き、層間コンタクトピラー8が層間絶縁層4の裏側の表面で露出する側の表面(接続性を向上するための低融点金属層10が前記露出面に作製される)が下を向くように配向されることに注目されたい。下の4つの配線板2、2、2、2は反対方向に配向され、層間コンタクトピラー8は上向きの表面に露出し、配線層6および6aの外面は下を向く。単一破線は真ん中の高さを示し、線の上側はAと定義され、線の下側は(B)と定義される。
このように、異なる配向のAおよびBを有することにより、ICのような電子部品を、多層配線基板12の両側で配線層6、6aの外側を向いた主表面に搭載することが可能になる。
したがって、AとBとの間の界面で、配線板2および2の層間コンタクトピラー8および8は、それぞれの配線板2のボンド金属層または低融点金属層10および10を介して相互に接続される。さらに、A側にはB側と同数の配線板2があるが、必ずしもそうとは限らない。A側に単一の配線板2があり、残りの配線板2が全部B側にあったり、あるいは逆にB側に単一の配線板2があり、残りの配線板2が全部A側にあるなど、様々な構成が可能である。
しかし、図1(C)に示す複数の配線板2は、配線層6および6aを両面に有する両面配線板(図示せず)上に積み重ね、積層することができる。しかし、そのような場合、配線層6および6aをその片側だけに有する図1(C)に示す配線板2を作製し、配線層6および6aをその両面に有する、異なる構造を有する配線板も作製することが必要になる。製造効率の観点からは、図1に示す同一の構造を有する配線板2のみから多層配線基板を構成することが好ましい。
図1(A)に示すように、配線板2が位置合せされ、積み重ねられた状態で、熱および圧力を加えることにより、上述のボンド金属層、例えば低融点金属層10を介して、1つの配線板の配線層6が別の配線板の層間コンタクトピラー8に接続される。加えて、ポストまたは層間コンタクトピラー8および8は、ボンド金属層10を介して相互に接続される。同時に、熱および圧力を加えることにより、隣接する配線板2および2の層間絶縁層4および4も相互に融着して一体化される。加熱温度は、例えば150から350℃であり、適切な温度は樹脂の種類に応じて選択される。加えられる圧力は例えば20〜100kg/cm2の間とする。
これを踏まえて、隣接する配線板2および2の樹脂が積層され一体化されて、図1(B)に示すように複数の配線板2、2、...(本例では8つの配線板2)が積層される、8つの層を有する多層配線基板12が生成される。
図1Bに示す多層配線基板12を構成する配線板2の各々において、層間絶縁層4の正面側の表面の配線層6および6aは、金属配線層6および6aの外面が層間絶縁層4の主表面つまり正面側と面一になる(つまり表面が同一平面上に位置する)ように構成される。加えて、層間絶縁層4のもう1つの主表面(裏側)に露出するポスト8または層間コンタクトピラー8の表面は、層間絶縁層4の裏側表面と面一になる。したがって、多層配線基板12の主表面は両方とも基本的に平面状または平坦である。しかし、ボンド金属層10は平面からわずかに突出してもよい。配線板2が一体に接合されるときに、圧力が加えられると、ボンド金属層は横に圧搾される。ポストおよびボンド金属層の表面積は配線板層2全体の表面積に比較して小さいので、配線板の平面性および配線の変形等に対する影響は無視することができる。
したがって、多層配線基板12が複数のそのような平坦な配線板2および2を接合することによって構成されるので、多層配線基板12の主表面(頂面および底面)は、配線板2の層の数が増大しても平坦にすることができる。そのようにして、平面性が達成される多層配線基板12が提供されるので、電子部品の搭載に支障を来す危険性はほとんどない。
さらに、隣接する積み重ねられた配線板2および2の間の電気的接続は、低融点ボンド金属層10に熱および圧力を加えることにより、金属が配線層と結合することを通して形成される。ボンド金属層が配線層6とポスト8もしくは層間コンタクトピラー8との間、または2つのポストもしくは層間コンタクトピラー8および8の間に介挿される場合、接続の信頼性の向上が達成される。これにより、多層配線基板12に安定した高信頼度の電気特性および低い欠陥率をもたらすことが可能になる。
さらに、多層配線基板12は、複数の配線板2をひとまとめに位置合せし、積み重ね、熱および圧力を1回だけ加えて配線板層を接合させることにより作製されるので、部分的に完成した配線板層の積み重ねに層を積み重ねて接合するステップを繰り返す従来の製造方法と比較して、多層配線基板12の製造に関与する作業の量を低減させることができる。このようにして、製造コストを低減することができ、ひいては多層配線基板12のコストを低減することが可能になる。
図2(A)〜図2(K)は、図1(C)に示す配線板2の製造方法の1つの実施例の製造工程を示す断面図であり、図2(L)は該製造方法の代替的実施例を説明するための断面図である。
最初に、図2(A)〜図2(K)を参照しながら、配線板2の製造方法の実施例について説明する。
図2(A)に示すように、レジスト層22は、キャリア層20(例えば数十から数百ミクロンの厚さを有する)の両方の主表面(正面側の表面および反対側または裏側の表面)に形成される。好ましくは、キャリア層は基本的に銅を含むか、あるいは銅からなる。しかし、代わりに樹脂をキャリア層20として使用してもよい。
次に、図2(B)に示すように、片側の表面のレジスト層22が露光および現像によりパターン形成されて、配線層6および6aを作製するためのマスクになる。
次に、図2(B)に関連して、上述のレジスト層22をマスクとして使用して、例えばニッケルを含むエッチングバリア層24が最初に(例えば0.5から5μmの間の厚さまで)メッキされ、次いで例えば銅を含む配線層6および6aがメッキにより形成される。図2(C)は、これらの配線層6および6aが作製された後の状態を示す。エッチングバリア層24は、図2(K)に関連して下述するように、工程の後の時点でキャリア層20がエッチングによって除去されるときに、配線層6および6aがエッチングされるのを防止する役割を果たす。
次に、図2(D)に示すように、上述のレジスト層22が除去される。
次に、図2(E)に示すように、レジスト層26が堆積され、1組のポストまたは層間コンタクトピラー8を作製するためのマスクとしてフォトリソグラフィ技法によりパターン形成される。
次に、図2(F)に示すように、上述のレジスト層26は、銅をメッキすることにより層間コンタクトピラー8を作製するときにマスクとして使用される。これらの層間コンタクトピラー8の作製はオーバメッキにより実行されることに注目されたい。オーバメッキとは、特定の厚さより厚い厚さまでメッキすること、換言するとレジスト層26の厚さより厚い厚さまでメッキすることを指す。その後、層間コンタクトピラー8の高さを特定の値まで低減するためにエッチングまたは研磨を実行することができる。
次に、図2(G)に示すように、レジスト層26が除去される。
次に、図2(H)に示すように、圧力を介して樹脂膜を被覆または接着することにより、層間絶縁層4が作製される。この層間絶縁層4の厚さは上述の層間コンタクトピラー8のそれより大きい。
次に、図2(I)に示すように、上述の層間絶縁層4は、ポストの頂部が層間絶縁層4の表面と面一になるように、上述のポストまたは層間コンタクトピラー8の表面を露出させるために研磨される。
次に、図2(J)に示すように、接続性を向上するための低融点金属層10は、例えば上述の層間コンタクトピラー8の露出面をメッキすることにより作製される。
次に、図2(K)に示すように、キャリア層20はエッチングを通して除去される。キャリア層20が基本的に銅を含み、あるいは銅からなる場合、上述のエッチングバリア層24は、同じく基本的に銅を含み、あるいは銅からなる配線層6および6aのエッチング液による侵食を防止する役割を果たす。
次いで、エッチングバリア層24を完全に除去するために追加の処理を実行することができる。しかし、そのような除去工程の後に、多少の残留物が残っていてもよい。
例えば、上記工程(I)に示すように研磨によって、層間コンタクトピラー8が層間絶縁層4の表面と面一にされた後、次に図2(L)に示すように、層間絶縁層4をマスクとして使用して層間コンタクトピラー8の表面をわずかにエッチングすることにより、配線層より上の層間コンタクトピラー8の高さを低減させることができることに注目されたい。その後、後続の工程(J)で、低融点金属を含むことのできるボンド金属層10が形成され、それはボンド金属層10が層間絶縁層4の表面と面一になるように行なうことができる。代替的に、ボンド金属層10は、層間絶縁層4の主表面より突出するように形成することができる。
上述の実施形態の変形例では、レジスト層26を除去し、それを層間絶縁層4に置き換える代わりに、組成を有するレジスト層26を適切な位置に残して、層間絶縁層4またはその一部分としてそのまま使用することができる。
図3(A)〜図3(C)は、図2(A)に示した配線板の製造の代替的実施形態を示す断面図である。図3(A)に示すように、金属板30は3層構造を有する。キャリア層20は銅を含む。エッチングバリア層24は、キャリア層を侵すエッチング液によって侵されないニッケルまたは他の金属を含む。配線層(6および6a)を形成する別の銅層32は、圧延により作製された積層構造の一部である。
レジスト層34が金属層30の両側に被覆され、銅層32を被覆するこのレジスト層34の一部は、エッチングにより配線層6および6aを作製するために、マスクを介して露光および現像によりパターン形成される。図3(B)は、レジスト層がパターン形成された後の状態を示す。
次に、図3(C)に示すように、上述のレジスト層34をマスクとして使用して上述の銅層32をエッチングすることにより、配線層6および6aはパターン形成される。
この後、部分的に完成した配線要素は、図2(D)〜図2(K)または図2(L)に関連して上述の工程から始まる一連の工程により処理されて、完成した配線要素または配線板層を形成する。
図4(A)〜図4(D)は、図2に示した配線板を製造するための別の代替的実施形態を示す断面図である。
上述の図2(A)〜図2(D)に示した工程の完了後、配線層6および6aが作製された側の表面上に、例えばニッケルから作られたエッチングバリア層36が作製される。その後、層間コンタクトピラー8を形成する銅層、例えば層38が、好ましくはメッキにより、または代替的に別の堆積技術によって形成される。図4(A)は、銅層38が作製された後の状態を示す。
次に、図4(B)に示すように、レジスト層40が上述の銅層38の表面上に堆積され、フォトリソグラフィ技法によりパターン形成される。
次に、図4(C)に示すように、上述のレジスト層40をマスクとして使用して、上述の銅層38をエッチングすることによって、層間コンタクトピラー8が形成される。エッチングを実行するときに、上述のように例えばニッケルから作られたエッチングバリア層36は、エッチング液が配線層6および6aを侵食するのを防止する役割を果たす。
この後、図4(D)に示すように、上述のレジスト層40は除去され、その後、層間コンタクトピラー8がマスクとして使用され、上述のバリア層36が除去される。
図4(D)に示す工程の完了後に、基板は図2(H)に示す工程から始まる一連の工程によって処理される。
図5(A)および図5(B)は、図2(A)〜図2(L)に示した技法の一部分を適用することにより、例えば、金から作られたスタッドバンプ44を作製するため、または半田バンプ46を作製するための技術の説明図である。
図2(D)に示す工程の完了後に、例えば金から作られるスタッドバンプ44が、図5(A)に示すように配線層6の表面上に作製され、あるいは半田バンプ46が図5(B)に示すように作製される。
この後、図2(A)〜図2(L)に示す配線板の製造方法の変形例では、金または類似物から作られるスタッドバンプ42または半田バンプ44が、上述のメッキピラーの代わりに接続ピラーとして使用され、その後に層間絶縁層4が作製される。
図6(A)〜図6(H)は、配線要素または配線板層を製造する方法のさらに別の実施例における製造工程を示す断面図である。
最初に、図6(A)に示すように、5層構造を有する金属板60が作製される。この金属板60の最下層は、好ましくは基本的に銅を含むかまたは銅からなるキャリア層20であり、次の層はニッケルから作られるエッチングバリア層62であり、次の層は配線層6および6aを形成する銅層64であり、次の層はニッケルから作られるエッチングバリア層66であり、最上層は層間コンタクトピラー8となる銅層68である。
次に、図6(B)に示すように、レジスト層70が、層間コンタクトピラー8となる銅層68の表面に選択的に形成される。
次に、図6(C)に示すように、上述のレジスト層70をマスクとして使用し、上述の銅層68を選択的にエッチングすることにより、層間コンタクトピラー8が作製される。このとき、エッチングバリア層66は、配線層6および6aになる銅層64をエッチング液が侵食することを防止する役割を果たす。
次に、図6(D)に示すように、上述のレジスト層70は除去される。
次に、図6(E)に示すように、上述の層間コンタクトピラー8はマスクとして使用され、層間コンタクトピラー8の下にある部分以外のエッチングバリア層66は除去される。
次に、図6(F)に示すように、レジスト層72は表面全体に形成される。
次に、上述のレジスト層72は、フォトリソグラフィ技法による露光および現像を通してパターン形成される。
次に、パターン形成されたレジスト層72をマスクとして使用して、上述の銅層64をエッチングすることにより配線層6および6aが作製され、その後にこのレジスト層72は除去される。図6(H)は、レジスト層72が除去された後の状態を示す。
この後、基板は、図2(H)に関連して上述の工程から開始される一連の工程によって処理される。
図7(A)および図7(B)は、基本的に銅を含みあるいは銅からなるキャリア層20がエッチングにより除去されるときの好ましい状態を示す断面図である。
図7(A)および図7(B)は、銅含有(または他の金属を含有する)キャリア層20が、そのようなキャリア層をエッチングすることなどにより除去されるときに、ボンド金属層10の侵食を防止する方法を示す。したがって、図7(A)および図7(B)に示す実施形態では、キャリア層20は、層間コンタクトピラー8の表面のボンド金属層10が(破線で示す)保護膜11によって保護される状態でエッチングされる。
図8(A)〜(C)は、図2(A)〜図2(K)に示した上述の実施形態の変形例を示す断面図である。この実施形態では、その上に層間コンタクトピラー8が作製される、配線層6の部分がランドレス構造(landless structure)を有する。ランドレス構造は、相互接続要素の配線密度を高めることによって集積レベルを高めるのに役立つことができる。ここでは、これは、図8(C)に示すように、層間コンタクトピラー8が直接に接触する配線層6の部分の表面積を低減することにより達成される。
図8(A)に示すように、金属、好ましくは銅を含むキャリア層20上に配線層6が作製されている。62は、配線層6とキャリア層20との間に介挿されたエッチングバリア層であり、例えばニッケル層を含む。この場合、ランドレス構造を使用するには、層間コンタクトピラー8がその上に形成される配線層6の部分が、完成した層間コンタクトピラー8の寸法より小さい寸法を有することが要求される。
次に、図8(B)に示すように、レジスト層26が堆積され、フォトリソグラフィ技法によりパターン形成され、その後、レジスト層26は、メッキにより例えばニッケルから作られるエッチングバリア層37を作製する際のマスクとして使用される。
次に、上述のレジスト層26は、例えば銅のメッキにより層間コンタクトピラー8を作製する際のマスクとして使用され、その後、レジスト層26は除去される。図8(C)は、レジスト層26が除去された後の状態を示す。
この後、キャリア層20は除去される。キャリア層20が銅を含む場合、エッチングバリア層62は配線層6のような他の銅含有構造が侵されることを防止し、エッチングバリア層37はそのような工程中に層間コンタクトピラー8を保護する役割を果たす。
図9(A)〜図9(D)は、配線板層とすることのできる配線要素を製造するための方法のさらに別の実施例の製造工程を示す断面図である。本例では、配線層6および6aの各々の表面にワイヤボンディング特性のようなボンディングを向上するために金属層82が使用され、金、銀、ニッケルなどを含む、配線板層2が設けられる。
銅から作られたキャリア層20上で、例えば選択的メッキによりニッケル、金、およびニッケルから作られた3層の下地構造上に、配線層6および6aが作製される。図9(A)は、配線層6および6aの作製後の状態を示す。
下地構造は、ニッケル層80のようなエッチングバリア層、金層82、および別のニッケル層84のような第2エッチングバリア層を含む。2つの下地層80、82、および84を含む配線層6および6aの作製は、例えば最初にレジスト層を堆積し、パターン形成し、次いでパターン形成されたレジスト層を、順次ニッケル層80、金層82、ニッケル層84、および次いで銅をメッキするためのマスクとして使用することによって実行することができる。
その後、図9(B)に示すように、層間コンタクトピラー8が上述の配線層6の上に作製される。層間コンタクトピラー8の作製もまた、選択的に作製されたレジスト層をマスクとして使用して銅メッキを行なうことにより、実行することができる。
次に、図9(C)に示すように、上述の配線層6および6aならびに層間コンタクトピラー8等が作製された側に、層間絶縁層4が作製される。低融点金属を含むことのできるボンド金属層10が、層間絶縁層4の表面に露出した層間コンタクトピラー8の表面上に、メッキまたは他の堆積工程により形成される。
次に、図9(D)に示すように、エッチングバリア層84、例えばニッケル層84を維持するように選択的にエッチングすることによって、キャリア層20が除去される。このエッチング工程中に、ニッケル層84はわずかにエッチングされて、金層82を露出させてもよい。ニッケル層84は金層82を保護する役割を果たす。
この方法を前提として、金層82は、電気メッキにより各々の配線層6および6a上に容易に作製することができる。これは、電気メッキ中に、キャリア層20が各々の配線層6および6aのための導電路として働くためである。
図9に示す工程により、図1(C)に示すように個々の配線板層の作製後にそのような金層をメッキするために面倒な操作を必要とすることなく、電気メッキを実行して配線層6、6a上に金層を形成することができる。
図10(A)〜図10(C)は、配線板を製造するための方法のさらに別の実施例における製造工程を示す断面図である。本例は、層間コンタクトピラーを作製するためのマスクとして役立つ樹脂マスクパターンを作製するための方法を使用し、レーザビームを用いて選択的照射が行なわれる方法を使用する。
図10(A)に示すように、レーザビームを用いてパターン形成された樹脂膜90が、その上に配線層6および6aが作製される銅から作られたキャリア層20上に位置合せされる。92はレーザビームによって形成された穴であり、層間コンタクトピラーは穴92内に形成される。
次に、図10(B)に示すように、上述のキャリア層20上に樹脂膜が配置される。
次に、上述の樹脂膜をマスクとして使用して、メッキにより、上述の配線層6上に、層間コンタクトピラー8が作製され、その後、接続性を向上するための低融点金属層10がメッキにより作製される。図10(C)は、接続性を向上するための低融点層10の作製後の状態を示す。
この後で、樹脂膜90を除去することができ、層間絶縁層を作製することができ、あるいは樹脂膜90自体を層間絶縁層として使用することができる。図10(D)に示すように、液状樹脂94が被覆され、適切に乾燥された後、この樹脂94は、図10(B)に示すような形態を取るように、レーザビームによってパターン形成され、その後、相互接続要素が図10(C)に示す工程によって処理される加工されることに注目されたい。この工程も同様に使用することができる。
図11(A)〜図11(F)は、配線板を製造するための方法の別の実施例における製造工程を示す断面図である。本例では、銅箔を塗布した樹脂膜がキャリアとして使用される。
図11(A)に示すように、銅箔積層樹脂膜80は樹脂を含む膜部82を含み、そこに銅層86が接着剤84によってその表面に接着される。
次に、図11(B)に示すように、配線層6および6aは、銅層86を選択的にエッチングすることを通してパターン形成することにより作製される。
次に、図11(C)に示すように、層間コンタクトピラー(8)を作製するためのマスクとして働くレジスト層88が堆積され、パターン形成される。
次に、図11(D)に示すように、上述のレジスト層88をマスクとして使用して、層間コンタクトピラー8が銅のメッキにより作製される。
次に、上述のレジスト層88は除去され、層間絶縁層89が作製され、次いで層間コンタクトピラー8が銅メッキのようなメッキによって作製され、その後、低融点金属を含むことのできるボンド金属層10がメッキにより作製される。図11(E)は、ボンド金属層10の形成後のこの状態を示す。
この後、図11(F)に示すように、上述の樹脂膜82は、図11(F)に示すようなピーリングまたは他の技術などにより、剥離される。そうすることにより、配線要素または配線板層は完成する。
上述の特徴のこれらおよび他の変形例ならびに組合せを利用することができるので、好ましい実施形態の上記説明は、発明の限定ではなく、むしろ例証と受け止めるべきである。
本発明は中でも特に、配線層の複数の金属トレースが誘電体要素、例えば熱可塑性プラスチックのような樹脂から作られる例えば層間絶縁層の表面の1つに露出する、相互接続要素、例えば配線板等に使用することができる。例えば銅のような金属から作られるポストまたは層間コンタクトピラーは、そのような誘電体要素を貫通して延びる。そのようなポストまたはピラーは、多層配線基板のそれぞれの層の配線層の少なくとも一部分に対応する層間接続をもたらすことができる。加えて、本発明は、相互接続要素の製造方法および多層配線基板の製造方法に用途を見出す。
(A)〜(C)は本発明に係る実施形態の1つの実施例を示す断面図であり、(A)は複数の配線板層またはレベル(本例では8枚の配線板)の接合前の状態を示す断面図であり、(B)は複数の配線板層を接合した後に生成された多層配線基板を示す断面図であり、(C)は多層配線基板のうちの1つの配線板層の単一の相互接続要素の断面図である。 (A)〜(L)は、図1(C)に示した相互接続要素または配線板層を製造する方法の製造工程の1つの実施例を示す断面図であり、(L)は、該製造方法の代替的実施例を説明するための断面図である。 (A)〜(C)は、図1に示した相互接続要素または配線板層を製造する方法の代替的実施例の製造工程を示す断面図である。 (A)〜(D)は、図1に示した相互接続要素または配線板層を製造する方法の別の代替的実施例の製造工程を示す断面図である。 (A)および(B)は、スタッドバンプまたは半田バンプがポストまたは層間コンタクトピラーとして設けられる、図1(C)に示す実施形態の変形例を示す断面図である。 (A)〜(H)は、本発明に係る相互接続要素または配線板層を製造するさらに別の方法の製造工程を示す断面図である。 (A)および(B)は、銅から作られたキャリア層をエッチングにより除去する前にボンド金属層を保護する方法を説明するための断面図である。 (A)〜(C)は、相互接続要素がランドレス構造を有する、さらに別の実施形態に係る製造方法を示す断面図である。 (A)〜(D)は、相互接続要素が配線層6、6aに設けられたトレースの外面上に形成されたボンド金属を含む、さらに別の実施形態に係る製造方法を示す断面図である。 (A)〜(D)は、本発明に係る相互接続要素または配線板層を製造する方法のさらに別の実施形態を示す断面図である。 (A)〜(F)は、本発明に係る相互接続要素または配線板層を製造する方法のさらに別の実施形態を示す断面図である。

Claims (22)

  1. 第1主表面と、該第1主表面から離隔した第2主表面と、該第1主表面から内部へと延びる複数の凹部とを有する誘電体要素と、
    前記複数の凹部に埋め込まれた複数の金属トレースであって、前記第1主表面と実質的に面一の外面と、該外面から離隔した内面とを有する複数の金属トレースと、
    前記複数の金属トレースの前記内面から前記誘電体要素を貫通して延びる複数のポストであって、前記第2主表面に露出する頂部を有する前記複数のポストと
    を含んでなる相互接続要素。
  2. 前記複数の金属トレースの前記外面と接触するボンディング金属層をさらに含む請求項1に記載の相互接続要素。
  3. 前記複数のポストの各々が、各々の相互接続ピラーがそこから延びる前記複数の金属トレースの1つの前記外面の表面積より大きい外面表面積を有する請求項1に記載の相互接続要素。
  4. 前記誘電体要素が熱可塑性プラスチックを含む請求項1に記載の相互接続要素。
  5. 前記複数の金属トレースが銅を含み、前記複数のポストが銅を含む請求項1に記載の相互接続要素。
  6. 前記複数のポストが前記第2主表面から突出している請求項1に記載の相互接続要素。
  7. 各々の前記ポストが、前記複数の金属トレースから延びる第1金属を含む基部構造を含み、前記各々の前記ポストが、前記第1金属の前記頂部の上に重なるボンド金属をさらに含む請求項6に記載の相互接続要素。
  8. 前記第1金属が第1融点を有し、前記ボンド金属が前記第1融点より低い第2融点を有する請求項7に記載の相互接続要素。
  9. 複数の相互接続要素を含む多層相互接続要素であって、各相互接続要素は請求項1に記載されたものであり、前記複数の相互接続要素のうちの第1の要素の前記複数のポストが、前記複数の相互接続要素のうちの第2の要素の前記複数の金属トレースの前記外面に接合される多層相互接続要素。
  10. 前記複数の相互接続要素のうちの前記第1の要素の前記複数のポストと、前記複数の相互接続要素のうちの前記第2の要素の前記複数の金属トレースとの間に配置されたボンド金属をさらに含む請求項9に記載の多層相互接続要素。
  11. 前記複数の金属トレースが第1金属を含み、前記複数のポストが第2金属を含み、前記相互接続要素が、前記複数のポストおよび前記複数の金属トレースの各々の間に配置された第3金属をさらに含み、前記第3金属が、前記第2金属を侵すエッチング液によって侵されない組成を有する請求項1に記載の相互接続要素。
  12. 前記第1金属および前記第2金属が同一金属である請求項11に記載の相互接続要素。
  13. 相互接続要素の製造方法であって、前記相互接続要素は請求項2に記載されたものであり、
    前記複数の金属トレースを含む前記金属層が、キャリア層上に重なるマスク層を介して前記キャリア層上にボンド金属層を選択的に堆積し、前記マスク層を介して前記ボンド金属層上に第2金属層をメッキし、その後に前記マスク層を除去し、前記複数の金属トレースを含む前記金属層上に第2マスク層を作製することによって作製されるステップと、
    前記複数のポストが、前記第2マスク層内の開口中に金属をメッキすることによって形成されるステップと、
    前記誘電体要素が、層間絶縁層を作製し、前記層間コンタクトピラーの露出面上に接続性を向上するための低融点金属層を作製することによって設けられるステップと
    を含む、相互接続要素の製造方法。
  14. 複数の金属トレースを含む金属層をキャリア層の上に重ねて作製するステップと、
    前記金属層および前記キャリア層の上に重ねて誘電体要素を設けるステップであって、前記複数の金属トレースの外面および前記誘電体要素の第1主表面が前記キャリア層に隣接し、前記複数の金属トレースの内面が前記外面から離隔する前記誘電体要素の凹部内に配置されるように構成され、前記誘電体要素が前記第1主表面から離隔する第2主表面を有するステップと、
    前記複数の金属トレースの前記内面から少なくとも前記誘電体要素の前記第2主表面まで延びる複数の金属ポストを設けるステップと、
    前記キャリア層を除去して、前記誘電体要素の前記第1主表面および前記複数の金属トレースの前記外面を露出させるステップと
    を含む、相互接続要素の製造方法。
  15. 前記複数の金属トレースの前記外面が、前記誘電体要素の前記第1主表面と実質的に面一である請求項14に記載の相互接続要素の製造方法。
  16. 前記キャリア層が金属を含み、前記複数の金属トレースが、フォトレジストの層に開口をパターン形成し、前記開口内に前記複数の金属トレースをメッキすることによって形成される請求項14に記載の相互接続要素の製造方法。
  17. 前記複数の金属トレースを前記開口内にメッキする前に、前記キャリア層を除去する前記ステップ中に前記複数の金属トレースが侵されることを、前記キャリア層を除去する前記ステップ中に前記エッチング抵抗層が防止するように、前記キャリア層上にエッチング抵抗層を設けるステップをさらに含む請求項16に記載の相互接続要素の製造方法。
  18. 前記複数の金属ポストを設けるステップが、前記複数の金属トレースの前記内面の上に重なる金属の層をエッチングすることを含み、前記誘電体要素を設ける前記ステップが、前記複数の金属ポストが前記複数の金属トレースに前記内面から延びるように設けられた後に、前記誘電体要素を形成することを含む請求項14に記載の相互接続要素の製造方法。
  19. 請求項14に記載された相互接続要素の製造方法を含む、多層相互接続要素の製造方法であって、
    前記複数の相互接続要素のうちの第1の要素の前記複数のポストを前記複数の相互接続要素のうちの第2の要素の前記複数の金属トレースの前記外面に同時に接合するステップと、前記相互接続要素のうちの第1の要素の誘電体要素の前記第1主表面を、前記相互接続要素のうちの第2の要素の誘電体要素の第2主表面に接合するステップとをさらに含む多層相互接続要素の製造方法。
  20. 前記同時に接合するステップが、前記複数の相互接続要素のうちの前記第2の要素の前記複数のポストを前記複数の相互接続要素のうちの第3の要素の前記複数の金属トレースの前記外面に接合する請求項19に記載の多層相互接続要素の製造方法。
  21. 前記同時に接合するステップが、前記複数の相互接続要素のうちの前記第1の要素の前記複数のポストと前記複数の相互接続要素のうちの前記第2の要素の前記複数の金属トレースとの間に配置されたボンド金属の融着と、前記複数の相互接続要素のうちの前記第2の要素の前記複数のポストと前記複数の相互接続要素のうちの前記第3の要素の前記複数の金属トレースとの間に配置されたボンド金属の融着とを同時に行なうことを含む請求項20に記載の多層相互接続要素の製造方法。
  22. 金属から作られた複数の配線層が、埋め込まれた状態の層間絶縁層の1つの主要表面上に、前記配線層の主要表面が前記層間絶縁層の前記1つの主要表面と面一になるように作製され、層間コンタクトピラーが、前記層間絶縁層を貫通して、前記層間絶縁層のもう1つの主表面へと到達しそこに露出されるように、前記複数の配線層のもう1つの主表面上の配線層の少なくとも一部分の上に金属から作製され、接続性を向上するための低融点金属層が前記層間コンタクトピラーの露出表面上に作製されるステップと、
    1つの配線板の配線層が別の配線板の層間コンタクトピラーと接触し、あるいは1つの配線板の層間コンタクトピラーが別の配線板の層間コンタクトピラーと接触するように、前記作製された複数の配線板が前記層間コンタクトピラーを介して位置合せされた状態にあるときに、隣接する配線板の層間絶縁層同士が融着して一体化されると共に、接続するときに接続性を向上するための低融点金属層を介して熱および圧力を加えることにより、前記接続性を向上するための前記低融点金属層を介して、1つの配線板の配線層が別の配線板の層間コンタクトピラーと接続し、あるいは1つの配線板の層間コンタクトピラーが別の配線板の層間コンタクトピラーに接続されるように、前記複数の作製された配線板が積み重ねて接合されるステップと
    を含む、複数の配線板を含む多層配線基板の製造方法。
JP2007534852A 2004-10-01 2005-09-30 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法 Expired - Fee Related JP5084509B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007534852A JP5084509B2 (ja) 2004-10-01 2005-09-30 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004289722 2004-10-01
JP2004289722A JP2006108211A (ja) 2004-10-01 2004-10-01 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JP2007534852A JP5084509B2 (ja) 2004-10-01 2005-09-30 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
PCT/US2005/035459 WO2006039633A2 (en) 2004-10-01 2005-09-30 Structure and method of making interconnect element, and multilayer wiring board including the interconnect element

Publications (2)

Publication Number Publication Date
JP2008515241A true JP2008515241A (ja) 2008-05-08
JP5084509B2 JP5084509B2 (ja) 2012-11-28

Family

ID=35840405

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004289722A Pending JP2006108211A (ja) 2004-10-01 2004-10-01 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JP2007534852A Expired - Fee Related JP5084509B2 (ja) 2004-10-01 2005-09-30 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004289722A Pending JP2006108211A (ja) 2004-10-01 2004-10-01 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法

Country Status (5)

Country Link
US (2) US7923828B2 (ja)
JP (2) JP2006108211A (ja)
KR (1) KR20070059186A (ja)
CN (1) CN101076883B (ja)
WO (1) WO2006039633A2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5310743B2 (ja) * 2008-12-22 2013-10-09 富士通株式会社 電子部品の製造方法
JP2014022715A (ja) * 2012-07-13 2014-02-03 Samsung Electro-Mechanics Co Ltd コアレス基板及びその製造方法
JP2014082436A (ja) * 2012-10-15 2014-05-08 Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co Ltd 誘電厚の向上された制御を備えた多層電子構造体
KR20170002322A (ko) * 2015-06-29 2017-01-06 삼성전기주식회사 다층기판 및 다층기판 제조방법
KR101776299B1 (ko) * 2010-07-02 2017-09-07 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
KR20190044428A (ko) * 2017-10-20 2019-04-30 삼성전기주식회사 인쇄회로기판
KR20190044420A (ko) * 2017-10-20 2019-04-30 삼성전기주식회사 인쇄회로기판
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
WO2022186037A1 (ja) * 2021-03-04 2022-09-09 Tdk株式会社 多層配線基板及びその製造方法
TWI778105B (zh) * 2017-12-04 2022-09-21 南韓商三星電機股份有限公司 印刷電路板

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
JP2007311642A (ja) * 2006-05-19 2007-11-29 Sharp Corp 多層プリント配線板の製造方法
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
KR100757910B1 (ko) * 2006-07-06 2007-09-11 삼성전기주식회사 매립패턴기판 및 그 제조방법
KR100894178B1 (ko) * 2007-09-28 2009-04-22 삼성전기주식회사 인쇄회로기판 제조방법
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
TW201032687A (en) * 2009-02-27 2010-09-01 Hon Hai Prec Ind Co Ltd Method for leveling surface of LGA substrate
JP5677179B2 (ja) * 2011-04-20 2015-02-25 株式会社フジクラ 多層回路基板およびその製造方法
JP6065359B2 (ja) * 2011-11-24 2017-01-25 凸版印刷株式会社 貫通電極付き配線基板の製造方法
CN104254917B (zh) 2012-03-26 2019-04-09 先进封装技术私人有限公司 用于半导体封装的多层基底
US9440135B2 (en) * 2012-05-29 2016-09-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with integral vias extending in in-plane direction
US8866286B2 (en) * 2012-12-13 2014-10-21 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Single layer coreless substrate
NL2010077C2 (en) 2013-01-02 2014-07-03 Univ Delft Tech Through-polymer via (tpv) and method to manufacture such a via.
WO2014121300A2 (en) * 2013-02-04 2014-08-07 American Semiconductor, Inc. Photonic data transfer assembly
US20140264938A1 (en) * 2013-03-14 2014-09-18 Douglas R. Hackler, Sr. Flexible Interconnect
JP6150587B2 (ja) * 2013-03-29 2017-06-21 東京応化工業株式会社 パターン形成方法、構造体、櫛型電極の製造方法、及び二次電池
US9049791B2 (en) * 2013-06-07 2015-06-02 Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co. Ltd. Terminations and couplings between chips and substrates
CN104244614A (zh) * 2013-06-21 2014-12-24 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
USRE49652E1 (en) 2013-12-16 2023-09-12 Qualcomm Incorporated Power saving techniques in computing devices
JP2016143725A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP2016143727A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP6932475B2 (ja) * 2015-03-26 2021-09-08 住友ベークライト株式会社 有機樹脂基板の製造方法、有機樹脂基板および半導体装置
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
KR102473406B1 (ko) * 2015-10-23 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10257932B2 (en) * 2016-02-16 2019-04-09 Microsoft Technology Licensing, Llc. Laser diode chip on printed circuit board
CN205807211U (zh) * 2016-06-20 2016-12-14 冯霞 用于容器的发光装置
WO2018079198A1 (ja) * 2016-10-28 2018-05-03 株式会社村田製作所 樹脂回路基板
US10593563B2 (en) * 2017-04-13 2020-03-17 Invensas Corporation Fan-out wafer level package with resist vias
CN109729639B (zh) 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
JP7238548B2 (ja) * 2019-03-29 2023-03-14 Tdk株式会社 多層基板用絶縁シート、多層基板および多層基板の製造方法
JP7455516B2 (ja) * 2019-03-29 2024-03-26 Tdk株式会社 素子内蔵基板およびその製造方法
CN111970810A (zh) * 2019-05-20 2020-11-20 庆鼎精密电子(淮安)有限公司 多层树脂基板及其制作方法
US10905007B1 (en) * 2019-07-01 2021-01-26 Qorvo Us, Inc. Contact pads for electronic substrates and related methods
JP2019204974A (ja) * 2019-08-21 2019-11-28 住友ベークライト株式会社 有機樹脂基板の製造方法、有機樹脂基板および半導体装置
JP7424218B2 (ja) * 2020-06-12 2024-01-30 トヨタ自動車株式会社 配線基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07170069A (ja) * 1993-09-27 1995-07-04 Rogers Corp 多層回路の製造法
JP2002033580A (ja) * 2000-05-11 2002-01-31 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP2002176265A (ja) * 2000-09-28 2002-06-21 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02265243A (ja) 1989-04-05 1990-10-30 Nec Corp 多層配線およびその形成方法
US5072075A (en) 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
US5011580A (en) 1989-10-24 1991-04-30 Microelectronics And Computer Technology Corporation Method of reworking an electrical multilayer interconnect
US5185502A (en) * 1989-12-01 1993-02-09 Cray Research, Inc. High power, high density interconnect apparatus for integrated circuits
US5046238A (en) * 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5118385A (en) * 1991-05-28 1992-06-02 Microelectronics And Computer Technology Corporation Multilayer electrical interconnect fabrication with few process steps
EP1981317A3 (en) * 1996-01-11 2008-10-29 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method thereof
US6262478B1 (en) 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
US6534855B1 (en) * 1997-08-22 2003-03-18 Micron Technology, Inc. Wireless communications system and method of making
US6261941B1 (en) 1998-02-12 2001-07-17 Georgia Tech Research Corp. Method for manufacturing a multilayer wiring substrate
TW585813B (en) * 1998-07-23 2004-05-01 Toyo Kohan Co Ltd Clad board for printed-circuit board, multi-layered printed-circuit board, and the fabrication method
IL128200A (en) 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
CN1176567C (zh) * 1999-03-03 2004-11-17 株式会社大和工业 制造多层布线板的方法
JP4794714B2 (ja) 2000-02-08 2011-10-19 ソニー株式会社 半導体集積回路装置とその製造方法
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6861757B2 (en) 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
TW530377B (en) * 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
US6780673B2 (en) * 2002-06-12 2004-08-24 Texas Instruments Incorporated Method of forming a semiconductor device package using a plate layer surrounding contact pads
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
US7052932B2 (en) * 2004-02-24 2006-05-30 Chartered Semiconductor Manufacturing Ltd. Oxygen doped SiC for Cu barrier and etch stop layer in dual damascene fabrication
US7251884B2 (en) 2004-04-26 2007-08-07 Formfactor, Inc. Method to build robust mechanical structures on substrate surfaces
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07170069A (ja) * 1993-09-27 1995-07-04 Rogers Corp 多層回路の製造法
JP2002033580A (ja) * 2000-05-11 2002-01-31 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP2002176265A (ja) * 2000-09-28 2002-06-21 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5310743B2 (ja) * 2008-12-22 2013-10-09 富士通株式会社 電子部品の製造方法
US8704106B2 (en) 2008-12-22 2014-04-22 Fujitsu Limited Ferroelectric component and manufacturing the same
KR101776299B1 (ko) * 2010-07-02 2017-09-07 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
JP2014022715A (ja) * 2012-07-13 2014-02-03 Samsung Electro-Mechanics Co Ltd コアレス基板及びその製造方法
JP2014082436A (ja) * 2012-10-15 2014-05-08 Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co Ltd 誘電厚の向上された制御を備えた多層電子構造体
KR20170002322A (ko) * 2015-06-29 2017-01-06 삼성전기주식회사 다층기판 및 다층기판 제조방법
KR101947052B1 (ko) * 2015-06-29 2019-02-12 삼성전기주식회사 다층기판 및 다층기판 제조방법
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
KR20190044420A (ko) * 2017-10-20 2019-04-30 삼성전기주식회사 인쇄회로기판
KR20190044428A (ko) * 2017-10-20 2019-04-30 삼성전기주식회사 인쇄회로기판
KR102442386B1 (ko) * 2017-10-20 2022-09-14 삼성전기주식회사 인쇄회로기판
KR102483613B1 (ko) * 2017-10-20 2023-01-02 삼성전기주식회사 인쇄회로기판
TWI793139B (zh) * 2017-10-20 2023-02-21 南韓商三星電機股份有限公司 印刷電路板
TWI813580B (zh) * 2017-10-20 2023-09-01 南韓商三星電機股份有限公司 印刷電路板
TWI778105B (zh) * 2017-12-04 2022-09-21 南韓商三星電機股份有限公司 印刷電路板
WO2022186037A1 (ja) * 2021-03-04 2022-09-09 Tdk株式会社 多層配線基板及びその製造方法

Also Published As

Publication number Publication date
KR20070059186A (ko) 2007-06-11
JP5084509B2 (ja) 2012-11-28
WO2006039633A3 (en) 2006-08-24
WO2006039633A2 (en) 2006-04-13
CN101076883A (zh) 2007-11-21
CN101076883B (zh) 2011-01-19
US20060079127A1 (en) 2006-04-13
US8859420B2 (en) 2014-10-14
US7923828B2 (en) 2011-04-12
JP2006108211A (ja) 2006-04-20
US20110252637A1 (en) 2011-10-20

Similar Documents

Publication Publication Date Title
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
JP5010737B2 (ja) プリント配線板
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
JP4431123B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US7640655B2 (en) Electronic component embedded board and its manufacturing method
US7985663B2 (en) Method for manufacturing a semiconductor device
US8736064B2 (en) Structure and method of making interconnect element having metal traces embedded in surface of dielectric
JP2005209689A (ja) 半導体装置及びその製造方法
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
JP3653452B2 (ja) 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
US20080169568A1 (en) Structure and method of making interconnect element having metal traces embedded in surface of dielectric
CN101364586B (zh) 封装基板结构
JP3918803B2 (ja) 半導体装置用基板及びその製造方法
US6913814B2 (en) Lamination process and structure of high layout density substrate
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
CN108305864B (zh) 端子
JP2008529283A (ja) 誘電体の表面に埋め込まれた金属トレースを有する相互接続要素を作る構成および方法
TWI624924B (zh) 具有嵌埋式元件及加強層之線路板及其製法
US9673063B2 (en) Terminations
JP4193479B2 (ja) 素子実装基板の製造方法
JP2009512176A (ja) 誘電体の表面に埋め込まれた金属トレースを有する相互接続要素を作成する構造体および方法
CN101740403B (zh) 封装基板结构及其制作方法
JP2022170138A (ja) 多層配線基板、複合配線基板、パッケージ化デバイス、及び多層配線基板の製造方法
TW201828396A (zh) 新型端子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101109

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110204

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110214

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110407

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110414

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110509

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111129

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111206

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120106

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120116

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120127

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120203

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120305

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20120516

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120904

R150 Certificate of patent or registration of utility model

Ref document number: 5084509

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees