JP6065359B2 - 貫通電極付き配線基板の製造方法 - Google Patents

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本発明は、半導体素子を搭載する配線基板に係り、特にはガラス系材料を基材とする貫通電極付き配線基板の製造方法に関する。
ウェハープロセスで製造される各種のメモリー、CMOS、CPU等の半導体素子は、電気的接続用の端子を有する。その接続用端子のピッチと、半導体素子と電気的接続がなされるべきプリント基板側の接続部のピッチとは、そのスケールが数倍から数十倍程度異なる。そのため、半導体素子とプリント基板を電気的に接続しようとする場合、インターポーザと称されるピッチ変換のための仲介用基板(半導体素子実装用基板)が使用される。このインターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント基板との接続がとられる。
半導体素子を実装するインターポーザとして、従来の有機基板や有機ビルドアップ基板に加え、近年ハイエンド向けのインターポーザとして、基材にシリコンやガラスを用いたインターポーザの研究が活発に行われている。
基材としてシリコンを用いたシリコンインターポーザは、チップと基材との熱膨張率の差が小さく、ウエハープロセスの採用により、微細な配線を形成することが可能である。さらに、TSV(Through-SiliconVia)と呼ばれるシリコン基板に貫通電極を形成させる技術の使用により、信号伝送速度の高速化など優れた電気特性が期待されている。
しかしながら、シリコンは半導体で導電性のため、貫通配線とシリコン基板の間に絶縁層を介在させる必要があり、高速回路ではシリコンと配線層の間に寄生素子が発生し、信号波形を劣化させてしまうという問題がある。また、基板に、高抵抗シリコンを用いることで貫通配線の伝送特性は向上するが、コストが高くなってしまうという問題がある。
一方、ガラスを基材として用いたガラスインターポーザでは、基材自体が絶縁性物質であるため、前述のような問題の懸念はなく、電気特性の優れたインターポーザが期待されている。しかしながら、ガラスインターポーザの大きな欠点は加工性にあり、特にシリコンインターポーザと比較すると、微細な貫通電極用の孔を形成することが難しいという問題がある。さらに、基材の熱伝導性もシリコンインターポーザより劣るため、信頼性の確保も重要な課題となっている。
特開2003-249606号公報 特開2004-311835号公報
エレクトロニクス実装学会誌 Vol.14, No.5, Aug.2011,P344、 本多 進、「Si/ガラスインターポーザ・受動デバイスの動向」 第25回エレクトロニクス実装学会春季講演大会 小根澤 裕、「3次元実装用・高気密・貫通ビア付ガラスウェハ "SCHOTT HermeS"」、2011(CD-ROM版)
本発明は、上記課題に鑑みてなされたものであり、微細な貫通電極孔を備え、且つ放熱効果の高いガラス製インターポーザの製造方法を提供することを目的とした。
上記の課題を達成するための発明は、少なくとも、金属製の支持基板上に金属凸部を形成する工程と、金属製の支持基板及び金属凸部をSiOを主成分とする絶縁層で被覆する工程と、金属凸部を被覆する絶縁層を除去し金属凸部表面を露出させる工程と、絶縁層と露出した金属凸部の上に第一の導体層を設ける工程と、第一の導体層に金属凸部を含むパターン形成を行う工程と、をこの順に有し、前記パターン形成工程は、回路パターンと放熱基板が導通しないよう孤立パターンを形成することを特徴とする貫通電極付き配線基板の製造方法としたものである。
発明は、上記に記載のパターン形成を行う工程に引き続き、パターン形成された第一の導体層をSiO2を主成分とする絶縁層で被覆する工程と、絶縁層を除去し第一の導体層表面を露出させる工程と、第二の導体層を設ける工程と、第二の導体層の金属凸部上にパターン形成を行う工程と、第二の導体層をSiO2を主成分とする絶縁層で被覆する工程と、絶縁層を除去しパターン形成された第二の導体層表面を露出させる工程と、第三の導体層を設ける工程と、第三の導体層にパターン形成を行う工程と、をこの順に有することを特徴とする貫通電極付き配線基板の製造方法としたものである。
発明は、上記の絶縁層は、湿式法であるゾルゲル法を用いて形成されることを特徴とする請求項1から請求項のいずれか1項に記載の貫通電極付き配線基板の製造方法としたものである。
発明は、上記の金属凸部と第一、第二、第三の導体層は、めっき法を用いて形成することを特徴とする請求項1から請求項のいずれか1項に記載の貫通電極付き配線基板の製造方法としたものである。
発明は、上記の金属製の支持基板に、金属凸部を含む配線パターン形成を行う工程を有することを特徴とする請求項1から請求項のいずれか1項に記載の貫通電極付き配線基板の製造方法としたものである。
発明は、請求項2から請求項のいずれか1項に記載の貫通電極付き配線基板の製造方法を繰り返すことを特徴とする貫通電極付き配線基板の製造方法としたものである
請求項1に記載の発明によれば、従来法とは異なり、貫通電極を予め形成してからガラスの主成分であるSiO2で基材部分を形成していく。このため脆いガラス基材に微細な穴あけ加工が不要となり、電気特性に優れた貫通電極付き配線基板を安価に作製することができる。
請求項2と請求項7に記載の発明は、上記の配線基板の加工工程を繰り返して配線基板もしくは多層の配線基板とするもので、多ピンの半導体素子の搭載が可能であって、且つ電気特性を損なわない。また、内部に熱伝導性の高い金属を放熱基板として取り込むことができるため、信頼性の高いインターポーザを作ることができる。
請求項3に記載の発明は、熱伝導性の高い金属片を放熱基材として絶縁層上もしくはその内部に分散配置するもので、単に配線があるという以上に配線基板の放熱性が向上するという効果がある。この効果は、多層配線基板について特に期待されるところである。
請求項4に記載の発明によれば、ゾルゲル法で作製した絶縁層は、通常の製法であるSiO2を含む原料を高温溶融し、急冷させることで作るガラスと比較すると、内部に孔を多くもつ構造となる。この孔内は空気で満たされているため、絶縁層の誘電率がさらに低くなる。その結果、寄生素子の影響がない伝送特性に優れたガラスインターポーザの作製が可能となる。
請求項5に記載の発明は、金属の凸部と導体層の形成方法としては、めっきを用いた化学的な手法で行うものである。例えば、フォトリソグラフィーによるレジストのパターニングを行い、めっきを用いて金属の凸部を選択的に形成させるなど既存の方法を用いることができる。このめっきを用いた湿式法により、大型装置を必要とせずまた一度に大量処理が可能となり、レーザーなどを用いる物理的な加工よりも安価でタクトの短い微細加工が可能となる。
請求項7に記載の発明は、金属製の支持基板も、最終的にはパターン形成して電極として分離する必要があるということである。いつ加工するかについては、配線構造の単層、多層により種々選択の余地がある。
本発明に係る貫通電極付き配線基板の構造を示す断面視の概念図である。(a)放熱基板なし、(b)放熱基板あり。 本発明になる貫通電極付き配線基板の製造方法を説明する断面視の工程図である。 本発明になる貫通電極付き配線基板の製造方法を説明する断面視の工程図であって、内部に放熱基板を内蔵する場合に拡張した場合である。
本発明は、微細な貫通電極を、貫通電極が収容される基材より先に下地基板上に形成するプロセスを採用している。以下、図面に基づいて詳細に説明する。
図1(a)に、本発明に係る配線基板であって放熱基板がない場合を、同図(b)に放熱基板がある断面構造を示し、図2と図3にそれぞれの貫通電極付き配線基板の製造工程図を示した。
まず、支持基板1となる金属板を準備し(図2(a))、その上に金属の凸部7を複数形成する(図2(b))。形成する手段としてはめっきを用いる。支持基板1にレジストを塗布した後、マスクを用いて露光・現像を行い、凸部を成長させる部分に開口部を形成する。その後、無電解めっきにより開口部に金属を厚付け形成した部分を金属凸部7としてから、不要なレジストを除去する。
以下では、原則として貫通電極3は、金属凸部7に配線パターンを積層した完成後の金属凸部7あるいはこれらを積層した状態を指すものとするが、区別しない場合もある。支持基板1としては、導電性やコスト面を考えると銅であることが望ましい。
次に、金属凸部7を備えた支持基板1上に絶縁層5を形成する(図2(c))。形成する手段としては湿式法であるゾルゲル法を用いる。まず金属アルコキシドを含む前駆体のゾル溶液を攪拌し、加水分解・縮合反応によりゲル化させる。この溶液に上記の基板を浸漬さ
せ引き上げることにより、全面に前駆体溶液を供給する。その後、乾燥させることで溶媒等の不要成分を除去し、基板上に絶縁層5を形成する。このとき、金属凸部7間の隙間が絶縁層5で完全に被覆できない場合は、基板の浸漬と乾燥を繰り返して必要な厚さとなるまで絶縁層5を形成させる(図2(c))。
ゾルゲル法とは、金属アルコキシドやアルコールなどを含む前駆体溶液のゾルを加水分解・縮合反応によりゲル状態を経て固体を析出させる手法である。ゾルゲル法で用いられる代表的な金属アルコキシドはSi(OC2H5)4(TEOS)であり、TEOSを加水分解・縮合反応させることにより、ガラスの主成分と同じSiO2の絶縁層を形成させることが可能である。
また、絶縁層の形成方法としてスパッタ法やCVD法などドライプロセスを用いた場合、金属の凸部と凹部への絶縁層形成速度が異なるため、凹部側面などに均一に絶縁層を形成させることが難しい。しかしながら、ゾルゲル法は溶液を用いるためドライプロセスでは形成が困難な部分においても容易に原料物質を供給することができ、均一な絶縁層の形成が可能である。
次に、金属凸部7を被覆した絶縁層5を研磨し、金属凸部7の最表面を絶縁層5から露出させる(図2(d))。絶縁層の研磨方法は、金属の凸部の最表面を露出させることができれば方法は限定しないが、研磨面が水平であることが望ましい。例としては、物理研磨や化学研磨、またその両方を組み合わせた方法などが挙げられる。この露出面上に再度導体層を形成させることにより、下地基板の導体層とめっき形成させた導体層を導通させることが可能となる。
そして、金属凸部7の頂部が露出した絶縁層5上に第一の導体層4を形成する(図2(e))。形成する手段としてはめっきを用いる。まず絶縁層5上にシランカップリング剤を用いて有機単分子層を形成し、金属触媒を吸着させる。この触媒を成長の核として用いて無電解めっきを行い、導体層4を形成する。導体層の形成に用いる金属は下地の支持基板1で用いた金属と同素材のものであることが望ましい。これは異種金属の接合により、接触抵抗が増し電気特性に影響が出るためである。
導体層4は、金属凸部7同様めっきにより形成させることで、安価でタクトの短いプロセスが可能となる。無電解めっきに用いる触媒は様々であるが、代表的なものはパラジウムや白金が挙げられる。触媒付与方法としては、微粒子化させた金属触媒を溶液に分散させ均一に塗布する方法や絶縁層の主成分であるSiO2に電子供与基をもつ有機単分子層を結合させ、この電子供与基上にイオン化させた金属触媒を吸着させる方法が考えられる。このとき、有機単分子層上に吸着させた金属イオンは還元処理を施すことで金属となり、触媒としての利用が可能となる。シランカップリング剤の電子供与基として、アミノ基やチオール基などが考えられるが、これらに限定されるものではない。
次に形成した導体層4に回路パターン形成を行う。まず導体層4にレジストを塗布し、マスクを用いて露光・現像を行い、レジストをパターニングする。パターニングは、金属凸部7の頂部が存在する部位及び放熱基板2として用いる部位の上にレジストが残るように行う。その後、エッチングにより不要部位を除去し、最後にレジストを剥離する。このとき、回路パターン6と放熱基板2は導通しないよう孤立パターンを形成する。
エッチング方法は導体層が銅の場合、塩化第二鉄を用いた湿式エッチングなどが挙げられるが、これらに限定されるものではない。
導体層4への回路パターン6の形成は、少なくとも露出した金属凸部7の頂部と接触するように導体層をパターニングする必要がある。回路パターン6が金属凸部7を内に含むということである。また、絶縁層5から露出した金属凸部7上に所定面積を有する回路パ
ターン6(接続用端子となる)を形成することで、インターポーザとしての表裏を最短距離でつなぐ貫通電極3を形成することが可能となる。その結果、配線長が短くなり高速な信号伝送特性を有する配線基板を形成させることができる。
導体層4のパターン形成は、後述する多層化を行わない場合には、金属製の支持基板である支持基板1のパターン形成も、第一の導体層4のパターン形成6と同時又は別々に行う必要がある。多層化する場合には、後に回しても構わない。
これで構成としては一番単純な、図1(a)もしくは図2(f)に示す貫通電極付き配線基板が完成する。図1(a)では放熱基板2と支持基板1のパターン形成は省略してある。
そして、パターン形成を行った基板上に、上記に記載した手順を繰り返すと放熱基板2を絶縁層5内部に有する貫通電極付き配線基板(図1(b))を得ることができる。
すなわち、パターン形成された第一の導体層をSiO2を主成分とする絶縁層12で被覆する(図3(g))。ここの被覆という表現は、実質的にパターン間の隙間を絶縁層12で埋設して面一にできれば好ましいが、実際にはゾルを塗布するのであり反応乾燥後には隙間の埋設だけでなく導体上まで覆われてしまうことがある。この場合には研磨する。
次に、第二の導体層13を無電解めっき法により設け(図3(h))、導体層13に金属凸部14の形成を行う(図3(i))。再び、第二の導体層の隙間をSiO2を主成分とする絶縁層15で埋設してから、金属凸部7表面の絶縁層15を除去する(図3(j))。
次に、第三の導体層を無電解めっき法により設け(図示せず)、最終的に下地と前記導体層を同様のフォトリソグラフィーで加工し、所定の配線パターン6を形成させる。この工程により貫通電極3を有し、絶縁層12の内部に放熱基板2を取り込んだ配線基板(図1(b))が作製できる(図3(k))。上記工程を繰り返せばさらに多層の配線基板を製造できる。
本発明の実施例を以下に示す。
100umの銅板を支持基板1としこの上にスピンコート法により厚さ50umのレジストを形成し、所定のパターンが描かれたフォトマスクを用いて露光・現像を行った。そして、レジストが形成されていない開口部分を無電解銅めっきにより50um厚付けし金属の凸部7を形成した。その後、不要なレジストは剥離液を用いて除去した。このとき形成した凸部7は、直径30um、高さ50umの円柱状の構造をしており、隣り合う凸部の距離が150umのパターンを有した(図2(b))。
この金属凸部7を有する基板上に、ゾルゲル法により絶縁層5を形成した。ゾルゲル法の前駆体溶液は、TEOS、エタノール、水をモル比1:10:10の比で混合したものに塩酸を加えpH2に調整し、それらの溶液に基板を浸漬した。その後、基板を乾燥させるため100℃に加熱し、残留溶媒を除去してSiO2を主成分とする絶縁層5を形成した(図2(c))。
形成した絶縁層5はダイヤモンド砥石を主成分とする研磨剤を用いて研磨し、図では明確ではないが直径30umの銅面を絶縁層から露出させた(図2(d))。
その後、アミノ基を有するシランカップリング剤をトルエンに溶解させた溶液を調整し、60℃で30min、基板を浸漬させることで、絶縁層上に有機単分子膜を形成した。
そして、上記の基板を0.2g/lの塩化パラジウムを含む溶液に30min浸漬し、触媒となるパラジウムイオンを付与した。触媒が付着した基板を0.15mol/lのジメチルアミンボランを含む溶液に60℃で1min浸漬し、パラジウムイオンの還元を行った。還元したパラジウム
を核として無電解銅めっきにより厚さ50umの第一の導体層4を形成した(図2(e))。
この導体層4にレジストを塗布し、所定のパターンが描かれたフォトマスクを用いて露光・現像を行った。そして、レジストが形成されていない部分を塩化第二鉄によりエッチングを行い、不要な導体層を除去した。このとき形成したパターンは、直径30um、高さ50um、の円柱状の構造を有し、パターン間の距離は150umであり、下層の導体層の凸部上に接するようにアライメントを行った。また、この円柱状の孤立パターンの間に直径100um、高さ50umの導体層の孤立パターンを放熱基板2として敷設した(図2(f))。
絶縁層5の中間に放熱基板2を備える場合の加工工程については、上記に記載の絶縁層と導体層の形成を繰り返し行って完成させた(図3(g)〜(k))。多層配線基板は、図2と図3に記載の工程を繰り返すことで製造できる。
最後に、フォトリソグラフィーにより最上部と支持基板1の導体層に厚さ25umの配線を形成した(図示せず)。
作製した配線基板にコプレーナ伝送線路を形成し、伝送特性の評価を行ったところ、高周波数帯域(20GHz)においても、ほとんど伝送損失がなく安定していることが分かった。
<比較例>
本発明の比較例を以下に示す。
非特許文献2記載の貫通電極付きガラスウエハの仕様との比較を表1に示す。
Figure 0006065359
これらにより、本発明である基板がガラスと同じ主成分を有する加工性及び電気特性に優れた貫通電極付き貫通電極付き配線基板の製造方法を示すことができた。
上述の発明は、3次元実装における電子機器の高機能化、高速化に対応可能なインターポーザの製造方法として利用できる。
1…支持基板(金属)
2…放熱基板
3…貫通電極
4…導体層(第一の導体層)
5…絶縁層
6…回路パターン
7…金属の凸部
8…絶縁層
10…貫通電極
12…絶縁層
13…導体層(第二の導体層)
14…金属の凸部
15…絶縁層

Claims (6)

  1. 少なくとも、金属製の支持基板上に金属凸部を形成する工程と、金属製の支持基板及び金属凸部をSiOを主成分とする絶縁層で被覆する工程と、金属凸部を被覆する絶縁層を除去し金属凸部表面を露出させる工程と、絶縁層と露出した金属凸部の上に第一の導体層を設ける工程と、第一の導体層に金属凸部を含むパターン形成を行う工程と、をこの順に有し、前記パターン形成工程は、回路パターンと放熱基板が導通しないよう孤立パターンを形成することを特徴とする貫通電極付き配線基板の製造方法。
  2. 請求項1に記載のパターン形成を行う工程に引き続き、パターン形成された第一の導体層をSiOを主成分とする絶縁層で被覆する工程と、絶縁層を除去し第一の導体層表面を露出させる工程と、第二の導体層を設ける工程と、第二の導体層の金属凸部上にパターン形成を行う工程と、第二の導体層をSiOを主成分とする絶縁層で被覆する工程と、絶縁層を除去しパターン形成された第二の導体層表面を露出させる工程と、第三の導体層を設ける工程と、第三の導体層にパターン形成を行う工程と、をこの順に有することを特徴とする貫通電極付き配線基板の製造方法。
  3. 前記絶縁層は、湿式法であるゾルゲル法を用いて形成されることを特徴とする請求項1又は請求項2に記載の貫通電極付き配線基板の製造方法。
  4. 前記金属凸部と第一、第二、第三の導体層は、めっき法を用いて形成することを特徴とする請求項1から請求項3のいずれか1項に記載の貫通電極付き配線基板の製造方法。
  5. 前記金属製の支持基板に、金属凸部を含む配線パターン形成を行う工程を有することを特徴とする請求項1から請求項4のいずれか1項に記載の貫通電極付き配線基板の製造方法。
  6. 請求項2から請求項5のいずれか1項に記載の貫通電極付き配線基板の製造方法を繰り返すことを特徴とする貫通電極付き配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134497A (ja) * 1983-12-23 1985-07-17 株式会社日立製作所 配線基板およびその製造方法
JPS63104398A (ja) * 1986-10-21 1988-05-09 日本特殊陶業株式会社 多層配線基板の製造方法
JPH09270582A (ja) * 1996-03-29 1997-10-14 Kyocera Corp 多層配線基板の製造方法
JP2003212668A (ja) * 2002-01-28 2003-07-30 Sanyo Electric Co Ltd セラミック積層体およびその製造方法
JP2006108211A (ja) * 2004-10-01 2006-04-20 North:Kk 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JP2007305617A (ja) * 2006-05-08 2007-11-22 Clover Denshi Kogyo Kk 多層配線基板

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