JP4819150B2 - セラミック基板の電極パターン形成方法 - Google Patents

セラミック基板の電極パターン形成方法 Download PDF

Info

Publication number
JP4819150B2
JP4819150B2 JP2009180968A JP2009180968A JP4819150B2 JP 4819150 B2 JP4819150 B2 JP 4819150B2 JP 2009180968 A JP2009180968 A JP 2009180968A JP 2009180968 A JP2009180968 A JP 2009180968A JP 4819150 B2 JP4819150 B2 JP 4819150B2
Authority
JP
Japan
Prior art keywords
ceramic substrate
pattern
electrode pattern
conductive adhesive
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009180968A
Other languages
English (en)
Other versions
JP2010283318A (ja
Inventor
ユ,ウォンヒ
チャン,ビュンギュ
キム,ヨンスク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2010283318A publication Critical patent/JP2010283318A/ja
Application granted granted Critical
Publication of JP4819150B2 publication Critical patent/JP4819150B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/06711Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06755Material aspects
    • G01R1/06761Material aspects related to layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/143Masks therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、セラミック基板の電極パターン形成方法に関するものであり、より詳細には、LTCC基板上にマスクを用いて導電性接着パターンを設けることによって、該導電性接着パターンの形成のためのエッチング工程を省略し、電極パターンの固着強度が向上するようにしたセラミック基板の電極パターン形成方法に関するものである。
現在、移動通信の高周波モジュール、マイクロウェーブコネクタ、ケーブルアセンブリ、半導体チップなどをテストするプロープカード(probe card)用の高集積多層基板の表層に、既存の電極印刷方式でなく薄膜電極パターンを適用したセラミック基板の要求が増加してきている。該薄膜電極パターンは、既存の印刷電極パターンに比べて、セラミック基板の表層に微細パターンを実現することができ、メッキ厚さの増加が可能であるという長所がある。
セラミック基板としては、HTCC(high temperature co−fired ceramic)またはLTCC(low temperature co−fired ceramic)基板が広く使われてきているが、その中のHTCC基板では、1500℃以上の温度で熱処理して多層基板が形成される。該HTCC基板の材料としては、94%以上のアルミナが主原料として用いられ、添加剤として少量のSiOが用いられ、そのコンタクトパッドの材料としては高温焼成可能なタングステン(w)が主に用いられている。
このようなHTCC基板は、機械的強度及び耐化学性の特性に優れ、基板表面に薄膜電極パターンを設けて高集積化パッケージとして多く応用されている。しかしながら、高温焼成されたタングステン(w)電極パターンの電気伝導度が銀(Ag)或いは銅(Cu)に比べて低く、高周波特性が悪いと共に、熱膨張係数がシリコン半導体素子に比べて2倍程度に大きく、熱膨張係数の整合(matching)の要求される応用分野において大きな間題点となっている。
これに対して、LTCC基板では、900℃以下の温度で熱処理して多層基板が形成される。該LTCC基板では、900℃以下の低温で処理されるために、融点の低いSiOが多く用いられ、用いられるアルミナは相対的に少ない。焼成温度が900℃以下になるので、電極パターンの材料として銀(Ag)或いは銅(Cu)を用いることができ、受動素子である抵抗、インダクタ及びコンデンサを基板内部に組み込むことによって、電子部品の小型化、複合化、モジュール化及び高周波化に広く使用されている。
しかしながら、LTCC基板はSiOを多く含有するため、フッ化水素酸(HF)のような強酸、或いは水酸化カリウム(KOH)のような強塩基性化学物質を用いたエッチング工程において、該SiOの含まれた基板表層がエッチングされ易く、該LTCC基板の表層に設けられた薄膜電極パターンの固着力が低下するという間題を有している。
即ち、従来はLTCC基板との接着性を向上させるため、該LTCC基板の全面に導電性接着層、例えばTi層を設けた後、最後に該Ti層を電極パターンの大きさにエッチングするような工程を実行している。しかしながら、該Ti層のエッチング時に用いるエッチング液(etchant)が、フッ化水素酸(HF)のような強酸或いは水酸化カリウム(KOH)のような強塩基性化学物質であるので、Ti層のエッチング時にSiOが多量に含まれたLTCC基板の表層が該エッチング液によりエッチングされ易く、LTCC基板の表層とTi層との間、またTi層とその上部に設けられるメッキ層との間に、アンダーカット(undercut)が生じて、薄膜電極パターンの形成に困難をきたすと共に、薄膜電極パターンを設けても固着力が低下するという間題を生じる。
従って、本発明は上記の間題点に鑑みて成されたものであって、本発明の目的は、LTCC基板上にマスクを用いて導電性接着パターンを設けることによって、導電性接着パターンの形成のためのエッチング工程のために省略し、電極パターンの固着力を向上させることができるセラミック基板の電極パターン形成方法を提供することにある。
上記目的を解決するために、本発明の好適な実施態様によるセラミック基板の電極パターン形成方法は、セラミック基板上に互いに離間された複数の導電性接着パターンを設けるステップと、セラミック基板上に導電性接着パターンを覆うメッキシード層を設けるステップと、メッキシード層上に導電性接着パターンと対応する部分を露出させる感光膜パターンを設けるステップと、感光膜パターンにより露出されたメッキシード層上にメッキ層を設けるステップと、感光膜パターンを除去するステップと、感光膜パターンが除去されて露出されたメッキシード層の部分をエッチングするステップと、を含むことができる。
ここで、セラミック基板は、LTCC基板とすることができる。
また、セラミック基板上に互いに離間された複数の導電性接着パターンを設けるステップは、セラミック基板上に、導電性接着パターンの設けられた領域と対応する部分が穿孔されているマスクを設けるステップと、マスクにより露出されたセラミック基板上に導電性接着パターンを蒸着するステップと、マスクを除去するステップと、を備えることができる。
また、マスクは、金属、ガラス、アクリル及びフォトレジストのうちのいずれか一つの材質から構成することができる。
また、導電性接着パターンは、Tiの蒸着によって設けることができる。
また、メッキシード層は、Cuによって構成することができる。
また、メッキ層は、Cu、Ni及びAuのうちの少なくともいずれか一つを含むことができる。
また、感光膜パターンが除去されて露出されたメッキシード層の部分をエッチングするステップで、pHが6〜7のエッチング液を用いてメッキシード層をエッチングすることができる。
以上で説明した通り、本発明のセラミック基板の電極パターン形成方法によれば、LTCC基板上に電極パターンを設ける際に、該電極パターンの最下層に位置するTi材質の導電性接着パターンを、マスクを用いてパターン形状を有するように設けることによって、導電性接着パターンの形成時に行われていたエッチング工程を省略することができる。
これによって、本発明によれば、導電性接着パターンの形成のためのエッチング工程で従来使われていた強酸または強塩基のエッチング液を用いる必要がないので、強酸または強塩基のエッチング液によりLTCC基板の表層がエッチングされることを防止すると共に、LTCC基板の表層と導電性接着パターンとの間、更に導電性接着パターンとメッキ層との間のアンダーカットの発生を防止することができる。
従って、本発明によれば、LTCC基板上に設けられた電極パターンの固着強度を向上させ、電極パターンの耐久性及び信頼性を確保することができる。
本発明の好適な実施形態によるセラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 同じく、セラミック基板の電極パターン形成方法を説明するために工程を順次示した断面図である。 本発明の好適な実施形態によって設けられた電極パターンの固着強度を従来技術と比較して示したグラフである。
この発明の前記の、ならびにその他の目的と新規な特徴が、本明細書の記述および添付図面から明らかになる。
図1〜図9を参照して、本発明の好適な実施形態によるセラミック基板の電極パターン形成方法に対して詳細に説明する。
図1〜図9は、本発明の好適な実施形態によるセラミック基板の電極パターン形成方法を説明するために各工程を順次示した断面図である。
本発明の好適な実施形態によるセラミック基板の電極パターン形成方法は、まず図1に示すように、セラミック基板100を準備した後、そのセラミック基板100上に、導電性接着パターン(図2中の符号110参照)が設けられるべき領域と対応する部分が穿孔されているマスク200を設ける。
ここで、セラミック基板100は900℃以下の低温焼成で形成されるLTCC基板であってよく、これは示されていないが、多層のセラミック層と、多層のセラミック層の間に介在した配線層と、該セラミック層を貫通して該配線層間を電気的に接続するビアとを含ませて構成できる。
そして、マスク200として、金属材質のマスクが用いられる。また、マスク200として金属材質のマスクの代わりに、透明材質のマスク、例えばガラス(glass)またはアクリル材質のマスクなどを用いてもよい。
また、マスク200は、前述のような金属、ガラス及びアクリル材質に加えて、セラミック基板100の表面との密着力に優れたフォトレジスト(photoresist)材質などによって構成することもできる。
続いて、図2に示すように、マスク200により露出されたセラミック基板100上に導電性接着パターン110を蒸着する。導電性接着パターン110は、セラミック基板100との接着性に優れた導電性物質、例えばTiなどによって構成することができる。
続いて、図3に示すように、セラミック基板100からマスク200を除去する。マスク200を除去することによって、セラミック基板100上に互いに離間された複数の導電性接着パターン110を設けることができる。
次に、図4に示すように、セラミック基板100上に導電性接着パターン110を覆うメッキシード層120を設ける。メッキシード層120は、後述のメッキ層(図7中の符号140参照)を設けるためのシードの役割をする。メッキシード層120はCuなどによって構成することができる。
続いて、図5に示すように、メッキシード層120上に感光膜130を塗布した後、図6に示すように、感光膜130に対して露光及び現像を行い、導電性接着パターン110と対応する部分を露出させる感光膜パターン130aを設ける。
続いて、図7に示すように、感光膜パターン130aにより露出されたメッキシード層120上にメッキ層140を設ける。メッキ層140はCu、Ni及びAuのうちのいずれか一つからなる単一層、またはこれらCu、Ni及びAuが順に積層された多層などによって構成することができる。
続いて、図8に示すように、感光膜パターン130aを除去する。
次に、図9に示すように、感光膜パターン130aが除去されて露出されたメッキシード層120の部分をエッチングし、導電性接着パターン110、メッキシード層120及びメッキ層140が順に積層された電極パターン300を設ける。
ここで、メッキシード層120のエッチング工程は、湿式エッチング工程とすることができる。
そして、メッキシード層120がCuからなるため、メッキシード層120の湿式エッチング工程においては、pHが6〜7のCuエッチング液を用いることができる。
この時、上記のpH値を有するエッチング液は、従来、Ti層のエッチング時にエッチング液として使われるHFのような強酸またはKOHのような強塩基性化学物質とは異なり、SiOを多量に含むLTCC基板によって構成されたセラミック基板100の表層をエッチングすることがなく、セラミック基板100の表層と導電性接着パターン110との間、さらに導電性接着パターン110とメッキ層140との間のアンダーカット(undercut)を発生させない。
従って、本発明の好適な実施形態によるセラミック基板の電極パターン形成方法によれば、前述のようなアンダーカットの発生がなく、電極パターン300の固着強度を向上させることができるという効果が得られる。
以下、図10を参照して、本発明の実施形態によるセラミック基板の電極パターン形成方法の効果について説明する。
図10は、本発明の好適な実施形態によって設けられた電極パターンの固着強度を従来技術と比較して示したグラフである。
同図のように、本発明の好適な実施形態によって設けられた電極パターンの固着強度と従来技術によって設けられた電極パターンの固着強度データ(data)とを比較したところ、従来技術によって設けられた電極パターンの場合、固着強度が平均7N/mmであり、これに対して、本発明の好適な実施形態によってTiのエッチング工程を省略して設けられた電極パターンの固着強度は平均21N/mm程度と、従来に比べて3倍程度向上したことを確認することができた。
このように本発明の好適な実施形態によるセラミック基板の電極パターン形成方法によれば、LTCC基板によって構成されたセラミック基板100上に電極パターン300を設ける際に、電極パターン300の最下層に位置するTi材質の導電性接着パターン110を、マスクを用いてパターン形状を有するように設けることによって、従来において、導電性接着パターン110を設けるために行わなければならなかった強酸または強塩基のエッチング液を用いたエッチング工程をなくすことができる。
従って、本発明の好適な実施形態によれば、強酸または強塩基のエッチング液によるセラミック基板100の表層及び電極パターン300の損傷を防止し、該セラミック基板100の表層に設けられた電極パターン300の固着強度を向上させることができると共に、該電極パターン300の耐久性及び信頼性を確保することができる。
今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
100 セラミック基板
200 マスク
110 導電性接着パターン
120 メッキシード層
130 感光膜
130a 感光膜パターン
140 メッキ層
300 電極パターン

Claims (8)

  1. セラミック基板上に互いに離間された複数の導電性接着パターンを設けるステップと、
    前記セラミック基板上に前記導電性接着パターンを覆うメッキシード層を設けるステップと、
    前記メッキシード層上に前記導電性接着パターンと対応する部分を露出させる感光膜パターンを設けるステップと、
    前記感光膜パターンにより露出された前記メッキシード層上にメッキ層を設けるステップと、
    前記感光膜パターンを除去するステップと、
    前記感光膜パターンが除去されて露出された前記メッキシード層の部分をエッチングするステップと、
    を含むセラミック基板の電極パターン形成方法。
  2. 前記セラミック基板が、LTCC基板である請求項1に記載のセラミック基板の電極パターン形成方法。
  3. 前記セラミック基板上に互いに離間された複数の導電性接着パターンを設けるステップが、
    前記セラミック基板上に、前記導電性接着パターンが設けられた領域と対応する部分が穿孔されているマスクを設けるステップと、
    前記マスクにより露出された前記セラミック基板上に導電性接着パターンを蒸着するステップと、
    前記マスクを除去するステップと、
    を備える請求項1に記載のセラミック基板の電極パターン形成方法。
  4. 前記マスクが、金属、ガラス、アクリル及びフォトレジストのうちのいずれか一つの材質からなる請求項3に記載のセラミック基板の電極パターン形成方法。
  5. 前記導電性接着パターンが、Tiの蒸着によって設けられる請求項3に記載のセラミック基板の電極パターン形成方法。
  6. 前記メッキシード層が、Cuによって構成される請求項1に記載のセラミック基板の電極パターン形成方法。
  7. 前記メッキ層が、Cu、Ni及びAuのうちの少なくともいずれか一つを含む請求項1に記載のセラミック基板の電極パターン形成方法。
  8. 前記感光膜パターンが除去されて露出された前記メッキシード層の部分をエッチングするステップで、
    pHが6〜7のエッチング液を用いて前記メッキシード層をエッチングする請求項1に記載のセラミック基板の電極パターン形成方法。
JP2009180968A 2009-06-02 2009-08-03 セラミック基板の電極パターン形成方法 Expired - Fee Related JP4819150B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090048593A KR101003615B1 (ko) 2009-06-02 2009-06-02 세라믹 기판의 전극패턴 형성방법
KR10-2009-0048593 2009-06-02

Publications (2)

Publication Number Publication Date
JP2010283318A JP2010283318A (ja) 2010-12-16
JP4819150B2 true JP4819150B2 (ja) 2011-11-24

Family

ID=43219068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009180968A Expired - Fee Related JP4819150B2 (ja) 2009-06-02 2009-08-03 セラミック基板の電極パターン形成方法

Country Status (3)

Country Link
US (1) US8198198B2 (ja)
JP (1) JP4819150B2 (ja)
KR (1) KR101003615B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9128123B2 (en) 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods
KR101214734B1 (ko) * 2011-08-05 2012-12-21 삼성전기주식회사 박막 전극 세라믹 기판 및 이의 제조방법
KR101865799B1 (ko) * 2011-11-07 2018-06-08 삼성전기주식회사 인쇄회로기판 및 그의 제조방법
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
KR101567580B1 (ko) * 2015-07-24 2015-11-12 한국기계연구원 유연 접속 구조물 및 그 제조 방법
KR101719145B1 (ko) * 2015-11-12 2017-03-23 백종호 플라즈마 광원 시스템용 무전극 플라즈마 광원 소켓 베이스 성형방법
KR101959381B1 (ko) * 2016-08-18 2019-03-18 한국생산기술연구원 C4f8 가스 중합을 이용한 실리카 파이버 어레이용 그루브의 제조방법
US20180337391A1 (en) * 2017-05-18 2018-11-22 GM Global Technology Operations LLC Pressing process of creating a patterned surface on battery electrodes

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323845A (ja) 1999-05-14 2000-11-24 Sony Corp 電子回路実装用基板の製造方法
JP4467171B2 (ja) 2000-11-30 2010-05-26 京セラ株式会社 セラミック配線基板の製造方法
US6815739B2 (en) * 2001-05-18 2004-11-09 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (MEMS) devices on low-temperature co-fired ceramic (LTCC) substrates
JP2007250929A (ja) * 2006-03-17 2007-09-27 Koa Corp Ltcc基板上の配線形成方法
KR100771783B1 (ko) 2006-09-28 2007-10-30 삼성전기주식회사 무수축 세라믹 기판의 제조방법
US7943510B2 (en) * 2007-09-10 2011-05-17 Enpirion, Inc. Methods of processing a substrate and forming a micromagnetic device
US20090107851A1 (en) * 2007-10-10 2009-04-30 Akira Kodera Electrolytic polishing method of substrate

Also Published As

Publication number Publication date
KR20100129968A (ko) 2010-12-10
KR101003615B1 (ko) 2010-12-23
US8198198B2 (en) 2012-06-12
JP2010283318A (ja) 2010-12-16
US20100301009A1 (en) 2010-12-02

Similar Documents

Publication Publication Date Title
JP4819150B2 (ja) セラミック基板の電極パターン形成方法
EP3220417B1 (en) Wiring circuit board, semiconductor device, wiring circuit board manufacturing method, and semiconductor device manufacturing method
US9040832B2 (en) Wiring substrate and method of manufacturing the same
JP2018200912A (ja) キャパシタ内蔵ガラス回路基板及びその製造方法
TW201601262A (zh) 中介層、半導體裝置、中介層的製造方法及半導體裝置的製造方法
JP2007208263A (ja) 薄膜キャパシタ内蔵型印刷回路基板の製造方法
US20110123931A1 (en) High-precision ceramic substrate preparation process
KR101234878B1 (ko) 박막 전극 세라믹 기판 및 이의 제조방법
JP2024061693A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP2003338516A (ja) 半導体装置およびその製造方法
JP2022159478A (ja) キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法
US20150084089A1 (en) Insulation structure for high temperature conditions and manufacturing method thereof
JP2019102733A (ja) 配線基板、半導体装置、及び配線基板の製造方法
KR20080097065A (ko) 박막 세라믹 다층 배선 기판 및 이의 제조 방법
KR101051583B1 (ko) 다층 세라믹 기판 및 그 제조방법
KR20100111858A (ko) 인쇄회로기판 제조를 위한 범프 형성 방법
US8186051B2 (en) Method for fabricating package substrate and die spacer layers having a ceramic backbone
JP2016507902A (ja) セラミック基板に設けられたマルチレベル金属被覆部
JP2011155043A (ja) 配線基板
KR101214734B1 (ko) 박막 전극 세라믹 기판 및 이의 제조방법
JP7236059B2 (ja) 貫通電極基板及び貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
KR101051590B1 (ko) 세라믹 기판 및 그 제조방법
JP6909435B2 (ja) 貫通電極基板およびその製造方法
JP2018170440A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
KR101558579B1 (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110802

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110831

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4819150

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees