KR101214734B1 - 박막 전극 세라믹 기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 세라믹 기판, 상기 세라믹 기판 표면에 형성된 에칭 방지 금속층, 상기 에칭 방지 금속층 상에 형성된 전극 패턴 및 상기 전극 패턴 상에 형성된 도금층을 포함하며, 상기 전극 패턴의 각 엣지부는 상기 에칭 방지 금속층과 접합되는 것인 박막 전극 세라믹 기판 및 이의 제조방법에 관한 것이다.
본 발명에 따른 박막 전극 세라믹 기판은 세라믹 기판 표면에 음각 형태의 에칭 방지 금속층을 형성하여 에칭액에 의한 기판 표면과 전극 패턴 간, 및 전극 패턴들 간의 언더컷 발생을 방지할 수 있다. 또한, 박막 전극 패턴 엣지부의 세라믹 기판 표면 금속층과의 접착력 향상으로 박막 전극 전체 고착력을 향상시킬 수 있어, 기판 박막 전극 패턴의 내구성 및 신뢰성을 확보할 수 있다.

Description

박막 전극 세라믹 기판 및 이의 제조방법{Ceramic substrate of thin film electrode, and method for preparing the same}
본 발명은 박막 전극 세라믹 기판 및 이의 제조방법에 관한 것이다.
최근 이동통신 기술의 발달로 이 분야에서 사용되는 전자부품들이 소형화, 복합화, 모듈화 및 고주파화가 가속되고 있다. 이러한 요구 기술을 만족하기 위해 고온 동시 소성(HTCC) 또는 저온 동시 소성(LTCC) 세라믹 다층 기판이 널리 사용되고 있다.　
현재 이동통신의 고주파 모듈, 마이크로웨이브 커넥터, 케이블 어셈블리, 반도체 칩 등을 테스트하는 프로브 카드(Probe card)용 고집적 다층 기판의 표면에 기존 전극 인쇄 방식이 아닌 박막 전극 패턴을 적용한 세라믹 기판의 요구가 증가하고 있다. 이는 기존 인쇄 전극 패턴에 비해서 박막 전극 패턴은 세라믹 기판 표면에 미세 패턴을 구현할 수 있으며, 도금 두께의 증가 또한 가능한 장점이 있기 때문이다.
HTCC 세라믹 다층 기판은 1500℃ 이상의 온도에서 열처리하여 다층 기판을 형성한다. HTCC 세라믹 다층 기판의 재료는 94% 이상의 알루미나를 주원료로 사용하고, 첨가제로 소량의 SiO2를 사용하며, 전극 패턴의 재료는 고온 소성이 가능한 텅스텐(W)을 주로 사용한다.
HTCC 세라믹 다층 기판은　기계적 강도 및 내화학성이 우수하여 기판 표면에　박막 전극 패턴을 형성하여 고집적화 패키지로 많이 응용되고 있다. 그러나 고온 소성된 텅스텐(W) 전극 패턴의 전기전도도가 은(Ag) 혹은 동(Cu)에 비해 낮아서 고주파 특성이 나쁜 단점과 열팽창 계수가 실리콘 반도체 소자에 비해 2배 정도로 높아 열팽창계수의 정합(Matching)이 요구되는 응용 분야에서 큰 문제점이 되고 있다.
이에 반해, LTCC 세라믹 다층 기판은 900℃ 이하 온도에서 열처리하여 다층 기판을 형성한다. 900℃ 이하의 저온에서 사용하기 위해 용융점이 낮은 SiO2 를 많이 사용하고, 알루미나를 상대적으로 적게 사용한다. 소성 온도가 900℃ 이하로 되면서 전극 패턴의 재료로 은(Ag) 혹은 동(Cu)을 사용할 수 있게 되었으며, 수동 소자인 저항, 인덕터 및 콘덴서를 기판 내부에 내장함으로써 전자 부품의 소형화, 복합화, 모듈화 및 고주파화에 널리 사용되고 있다.　
그러나 LTCC 세라믹 다층 기판은 SiO2　를　많이 함유하기 때문에 불화수소산(HF)과 같은 강산 혹은 수산화칼륨(KOH)과 같은 강염기성 화학 물질을 포함하는 에칭　공정에서 SiO2 가 포함된 기판 표면이 쉽게 에칭되어 LTCC 세라믹 다층 기판의 표면에 형성된 박막 전극 패턴의 고착력이 저하되는　문제점을 가지고 있다.
다음 도 1은 종래 방식을 이용하여 세라믹 다층 기판 표면에 박막 전극 패턴을 형성하는 과정을 나타낸 것이다.
먼저 제1단계는 세라믹 다층 기판(10) 위에 미세한 박막 전극층들(11, 12)을 형성한다. 제2단계는 상기 미세한 전극층들 위에 감광성 보호층(13)을 형성시킨다. 제3단계는 세라믹 다층 기판(10) 표면에 형성하고자 하는 전극 패턴을 구현하기 위하여, 상기 감광성 보호층(13)을 노광, 및 현상시키는 단계이다. 제4단계는 상기 감광성 보호층(13)이 현상된 부분에 도금층(14)을 형성시키는 단계이다. 제5단계는 상기 감광성 보호층(13)을 제거하는 단계이다. 마지막으로, 상기 전극층들(11, 12)을 순차적으로 에칭시킴으로서 최종 다층 세라믹 기판(10)의 표면에 전극 패턴들(11, 12)과 도금 패턴(14)이 남게 된다.
상기 전극층들(11, 12)은 예를 들어, 티타늄(Ti) 전극(11), 및 구리(Cu) 전극(12)으로 이루어지며, 여기서 문제가 되는 공정은 세라믹 기판(10)에 형성되는 티타늄(Ti) 전극(11)의 에칭이다. 일반적으로 티타늄 에칭 시 사용하는 에천트(etchant)는 불화수소산(HF)과 같은 강산 혹은 수산화칼륨(KOH)과 같은 강염기성　화학 물질이다.
따라서, 다음 도 2에서와 같이, 상기 Ti 전극(11)의 에칭 시 SiO2가 다량 포함된 세라믹 다층 기판의　표면이 쉽게 에칭되는 문제가 생긴다. 또한, 기판(10)의 표면과 티타늄 전극(11), 및 티타늄 전극(11)과 구리 전극(12) 간에 언더컷(undercut)이 발생(A 부분)하여 박막 전극 패턴의 형성에 어려움이 있으며, 박막 전극 패턴을 형성하더라도 기판 표면과 고착력이 저하되는　문제점을 가지고 있다.
이에 본 발명은 세라믹 다층 기판 표면에 박막 전극 패턴 형성시 세라믹 기판 표면과 박막 전극 패턴이 접합하는 엣지부에서, 상기 전극 패턴의 에칭액에 의한 식각으로 인한 언더컷이 발생되지 않는 박막 전극 세라믹 기판을 제공하는 데 그 목적이 있다.
또한, 본 발명의 다른 목적은 상기 박막 전극 세라믹 기판의 제조방법을 제공하는 데도 있다.
본 발명의 과제를 해결하기 위한 박막 전극 세라믹 기판은 세라믹 기판, 상기 세라믹 기판 표면에 형성된 에칭 방지 금속층, 상기 에칭 방지 금속층 상에 형성된 전극 패턴 및 상기 전극 패턴 상에 형성된 도금층을 포함하며, 상기 전극 패턴의 각 엣지부는 상기 에칭 방지 금속층과 접합되는 것을 특징으로 한다.
상기 에칭 방지 금속층은 상기 전극 패턴의 폭보다 크게 형성되는 것일 수 있다.
상기 에칭 방지 금속층은 상기 전극 패턴의 각 엣지부와 접합되는 영역을 제외하고, 일정 간격 이격되거나, 서로 연결된 구조를 가질 수 있다.
상기 에칭 방지 금속층은 상기 기판 표면에 음각으로 형성되는 것이 바람직하다.
상기 에칭 방지 금속층은 상기 기판 표면과 동일한 높이로 형성되는 것이 바람직하다.
상기 에칭 방지 금속층은 은(Ag), 구리(Cu), 니켈(Ni), 및 금(Au)으로 이루어진 그룹으로부터 선택되는 1종 이상의 재료로 형성될 수 있다.
상기 도금층은 1층 이상으로 포함될 수 있다.
상기 도금층은 구리(Cu)층/니켈(Ni)층/금(Au)층이 순차적으로 구성되는 것일 수 있다.
본 발명의 다른 과제를 해결하기 위한 박막 전극 세라믹 기판의 제조 방법은 세라믹 기판 표면에 에칭 방지 금속층을 형성하는 제1단계, 상기 에칭 방지 금속층에 박막 전극층을 형성하는 제2단계, 상기 박막 전극층 상에 감광성 보호층을 형성하는 제3단계, 상기 감광성 보호층을 노광, 현상시키는 제4단계, 상기 감광성 보호층이 현상된 영역에 도금층을 형성하는 제5단계, 상기 감광성 보호층을 제거하는 제6단계, 및 상기 박막 전극층을 에칭시켜 박막 전극 패턴을 형성시키는 제7단계를 포함하는 것을 특징으로 한다.
상기 에칭 방지 금속층은 상기 기판 표면에 음각으로 형성되는 것이 바람직하다.
또한, 본 발명의 일 실시예에 따르면, 상기 에칭 방지 금속층은 소성된 기판에 음각의 패턴을 형성하는 단계, 및 상기 음각 패턴에 에칭 방지 금속층 형성 재료를 채우는 단계를 거쳐 형성될 수 있다.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 에칭 방지 금속층은 기판을 소성시키기 전, 상기 기판 내부에 에칭 방지 금속층을 형성하는 단계, 상기 기판을 소성시키는 단계, 및 상기 에칭 방지 금속층이 형성된 기판 표면을 연마시키는 단계를 거쳐 형성될 수 있다.
또한, 감광성 보호층의 노광, 현상시키는 제4단계에서, 상기 감광성 보호층이 현상되는 영역의 폭은 상기 에칭 방지 금속층의 폭보다 작게 형성되는 것이 바람직하다.
상기 제7단계의 에칭은 상기 박막 전극층을 구성하는 각 전극을 순차적으로 에칭시키는 것인 박막 전극 세라믹 기판의 제조 방법.
본 발명에 따른 박막 전극 세라믹 기판은 세라믹 기판 표면에 음각 형태의 에칭 방지 금속층을 형성하여 에칭액에 의한 기판 표면과 전극 패턴 간, 및 전극 패턴들 간의 언더컷 발생을 방지할 수 있다.
또한, 박막 전극 패턴 엣지부의 세라믹 기판 표면 금속층과의 접착력 향상으로 박막 전극 전체의 고착력을 향상시킬 수 있어, 기판 박막 전극 패턴의 내구성 및 신뢰성을 확보할 수 있다.
도 1은 종래 방식에 따른 박막 전극 세라믹 기판의 제조 과정을 나타낸 것이고,
도 2는 상기 도 1의 종래 방식에 따라 박막 전극 세라믹 기판 제조시, 전극과 세라믹 기판에서의 불량 발생을 나타낸 단면 형상을 나타낸 것이고,
도 3~4는 본 발명의 박막 전극 세라믹 기판의 단면 구조이고,
도 5는 본 발명의 일 실시예에 따른 박막 전극 세라믹 기판의 제조 과정을 나타낸 것이고,
도 6~7은 본 발명의 일 실시예에 따른 에칭 방지 금속층 제조 예를 나타낸 것이고,
도 8은 실시예와 비교예의 세라믹 기판 표면에 형성된 박막 전극의 고착 강도 결과를 나타낸 그래프이다.
이하에서 본 발명을 더욱 상세하게 설명하면 다음과 같다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 발명의 청구항 및 명세서 전반에서 사용된 '전극층'은 기판의 전면에 상기 전극층을 구성하는 재료로 도포된 상태를 의미한다.
본 발명의 청구항 및 명세서 전반에서 사용된 '전극 패턴'은 상기 '전극층'을 에칭시킨 후 기판에 형성된 전극층을 의미한다.
본 발명의 청구항 및 명세서 전반에서 사용된 '박막'은 그 두께가 약 0.5㎛ 이내, 바람직하기로는 약 0.2㎛ 이내의 미세하게 도포된 상태를 의미한다.
본 발명의 청구항 및 명세서 전반에서 '에칭 방지 금속층이 기판의 표면에 음각으로 형성된다' 는 것은 상기 에칭 방지 금속층이 기판의 표면으로부터 오목한 모양으로 또는, 표면으로부터 안쪽으로 상기 에칭 방지 금속층이 형성되는 것을 의미한다.
본 발명은 세라믹 기판에 박막의 전극 패턴이 형성된 박막 전극 세라믹 기판 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시예에 따른 박막 전극 세라믹 기판은 다음 도 3에 나타낸 바와 같다. 이를 참조하면, 세라믹 기판(110), 상기 세라믹 기판(110) 표면에 형성된 에칭 방지 금속층(121), 상기 에칭 방지 금속층(121) 상에 형성된 전극 패턴(111, 112) 및 상기 전극 패턴(111, 112) 상에 형성된 도금층(114)을 포함하며, 상기 전극 패턴(111, 112)의 각 엣지부는 상기 에칭 방지 금속층(121)과 접합되는 것을 특징으로 한다.
일반적으로, 세라믹 기판 표면과 박막 전극 패턴 간의 언더컷(undercut) 현상이 주로 박막 전극 패턴의 엣지부에서 발생된다. 이러한 언더컷 불량은 상기 기판 표면이 박막 전극 재료에 의해 에칭되어 발생된다.
따라서, 본 발명에서는 상기 박막 전극 재료에 의해 에칭되지 않는 에칭 방지 금속층(121)을 기판(110) 표면에 형성시키고, 상기 전극 패턴(111, 112)의 각 엣지부가 기판(110) 표면이 아니라 상기 에칭 방지 금속층(121)과 접합(점선 서클 부분)되도록 하였다. 따라서, 박막 전극 패턴의 고착강도가 향상된 박막 전극 세라믹 기판을 제조할 수 있게 된다.
본 발명의 세라믹 기판(110)은 다수의 층으로 적층되는 기판으로서, 고온 동시소성 세라믹 기판, 저온 동시소성 세라믹 기판 등이 있을 수 있으나, 이에 한정되는 것은 아니다. 그러나, 용융점이 낮은 SiO2 를 많이 사용하는 저온 동시소성 세라믹 기판에서 보다 유용하게 사용될 수 있다.
본 발명에서는 특별히, 상기 세라믹 기판(110)의 표면에 에칭 방지 금속층(121)을 포함하는데, 상기 에칭 방지 금속층(121)은 상기 기판(110) 표면에 음각으로 형성되는 것이 바람직하다.
따라서, 본 발명에 따른 상기 에칭 방지 금속층(121)은 상기 기판(110) 표면에 음각으로 형성되고, 실질적으로 상기 기판(110)과 동일한 높이로 형성되는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 에칭 방지 금속층(121)은 은(Ag), 구리(Cu), 니켈(Ni), 금(Au) 로 이루어진 그룹으로부터 선택되는 1종 이상의 재료로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명에 따른 에칭 방지 금속층은 기판을 소성시키기 전이나 또는 소성시킨 후에 모두 형성 가능하다.
기판을 소성시키기 전에 에칭 방지 금속층을 형성하는 경우, 상기 기판 내부에 에칭 방지 금속층을 형성하고, 상기 기판을 소성시킨 다음, 일정 부분 연마시켜 상기 에칭 방지 금속층을 노출시키는 방법을 이용한다.
또한, 기판을 소성시킨 후에 에칭 방지 금속층을 형성하는 경우, 소성된 기판에 음각의 패턴을 형성하고, 상기 음각 패턴에 에칭 방지 금속 재료를 채우는 단계를 거쳐 형성될 수 있다.
다음 도 3을 참조하면, 본 발명에 따른 상기 에칭 방지 금속층(121a, 121b)은 세라믹 기판(110) 상에 형성된 박막 전극 패턴들(111, 112)에서 각 박막 전극 패턴이 차지하는 폭보다 넓게 형성되는 것이 바람직하다.
즉, 상기 에칭 방지 금속층(121a, 121b)의 폭은 상기 박막 전극 패턴들(111, 112)의 폭보다 넓은 것이 바람직하다. 또한, 상기 에칭 방지 금속층(121a, 121b)은 상기 박막 전극 패턴들(111, 112)의 엣지부를 접합하도록만 형성된다면, 다음 도 3에서와 같이 상기 에칭 방지 금속층(121a, 121b)은 그 사이가 일정 간격 이격되어 형성될 수도 있고, 다음 도 4에서와 같이 에칭 방지 금속층(121)이 연결된 구조를 가질 수도 있다.
또한, 상기 박막 전극 패턴들(111, 112) 위에는 1층 이상의 도금층(114)을 포함한다. 상기 도금층은 구리(Cu)층/니켈(Ni)층/금(Au)층이 순차적으로 구성되는 것일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 박막 전극 세라믹 기판의 제조 방법을 설명한다.
다음 도 5를 참조하면, 먼저 세라믹 기판(110) 표면에 최종적으로 형성하고자 하는 박막 패턴 형상의 엣지부에 면방향으로 박막 패턴 엣지부보다 큰 폭으로 에칭 방지 금속층(121)을 형성하는 제1단계를 거친다.
상기 세라믹 기판(110) 표면에 에칭 방지 금속층(121)의 형성은 다음 도 6에서와 같이 소성 완료된 세라믹 기판 표면에 형성할 수 있다. 이 경우, 소성된 기판(110)에 음각의 패턴(120)을 형성하고, 상기 음각 패턴(120)에 에칭 방지 금속층 형성용 재료를 채워 에칭 방지 금속층(121)을 형성시킨다.
또한, 다음 도 7에서와 같이, 소성 전에 기판(110) 내부에 에칭 방지 금속층(121)을 형성시키고, 상기 기판(110)을 소성시킨다. 소성 완료 후, 표면(C 표시 분)을 연마하여 세라믹 기판(110) 표면으로 상기 에칭 방지 금속층(121)을 노출시켜 형성할 수도 있다.
본 발명에 다른 에칭 방지 금속층은 박막 전극 패턴 형성 공정의 효율성 및 최종 평탄도 확보를 위해 세라믹 기판 표면과 동일한 높이를 갖추고 있어 단차 없이 형성하는 것이 유리하다.
다음은, 상기 에칭 방지 금속층(121)에 박막 전극층(111, 112)을 형성하는 제2단계이다. 상기 박막 전극층은 단층 또는 2층 이상의 다층으로 형성될 수 있으며, 그 층수가 특별히 한정되는 것은 아니다.
본 발명의 일 예에서는, 세라믹 기판 표면에 씨드(seed) 박막층 역할을 하는 제1 박막 전극층(111), 및 상기 제1 박막 전극층(111) 상에 제2 박막 전극층(112)을 상기 에칭 방지 금속층(121)이 형성된 기판(110) 전면에 형성시킨다.
상기 제1 박막 전극층(111)은 티타늄(Ti) 또는 크롬(Cr)으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 제2 박막 전극층(112)은 구리(Cu) 또는 니켈(Ni)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 필요에 따라 상기 박막 전극층은 단측 또는 2층 이상으로 형성될 수도 있으며, 그 층수가 특별히 한정되는 것은 아니다.
다음으로, 상기 박막 전극층 전면에 감광성 보호층(113)을 형성하는 제3단계이다. 상기 감광성 보호층(113)은 포토레지스트(Photoresist) 조성물 또는 드라이 필름으로 상기 박막 전극층 위에 형성시킬 수 있다. 상기 포토레지스트 조성물 또는 드라이 필름의 재료는 특별히 한정되지 않으며, 당업계에서 사용되는 것이면 어느 것이나 무방하다.
또한, 세라믹 기판 표면에 형성하고자 하는 박막 패턴을 구현하기 위해서 상기 감광성 보호층(113)을 노광 및 현상시키는 제4단계를 진행한다. 상기 노광 및 현상 공정을 거쳐 형성된 감광성 보호층(113)은 상기 세라믹 기판(110) 표면에 형성된 에칭 방지용 금속층(121)의 양 끝단면에 포함될 수 있도록 한다. 즉, 다음 도 5에서와 같이, 제4단계를 거쳐 형성된 감광성 보호층(113) 간의 간격(B)은 최종 박막 전극 패턴이 형성되는 간격과 동일하다. 따라서, 상기 박막 전극 패턴의 엣지부가 에칭 방지용 금속층(121)과 접합되도록, 상기 감광성 보호층(113) 간의 간격(B)은 에칭 방지용 금속층(121)의 폭보다 짧게 형성되는 것이 바람직하다.
본 발명에 따른 감광성 보호층(113)은 15~40㎛의 두께로 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다.
다음으로, 상기 감광성 보호층이 현상된 영역에 도금층(114)을 형성하는 제5단계를 거친다. 상기 도금층(114)은 1층 이상으로 구성될 수 있고, 전기도금을 통하여 Cu층/Ni층/Au층이 순차적으로 형성되는 것일 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 감광성 보호층(113)을 제거하는 제6단계를 거친다.
마지막으로 상기 박막 전극층(111, 112)을 에칭시키는 제7단계를 포함할 수 있다. 상기 박막 전극층의 에칭은 상기 박막 전극층을 구성하는 각 전극을 순차적으로 에칭시키는 것이 바람직하며, 이때 에칭액은 통상적인 것을 사용할 수 있다.
상기 에칭단계를 거치게 되면, 최종 미세 박막 전극 패턴들(111, 112)이 상기 감광성 보호층(113) 패턴들 간의 간격과 동일한 간격(B)에 형성된 박막 전극 기판을 얻을 수 있다. 또한, 상기 박막 전극 패턴들(111, 112)은 세라믹 기판(110)과 직접 접하지 않고, 기판 표면에 형성된 에칭 방지 금속층(121)과 접합되도록 하였다.
따라서, 본 발명에 따른 상기 에칭 방지 금속층(121)은 에천트(etchant)로 사용되는 불화수소산(HF)과 같은 강산 혹은 수산화칼륨(KOH)과 같은 강염기성　화학 물질에 대해 에칭되지 않기 때문에, 전극 패턴의 엣지부에서 발생되는 언더컷 불량을 방지할 수 있다.
이하에서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 제한되는 것으로 해석되어서는 안 된다. 또한, 이하의 실시예에서는 특정 화합물을 이용하여 예시하였으나, 이들의 균등물을 사용한 경우에 있어서도 동등 유사한 정도의 효과를 발휘할 수 있음은 당업자에게 자명하다.
실시예
다음 도 5에 나타낸 일련의 공정을 거쳐 박막 전극 세라믹 기판을 제조하였다.
먼저, 세라믹 기판 표면에 일정 두께로 음각의 패터닝을 수행하였다. 상기 음각 패턴에 은(Ag) 분말 페이스트를 채워 에칭 방지 금속층을 형성시켰다. 상기 에칭 방지 금속층이 형성된 기판 표면에 제1박막 전극층으로서 티타늄(Ti)을 전면 코팅하였다. 또한, 상기 제1박막 전극층 위에 제2박막전극층으로서 구리(Cu)를 전면 코팅하였다.
그 다음, 포토레지스트 조성물을 상기 제2박막전극층 상에 약 30㎛의 두께로 도포시켜 감광성 보호층을 형성시켰다. 또한, 상기 감광성 보호층을 노광, 및 현상시켰다. 상기 감광성 보호층 상에 전기도금법을 이용하여 구리층/니켈층/금층이 순차적으로 적층된 도금층을 형성시켰다.
그 다음, 상기 감광성 보호층을 제거하고, 제2박막전극층을 구리 에천트(pH 6~7)를 이용하여 에칭시켰다. 마지막으로, 제1박막전극층을 HF를 이용하여 에칭시켜, 미세한 박막 전극이 형성된 세라믹 기판을 제조하였다.
비교예
상기 실시예에서, 에칭 방지 금속층을 형성하지 않고 다음 도 1에 나타낸 일련의 공정을 거쳐 박막 전극 세라믹 기판을 제조하였다.
실험예 : 박막 전극 패턴의 고착강도 실험
상기 실시예 및 비교예에서 제조된 박막 전극 패턴의 세라믹 기판에 대한 고착강도를 BST(Ball Shear Test) 측정 방법을 이용하여 측정하였고, 그 결과를 다음 도 8에 나타내었다.
다음 도 8의 결과에 따르면, 비교예와 같이 종래 방식으로 제작한 박막 전극 패턴의 경우 고착강도가 평균 12 N/㎟ 인데 반해, 세라믹 기판에 에칭 방지 금속층을 적용한 본 발명의 실시예에 따른 박막 전극 패턴의 고착강도는 36 N/㎟ 정도로 3배 정도 향상됨을 확인할 수 있다.
10, 110 : 세라믹 기판
11, 12, 111, 112 : 박막전극층
13, 113 : 감광성 보호층
114 : 도금층
121 : 에칭 방지 금속층
A : 언더 컷(undercut) 불량 발생 부분
B : 감광성 보호층 간 간격, 전극 패턴 간격
C : 연마 라인

Claims (14)

  1. 세라믹 기판,
    상기 세라믹 기판 표면에 형성된 에칭 방지 금속층,
    상기 에칭 방지 금속층 상에 형성된 전극 패턴 및
    상기 전극 패턴 상에 형성된 도금층을 포함하며,
    상기 전극 패턴의 각 엣지부는 상기 에칭 방지 금속층과 접합되는 것인 박막 전극 세라믹 기판.
  2. 제1항에 있어서,
    상기 에칭 방지 금속층은 상기 전극 패턴의 폭보다 크게 형성되는 것인 박막 전극 세라믹 기판.
  3. 삭제
  4. 제1항에 있어서,
    상기 에칭 방지 금속층은 상기 기판 표면에 음각으로 형성되는 것인 박막 전극 세라믹 기판.
  5. 제1항에 있어서,
    상기 에칭 방지 금속층은 상기 기판 표면과 동일한 높이로 형성되는 것인 박막 전극 세라믹 기판.
  6. 제1항에 있어서,
    상기 에칭 방지 금속층은 은(Ag), 구리(Cu), 니켈(Ni), 및 금(Au)으로 이루어진 그룹으로부터 선택되는 1종 이상의 재료로 형성되는 것인 박막 전극 세라믹 기판.
  7. 제1항에 있어서,
    상기 도금층은 1층 이상으로 포함되는 것인 박막 전극 세라믹 기판.
  8. 제7항에 있어서,
    상기 도금층은 구리(Cu)층/니켈(Ni)층/금(Au)층이 순차적으로 구성되는 것인 박막 전극 세라믹 기판.
  9. 세라믹 기판 표면에 에칭 방지 금속층을 형성하는 제1단계,
    상기 에칭 방지 금속층에 박막 전극층을 형성하는 제2단계,
    상기 박막 전극층 상에 감광성 보호층을 형성하는 제3단계,
    상기 감광성 보호층을 노광, 현상시키는 제4단계,
    상기 감광성 보호층이 현상된 영역에 도금층을 형성하는 제5단계,
    상기 감광성 보호층을 제거하는 제6단계, 및
    상기 박막 전극층을 에칭시켜 박막 전극 패턴을 형성시키는 제7단계를 포함하는 박막 전극 세라믹 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 에칭 방지 금속층은 상기 기판 표면에 음각으로 형성되는 것인 박막 전극 세라믹 기판의 제조 방법.
  11. 제9항에 있어서,
    상기 에칭 방지 금속층은 소성된 기판에 음각의 패턴을 형성하는 단계, 및
    상기 음각 패턴에 에칭 방지 금속층 형성 재료를 채우는 단계를 거쳐 형성되는 것인 박막 전극 세라믹 기판의 제조 방법.
  12. 제9항에 있어서,
    상기 에칭 방지 금속층은 기판을 소성시키기 전, 상기 기판 내부에 에칭 방지 금속층을 형성하는 단계,
    상기 기판을 소성시키는 단계, 및
    상기 에칭 방지 금속층이 형성된 기판 표면을 연마시키는 단계를 거쳐 형성되는 것인 박막 전극 세라믹 기판의 제조 방법.
  13. 제9항에 있어서,
    상기 감광성 보호층의 노광, 현상시키는 제4단계에서,
    상기 감광성 보호층이 현상되는 영역의 폭은 상기 에칭 방지 금속층의 폭보다 작게 형성되는 것인 박막 전극 세라믹 기판의 제조 방법.
  14. 제9항에 있어서,
    상기 제7단계의 에칭은 상기 박막 전극층을 구성하는 각 전극을 순차적으로 에칭시키는 것인 박막 전극 세라믹 기판의 제조 방법.
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