KR20110020661A - 세라믹 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 세라믹 기판 및 그 제조방법에 관한 것으로서, 미세 전극패턴 영역 및 일반 전극패턴 영역이 구비되고, 다층의 세라믹층이 적층된 세라믹 적층체; 상기 세라믹 적층체의 상기 미세 전극패턴 영역 상에 형성되고, 포토 에칭 공정에 의해 형성된 미세 전극패턴; 및 상기 세라믹 적층체의 상기 일반 전극패턴 영역 상에 형성되며, 상기 미세 전극패턴 보다 선폭이 크고, 스크린 프린팅 공정에 의해 형성된 일반 전극패턴;을 포함하는 세라믹 기판을 제공하고, 또한 발명은 상기 세라믹 기판의 제조방법을 제공한다.
세라믹 기판, 전극패턴, 포토 에칭

Description

세라믹 기판 및 그 제조방법{Ceramic substrate and manufacturing method thereof}
본 발명은 세라믹 기판 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 미세 전극패턴 영역에만 포토 에칭(photo etching) 공법을 적용하여 미세 전극패턴을 형성하고, 상기 미세 전극패턴 보다 선폭이 큰 일반 전극패턴은 스크린 프린팅 공정으로 형성한 세라믹 기판 및 그 제조방법에 관한 것이다.
최근 전자기기 기술 발달과 더불어 기기 자체가 단소 박형화 되어가고 있어, 부품의 집적화는 필수적이다.
부품의 집적화를 위해 다수개의 세라믹 시트를 적층하여 형성하는 다층 세라믹 기판이 개발되었다. 이와 같은 다층 세라믹 기판은 내열성, 내마모성 및 우수한 전기적 특성을 가짐에 따라, 종래 인쇄회로기판의 대체품으로 많이 이용되고 있으며, 또한, 그 수요가 점점 증가하는 추세이다.
이와 같은 다층 세라믹 기판은 PA 모듈 기판, RF 다이오드 스위치, 필터, 칩 안테나, 각종 패키지 부품, 복합 디바이스 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다.
이와 같은 다층 세라믹 기판 상에는 외부와 전기적으로 접속되기 위한 전극패턴이 형성되며, 상기 전극패턴을 형성하는 방법으로는, 그린 시트 상에 전극 물질을 인쇄한 후 그린시트와 동시에 소성하는 방법과, 이미 소성된 기판 상에 전극 물질을 인쇄한 후 소성하는 후소성 방법으로 나누어질 수 있다.
특히, 미세선폭이 요구되는 기판의 경우, 상기한 두가지 방법 중 소성된 기판 상에 전극 물질을 도포한 후 포토 리소그래피를 접목시킨 포토 에칭 공법으로 전극패턴을 형성할 수 있다.
여기서, 통상의 세라믹 기판은 미세 선폭이 요구되는 부분과 일반적인 표면실장 소자를 탑재하기 위해 상대적으로 선폭이 넓은 부분으로 구성될 수 있는데, 종래에는 전극패턴 형성을 위한 전극 물질을 기판 전면에 도포한 후 유효 패턴 이외의 부분을 식각하므로, 고가의 금속성분 손실이 크고, 상대적으로 패턴의 라인 및 선폭의 스펙이 넓은 경우 스크린 프린팅 방법으로도 충분히 형성이 가능하므로 실효성이 떨어지는 단점이 있었다.
또한, 포토 에칭 공법을 사용하는 경우, 식각되는 전극 물질의 두께가 기판 전체에서 균일해야 하지만, 기판 전면에 도포되는 전극 물질의 두께 균일성을 확보하기가 어려운 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 세라믹 기판 상에 미세 선폭 및 고정밀도가 요구되는 부위에만 선택적으로 포토 에칭 공법을 적용하고, 상대적으로 선폭이 넓은 부위는 스크린 프린팅 방법을 적용함으로써, 식각되는 전극 물질의 면적을 최소화하여 재료 손실을 줄이고, 전극패턴의 두께 균일성 확보를 용이하게 할 수 있는 세라믹 기판 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 세라믹 기판은, 미세 전극패턴 영역 및 일반 전극패턴 영역이 구비되고, 다층의 세라믹층이 적층된 세라믹 적층체; 상기 세라믹 적층체의 상기 미세 전극패턴 영역 상에 형성되고, 포토 에칭 공정에 의해 형성된 미세 전극패턴; 및 상기 세라믹 적층체의 상기 일반 전극패턴 영역 상에 형성되며, 상기 미세 전극패턴 보다 선폭이 크고, 스크린 프린팅 공정에 의해 형성된 일반 전극패턴;을 포함할 수 있다.
여기서, 상기 미세 전극패턴의 측면은 수직 경사면을 가질 수 있다.
또한, 상기 미세 전극패턴은 나노 크기의 도전성 페이스트를 포함하여 이루어질 수 있다.
또한, 상기 미세 전극패턴은 50 ㎛ 이하의 선폭을 가질 수 있다.
또한, 상기 일반 전극패턴은 마이크로 크기의 도전성 페이스트를 포함하여 이루어질 수 있다.
또한, 상기 일반 전극패턴은 50 ㎛ 보다 큰 선폭을 가질 수 있다.
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 의한 세라믹 기판의 제조방법은, 미세 전극패턴 영역 및 일반 전극패턴 영역을 구비하고, 다층의 세라믹층이 적층된 세라믹 적층체를 준비하는 단계; 상기 세라믹 적층체의 상기 미세 전극패턴 영역 상에 미세 전극패턴 형성용 도전층을 형성하는 단계; 상기 세라믹 적층체의 상기 일반 전극패턴 영역 상에 스크린 프린팅 방법으로 일반 전극패턴을 형성하는 단계; 상기 미세 전극패턴 형성용 도전층 및 상기 일반 전극패턴을 포함한 상기 세라믹 적층체 상부에, 상기 미세 전극패턴 형성용 도전층의 일부분을 오픈시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴에 오픈된 상기 미세 전극패턴 형성용 도전층을 식각하여 미세 전극패턴을 형성하는 단계;를 포함할 수 있다.
여기서, 상기 미세 전극패턴 형성용 도전층을 형성하는 단계에서, 상기 미세 전극패턴 형성용 도전층은 스크린 프린팅 방법으로 형성할 수 있다.
또한, 상기 미세 전극패턴 형성용 도전층은, 나노 크기의 도전성 페이스트를 포함하여 이루어질 수 있다.
또한, 상기 미세 전극패턴은 50 ㎛ 이하의 선폭을 갖도록 형성할 수 있다.
또한, 상기 일반 전극패턴은, 마이크로 크기의 도전성 페이스트를 포함하여 이루어질 수 있다.
또한, 상기 일반 전극패턴은 50 ㎛ 보다 큰 선폭을 갖도록 형성할 수 있다.
또한, 상기 일반 전극패턴을 형성하는 단계 이후에, 상기 미세 전극패턴 형성용 도전층 및 상기 일반 전극패턴을 소성하는 단계를 더 포함할 수 있다.
또한, 상기 감광막 패턴을 형성하는 단계는, 상기 미세 전극패턴 형성용 도전층 및 상기 일반 전극패턴을 포함한 상기 세라믹 적층체 상부에 감광막을 형성하는 단계; 및 상기 감광막의 일부분을 선택적으로 노광 및 현상하여, 상기 미세 전극패턴 형성용 도전층의 일부분을 오픈시키는 감광막 패턴을 형성하는 단계;를 포함할 수 있다.
또한, 상기 미세 전극패턴을 형성하는 단계 이후에, 상기 감광막 패턴을 제거하는 단계를 더 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 세라믹 기판 및 그 제조방법에 의하면, 미세 선폭 및 고정밀도가 요구되는 미세 전극패턴 영역에는 포토 에칭 방법으로 미세 전극패턴을 형성하고, 상기 미세 전극패턴보다 상대적으로 넓은 선폭이 요구되는 일반 전극패턴 영역에는 스크린 프린팅 방법으로 일반 전극패턴을 형성함으로써, 세라믹 적층체 상에 미세 전극패턴 및 이보다 큰 선폭의 일반 전극패턴을 함께 효율적으로 형성할 수 있다.
또한, 본 발명은 상기 미세 전극패턴을 형성함에 있어서, 미세 전극패턴 형 성용 도전층을 세라믹 적층체의 전면에 인쇄하지 않고, 미세 전극패턴 영역에만 인쇄한 후, 이를 식각함으로써, 식각되는 도전층의 면적을 최소화하여 재료 손실을 줄일 수 있으며, 상기 미세 전극패턴의 두께 균일성 확보를 용이하게 할 수 있는 효과가 있다.
또한, 본 발명은 소성된 미세 전극패턴 형성용 도전층을 포토 에칭 공정으로 식각하여 미세 전극패턴을 형성함으로써, 상기 미세 전극패턴의 형상이 소성 공정의 영향을 받지 않도록 하여, 그 측면이 수직한 경사면으로 형성되도록 할 수 있다. 따라서, 본 발명은 상기 미세 전극패턴의 측벽 경계를 명확히 할 수 있고, 보다 미세한 간격 및 선폭을 갖는 패턴으로 구현할 수 있는 장점이 있다.
이하, 본 발명의 실시예들은 세라믹 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 세라믹 기판을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 세라믹 기판은, 미세 전 극패턴 영역(A) 및 일반 전극패턴 영역(B)이 구비된 세라믹 적층체(100)와, 상기 세라믹 적층체(100) 상에 형성된 미세 전극패턴(110a) 및 일반 전극패턴(120a)을 포함할 수 있다.
여기서, 상기 세라믹 적층체(100)는 약 800~1000℃의 저온 소성에 의해 형성되는 LTCC 기판일 수 있으며, 이는 다층으로 적층된 세라믹층(10a,10b,10c,10d)을 포함할 수 있다.
또한, 상기 세라믹 적층체(100)는, 다층의 세라믹층(10a,10b,10c,10d) 사이에 개재된 배선층(미도시) 및 상기 세라믹층(10a,10b,10c,10d)을 관통하여 상기 배선층간을 전기적으로 연결하는 비아(미도시)를 포함하여 구성될 수 있다.
이때, 상기 배선층은 세라믹층(10a,10b,10c,10d) 표면에 Ag 등과 같은 전도성 페이스트를 이용한 스크린 프린팅 방식 등으로 형성한 것일 수 있다.
또한, 상기 비아는 기판 회로도에 따라 각 세라믹층(10a,10b,10c,10d)의 적절한 위치에 펀칭 등의 방식으로 비아홀을 형성한 후, 이를 Ag 등과 같은 전도성 페이스트를 충진시켜 형성한 것일 수 있다.
상기 미세 전극패턴(110a)은, 상기 세라믹 적층체(100)의 미세 전극패턴 영역(A) 상에 형성된 것이고, 상기 일반 전극패턴(120a)은, 상기 미세 전극패턴(110a) 보다 선폭이 큰 것으로서, 상기 세라믹 적층체(100)의 일반 전극패턴 영역(B) 상에 형성된 것이다.
상기 미세 전극패턴 영역(A)은 미세 선폭 및 고정밀도가 요구되는 부위이고, 상기 일반 전극패턴 영역(B)은 상기 미세 전극패턴 영역(A)에 비해 상대적으로 선 폭이 넓은 부위, 예컨대 표면 실장 소자 등이 탑재되는 부위이다.
여기서, 상기 미세 전극패턴 영역(A)에 형성된 상기 미세 전극패턴(110a)은, 50 ㎛ 이하의 선폭을 가질 수 있으며, 이는 나노 크기의 도전성 페이스트를 포함하여 이루어질 수 있다.
그리고, 상기 일반 전극패턴 영역(B)에 형성된 상기 일반 전극패턴(120a)은, 50 ㎛ 보다 큰 선폭을 가질 수 있으며, 마이크로 크기의 도전성 페이스트를 포함하여 이루어질 수 있다.
특히, 본 발명의 실시예에 따른 세라믹 기판에 있어서, 상기 미세 전극패턴(110a)은, 포토 에칭(photo etching) 공정에 의해 형성된 것이고, 상기 일반 전극패턴(120a)은, 스크린 프린팅(screen printing) 공정에 의해 형성된 것이다.
이때, 본 발명의 실시예에 따른 세라믹 기판의 상기 미세 전극패턴(110a)은, 소성된 세라믹 적층체(100)의 미세 전극패턴 영역(A) 상에 미세 전극패턴 형성을 위한 도전층(도 2의 도면부호 "110" 참조)을 형성한 후, 상기 도전층(110)을 소성한 다음, 포토 에칭 공정에 의해 상기 도전층(110)의 일부분을 식각하여 형성한 것으로서, 그 측면이 세라믹 적층체(100)의 표면에 대해 수직한 경사면을 갖도록 형성될 수 있다.
즉, 상기 미세 전극패턴(110a)은, 소성된 도전층(110)을 식각하여 패터닝함으로써, 소성 공정의 영향을 받지 않아 그 측면이 수직한 경사면으로 형성될 수 있다. 따라서, 본 발명의 실시예에 따르면 상기 미세 전극패턴(110a)의 측벽 경계를 명확히 할 수 있고, 보다 미세한 간격 및 선폭을 갖는 패턴으로 구현할 수 있는 장 점이 있다.
또한, 본 발명의 실시예에 따르면, 상기 미세 전극패턴 형성용 도전층을 세라믹 적층체(100)의 전면에 도포하지 않고, 상기 미세 전극패턴 영역(A) 상에만 형성한 후, 이를 식각하여 미세 전극패턴(110a)을 형성함으로써, 식각되는 도전층의 면적을 최소화하여 재료 손실을 줄이고, 미세 전극패턴(110a)의 두께 균일성 확보를 용이하게 할 수 있는 효과가 있다.
그리고, 미세 전극패턴(110a)으로 형성하지 않아도 되는 부위, 즉 상기 일반 전극패턴 영역(B) 상에는 상기한 바와 같이 스크린 프린팅 방법으로 상기 미세 전극패턴(110a) 보다 선폭이 큰 일반 전극패턴(120a)을 형성함으로써, 세라믹 기판의 전체적인 제조 비용을 절감하면서, 미세 전극패턴(110a)과 일반 전극패턴(120a)을 효과적으로 형성할 수 있다.
이하, 도 2 내지 도 7을 참조하여, 본 발명의 실시예에 따른 세라믹 기판의 제조방법을 상세하게 설명하기로 한다.
도 2 내지 도 7은 본 발명의 실시예에 따른 세라믹 기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2에 도시된 바와 같이, 미세 전극패턴 영역(A) 및 일반 전극패턴 영역(B)을 구비한 세라믹 적층체(100)를 준비한다. 여기서, 상기 세라믹 적층체(100)는 약 800~1000℃의 저온 소성에 의해 형성된 LTCC 기판일 수 있으며, 이는 다층의 세라믹층(10a,10b,10c,10d)과, 다층의 세라믹층(10a,10b,10c,10d) 사이에 개재된 배 선층, 및 세라믹층(10a,10b,10c,10d)을 관통하여 상기 배선층간을 전기적으로 연결하는 비아를 포함하여 구성될 수 있다.
그런 다음, 상기 세라믹 적층체(100) 상에 상기 미세 전극패턴 영역(A)만을 오픈시키는 제1 마스크 패턴(미도시)을 형성한 다음, 상기 제1 마스크 패턴에 오픈된 상기 미세 전극패턴 영역(A) 상에 미세 전극패턴 형성용 도전층(110)을 스퀴즈로 채워 형성한다.
그런 다음, 상기 제1 마스크 패턴을 제거한다.
이와 같이 상기 미세 전극패턴 형성용 도전층(110)은 스크린 프린팅 방법 등으로 형성될 수 있다. 이때, 상기 미세 전극패턴 형성용 도전층(110)은, 나노 크기의 도전성 페이스트 등을 포함하여 이루어질 수 있다. 예컨대, 상기 미세 전극패턴 형성용 도전층(110)의 주성분은 Ag, Au 또는 Cu 등일 수 있다.
다음으로, 도 3에 도시된 바와 같이, 상기 세라믹 적층체(100)의 일반 전극패턴 영역(B) 상에 스크린 프린팅 방법으로 일반 전극패턴(120a)을 형성한다.
여기서, 상기 스크린 프린팅 방법을 이용한 상기 일반 전극패턴(120a)은, 세라믹 적층체(100) 상에 상기 일반 전극패턴(120a)이 형성될 영역을 오픈시키는 개구부가 구비된 제2 마스크 패턴(미도시)을 형성한 다음, 스퀴즈에 의해 상기 개구부에 일반 전극패턴 형성용 도전층을 채워 형성할 수 있다. 그리고 나서, 상기 제2 마스크 패턴은 제거된다.
여기서, 상기 일반 전극패턴(120a)은, 마이크로 크기의 도전성 페이스트 등을 포함하여 이루어질 수 있다. 또한, 상기 일반 전극패턴(120a)은, 50 ㎛ 보다 큰 선폭을 갖도록 형성될 수 있다.
그런 다음, 상기 미세 전극패턴 형성용 도전층(110) 및 일반 전극패턴(120a)을 소성한다.
그 다음에, 도 4에 도시된 바와 같이, 상기 미세 전극패턴 형성용 도전층(110) 및 상기 일반 전극패턴(120a)을 포함한 상기 세라믹 적층체(100) 상부에 감광막(130)을 형성한다.
그런 후에, 도 5에 도시된 바와 같이, 상기 감광막(130)의 일부분을 선택적으로 노광 및 현상하여, 상기 미세 전극패턴 형성용 도전층(110)의 일부분을 오픈시키는 감광막 패턴(130a)을 형성한다.
다음으로, 도 6에 도시된 바와 같이, 상기 감광막 패턴(130a)을 마스크로 이용하여 상기 미세 전극패턴 형성용 도전층(110)을 식각하여, 미세 전극패턴(110a)을 형성한다. 여기서, 상기 미세 전극패턴(110a)은 50 ㎛ 이하의 선폭을 갖도록 형성될 수 있다.
그런 다음, 도 7에 도시된 바와 같이, 상기 감광막 패턴(130a)을 제거한다.
이때, 본 발명의 실시예에 따르면, 상기 미세 전극패턴 형성용 도전층(110)을 소성한 후, 포토 에칭 공정을 통해 상기 소성된 미세 전극패턴 형성용 도전층(110)을 식각하여 미세 전극패턴(110a)을 형성함으로써, 상기 미세 전극패턴(110a)의 형상이 소성 공정의 영향을 받지 않아, 그 측면이 수직한 경사면으로 형성될 수 있다. 따라서, 본 발명의 실시예에 따르면 상기 미세 전극패턴(110a)의 측벽 경계를 명확히 할 수 있고, 보다 미세한 간격 및 선폭을 갖는 패턴으로 구현 할 수 있다.
그리고, 상술한 바와 같이, 본 발명의 실시예에서는, 상기 미세 전극패턴(110a)은 감광막 패턴(130a)을 이용한 포토 에칭 방법으로 형성하고, 상기 미세 전극패턴(110a) 보다 큰 선폭을 갖는 일반 전극패턴(120a)은, 선폭이 상대적으로 큰 전극패턴을 형성하는 데에 적합한 스크린 프린팅 방법으로 형성함으로써, 세라믹 적층체(100) 상에 미세 전극패턴(110a) 및 일반 전극패턴(120a)을 효율적으로 형성할 수 있다.
또한, 상기 미세 전극패턴(110a)을 형성함에 있어서, 상기 미세 전극패턴 형성용 도전층(110)을 세라믹 적층체(100)의 전면에 도포하지 않고, 상기 미세 전극패턴 영역(A) 상에만 형성한 후, 이를 식각함으로써, 식각되는 도전층(110)의 면적을 최소화하여 재료 손실을 줄일 수 있으며, 미세 전극패턴(110a)의 두께 균일성 확보를 용이하게 할 수 있는 효과가 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 세라믹 기판을 나타낸 단면도.
도 2 내지 도 7은 본 발명의 실시예에 따른 세라믹 기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10a,10b,10c,10d: 세라믹층
100: 세라믹 적층체
110: 미세 전극패턴 형성용 도전층
110a: 미세 전극패턴
120a: 일반 전극패턴
130: 감광막
130a: 감광막 패턴
A: 미세 전극패턴 영역
B: 일반 전극패턴 영역

Claims (15)

  1. 미세 전극패턴 영역 및 일반 전극패턴 영역이 구비되고, 다층의 세라믹층이 적층된 세라믹 적층체;
    상기 세라믹 적층체의 상기 미세 전극패턴 영역 상에 형성되고, 포토 에칭 공정에 의해 형성된 미세 전극패턴; 및
    상기 세라믹 적층체의 상기 일반 전극패턴 영역 상에 형성되며, 상기 미세 전극패턴 보다 선폭이 크고, 스크린 프린팅 공정에 의해 형성된 일반 전극패턴;
    을 포함하는 세라믹 기판.
  2. 제1항에 있어서,
    상기 미세 전극패턴의 측면은 수직 경사면을 갖는 세라믹 기판.
  3. 제1항에 있어서,
    상기 미세 전극패턴은 나노 크기의 도전성 페이스트를 포함하여 이루어진 세라믹 기판.
  4. 제1항에 있어서,
    상기 미세 전극패턴은 50 ㎛ 이하의 선폭을 갖는 세라믹 기판.
  5. 제1항에 있어서,
    상기 일반 전극패턴은 마이크로 크기의 도전성 페이스트를 포함하여 이루어진 세라믹 기판.
  6. 제1항에 있어서,
    상기 일반 전극패턴은 50 ㎛ 보다 큰 선폭을 갖는 세라믹 기판.
  7. 미세 전극패턴 영역 및 일반 전극패턴 영역을 구비하고, 다층의 세라믹층이 적층된 세라믹 적층체를 준비하는 단계;
    상기 세라믹 적층체의 상기 미세 전극패턴 영역 상에 미세 전극패턴 형성용 도전층을 형성하는 단계;
    상기 세라믹 적층체의 상기 일반 전극패턴 영역 상에 스크린 프린팅 방법으로 일반 전극패턴을 형성하는 단계;
    상기 미세 전극패턴 형성용 도전층 및 상기 일반 전극패턴을 포함한 상기 세 라믹 적층체 상부에, 상기 미세 전극패턴 형성용 도전층의 일부분을 오픈시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴에 오픈된 상기 미세 전극패턴 형성용 도전층을 식각하여 미세 전극패턴을 형성하는 단계;
    를 포함하는 세라믹 기판의 제조방법.
  8. 제7항에 있어서,
    상기 미세 전극패턴 형성용 도전층을 형성하는 단계에서,
    상기 미세 전극패턴 형성용 도전층은 스크린 프린팅 방법으로 형성하는 세라믹 기판의 제조방법.
  9. 제7항에 있어서,
    상기 미세 전극패턴 형성용 도전층은, 나노 크기의 도전성 페이스트를 포함하여 이루어진 세라믹 기판의 제조방법.
  10. 제7항에 있어서,
    상기 미세 전극패턴은 50 ㎛ 이하의 선폭을 갖도록 형성하는 세라믹 기판의 제조방법.
  11. 제7항에 있어서,
    상기 일반 전극패턴은, 마이크로 크기의 도전성 페이스트를 포함하여 이루어진 세라믹 기판의 제조방법.
  12. 제7항에 있어서,
    상기 일반 전극패턴은 50 ㎛ 보다 큰 선폭을 갖도록 형성하는 세라믹 기판의 제조방법.
  13. 제7항에 있어서,
    상기 일반 전극패턴을 형성하는 단계 이후에,
    상기 미세 전극패턴 형성용 도전층 및 상기 일반 전극패턴을 소성하는 단계를 더 포함하는 세라믹 기판의 제조방법.
  14. 제7항에 있어서,
    상기 감광막 패턴을 형성하는 단계는,
    상기 미세 전극패턴 형성용 도전층 및 상기 일반 전극패턴을 포함한 상기 세라믹 적층체 상부에 감광막을 형성하는 단계; 및
    상기 감광막의 일부분을 선택적으로 노광 및 현상하여, 상기 미세 전극패턴 형성용 도전층의 일부분을 오픈시키는 감광막 패턴을 형성하는 단계;
    를 포함하는 세라믹 기판의 제조방법.
  15. 제7항에 있어서,
    상기 미세 전극패턴을 형성하는 단계 이후에,
    상기 감광막 패턴을 제거하는 단계를 더 포함하는 세라믹 기판의 제조방법.
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