JP2011029522A - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
JP2011029522A
JP2011029522A JP2009176056A JP2009176056A JP2011029522A JP 2011029522 A JP2011029522 A JP 2011029522A JP 2009176056 A JP2009176056 A JP 2009176056A JP 2009176056 A JP2009176056 A JP 2009176056A JP 2011029522 A JP2011029522 A JP 2011029522A
Authority
JP
Japan
Prior art keywords
wiring board
thin film
film conductor
layer
multilayer wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009176056A
Other languages
English (en)
Other versions
JP5550280B2 (ja
Inventor
Toshihiro Hashimoto
利弘 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2009176056A priority Critical patent/JP5550280B2/ja
Priority to US12/842,499 priority patent/US8263874B2/en
Publication of JP2011029522A publication Critical patent/JP2011029522A/ja
Application granted granted Critical
Publication of JP5550280B2 publication Critical patent/JP5550280B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】 薄型化が容易であり、インダクタンスを低く抑える上でも有効な多層配線基板を提供する。
【解決手段】 下端面に接続パッド１ｂが被着された複数の第１貫通導体１ａを有する第１セラミック基板１の上に、第１貫通導体１ａと電気的に接続された複数の下部薄膜導体層４と複数の下部樹脂絶縁層５とが交互に積層されてなる薄膜多層導体部３と、下部薄膜導体層４を介して第１貫通導体１ａと電気的に接続された、上端面に電極パッド２ｂが被着された第２貫通導体２ａを有する第２セラミック基板２とが積層されてなる配線基板Ａの上面に、電極パッド２ｂと電気的に接続された薄膜導体層６と樹脂絶縁層７とが交互に積層されてなり、最上面に露出した薄膜導体層６が半導体素子の電極と電気的に接続される多層配線基板Ｂである。配線基板Ａが主に下部薄膜導体層４と下部樹脂絶縁層５とで構成されるため、薄型化およびインダクタンスの低減が容易である。
【選択図】 図１

Description

本発明は、多層配線基板の上面に薄膜導体層と樹脂絶縁層とが交互に積層されてなる多層配線基板に関するものであり、特に薄型化に有効な多層配線基板に関するものである。
従来、半導体素子を上面の端子に接続し、この端子と電気的に接続された下面の接続パッドを外部電気回路に電気的に接続するための多層配線基板として、セラミック配線基板の上面に、複数の薄膜導体層と複数の樹脂絶縁層とが交互に積層されてなる多層配線基板が知られている。このような多層配線基板は、例えば、半導体素子の電気的なチェックを行なう、いわゆるプローブカード用の基板として用いられている。
セラミック配線基板は、酸化アルミニウム質焼結体等からなる複数のセラミック絶縁層が積層されてなる絶縁基体の表面および内部に、タングステン等の金属材料からなるメタライズ配線層や貫通導体等の内部導体が配置されている。また、絶縁基体の上面には薄膜導体層と電気的に接続された電極パッドが形成され、下面には外部接続用の接続パッドが形成されている。この電極パッドと接続パッドとは、内部導体を介して互いに電気的に接続されている。
薄膜導体層は、絶縁基体の上面に形成された電極パッドと電気的に接続されており、最上層のものが半導体素子の電極と、例えばこの薄膜導体層に接合されたプローブを介して電気的に接続される。そして、半導体素子の電極と外部電気回路とが、プローブと薄膜導体層と電極パッドと内部導体と接続パッドとを介して電気的に接続され、半導体素子の動作確認などの検査が行なわれる。
特開平４−152693号公報
しかしながら、このような多層配線基板においては、セラミック配線基板を構成するセラミック絶縁層の厚みを、例えば約50μｍ程度よりも薄くすることが難しいため、多層配線基板の厚さを薄くすることが難しい。そのため、多層配線基板としての薄型化が難しいという問題があった。
また、セラミック絶縁層が厚いために貫通導体の長さが比較的長くなる傾向があること、およびセラミック絶縁層を形成する酸化アルミニウム質焼結体等の比誘電率が樹脂絶縁層に比べて一般に高いことから、セラミック配線基板における貫通導体のインダクタンスが比較的高くなりやすいため、高周波化の妨げになるという問題点もあった。
本発明は上記従来の技術の問題点に鑑みて完成されたものであり、その目的は、薄型化が容易であり、インダクタンスを低く抑える上でも有効な多層配線基板を提供することにある。
本発明の多層配線基板は、下端面に接続パッドが被着された複数の第１貫通導体を有する第１セラミック基板の上に、前記第１貫通導体と電気的に接続された複数の下部薄膜導体層と複数の下部樹脂絶縁層とが交互に積層されてなる薄膜多層導体部と、前記下部薄膜導体層を介して前記第１貫通導体と電気的に接続された、上端面に電極パッドが被着された第２貫通導体を有する第２セラミック基板とが積層されてなる配線基板の上面に、前記電極パッドと電気的に接続された薄膜導体層と樹脂絶縁層とが交互に積層されてなり、最上面に露出した前記薄膜導体層が半導体素子の電極と電気的に接続されることを特徴とするものである。
また、本発明の多層配線基板は、上記構成において、前記薄膜導体層の厚みが、前記下部薄膜導体層の厚みよりも厚いことを特徴とするものである。
本発明の多層配線基板によれば、上記構成の配線基板の上面に薄膜導体層および樹脂絶縁層が交互に積層されてなり、最上面に露出した薄膜導体層が半導体素子の電極と電気的に接続されることから、薄型化が容易である。
すなわち、本発明における多層配線基板は、それぞれが貫通導体（第１貫通導体または第２貫通導体）を有する２つのセラミック基板（第１および第２セラミック基板）の間に薄膜導体部が配置され、この薄膜導体部に、従来のセラミック配線基板におけるセラミック絶縁層および内部導体（メタライズ配線層等）と同様の機能を行なわせることができる。また、この薄膜導体部を形成する下部薄膜導体層および下部樹脂絶縁層は、従来のセラミック絶縁層や内部導体に比べて、例えば約１／２程度の厚さに抑えることができる。そのため、このような多層配線基板によれば、配線基板の部分を従来の多層配線基板におけるセラミック配線基板に比べて効果的に薄くすることができるので、薄型化が容易である。また、下部樹脂絶縁層の比誘電率が酸化アルミニウム質焼結体等からなるセラミック絶縁層に比べて低く、厚さも薄い（つまり貫通導体の長さが短い）ため、インダクタンスを低くする上でも有効である。したがって、薄型化が容易であり、インダクタンスを低く抑える上でも有効な多層配線基板を提供することができる。
また、本発明の多層配線基板は、上記構成において、薄膜導体層の厚みが下部薄膜導体層の厚みよりも厚い場合には、より高密度で形成するために幅を狭くする部分が多い薄膜導体層における断面積の減少を抑制して、電気抵抗（実際には電気抵抗率）の増加を抑制することができる。
本発明の多層配線基板の実施の形態の一例を示す断面図である。 （ａ）および（ｂ）は、それぞれ本発明の多層配線基板の実施の形態の他の例を示す上面図および下面図であり、（ｃ）は（ａ）の薄膜導体層および樹脂絶縁層を取り除いた状態を示す上面図である。
本発明の多層配線基板を添付の図面を参照しつつ詳細に説明する。図１は本発明の多層配線基板の実施の形態の一例を示す断面図である。図１において、１は第１セラミック基板、２は第２セラミック基板、３は下部薄膜導体層４と下部樹脂絶縁層５とが積層されてなる薄膜多層導体部、６は薄膜導体層、７は樹脂絶縁層である。第１セラミック基板１の上に薄膜導体部３と第２セラミック基板２とが順次積層されてなる（言い換えれば、第１および第２セラミック基板１，２の間に薄膜多層導体部３が配置されてなる）配線基板Ａの上面に、薄膜導体層６と樹脂絶縁層７とが交互に積層されて多層配線基板Ｂが基本的に形成されている。
第１および第２セラミック基板１，２および薄膜導体部３は、例えば四角形状や円形状である。また、図１に示す例において、平面視でそれぞれの外形寸法および形状は同様であり、配線基板Ａの外側面に凹凸が生じないように積層されている。配線基板Ａの上に積層される薄膜導体層６および樹脂絶縁層７も、平面視で配線基板Ａと同様の外形寸法および形状であり、多層配線基板Ｂの外側面に凹凸が生じないように積層されている。
つまり、多層配線基板Ｂは、例えば全体が四角板状や円板状等であり、上面が、実装や電気チェックを行なう半導体素子（図示せず）を搭載（半導体素子を多層配線基板Ｂに電気的および機械的に接続して半導体装置とするための実装、または半導体素子に対して電気的なチェックを施すための一時的な載置）するための部位として使用される。半導体素子としては、ＩＣやＬＳＩ等の半導体集積回路素子や、半導体基板の表面に微小な電子機械機構が形成されてなるマイクロマシン（いわゆるＭＥＭＳ素子）等が挙げられる。
また、この多層配線基板Ｂは、下面（第１セラミック基板１の下面）側が外部電気回路（図示せず）と対向して、外部電気回路の端子等の所定部位と電気的に接続される。つまり、多層配線基板Ｂの下面の接続パッド１ｂに電気的に接続される外部電気回路と、最上面に露出した薄膜導体層６に電気的に接続される半導体素子の電極（図示せず）とが、接続パッド１ｂ，第１貫通導体１ａ，下部薄膜導体層４，第２貫通導体２ａ，電極パッド２ｂおよび薄膜導体層６からなる導電路を介して電気的に接続される。そして、半導体素子と外部電気回路とが多層配線基板Ｂを介して電気的に接続され、各種の信号の授受や半導体素子に対する電気的な検査等が行なわれる。
なお、一般に半導体素子の電極同士の隣接間隔の方が外部電気回路の端子同士の隣接間隔よりも小さいため、第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔よりも最上面に露出した薄膜導体層６同士の隣接間隔の方が小さい。また、このように第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔よりも最上面に露出した薄膜導体層６同士の隣接間隔の方を小さくするために、第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔よりも第２貫通導体２ａ（電極パッド２ｂ）同士の隣接間隔が小さくなっている。
ただし、例えば図２に示すように、外部電気回路と電気的に接続される接続パッド１ｂ以外に、例えば容量素子（積層セラミックコンデンサ）等の補助用の電子部品を接続するための補助パッド８を多層配線基板Ｂ（第１セラミック基板１）の下面の中央部Ｃ等に設けたり、これを半導体素子と電気的に接続される最上層の薄膜導体層６と電気的に接続させたりしても構わない。なお、図２（ａ）および（ｂ）は、それぞれ本発明の多層配線基板Ｂの実施の形態の他の例を示す上面図および下面図であり、（ｃ）は（ａ）から薄膜導体層６および樹脂絶縁層７を取り除いた状態、つまり第２セラミック基板２の上面を示す上面図である。図２において図１と同様の部位には同様の符号を付している。
図２（ｂ）に示す例では、複数の補助パッド８を第１セラミック基板１の下面の中央部Ｃに設けているが、これらを第１セラミック基板１の下面の外周部（中央部Ｃよりも外側等）に設けるようにしても構わない。
このような補助パッド８は、例えば第１貫通導体１ａと同様の貫通導体（図示せず）を介して下部薄膜導体層４の一部と電気的に接続させることもでき、この補助パッド８用の貫通導体については、第２貫通導体２ａよりも隣接間隔が小さい場合がある。
（配線基板Ａ）
配線基板Ａは、半導体素子と電気的に接続される薄膜導体層６および樹脂絶縁層７を積層するための基体となる部分であり、従来の技術における多層配線基板（図示せず）で用いられていたセラミック配線基板に相当する部分である。
第１セラミック基板１は、酸化アルミニウム質焼結体や窒化アルミニウム質焼結体，ムライト質焼結体，ガラスセラミック焼結体，ガラス母材中に結晶成分を析出させた結晶化ガラスまたは雲母やチタン酸アルミニウム等の微結晶焼結体からなる、金属材料とほぼ同等の精密な機械加工が可能なセラミック材料（いわゆるマシナブルセラミックス）等のセラミック材料により形成されている。
第１セラミック基板１は、例えば酸化アルミニウム質焼結体からなる場合であれば、次のようにして製作することができる。すなわち、酸化アルミニウムおよび酸化ケイ素等の原料粉末に適当な有機バインダおよび有機溶剤を添加混合して作製したスラリーをドクターブレード法やリップコータ法等のシート成形技術でシート状に成形することによってセラミックグリーンシートを作製して、その後、セラミックグリーンシートを切断加工や打ち抜き加工によって適当な形状および寸法とするとともに、これを約1300〜1500℃の温度で焼成することによって製作することができる。この場合、複数のセラミックグリーンシートを積層して第１セラミック基板１を製作してもよい。
第１貫通導体１ａおよび接続パッド１ｂは、外部電気回路を電気的に接続させるための部位であり、外部電気回路と半導体素子とを電気的に接続する導電路の一部を構成している。第１セラミック基板１の下面（つまり多層配線基板Ｂ全体の下面）に位置する接続パッド１ｂは、外部電気回路の所定部位とはんだや金属バンプ，導電性接着剤等の導電性の接続材を介して接合されて、または接合されずに一時的に外部電気回路の所定部位に押し当てられて外部電気回路と電気的に接続される。そして、この接続パッド１ｂに下端面が被着している第１貫通導体１ａを介して、その上の薄膜導体部３の下部薄膜導体層４が外部電気回路と電気的に接続される。
第１貫通導体１ａおよび接続パッド１ｂは、例えばタングステンやモリブデン，マンガン，銅，銀，パラジウム，金，白金等の金属材料からなる。第１貫通導体１ａは、例えばタングステンからなる場合であれば、タングステンの粉末に有機溶剤およびバインダを添加し混練して作製した金属ペーストを、スクリーン印刷法等の方法で、第１セラミック基板１となるセラミックグリーンシートにあらかじめ機械的な打ち抜き加工等の方法で形成しておいた貫通孔の内部に充填することで形成することができる。また、接続パッド１ｂは、上記のセラミックグリーンシートの下面に、貫通孔の下端に露出している第１貫通導体１ａとなる金属ペーストの端面に同様の金属ペーストを被着させるように印刷したり、チタン，銅またはタングステン等の金属材料をスパッタリング法や蒸着法などで被着させることにより形成することができる。
なお、この実施の形態の例においては、第１セラミック基板１の上面に、第１貫通導体１ａの上端面に被着した第１ランドパターン１ｃが形成されている。この第１ランドパターン１ｃは、第１貫通導体１ａと下部薄膜導体層４との電気的な接続をより容易で確実に行なわせるためのものである。すなわち、このような第１ランドパターン１ｃを、第１貫通導体１ａの上端面に対する位置合わせが容易な程度に広い面積で形成しておけば、第１ランドパターン１ｃを介して第１貫通導体１ａと下部薄膜導体層４とを容易に電気的に接続させることができる。
このような第１ランドパターン１ｃは、接続パッド１ｂと同様に第１セラミック基板１の上面に上記のタングステン等の金属材料であらかじめ形成しておいてもよく、また、後述する下部薄膜導体層４のうち最下層に面積が大きなパターンのものを設けて、これを第１ランドパターン１ｃとして用いて、他の下部薄膜導体層４と第１貫通導体１ａの上端面との接続を容易とするようにしてもよい。
薄膜多層導体部３を構成する複数の下部薄膜導体層４は、第１貫通導体１ａと電気的に接続され、これを第２セラミック基板２の第２貫通導体２ａおよび電極パッド２ｂと電気的に接続させるためのものであり、複数の下部樹脂絶縁層５は、複数の下部薄膜導体層４同士を電気的に絶縁させるためのものである。また、下部樹脂絶縁層５を厚み方向に貫通する貫通導体（いわゆるビア導体）（符号なし）は、上下の下部薄膜導体層４の間を電気的に接続するためのものである。ビア導体は、上記のように第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔よりも最上面に露出した薄膜導体層６同士の隣接間隔の方を小さくするために、基本的には下層よりも上層において互いの隣接間隔が小さくなるように形成されているが、ビア導体の数や位置等の都合に応じて、上下で同じ隣接間隔となる部分を含んでいても構わない。
下部樹脂絶縁層５は、ポリイミド樹脂，ポリアミドイミド樹脂，ポリエーテルイミド樹脂，液晶ポリマー等の樹脂材料により形成されている。
下部薄膜導体層４およびビア導体は、例えば、銅や銀，パラジウム，金，白金，アルミニウム，クロム，ニッケル，コバルト，チタン，タングステン，モリブデン，マンガン等の金属材料またはこれらの金属材料の合金材料からなる。
これらの下部薄膜導体層４および下部樹脂絶縁層５からなる薄膜多層導体部３は、例えば、以下のような方法で第１セラミック基板１の上に積層することができる。
すなわち、まず第１セラミック基板１の上面にスパッタリング法や蒸着法，めっき法で広い面積の薄膜導体（図示せず）を被着させた後に、この薄膜導体をエッチング法で所定のパターンに加工して最下層の下部薄膜導体層４を形成する。この最下層の下部薄膜導体層４は、上記のように第１ランドパターン１ｃとして用いるものであってもよい。次に、この最下層の下部薄膜導体層４（例えば第１ランドパターン１ｃ）および露出する第１セラミック基板１の上面に下部樹脂絶縁層５となる未硬化の樹脂材料（熱硬化性のポリイミド樹脂等）のペーストを塗布した後に硬化する。あるいは、ペーストの塗布の代わりにシート状の未硬化の樹脂材料を積層するようにしてもよい。次に、この下部樹脂絶縁層５に所定パターンでマスキングを施すとともにエッチング加工を施して所定位置に貫通孔（符号なし）を設けるとともに、この貫通孔内に上記の金属材料（符号なし）をめっき法等の方法で充填してビア導体を形成する。そして、このような下部薄膜導体層４および下部樹脂絶縁層５を交互に積層した後、未硬化の樹脂材料（ペーストやシート等）を硬化させれば、薄膜多層導体部３を第１セラミック基板１の上面に積層することができる。
第２セラミック基板２は、配線基板Ａの上面に、薄膜導体層６および樹脂絶縁層７を変形等の不具合を生じさせることなく積層させるための機械的な強度（基体としての剛性）を確保するためのものである。このような第２セラミック基板２は、第１セラミック基板１と同様の材料を用い、同様の方法で作製することができる。
また、第２貫通導体２ａおよび電極パッド２ｂは、下部薄膜導体層４と薄膜導体層６とを電気的に接続させるためのものであり、外部電気回路と半導体素子とを電気的に接続する導電路の一部を構成している。第２セラミック基板２の上面（つまり配線基板Ａの上面）に位置する電極パッド２ｂは、薄膜導体層６が直接に接続される部位であり、この電極パッド２ｂに上端面が被着している第２貫通導体２ａを介して薄膜導体部３の下部薄膜導体層４と電気的に接続される。
第２貫通導体２ａおよび電極パッド２ｂは、第１貫通導体１ａおよび接続パッド１ｂと同様の金属材料を用い、同様の方法で形成することができる。すなわち、第２貫通導体２ａおよび接続パッド１ｂは、例えばタングステンやモリブデン，マンガン，銅，銀，パラジウム，金，白金等の金属材料からなり、金属ペーストの印刷および焼成や金属材料のスパッタリング法や蒸着法による被着等の方法で形成されている。
この第２セラミック基板２についても、第１セラミック基板１における第１ランドパターン１ｃと同様に、第２ランドパターン２ｃが形成されている。すなわち、第２セラミック基板２の下面に第２貫通導体２ａの下端面に被着して第２ランドパターン２ｃが形成されている。このような第２ランドパターン２ｃを形成しておけば、第２貫通導体２ａと下部薄膜導体層４との電気的な接続をより容易で確実に行なわせることができる。
この第２ランドパターン２ｃも、第１ランドパターン１ｃと同様に、第２セラミック基板２の下面に電極パッド２ｂと同様の材料を用い、同様の方法で第２セラミック基板２にあらかじめ形成しておいたものでもよく、下部薄膜導体層４のうち面積を他の下部薄膜導体層４よりも広くしたものでもよい。
なお、複数の第２貫通導体２ａ（電極パッド２ｂ）は、上記のように第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔よりも最上面に露出した薄膜導体層６同士の隣接間隔の方を小さくする上で、第１貫通導体１ａ（接続パッド１ｂ）よりも互いの隣接間隔が狭いものであることが好ましい。ただし、接続される外部電気回路の端子等の位置や個数，第１および第２セラミック基板１，２それぞれの寸法や形状等の都合に応じて、第２貫通導体２ａ（電極パッド２ｂ）同士の隣接間隔と、第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔とが同様の部分があっても構わない。
また、図２（ｃ）に示す例のように、電極パッド２ｂの大きさが互いに異なっていても構わない。図２（ｃ）に示す例では、電極パッド２ｂを配置するスペースを比較的確保しやすい第２セラミック基板２の上面の外周部分において、中央部分よりも電極パッド２ｂを大きくしている。
また、第１貫通導体１ａと第２貫通導体２ａとは、必ずしも互いに同じ個数で形成されるとは限らず、例えば図２に示した例のように、第１貫通導体１ａ（接続パッド１ｂ）の個数よりも第２貫通導体２ａ（電極パッド２ｂ）の個数の方が多い場合があり、その逆の場合もある。第１および第２貫通導体１ａ，２ａについて、このような配置とした場合には、例えば、多層配線基板Ｂと電気的に接続される半導体素子の電極の数や位置等に応じて、複数の第２貫通導体２ａのいくつかを適宜に選択して用いるようにすることもできる。この場合には、電極の数や位置が異なる複数の種類の半導体素子に対して、第２セラミック基板２における貫通導体２ａ等の配置を１種類として兼用させることもできるので、コストの点で有利である。
（多層配線基板Ｂ）
以上の第１および第２セラミック基板１，２と薄膜多層導体部３とにより、多層配線基板Ｂにおける基体としての配線基板Ａが構成されている。この配線基板Ａの上に薄膜導体層６と樹脂絶縁層７とが交互に積層されて多層配線基板Ｂとなる。
このような多層配線基板Ｂによれば、上記構成の配線基板Ａの上面に薄膜導体層６および樹脂絶縁層７が交互に積層されてなり、最上面に露出した薄膜導体層６が半導体素子の電極と電気的に接続されることから、薄型化が容易である。
すなわち、多層配線基板Ｂは、それぞれが貫通導体（第１貫通導体１ａまたは第２貫通導体２ａ）を有する２つのセラミック基板（第１および第２セラミック基板１，２）の間に薄膜導体部３が配置され、この薄膜導体部３に、従来のセラミック配線基板におけるセラミック絶縁層および内部導体（図示せず）と同様の機能を行なわせることができる。また、この薄膜導体部３を形成する下部薄膜導体層４および下部樹脂絶縁層５は、従来のセラミック絶縁層や内部導体（メタライズ配線層等）に比べて、例えば約１／２程度の厚さに抑えることができる。そのため、このような多層配線基板Ｂによれば、基体である配線基板Ａを、従来の多層配線基板におけるセラミック配線基板に比べて効果的に薄くすることができるので、薄型化が容易である。また、下部樹脂絶縁層５の比誘電率が酸化アルミニウム質焼結体等からなるセラミック絶縁層に比べて低く、厚さも薄い（貫通導体の長さが短い）ため、インダクタンスを低くする上でも有効である。したがって、薄型化が容易であり、インダクタンスを低く抑える上でも有効な多層配線基板Ｂを提供することができる。
配線基板Ａの上面に積層されている薄膜導体層６は、電極パッド２ｂと電気的に接続され、これを半導体素子と電気的に接続させるためのものであり、樹脂絶縁層７は、複数の薄膜導体層６同士を電気的に絶縁させるためのものである。また、樹脂絶縁層７を厚み方向に貫通する貫通導体（いわゆるビア導体）（符号なし）は、上下の薄膜導体層６の間を電気的に接続するためのものである。ビア導体は、上記のように第１貫通導体１ａ（接続パッド１ｂ）同士の隣接間隔よりも最上面に露出した薄膜導体層６同士の隣接間隔の方を小さくするために、下層よりも上層において互いの隣接間隔が小さくなるように形成されているが、ビア導体の数や位置等の都合に応じて、上下で同じ隣接間隔となる部分を含んでいてもかまわない。
樹脂絶縁層７は、例えば下部樹脂絶縁層５と同様の材料により形成されている。また、薄膜導体層６は、例えば下部薄膜導体層４と同様の材料により形成されている。
これらの樹脂絶縁層７および薄膜導体層６は、例えば、前述したような、第１セラミック基板１の上面に薄膜導体部３を積層するときと同様の方法で、配線基板Ａの上面に積層することができる。
すなわち、まず配線基板Ａ（第２セラミック基板２および電極パッド２ｂ）の上面に最下層の樹脂絶縁層７となる未硬化の樹脂材料のペーストを塗布した後に硬化する。あるいは、ペーストを塗布する代わりに、シート状の未硬化の樹脂材料を積層してもよい。次に、この樹脂絶縁層７に所定パターンのマスキングおよびエッチング加工を施して、電極パッド２ｂに対応する部分に貫通孔を設け、この貫通孔内にビア導体となる金属材料をめっき法等の方法で充填する。次に、スパッタリング法や蒸着法，めっき法で広い面積で薄膜導体（図示せず）を被着させた後に、この薄膜導体をエッチング法で所定のパターンに加工して薄膜導体層６を形成する。そして、このような樹脂絶縁層７および薄膜導体層６を交互に積層するとともに硬化させれば、薄膜導体層６および樹脂絶縁層７を配線基板Ａの上面に積層することができる。
なお、前述したように電極パッド２ｂを金属材料のスパッタリング法や蒸着法による被着等の方法で形成する場合には、この薄膜導体層６および樹脂絶縁層７を配線基板Ａ上に積層する工程で、電極パッド２ｂの形成を併せて行なうようにしてもよい。すなわち、まず最初に、電極パッド２ｂを形成していない第２セラミック基板２の上面に、第２貫通導体２ａの上端に被着させるようにして、薄膜導体層６と同様の金属材料および方法で電極パッド２ｂを形成し、その後、上記の樹脂絶縁層７および薄膜導体層６を積層する工程を行なうようにしてもよい。
作製した多層配線基板Ｂについて、例えば、最上面に露出した薄膜配線導体６に半導体素子の電極や半導体素子の電気検査を行なうためのプローブ（図示せず）が接続され、下面の接続パッド１ｂが回路基板の端子等の外部電気回路の所定部位に接続される。そして、多層配線基板Ｂを介して半導体素子と外部電気回路とが電気的に接続され、信号の送受や、半導体素子に対する電気的なチェック等が行なわれる。なお、半導体素子に対する電気的なチェックは、例えば半導体集積回路素子の集積回路が正常に作動するか否かの検査である。この場合の多層配線基板Ｂは、いわゆるプローブカードとして使用することができる。
また、このような多層配線基板Ｂにおいて、薄膜導体層６の厚みが下部薄膜導体層４の厚みよりも厚い場合には、より高密度で形成するために幅を狭くする部分が多い薄膜導体層６における電気抵抗（実際には電気抵抗率）の増加を抑制することができる。つまり、下部薄膜導体層４に比べて高密度で形成するために幅が狭い薄膜導体層６について、その厚みを比較的厚くして電流の流れる方向と直交する方向における断面積の低下を抑えて、電気抵抗率の増加を抑制することができる。
このような効果を得る上では、薄膜導体層６について、下部薄膜導体層４に比べて狭くなった幅の分、厚みを厚くすること、つまり、両者の上記断面積が同じになるように厚みを厚くすることが好ましい。
例えば、下部薄膜導体層４および薄膜導体層６の幅がそれぞれ20μｍ，10μｍのときには、下部薄膜導体層４の厚みが３μｍ程度であれば、薄膜導体層６の厚みは６μｍ程度に設定すればよい。
また、樹脂絶縁層７は、薄膜導体層６よりも厚くすることが好ましい。樹脂絶縁層７の厚みが不十分であると、薄膜導体層６同士の間への樹脂材料（ペーストやシート）の追従性が低くなる傾向があり、上下の樹脂絶縁層７の間に空隙が生じる可能性がある。このような場合には、多層配線基板Ｂの実装工程中での熱負荷により表面の樹脂絶縁層７等における膨れなどが発生しやすくなる可能性がある。一例として、薄膜導体層６の厚みが６μｍで、薄膜導体層６同士の隣接間隔が20μｍである場合、樹脂絶縁層７の厚みは10μｍ以上とすることが好ましい。
多層配線基板に接続される端子が、50×50個の縦横の並びで、互いの隣接間隔が１ｍｍとして樹脂絶縁基板の上面に配列された回路基板と、シリコン基板の下面に電極が、50×50個の縦横の並びで、互いの隣接間隔が0.2ｍｍとして配列された半導体集積回路素子とを電気的に接続するための多層配線基板として、本発明の多層配線基板における１実施例の多層配線基板と、比較例としての従来技術による多層配線基板とを作製し、それぞれの厚さと、回路基板と半導体素子との間のインダクタンスとを測定して比較した。
実施例の多層配線基板は上記構成の配線基板の上面に複数の薄膜導体層および複数の樹脂絶縁層を交互に積層して作製し、比較例の多層配線基板は、セラミック配線基板の上面複数の薄膜導体層および複数の樹脂絶縁層を交互に積層して作製した。
実施例の多層配線基板および比較例の多層配線基板のいずれも、薄膜導体層および樹脂絶縁層は同じ構成とした。すなわち、薄膜導体層は銅からなる厚みが約10μｍのものとし、樹脂絶縁層は、ポリイミドからなる厚みが約25μｍのものとした。また、薄膜導体層は３層とし、樹脂絶縁層は４層とした。
実施例の多層配線基板に用いた配線基板は、酸化アルミニウム質焼結体からなる厚みが１ｍｍの第１セラミック基板の上に、銅からなる厚みが５μｍの下部薄膜導体層（９層）と、ポリイミドからなる厚みが約25μｍの下部樹脂絶縁層（10層）と、酸化アルミニウム質焼結体からなる厚みが約１ｍｍの第２セラミック基板とを順次積層したものであった。第１および第２貫通導体はタングステンからなるメタライズ導体で形成し、接続パッドおよび電極パッドは銅の蒸着層で形成した。
また、比較例の多層配線基板に用いたセラミック配線基板は、酸化アルミニウム質焼結体からなる厚みが約0.2ｍｍのセラミック絶縁層を19層積層して作製したものを用い、セラミック絶縁層の層間にタングステンからなるメタライズ配線層を形成した。
これらの実施例および比較例、それぞれの多層配線基板について、まずその厚みをダイヤルゲージで測定した。その結果、実施例の多層配線基板では厚みが2.35ｍｍであったのに対し、比較例の多層配線基板では厚みが3.90ｍｍであった。なお、比較例の多数個取り配線基板は、セラミック配線基板の厚みが約3.80ｍｍであり、その上の樹脂絶縁層および薄膜導体層の合計の厚みが約0.1ｍｍであった。これに対し、実施例の多層配線基板は、配線基板の厚みが約2.25ｍｍであり、その上の樹脂絶縁層および薄膜導体層の合計の厚みが約0.1ｍｍであった。
次に、実施例および比較例、それぞれの多層配線基板について、回路基板と半導体素子との間のインダクタンスを検知するために、接続パッドと最上層の薄膜導体層との間のインダクタンスを測定した。
インダクタンスの測定にはＬＣＲメーターを用い測定した。その結果、実施例の多層配線基板では上記のインダクタンスが1.40ｐＨであったのに対し、比較例の多層配線基板では上記のインダクタンスが3.49ｐＨであった。
以上のように、本発明の多層配線基板においては、薄型化が容易であり、インダクタンスを低く抑える上でも有効であることが確認できた。
１・・・第１セラミック基板
１ａ・・第１貫通導体
１ｂ・・接続パッド
１ｃ・・第１ランドパターン
２・・・第２セラミック基板
２ａ・・第２貫通導体
２ｂ・・電極パッド
２ｃ・・第２ランドパターン
３・・・薄膜多層導体部
４・・・下部薄膜導体層
５・・・下部樹脂絶縁層
６・・・薄膜導体層
７・・・樹脂絶縁層
８・・・補助パッド
Ａ・・・配線基板
Ｂ・・・多層配線基板

Claims (2)

  1. 下端面に接続パッドが被着された複数の第１貫通導体を有する第１セラミック基板の上に、前記第１貫通導体と電気的に接続された複数の下部薄膜導体層と複数の下部樹脂絶縁層とが交互に積層されてなる薄膜多層導体部と、前記下部薄膜導体層を介して前記第１貫通導体と電気的に接続された、上端面に電極パッドが被着された第２貫通導体を有する第２セラミック基板とが積層されてなる配線基板の上面に、前記電極パッドと電気的に接続された薄膜導体層と樹脂絶縁層とが交互に積層されてなり、最上面に露出した前記薄膜導体層が半導体素子の電極と電気的に接続されることを特徴とする多層配線基板。
  2. 前記薄膜導体層の厚みが、前記下部薄膜導体層の厚みよりも厚いことを特徴とする請求項１記載の多層配線基板。
JP2009176056A 2009-07-29 2009-07-29 多層配線基板 Active JP5550280B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009176056A JP5550280B2 (ja) 2009-07-29 2009-07-29 多層配線基板
US12/842,499 US8263874B2 (en) 2009-07-29 2010-07-23 Multilayer circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009176056A JP5550280B2 (ja) 2009-07-29 2009-07-29 多層配線基板

Publications (2)

Publication Number Publication Date
JP2011029522A true JP2011029522A (ja) 2011-02-10
JP5550280B2 JP5550280B2 (ja) 2014-07-16

Family

ID=43525929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009176056A Active JP5550280B2 (ja) 2009-07-29 2009-07-29 多層配線基板

Country Status (2)

Country Link
US (1) US8263874B2 (ja)
JP (1) JP5550280B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
KR20120080923A (ko) * 2011-01-10 2012-07-18 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TWM408911U (en) * 2011-01-13 2011-08-01 Mao Bang Electronic Co Ltd Multilayer circuit board structure
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
US8963335B2 (en) 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
US9318405B2 (en) * 2014-05-01 2016-04-19 Qualcomm Incorporated Wafer level package without sidewall cracking
US9799622B2 (en) * 2014-06-18 2017-10-24 Dyi-chung Hu High density film for IC package
US9502321B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
DE102015205693A1 (de) * 2015-03-30 2016-10-06 Siemens Healthcare Gmbh Geschwindigkeitskompensierte diffusionssensibilisierte Diffusionsbildgebung
US20170062714A1 (en) * 2015-08-31 2017-03-02 Intel Corporation Thermally regulated electronic devices, systems, and associated methods
CN108713354B (zh) * 2016-03-03 2020-12-11 株式会社村田制作所 探针卡用层叠布线基板以及具备它的探针卡
JP6801705B2 (ja) * 2016-03-11 2020-12-16 株式会社村田製作所 複合基板及び複合基板の製造方法
TWI632376B (zh) 2016-05-31 2018-08-11 巨擘科技股份有限公司 探針卡裝置
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
JP7070684B2 (ja) * 2018-07-25 2022-05-18 株式会社村田製作所 複合基板及び複合基板の製造方法
KR102652266B1 (ko) * 2019-01-31 2024-03-28 (주)포인트엔지니어링 다층 배선 기판 및 이를 포함하는 프로브 카드
CN110132453B (zh) * 2019-05-28 2022-09-09 无锡莱顿电子有限公司 一种压力传感器键合方法
TWI728531B (zh) * 2019-10-30 2021-05-21 巨擘科技股份有限公司 探針卡裝置
KR20220160967A (ko) * 2021-05-28 2022-12-06 (주)티에스이 이종 재질의 다층 회로기판 및 그 제조 방법
KR102537710B1 (ko) * 2021-05-28 2023-05-31 (주)티에스이 일괄 접합 방식의 다층 회로기판 및 그 제조 방법
TWI829063B (zh) * 2021-12-30 2024-01-11 漢民測試系統股份有限公司 測試基板及其製造方法及探針卡

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01257397A (ja) * 1988-04-07 1989-10-13 Mitsubishi Heavy Ind Ltd 金属プリント基板
JPH02141912A (ja) * 1988-11-22 1990-05-31 Yamaha Corp 薄膜磁気ヘッド
JPH0433396A (ja) * 1990-05-30 1992-02-04 Fujitsu Ltd 空気層を有するセラミック多層プリント板
JPH0521959A (ja) * 1991-07-16 1993-01-29 Nec Corp 高放熱形複合基板
JPH0575255A (ja) * 1991-09-11 1993-03-26 Hitachi Ltd 混成基板とこれを搭載する回路モジユールおよびその製造方法
JPH07142867A (ja) * 1993-11-15 1995-06-02 Murata Mfg Co Ltd 多層基板及びその製造方法
JPH10322026A (ja) * 1997-05-22 1998-12-04 Kyocera Corp 多層配線基板
JP2001208773A (ja) * 1999-11-18 2001-08-03 Ibiden Co Ltd 検査装置およびプローブカード
JP2002257856A (ja) * 2001-02-28 2002-09-11 Ibiden Co Ltd プローブカード
JP2005136042A (ja) * 2003-10-29 2005-05-26 Kyocera Corp 配線基板及び電気装置並びにその製造方法
JP2008275409A (ja) * 2007-04-27 2008-11-13 Alps Electric Co Ltd プローブカード

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2551224B2 (ja) 1990-10-17 1996-11-06 日本電気株式会社 多層配線基板および多層配線基板の製造方法
JP2658672B2 (ja) * 1991-10-11 1997-09-30 日本電気株式会社 Ｉ／ｏピンの修理構造および修理方法
KR100853144B1 (ko) * 2004-09-03 2008-08-20 가부시키가이샤 무라타 세이사쿠쇼 칩형 전자부품을 탑재한 세라믹 기판 및 그 제조방법
US7650694B2 (en) * 2005-06-30 2010-01-26 Intel Corporation Method for forming multilayer substrate
WO2008132913A1 (ja) * 2007-04-20 2008-11-06 Murata Manufacturing Co., Ltd. 多層セラミック基板およびその製造方法ならびに電子部品
CN101785374B (zh) * 2007-08-29 2011-12-07 株式会社村田制作所 陶瓷多层基板
JP4840935B2 (ja) * 2007-09-28 2011-12-21 双信電機株式会社 セラミック多層基板
TW200920215A (en) * 2007-10-17 2009-05-01 Murata Manufacturing Co Multilayer ceramic substrate and process for producing the multilayer ceramic
CN101874429B (zh) * 2007-11-30 2013-04-03 株式会社村田制作所 陶瓷复合多层基板及其制造方法以及电子元器件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01257397A (ja) * 1988-04-07 1989-10-13 Mitsubishi Heavy Ind Ltd 金属プリント基板
JPH02141912A (ja) * 1988-11-22 1990-05-31 Yamaha Corp 薄膜磁気ヘッド
JPH0433396A (ja) * 1990-05-30 1992-02-04 Fujitsu Ltd 空気層を有するセラミック多層プリント板
JPH0521959A (ja) * 1991-07-16 1993-01-29 Nec Corp 高放熱形複合基板
JPH0575255A (ja) * 1991-09-11 1993-03-26 Hitachi Ltd 混成基板とこれを搭載する回路モジユールおよびその製造方法
JPH07142867A (ja) * 1993-11-15 1995-06-02 Murata Mfg Co Ltd 多層基板及びその製造方法
JPH10322026A (ja) * 1997-05-22 1998-12-04 Kyocera Corp 多層配線基板
JP2001208773A (ja) * 1999-11-18 2001-08-03 Ibiden Co Ltd 検査装置およびプローブカード
JP2002257856A (ja) * 2001-02-28 2002-09-11 Ibiden Co Ltd プローブカード
JP2005136042A (ja) * 2003-10-29 2005-05-26 Kyocera Corp 配線基板及び電気装置並びにその製造方法
JP2008275409A (ja) * 2007-04-27 2008-11-13 Alps Electric Co Ltd プローブカード

Also Published As

Publication number Publication date
US8263874B2 (en) 2012-09-11
US20110024167A1 (en) 2011-02-03
JP5550280B2 (ja) 2014-07-16

Similar Documents

Publication Publication Date Title
JP5550280B2 (ja) 多層配線基板
JP5744210B2 (ja) 薄膜配線基板およびプローブカード用基板
US9230740B2 (en) Multilayer ceramic electronic part to be embedded in board and printed circuit board having multilayer ceramic electronic part embedded therein
JP2015076600A (ja) 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
JP2012009679A (ja) セラミック電子部品及びその製造方法
CN108428554B (zh) 电容器组件以及制造电容器组件的方法
JP6154154B2 (ja) 積層基板
JP5627391B2 (ja) 多数個取り配線基板
JP2013207204A (ja) 配線母基板
JP2010258189A (ja) 電子部品搭載用基板の製造方法および電子部品搭載用母基板の製造方法
JP2015159242A (ja) 配線基板およびそれを備えた多層配線基板
JP2011155043A (ja) 配線基板
KR100956212B1 (ko) 다층 세라믹 기판의 제조 방법
KR100882101B1 (ko) 무수축 세라믹 기판의 제조방법
JP4429130B2 (ja) セラミック電子部品の製造方法
JP2019096817A (ja) 配線基板およびプローブ基板
JP2013175659A (ja) 多数個取り配線基板
JP2000133907A (ja) 容量素子付き回路基板
JP2018198249A (ja) 配線基板
JP6887862B2 (ja) 有機回路基板、回路基板およびプローブカード
JP3898653B2 (ja) ガラスセラミック多層配線基板の製造方法
JP3850343B2 (ja) 電子部品搭載用基板
JPH06164146A (ja) 多層配線基板
JP2011134827A (ja) 多層配線基板およびその製造方法
JP2014086679A (ja) 薄膜配線板、多層配線基板およびプローブカード用基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140520

R150 Certificate of patent or registration of utility model

Ref document number: 5550280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150