JP2551224B2 - 多層配線基板および多層配線基板の製造方法 - Google Patents

多層配線基板および多層配線基板の製造方法

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Description

【発明の詳細な説明】 技術分野 本発明は多層配線基板およびその製造方法に関し、特
に絶縁層とメタル層とを交互に積層して形成される部分
である薄膜多層配線部の層構成に関する。
従来技術 従来、多層配線基板においては、セラミック多層基板
上に形成される薄膜多層配線部が単にポリイミド樹脂に
よる絶縁層と金属配線層のメタル層とが交互に積層され
た構造となっていた。
また、下層から順番に要求される層数まで一連の工程
が繰返されて、絶縁層とメタル層とが積層されていた。
このような従来の多層配線基板では、近年の高密度実
装に要求される層数を形成しようとした場合、ポリイミ
ド樹脂による絶縁層と金属配線層のメタル層とからなる
薄膜多層配線部の膜厚が厚くなるため、薄膜形成時に基
板に加わる熱ストレスによりセランミック多層配線基板
と絶縁層に使用されるポリイミド樹脂やメタル金属との
熱膨張率の違いから境界面で発生する残留応力の影響で
ポリイミド樹脂のクラックやセラミック多層基板からの
はがれ、あるいはセラミック多層基板の割れなどといっ
た弊害が発生するという欠点がある。
また、下層から順番に要求される層数まで一連の工程
が繰返されて積層されていたので、セラミック多層基板
上に形成しなければならない薄膜多層配線部の層数が多
くなってくると、その製造に時間がかかりすぎるという
欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、ポリイミド樹脂のクラックやセラミッ
ク多層基板からのはがれ、あるいはセラミックス多層基
板の割れなどといった弊害を減少させることができ、製
造時間を短縮することができる多層配線基板およびその
製造方法の提供を目的とする。
発明の構成 本発明による多層配線基板は、導体配線層と有機樹脂
の絶縁層とが交互に積層されて形成された第1および第
2の薄膜多層配線層と、前記第1および第2の薄膜多層
配線層の間に形成され、前記第1および第2の薄膜多層
配線層を電気的に接続するスルーホールを含むセラミッ
ク基板とを有することを特徴とする。
本発明による多層配線基板の製造方法は、セラミック
多層基板上に導体配線層と有機樹脂の絶縁層とを交互に
積層して形成する第1の工程と、所定位置にスルーホー
ルを有するセラミック基板を予め準備する第2の工程
と、前記セラミック基板の表面および裏面に、導体配線
層と有機樹脂の絶縁層とを交互に積層し、前記スルーホ
ールを介して相互に電気的に接続された第1および第2
の薄膜多層配線層を形成する第3の工程と、前記第3の
工程により形成された前記セラミック基板を前記セラミ
ック多層基板上に積み重ね、加圧加熱状態で前記セラミ
ック基板と前記セラミック多層基板とを一体化する第4
の工程とからなることを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明
する。
第1図は本発明の一実施例を示す断面図である。図に
おいて、セラミック多層基板1は内部に導体層を有し、
その上にポリイミド樹脂の絶縁層と金属配線のメタル層
とが交互に積層されて形成された薄膜多層配線層2a〜2c
と、それらの薄膜多層配線層2a〜2c間を電気的に接続す
るスルーホール4を有するセラミック基板3a,3bとが交
互に積層されている。
本実施例においては土台となるセラミック多層基板1
として100mm×100mmで3mmの厚さのものを用いており、
セラミック基板3a,3bの厚さは0.5mmである。
薄膜多層配線層2a〜2cは夫々従来通りの工程で形成さ
れる。
すなわち、基板上にスパッタ薄膜を形成し、ポジ型ホ
トレジストを塗布した後に露光現像工程を通してパター
ンを形成する。
このパターンにメッキ金属として金を使用して電解メ
ッキを施し、薄膜多層配線層2a〜2cのメタル層を形成し
ている。
絶縁層には感光性ポリイミド樹脂を使用し、露光現像
工程を行ってヴィアホールを形成している。
薄膜多層配線層2aの絶縁に使用されるポリイミド樹脂
の熱膨張係数は基板に使用されるセラミックの熱膨張係
数と比較して大きいため、積層工程で基板に加わる熱ス
トレスによって両者の間に残留応力が発生する。
これは特にポリイミド樹脂層の周辺部で顕著に現れ、
セラミック基板がポリイミド樹脂層に引っ張られる状態
になる。尚、ポリイミド樹脂層の膜厚が厚くなるほど、
その残留応力が大きくなる。
本実施例ではセラミック多層基板1と薄膜多層配線層
2aとセラミック基板3aとの間で残留応力が発生するもの
の、薄膜多層配線層2aがセラミック多層基板1とセラミ
ック基板3aとに挟み込まれているため、薄膜多層配線層
2aの周辺部で発生する残留応力がセラミック多層基板1
のみに作用するのではなく、上下のセラミック多層基板
1およびセラミック基板3aに吸収される。
同様に、セラミック基板3aと薄膜多層配線層2bとセラ
ミック基板3bとの間で残留応力が発生するものの、薄膜
多層配線層2bの周辺部で発生する残留応力が上下のセラ
ミック基板3a,3bに吸収される。
従来、一連の工程を繰返すことにより支持体なしでポ
リイミド樹脂層と金属配線層とを積層した場合、薄膜の
膜厚が300μmをすぎたあたりから、薄膜の周辺部に発
生する残留応力に対してセラミック多層基板と薄膜配線
層との密着強度が耐えられなくなり、ポリイミド樹脂の
セラミック多層基板からのはがれやクラック、あるいは
セラミック多層基板の割れといった弊害が発生してい
た。
これに対し、本実施例では薄膜多層配線層2a〜2c間に
挟まれたセラミック基板3a,3bが支持体の役割を果たし
ているので、ポリイミド樹脂のセラミック多層基板1か
らのはがれやクラック、あるいはセラミック多層基板1
の割れといった弊害を減少させることができる。
以上のことから、近年の高密度実装の設計で要求され
る層数が増加しても、薄膜の周辺部に発生する残留応力
による不良発生の心配なく多層配線基板の製造を行うこ
とができる。
第2図は本発明の一実施例による積層工程を示す図で
ある。図において、セラミック多層基板1上には薄膜多
層配線層2a−1が形成され、その薄膜多層配線層2a−1
の最上層部には金メッキによりメタル層を形成し、さら
に上の層との接続を容易にするために金メッキにより凸
型のメタル層5aをヴィア部として形成する。
一方、セラミック基板3a,3bの表面および裏面には薄
膜多層配線層2a−1,2b−1,2b−2,2cが交互に形成され
る。
薄膜多層配線層2a−2,2b−1,2b−2,2cを交互に形成し
ていくことにより、セラミック基板3a,3bに反りを生じ
させることがほとんどなく、最終的に各セラミック基板
3a,3bを一体化するときの位置合わせが非常に容易とな
る。
セラミック基板3a,3bの裏面に形成された薄膜多層配
線層2a−2,2b−2の最上層部には金メッキによりメタル
層が形成され、さらに下の層との接続を容易にするため
に金メッキにより凸型のメタル層7a,7bがヴィア部とし
て形成される。
また、セラミック基板3aの表面に形成された薄膜多層
配線層2b−1の最上層部には金メッキによりメタル層が
形成され、さらに上の層との接続を容易にするためにメ
ッキにより凸型のメタル層5bがヴィア部として形成され
る。
さらに、セラミック基板3bの表面に形成された薄膜多
層配線層2b−1の最上層部には金メッキによりメタル層
が形成されるが、本実施例ではこの薄膜多層配線層2b−
1の上にヴィア部を形成せず、薄膜多層配線層2b−1の
最上層は多層配線基板のトップメタルとなる。
上記の場合、セラミック基板3a,3bの表面に形成され
た薄膜多層配線層2b−1,2cと、裏面に形成された薄膜多
層配線層2a−2,2b−2との電気的な接続はセラミック基
板3a,3b内のスルーホール4を介して行われる。
次に、薄膜多層配線層2a−1,2a−2,2b−1,2b−2,2cが
夫々形成されたセラミック多層基板1およびセラミック
基板3a,3b各々の間にポリイミド前駆体6a,6bを入れて積
層し、これらセラミック多層基板1とセラミック基板3
a,3bとポリイミド前駆体6a,6bとに対して上下方向に加
圧し、一つの積層体を形成する。
このとき、薄膜多層配線層2a−1,2b−1の最上層に形
成されたメタル層5a,5bの上のポリイミド前駆体6a,6bが
上下方向への加圧によって押し退けられ、その上に積層
された薄膜多層配線層2a−2,2b−2の最上層に形成され
たメタル層7a,7bとの接続が可能となる。
ここで、使用するポリイミドは特に感光性である必要
はなく、本実施例はキュアした際にガスの発生が極めて
少ない付加重合型ポリイミドを用いている。
上記のようにして積層された積層体を、上下方向に加
圧したまま真空中でプリベーク65℃30分、プリキュア16
0℃60分、キュア250℃30分を行う。
この工程を行うことにより、付加重合型のポリイミド
前駆体6a,6bにイミド化が起こり、セラミック多層基板
1とセラミック基板3a,3bとの間の積層が完了する。
ここで、メタル層5a,5b,7a,7b間の密着力はポリイミ
ド前駆体6a、6bがポリイミド樹脂になるときの収縮力で
得られる。
従来のセラミック多層基板上に下層から順番に薄膜を
形成していく方法では、近年の高密度実装に要求される
多層配線基板の層数を実現しようとした場合、製造時間
が非常に長くなり、その間に予期せぬ不良が発生して歩
留まりも悪くなり、要求される層数の多層配線基板の製
造が容易ではなかった。
本実施例では上述した製造方法をとることによって、
多層配線基板の製造時間を大幅に短縮することができ、
歩留りの向上も実現することができる。
また、本実施例では支持体となるセラミック基板3a,3
bを2枚しか用いていないが、要求される層数や使用す
る材料の熱膨張率の違いに応じて何枚でも用いることが
できる。
さらに、薄膜多層配線のメタル層に用いられる金属は
金のほかに銅などを用いてもよい。
このように、ポリイミド樹脂の絶縁層と金属配線のメ
タル層とが交互に積層されて形成された薄膜多層配線層
2a,2b,2c各々の間に、それら薄膜多層配線層2a,2b,2c各
々を電気的に接続するスルーホールを含むセラミック基
板3a,3bを挿入する構造とすることによって、セラミッ
ク多層基板1とポリイミド樹脂と金属配線とにおいて熱
膨張率の違いから発生する残留応力の影響を緩和するこ
とができ、たとえ薄膜多層配線部に要求される層数が増
加したとしても、ポリイミド樹脂のクラックやセラミッ
ク多層基板1からのはがれ、あるいはセラミック多層基
版1の割れなどといった弊害を減少させることができ
る。
また、薄膜多層配線部の積層工程において、セラミッ
ク多層基板1上にポリイミド樹脂の絶縁層と金属配線の
メタル層とを交互に積層して薄膜多層配線層2a−1を形
成するとともに、スルーホール4を有するセラミック基
板3a,3bの表面および裏面に、ポリイミド樹脂の絶縁層
と金属配線のメタル層とを交互に積層して薄膜多層配線
層2a−2,2b−1,2b−2,2cを夫々形成し、これらセラミッ
ク基板3a,3bをセラミック多層基板1上に積み重ね、加
圧加熱状態でセラミック基板3a,3bとセラミック多層基
板1とを一体化するという製造方法をとることによっ
て、多層配線基板の製造時間を大幅に短縮することがで
き、歩留りの向上を実現することができる。
発明の効果 以上説明したように本発明の多層配線基板によれば、
導体配線層と有機樹脂の絶縁層とが交互に積層されて形
成された第1および第2の薄膜多層配線層の間に、第1
および第2の薄膜多層配線層を電気的に接続するスルー
ホールを含むセラミック基板を挿入する構造とすること
によって、有機樹脂のクラックやセラミック多層基板か
らのはがれ、あるいはセラミック多層基板の割れなどと
いった弊害を減少させることができるという効果があ
る。
また、本発明の多層配線基板の製造方法によれば、セ
ラミック多層基板上に導体配線層と有機樹脂の絶縁層と
を交互に積層して形成するとともに、所定位置にスルー
ホールを有するセラミック基板の表面および裏面に、導
体配線層と有機樹脂の絶縁層とを交互に積層し、スルー
ホールを介して相互に電気的に接続された第1および第
2の薄膜多層配線層を形成し、そのセラミック基板をセ
ラミック多層基板上に積み重ね、加圧加熱状態で一体化
するようにすることによって、有機樹脂のクラックやセ
ラミック多層基板からのはがれ、あるいはセラミック多
層基板の割れなどといった弊害を減少させることができ
るとともに、製造時間を短縮することができるという効
果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す断面図、第2図は本発
明の一実施例による積層工程を示す図である。 主要部分の符号の説明 1……セラミック多層基板 2a,2b,2c, 2a−1,2a−2, 2b−1,2b−2……薄膜多層配線層 3a,3b……セラミック基板 4……スルーホール 5a,5b, 7a,7b……メタル層 6a,6b……ポリイミド前駆体

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】導体配線層と有機樹脂の絶縁層とが交互に
    積層されて形成された第1および第2の薄膜多層配線層
    と、前記第1および第2の薄膜多層配線層の間に形成さ
    れ、前記第1および第2の薄膜多層配線層を電気的に接
    続するスルーホールを含むセラミック基板とを有するこ
    とを特徴とする多層配線基板。
  2. 【請求項2】セラミック多層基板上に導体配線層と有機
    樹脂の絶縁層とを交互に積層して形成する第1の工程
    と、所定位置にスルーホールを有するセラミック基板を
    予め準備する第2の工程と、前記セラミック基板の表面
    および裏面に、導体配線層と有機樹脂の絶縁層とを交互
    に積層し、前記スルーホールを介して相互に電気的に接
    続された第1および第2の薄膜多層配線層を形成する第
    3の工程と、前記第3の工程により形成された前記セラ
    ミック基板を前記セラミック多層基板上に積み重ね、加
    圧加熱状態で前記セラミック基板と前記セラミック多層
    基板とを一体化する第4の工程とからなることを特徴と
    する多層配線基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI814180B (zh) * 2021-05-28 2023-09-01 南韓商Tse有限公司 一併接合方式的多層電路基板製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69218319T2 (de) * 1991-07-26 1997-07-10 Nec Corp., Tokio/Tokyo Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung
US5165984A (en) * 1991-07-30 1992-11-24 At&T Bell Laboratories Stepped multilayer interconnection apparatus and method of making the same
US5376226A (en) * 1993-01-28 1994-12-27 Trw Inc. Method of making connector for integrated circuit chips
JPH0828580B2 (ja) * 1993-04-21 1996-03-21 日本電気株式会社 配線基板構造及びその製造方法
EP0697725B1 (en) * 1994-08-19 2002-11-20 Hitachi, Ltd. Ceramic composition for circuit substrat and its fabrication
US5739476A (en) * 1994-10-05 1998-04-14 Namgung; Chung Multilayer printed circuit board laminated with unreinforced resin
US5487218A (en) * 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
JPH08181443A (ja) * 1994-12-21 1996-07-12 Murata Mfg Co Ltd セラミック多層基板およびその製造方法
JP2748890B2 (ja) * 1995-06-14 1998-05-13 日本電気株式会社 有機樹脂多層配線基板およびその製造方法
JP2917867B2 (ja) * 1995-08-14 1999-07-12 日本電気株式会社 多層配線基板
WO1997027490A1 (en) * 1996-01-25 1997-07-31 General Dynamics Information Systems, Inc. Performing an operation on an integrated circuit
JPH1027971A (ja) * 1996-07-10 1998-01-27 Nec Corp 有機薄膜多層配線基板の切断方法
AU5238898A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for reducing via inductance in an electronic assembly and device
US5858254A (en) * 1997-01-28 1999-01-12 International Business Machines Corporation Multilayered circuitized substrate and method of fabrication
US6016005A (en) 1998-02-09 2000-01-18 Cellarosi; Mario J. Multilayer, high density micro circuit module and method of manufacturing same
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US6239485B1 (en) * 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
JP3629375B2 (ja) * 1998-11-27 2005-03-16 新光電気工業株式会社 多層回路基板の製造方法
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US6353997B1 (en) * 1999-10-07 2002-03-12 Subtron Technology Co., Ltd. Layer build-up method for manufacturing multi-layer board
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US6428942B1 (en) 1999-10-28 2002-08-06 Fujitsu Limited Multilayer circuit structure build up method
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
JP2001217508A (ja) * 2000-01-31 2001-08-10 Toshiba Corp プリント基板
US6734369B1 (en) * 2000-08-31 2004-05-11 International Business Machines Corporation Surface laminar circuit board having pad disposed within a through hole
US6568250B1 (en) * 2000-09-22 2003-05-27 International Business Machines Corporation Apparatus and method for determining residual stress
JP2002368422A (ja) * 2001-04-04 2002-12-20 Murata Mfg Co Ltd 多層セラミック基板及びその製造方法
US6810583B2 (en) 2001-08-07 2004-11-02 International Business Machines Corporation Coupling of conductive vias to complex power-signal substructures
TW573444B (en) * 2003-04-22 2004-01-21 Ind Tech Res Inst Substrate having organic and inorganic functional package
US20050029011A1 (en) * 2003-08-07 2005-02-10 Matsushita Electric Industrial Co., Ltd. Circuit board
JP4073945B1 (ja) * 2007-01-12 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP2009170753A (ja) * 2008-01-18 2009-07-30 Panasonic Corp 多層プリント配線板とこれを用いた実装体
JP5550280B2 (ja) 2009-07-29 2014-07-16 京セラ株式会社 多層配線基板
TW201110839A (en) * 2009-09-04 2011-03-16 Advanced Semiconductor Eng Substrate structure and method for manufacturing the same
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
US20190045620A1 (en) * 2014-07-09 2019-02-07 Schreiner Group Gmbh & Co. Kg Sensor device with a flexible electrical conductor structure
TWI558277B (zh) * 2014-08-19 2016-11-11 乾坤科技股份有限公司 電路板層間導電結構、磁性元件及其製作方法
CN213522492U (zh) * 2017-11-16 2021-06-22 株式会社村田制作所 树脂多层基板、电子部件及其安装构造

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5144871B2 (ja) * 1971-09-25 1976-12-01
US3798762A (en) * 1972-08-14 1974-03-26 Us Army Circuit board processing
US4250616A (en) * 1979-03-23 1981-02-17 Methode Electronics, Inc. Method of producing multilayer backplane
JPS55133597A (en) * 1979-04-06 1980-10-17 Hitachi Ltd Multilayer circuit board
FR2476913B1 (fr) * 1980-02-25 1985-09-13 Nippon Electric Co Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit
US4522667A (en) * 1980-06-25 1985-06-11 General Electric Company Method for making multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion
JPS6014494A (ja) * 1983-07-04 1985-01-25 株式会社日立製作所 セラミツク多層配線基板およびその製造方法
US4665468A (en) * 1984-07-10 1987-05-12 Nec Corporation Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same
US4541035A (en) * 1984-07-30 1985-09-10 General Electric Company Low loss, multilevel silicon circuit board
JPH0716094B2 (ja) * 1986-03-31 1995-02-22 日立化成工業株式会社 配線板の製造法
JPS6366993A (ja) * 1986-09-08 1988-03-25 日本電気株式会社 多層配線基板
US4740414A (en) * 1986-11-17 1988-04-26 Rockwell International Corporation Ceramic/organic multilayer interconnection board
DE3639402A1 (de) * 1986-11-18 1988-05-19 Siemens Ag Verfahren zur herstellung einer mehrschichtigen leiterplatte sowie danach hergestellte leiterplatte
US4963697A (en) * 1988-02-12 1990-10-16 Texas Instruments Incorporated Advanced polymers on metal printed wiring board
US4806188A (en) * 1988-03-04 1989-02-21 E. I. Du Pont De Nemours And Company Method for fabricating multilayer circuits
JPH0268992A (ja) * 1988-09-02 1990-03-08 Nec Corp 多層配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI814180B (zh) * 2021-05-28 2023-09-01 南韓商Tse有限公司 一併接合方式的多層電路基板製造方法

Also Published As

Publication number Publication date
DE69120198T2 (de) 1996-10-10
JPH04152693A (ja) 1992-05-26
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US5337466A (en) 1994-08-16
CA2053448C (en) 1996-09-17
EP0481472B1 (en) 1996-06-12
US5382757A (en) 1995-01-17
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CA2053448A1 (en) 1992-04-18

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