JPH06310870A - 配線基板構造及びその製造方法 - Google Patents

配線基板構造及びその製造方法

Info

Publication number
JPH06310870A
JPH06310870A JP5117954A JP11795493A JPH06310870A JP H06310870 A JPH06310870 A JP H06310870A JP 5117954 A JP5117954 A JP 5117954A JP 11795493 A JP11795493 A JP 11795493A JP H06310870 A JPH06310870 A JP H06310870A
Authority
JP
Japan
Prior art keywords
wiring
layer
wiring board
layers
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5117954A
Other languages
English (en)
Other versions
JPH0828580B2 (ja
Inventor
Hisashi Ishida
尚志 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5117954A priority Critical patent/JPH0828580B2/ja
Priority to DE69431740T priority patent/DE69431740T2/de
Priority to EP94106137A priority patent/EP0624904B1/en
Priority to CA002121712A priority patent/CA2121712C/en
Priority to US08/230,699 priority patent/US5534666A/en
Publication of JPH06310870A publication Critical patent/JPH06310870A/ja
Priority to US08/467,809 priority patent/US5590461A/en
Publication of JPH0828580B2 publication Critical patent/JPH0828580B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Abstract

(57)【要約】 【目的】 ポリイミド多層配線基板構造を、短期間で歩
留り良く得ること。 【構成】 多層配線基板構造を、ベースブロック２００
と、その上に積層すべき積層ブロック１００，１０１，
１０２に分け、各ブロック毎に平行して製造する。積層
ブロックはセラミック基板１の両面に配線層４１Ａ，４
１Ｂを、その内部に接地層２とスルーホール３とを有す
る構造として、これ等ブロックは接着剤１４−１〜１４
−３にて接着すると共に、電気的接続はバンプ５とパッ
ド１９とにより行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は配線基板構造及びその製
造方法に関し、特にポリイミド樹脂を層間絶縁として用
いた多層配線層を有するポリイミド多層配線基板の構造
及びその製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩチップを搭載する配線基板とし
て、従来から多層プリント配線基板が使用されている。
多層プリント配線基板は、銅張積層板をコア材に、プリ
プレグをコア材の接着剤として構成され、コア材とプリ
プレグとを交互に積層し熱プレスを使用して一体化す
る。積層板間の電気的接続はコア材とプリプレグを一体
化した後、ドリルによって貫通スルーホールを形成し、
貫通スルーホール内壁を銅メッキすることによって行な
われる。
【０００３】また、近年、多層プリント配線基板より高
配線密度を要求されている大型コンピュータ用配線基板
に、セラミック基板上にポリイミド樹脂を層間絶縁に使
用した多層配線基板が使用されてきている。このポリイ
ミド・セラミック多層配線基板は、セラミック基板上に
ポリイミド前駆体ワニスを塗布、乾燥し、この塗布膜に
ヴァイホールを形成するポリイミド樹脂絶縁層形成工程
と、フォトリソグラフィー、真空蒸着およびメッキ法を
使用した配線層形成工程とからなり、かつ、この一連の
工程を繰返すことにより、ポリイミド多層配線層の形成
を行なっている。
【０００４】また、上述したポリイミド・セラミック多
層配線基板の形成方法とは別にポリイミドシート上に配
線パターンを形成し、そのシートをセラミック基板上に
位置合わせを行なって順次、加圧積層を行い多層配線基
板の形成を行なう方法もある。この方法は、信号層をシ
ート単位で形成するため、欠陥の無いシートを選別して
積層することが可能となり、上述した逐次積層方法より
も製造歩留りを上ることができる。
【０００５】
【発明が解決しようとする問題点】上述した多層プリン
ト配線基板は、積層板間の電気的接続をドリル加工で形
成した貫通スルーホールで行なうため、微細な貫通スル
ーホールの形成は不可能であり、そのためスルーホール
間に形成できる配線本数が限られてくる。また、一つの
積層板間の接続に一つの貫通スルーホールが必要とな
り、積層数が増えるほど信号配線収容性が低下し、高配
線密度の多層プリント配線基板を形成することが困難に
なってくるという欠点がある。
【０００６】また、上述した従来の多層プリント配線基
板の欠点を補うために、最近開発されたポリイミド・セ
ラミック多層配線基板は、ポリイミド絶縁層の積層数と
同じ回数だけ、セラミック基板上にポリイミド前駆体ワ
ニスの塗布、乾燥、ヴァイホールの形成及びキュアの各
工程を繰返し行なう必要がある。そのため、多層配線基
板の積層工程に、非常に時間がかかる。
【０００７】また、ポリイミド絶縁層の形成工程が繰返
し行なわれるため、多層配線層の下層部分のポリイミド
樹脂に多数回にわたるキュア工程の熱ストレスが加わ
り、このためにポリイミド樹脂が劣化していくという欠
点がある。さらにこのポリイミド多層配線層は逐次積層
方式であるため製造歩留りの向上が困難であるという欠
点がある。
【０００８】また、製造歩留りを向上させる方法として
開発されたシート単位の積層方式も、１層ずつ順次加圧
積層を行なうため、高多層になるほど下層部分のポリイ
ミド樹脂に熱ストレスが加わりポリイミド樹脂の劣化が
起きること、更には基板製作日数が長いという欠点は改
善されていない。
【０００９】本発明の目的は、多層配線基板に要求され
る層数が増大して高多層化しても、製造時間の短縮を図
り、ポリイミド樹脂の熱劣化を防止でき、高い歩留り率
とすることができる配線基板構造及びその製造方法を提
供することである。
【００１０】
【課題を解決するための手段】本発明による配線基板構
造は、絶縁性硬質基板と、この硬質基板の内部に設けら
れた接地配線層と、前記硬質基板の一主表面及び他主表
面に夫々設けられた配線層と、これ等両配線層間を相互
接続するためのスルーホールとを含むことを特徴とす
る。
【００１１】本発明による多層配線基板構造は、絶縁性
硬質基板、この硬質基板の内部に設けられた接地配線
層、前記硬質基板の一主表面及び他主表面に夫々設けら
れた配線層、これ等両配線層間を相互接続するためのス
ルーホールからなる第１の配線基板と、絶縁ベース基
板、このベース基板の一主表面に設けられた少なくとも
一層の配線層からなる第２の配線基板と、を含み、前記
第２の配線基板の前記一主表面上で前記第１の配線基板
が積層されていることを特徴とする。
【００１２】本発明による多層配線基板の製造方法は、
絶縁性硬質基板の内部に接地配線層を、その上下両面に
配線層を、これ等両面の配線層間を相互接続するために
当該内部にスルーホールを夫々形成し、更にこれ等両面
の最上層に接着剤層を選択的に夫々形成し、これ等両面
の残余の最上層に各下層の配線層に夫々接続されかつ外
部との電気的接続をなす接続導体を夫々形成して第１の
配線基板を得る第１のステップと、絶縁性硬質基板の内
部に接地配線層を、その上下両面に配線層を、これ等両
面の配線層間を相互接続するために当該内部にスルーホ
ールを夫々形成し、更に上面の最上層に集積回路チップ
を搭載するためのパッドを形成し、下面の最上層に接着
剤層を選択的に形成し、残余の最上層に下層の配線層に
接続されかつ外部との電気的接続をなす接続導体を形成
して第２の配線基板を得る第２のステップと、絶縁ベー
ス基板の一主表面に少なくとも一層の配線層を形成し、
その最上層に接着剤層を選択的に形成し、剤余の最上層
に下層の配線層に接続されかつ外部との電気的接続をな
す接続導体を形成して第３の配線基板を得る第３のステ
ップと、前記第３の配線基板をベースとして、このベー
スとなる前記第３の配線基板の最上層に前記第１の配線
基板を所定枚数（１枚も含む）積層し、更にこの積層さ
れた前記第１の配線基板の最上層に前記第２の配線基板
を積層し、これ等配線基板上の各接着剤層によりこれ等
配線基板相互を接着せしめて多層配線基板構造を得る第
４のステップとを含むことを特徴とする。
【００１３】
【実施例】次に本発明の実施例について図面を用いて説
明する。
【００１４】図１は本発明の実施例の配線基板構造１０
０の断面図である。基板１と、その内部に形成された接
地配線層２と、この基板の表裏の配線層４Ａ，４Ｂ間を
相互接続するスルーホール３とを有しており、基板１の
表裏にはポリイミド配線層４Ａ，４Ｂが夫々形成されて
いる。硬質基板１には、４５０℃以上の耐熱性を有する
有機樹脂基板あるいは７０ＲＣＡ以上のロックウェル硬
度を有するセラミック，ガラスセラミック基板が用いら
れる。
【００１５】図２は本発明の他の実施例の多層配線基板
構造の断面図であり、図１の配線基板構造１００を用い
てポリイミド多層配線基板構造を得た場合のものであ
る。本例では、多層配線基板構造を２つのブロック１０
０，２００に分割して構成し、ブロック２００をベース
とし、その上に図１のブロック１００を積層したもので
ある。尚、図２において、図１と同等部分は同一符号に
て示す。
【００１６】ベースブロック２００の基板１０は入出力
ピン２０を有しており、その一主表面上に、例えば２層
のモリブデン金属配線層１１，１３を有し、更に、配線
層間絶縁のためのポリイミド系樹脂層１２，１４をも有
する。この基板１０の材料は焼成アルミナセラミックで
ある。
【００１７】このブロック２００のポリイミド多層配線
基板構造の仕様は次のとおりである。信号配線層１３は
線幅２５μｍ、配線厚７μｍの金メッキ配線である。信
号配線層１３はＸ方向とＹ方向とを１組としその上下を
接地配線層１１とブロック１００の接地配線層２とによ
りはさむ層構成をとることにより、インピーダンスの調
整及びクロストークノイズの低減を行なっている。
【００１８】使用しているポリイミド樹脂１２，１３
は、例えば非感光性なら日立化成のＰＩＱ、デュポンの
ＰＹＲＡＬＹＮ、東レのセミコファイン等、感光性なら
日立化成のＰＬ−１２００、デュポンのＰＩ−２７０２
Ｄ、東レのフォトニース、旭化成のＰＩＭＥＬ等であ
り、各配線層間の膜厚は２０μｍである。
【００１９】信号配線層数は層１３とブロック１００の
裏面の配線層４１Ｂとの２層である。そして、最上層に
はＬＳＩチップを半田接続する接続用パッド４１Ａ（ブ
ロック１００の表面の配線層と等価）が銅メッキで形成
されている。
【００２０】本実施例の構造は、先述した如く２つのブ
ロック１００，２００により構成されており、各ブロッ
クが完成した時点で夫々のブロックの電気検査を行い、
良品ブロックを選別し、次工程のブロック間接続工程に
進む。各々のブロック間の接続は、接着剤１４と半田を
用いたバンプ５及びパッド１９で行われる。接着剤１４
でブロック間の密着力を得、半田を用いたバンプ及びパ
ットでブロック間の電気的接続を得る。
【００２１】接着剤１４には耐熱性に優れたポリイミド
系の樹脂を使用している。接着剤層の膜厚は１０μｍで
ある。各ブロック間の電気的接続は、各ブロックの最上
層である接着剤層１４のヴィアホール内に形成されるバ
ンプとパッド間、またはバンプとバンプ間の接続により
行われる。パンプとパッド材料には、金錫多層メッキと
金メッキ等が用いられ、その大きさは例えば５０〜３０
０μｍ角のものが用いられる。その膜厚は１０〜５０μ
ｍで形成される。
【００２２】図３は本発明の別の実施例の多層配線基板
構造の断面図であり、本例では、多層配線基板構造を４
つのブロック１００，１０１，１０２，２００に分割し
て構成し、ブロック２００をベースとし、その上に図１
で示したブロック１００を３個積層しており、図３で
は、ブロック１００，１０１，１０２として示してい
る。尚、図３において、図１，２と同等部分は同一符号
により示す。
【００２３】本例においても、ベースブロック２００の
基板１０は焼成アルミナセラミック基板であり、その一
主表面にモリブデン金属の内部配線層１１，１３を有す
る。信号配線１３は線幅２５μｍ、配線厚７μｍの金メ
ッキ配線である。信号配線１３はＸ方向とＹ方向を１組
としその上下を接地配線層１１，２ではさむ層構成をと
ることにより、インピーダンスの調整およびクロストー
クノイズの低減を行なっている。
【００２４】使用しているポリイミド樹脂１２，１５
は、例えば、非感光性なら日立化成のＰＩＱ、デュポン
のＰＹＲＡＬＹＮ、東レのセミコファイン等、感光性な
ら日立化成のＰＬ−１２００、デュポンのＰＩ−２７０
２Ｄ、東レのフォトニース、旭化成のＰＩＭＥＬ等であ
り、各配線層間の膜厚は２０μｍである。
【００２５】信号配線層数は６層であり、内部に接地配
線層およびスルーホールを有するセラミック基板１の表
裏に夫々１層の信号配線層および１層の電極層が位置す
ることを基本構成とし、これを１ブロックとして３つの
ブロック１００〜１０２がベースブロック２００上に積
層されている。最上層に積層されて内部に接地配線層お
よびスルーホールを有するセラミック基板１（ブロック
１００）の最表面にはＬＳＩチップを半田接続する接続
用パッド４１Ａが銅メッキで形成されている。
【００２６】本例においても、各ブロックが完成した時
点で電気検査を行い、良品ブロックを選別し、次工程の
ブロック間接続工程に進む。各々のブロック間の接続
は、接着剤１４−１〜１４−３と半田を用いたバンプ５
及びパッド１９で行われる。接着剤でブロック間の密着
力を得、半田を用いたバンプ及びパッドでブロック間の
電気的接続を得る。
【００２７】接着剤には耐熱性に優れたポリイミド系の
樹脂を使用している。接着剤層の膜厚は１０μｍであ
る。各ブロック間の電気的接続は、各ブロックの最上層
である接着剤層３５のヴィアホール内に形成されるバン
プとパッド間またはバンプ、バンプ間の接続により行わ
れる。バンプとパッド材料には、金錫多層メッキと金メ
ッキ等が用いられ、その大きさは例えば５０〜３００μ
ｍ角のものが用いられる。その膜厚は１０〜５０μｍで
形成される。
【００２８】次に図４〜図８を用いて本発明の実施例に
よる多層配線基板構造の製造方法について説明する。本
例においても、図３に示した多層配線構造を得る場合を
示しており、図１〜３と同等部分は同一符号により示し
ている。
【００２９】先ず、ベースとなるブロック２００を製造
する手順について、図４（ａ）〜（ｇ）を参照しつつ説
明する。
【００３０】先ず、（ａ）に示す如く内部に導体層（図
示せず）を含むベースセラミック基板１０の表面上に接
地層をフォトレジストを用いたフォトリソグラフィーで
パターン化し、電解金メッキを行ない１０μｍ厚の接地
配線層１１を形成する。
【００３１】（ｂ）に示す如く、感光性ポリイミドワニ
スを、接地層１１を形成したベースセラミック基板上に
塗布し、露光、現像を行い所定の位置にヴィアホール１
５を形成する。そしてプリキュア、キュアを行ない、ポ
リイミド樹脂層１２を１０μｍの膜厚で選択的に形成す
る。そして、（ｃ）に示す如く、ポリイミド樹脂層１２
上に（ａ）の場合と同様な方法で１０μｍ厚の信号配線
層１３を形成する。
【００３２】その上にポリイミドワニスを塗布し、プリ
キュア、キュアを行ない、（ｄ）に示す如く、ポリイミ
ド樹脂層１５を１０μｍの膜厚で形成する。このポリイ
ミド樹脂層１５上にポリイミド系接着剤を塗布しキュア
を行い、１０μｍ厚の接着剤層１４を形成する。この接
着剤層上でフォトレジスト１６を使用したフォトリソグ
ラフィーで、他ブロックと電気的に接続を行う部分を抜
くパターン形成を行う。このレジスト１６は後行程のエ
キシマレーザ加工時にマスクとなるため、５０μｍ程度
の膜厚で形成される。
【００３３】（ｅ）に示す如く、レジスト１６上でエキ
シマレーザ１７をスキャンさせ、（ｆ）に示す様に、ポ
リイミド樹脂層１５と、接着剤層１４とのヴィアホール
１８を形成する。今回は、ＫｒＦエキシマレーザを周波
数２００Ｈｚで発振させ、一部分にポリイミド層と接着
剤層とのヴィアホールは形成されるが、レジストは完全
にエッチングされないショット数を打ち込む速度でスキ
ャンが行われる。その後レジスト剥離、プラズマアッシ
ング処理を行い、ポリイミド層と接着剤層とのヴィアホ
ール１８を形成する。この時のヴィア径は２００μｍで
ある。
【００３４】（ｇ）に示す様に、このヴィアホール１８
内に他のブロックの多層配線層と電気的接続を行う位置
に接続用パッド１９を形成する。パッド１９はフォトレ
ジストを使用したフォトリソグラフィーでパターン化
し、電解ニッケルメッキ及び電解金メッキの多層メッキ
で形成する。ニッケルメッキは金／錫ハンダ金属の金配
線層への拡散防止層である。各々のメッキ厚はニッケル
３μｍ、金１０μｍであり、パッド径は１５０μｍであ
る。これにより、ベースとなるブロック２００が得られ
ることになる。
【００３５】次に、図３のブロック１０１，１０２を製
造する場合について図５（ａ）〜（ｆ）を用いて説明す
る。内部に接地配線層２およびスルーホール３を有する
セラミック基板１の表裏上にそれぞれ一層の信号配線層
４１Ａと他のブロックと電気的に接続するためにバンプ
またはパッドを有する電極層４１Ｂとを以下の方法で形
成する。
【００３６】以下に記述する各々の工程は、まず内部に
接続および接地層を有するセラミック基板１の表面側で
行い、次に裏面側で行う。基板の表面と裏面の積層を交
互に行うことにより、セラミック基板にかかるポリイミ
ド多層配線層による応力が相殺され、セラミック基板の
反り量が緩和されることになる。
【００３７】（ａ）に示す様に、内部に接地配線層２お
よびスルーホール３を有するセラミック基板１の表面上
に信号配線層をフォトレジストを用いたフォトリソグラ
フィーでパターン化し、電解金メッキを行ない１０μｍ
厚の信号配線層４１Ａ，４１Ｂを形成する。そして、
（ｂ）に示す如く、その上にポリイミドワニスを塗布
し、プリキュア、キュアを行ない、ポリイミド樹脂層４
２Ａ，４２Ｂを１０μｍの膜厚で形成する。（Ｃ）に示
す如く、このポリイミド樹脂層上にポリイミド系接着剤
を塗布しキュアを行い、１０μｍ厚の接着剤層１４を形
成する。
【００３８】（ｄ）に示す様に、接着剤層１４上でフォ
トレジスト４５を使用したフォトリソグラフィーで、他
ブロックと電気的に接続を行う部分を抜くパターン形成
を行う。このレジストは後行程のエキシマレーザ加工時
にマスクとなるため、５０μｍ程度の膜厚で形成され
る。このレジスト上てエキシマレーザ１７をスキャンさ
せ、（ｅ）に示す様にポリイミド樹脂層４２Ａと接着剤
層１４とのヴィアホール４６Ａ，４６Ｂを形成する。
【００３９】今回は、ＫｒＦエキシマレーザを周波数２
００Ｈｚで発振させ、一部分にポリイミド層と接着剤層
のヴィアホールとは形成されるが、レジストは完全にエ
ッチングされないショット数を打ち込む速度でスキャン
を行う。その後レジスト剥離、プラズマアッシング処理
を行い、ポリイミド層と接着剤層のヴィアホールを形成
する。この時のヴィア径は２００μｍである。
【００４０】（ｆ）に示す様に、ヴィアホール４６Ａ内
に他のブロックの多層配線層と電気的接続を行う位置に
接続用パッド４７Ａを形成する。パッドはフォトレジス
トを使用したフォトリソグラフィーでパターン化し、電
解ニッケルメッキ及び電解金メッキの多層メッキで形成
する。ニッケルメッキは金／錫ハンダ金属の金配線層へ
の拡散防止層である。各々のメッキ厚はニッケル３μ
ｍ、金１０μｍであり、パッド径は１５０μｍである。
【００４１】同時に、裏面側のヴィアホール４６Ｂ内に
他のブロックの多層配線層と電気的接続を行う位置に接
続用バンプ４７Ｂを形成する。バンプはフォトレジスト
を使用したフォトリソグラフィーでパターン化し、電解
ニッケルメッキ及び電解金メッキ、電解錫メッキ、電解
金メッキの多層メッキで形成する。ニッケルメッキは金
／錫ハンダ金属の金配線層への拡散防止層である。
【００４２】各々のメッキ厚はニッケル３μｍ、金８μ
ｍ、錫１１μｍ、金８μｍであり、バンプ径は１００μ
ｍである。この時、金と錫の重量％は金：錫＝４：１で
形成される。これにより、ブロック１０１，１０２が得
られることになる。
【００４３】次に、図３のブロック１００を製造する場
合について図６（ａ）〜（ｅ）を用いて説明する。
（ａ）に示す如く、内部に接地配線層２およびスルーホ
ール３を有するセラミック基板１の表面上にＬＳＩチッ
プを半田接続する接続用パッド４１Ａをフォトレジスト
を用いたフォトリソグラフィーでパターン化し、電解ニ
ッケルメッキおよび電解銅メッキの多層メッキで形成す
る。電解ニッケルメッキは、ＬＳＩ取付け時に使用する
ハンダのバリア層の役割を果たす。このセラミック基板
１の裏面には一層の信号配線層と他のブロックと電気的
に接続するためのバンプを形成する電極層を以下の方法
で形成する。
【００４４】（ｂ）に示す如く、セラミック基板１の裏
面上に信号配線層をフォトレジストを用いたフォトリソ
グラフィーでパターン化し、電解金メッキを行ない１０
μｍ厚の信号配線層４１Ｂを形成する。次に、ポリイミ
ドワニスをその上に塗布し、プリキュア、キュアを行な
い、ポリイミド樹脂層４２Ｂを１０μｍの膜厚で形成す
る。そして、このポリイミド樹脂層上にポリイミド系接
着剤を塗布しキュアを行い、１０μｍ厚の接着剤層１４
を形成する。
【００４５】（ｃ）に示す如く、接着剤層上でフォトレ
ジスト４５を使用したフォトリソグラフィーで、他ブロ
ックと電気的に接続を行う部分を抜くパターン形成を行
う。このレジストは後行程のエキシマレーザ加工時にマ
スクとなるため、５０μｍ程度の膜厚で形成される。レ
ジスト４５上でエキシマレーザ１７をスキャンさせ、ポ
リイミド樹脂層４２Ｂと接着剤層１４とのヴィアホール
を形成する。
【００４６】今回は、ＫｒＦエキシマレーザを周波数２
００Ｈｚで発振させ、一部分にポリイミド層と接着剤層
のヴィアホールは形成されるが、レジストは完全にエッ
チングされないショット数を打ち込む速度でスキャンを
行う。その後レジスト剥離、プラズマアッシング処理を
行い、（ｄ）に示す如く、ポリイミド層と接着剤層との
ヴィアホール４６Ｂを形成する。この時のヴィア径は２
００μｍである。
【００４７】そして、（ｅ）に示す如く、ヴァホール４
６Ｂ内に他のブロックの多層配線層と電気的接続を行う
位置に接続用バンプ４７Ｂを形成する。バンプはフォト
レジストを使用したフォトリソグラフィーでパターン化
し、電解ニッケルメッキ及び電解金メッキ、電解錫メッ
キ、電解金メッキの多層メッキで形成する。ニッケルメ
ッキは金／錫ハンダ金属の金配線層への拡散防止層であ
る。
【００４８】各々のメッキ厚はニッケル３μｍ、金８μ
ｍ、錫１１μｍ、金８μｍであり、バンプ径は１００μ
ｍである。この時、金と錫の重量％は金：錫＝４：１で
形成される。これにより、図３のブロック１００が得ら
れる。
【００４９】次に、図７に示す様に、本実施例では総信
号配線層が６層の多層配線基板を想定しているため、４
個のブロック１００，１０１，１０２，２００を用いて
多層配線基板構造を完成する。以下にその行程を説明す
る。
【００５０】図４の工程で形成したベースブロック２０
０上に図５の工程で形成したブロック１０１，１０２を
２個位置合わせを行った後に仮接着剤４８を用いて仮接
着を行う。さらに図６の工程で形成したブロック１００
を位置合わせを行った後に、同じく仮接着剤４８を用い
て仮接着を行い一つの積層体を形成する。仮接着は、常
温で１ｋｇ／ｃｍ２の加圧下で約２分を要する。
【００５１】この積層体をオートクレーブ装置を用いて
真空下で加圧、加熱を行い、各ブロック間の最上層に形
成されているポリイミド系接着剤同士と電極同士の本接
着を行う。本接着は、３５０℃、２０ｋｇ／ｃｍ2 の加
圧下で約３０分保持するようなプレスプロファイルを用
いて行われる。
【００５２】この時、ポリイミド系接着剤は流動性を示
し、ポリイミド系接着剤同士が一体化するため、ブロッ
ク間で良好な密着力が得られる。同時に、金と錫の多層
メッキで形成されているバンプがその共晶点である２８
０℃で融解し、相手方の金パッドと接続し、プレス後で
ブロック間の良好な電気的接続が得られることになる。
その状態が図８に示されている。そして最後に、ベース
セラミック基板裏面の所定の位置に入出力信号ピンおよ
び電源ピン２０を組み立てて、図３の多層配線基板構造
が完成する。
【００５３】尚、上記実施例では、各ブロックの硬質基
板をセラミックとしているが、硬質耐熱性有機樹脂や、
セラミック，ガラスセラミック等を用いることができ、
またブロック間接続のためのパッドやバンプの材料も、
金以外に金，スズの合金であるハンダ等を用いることが
できることは明らかである。更に、多層配線層の数は上
記に実施例に限定されず、また積層すべきブロックの数
も種々の変形が可能である。
【００５４】
【発明の効果】以上述べた様に、本発明によれば、内部
に接地配線層及びスルーホールを有する絶縁性硬質基板
とその表裏に形成された複数の配線層とを１つのブロッ
クとし、このブロックを複数積層して積層構造体とし、
各ブロック間の接着は各ブロック表裏の最上層に形成さ
れる接着剤層同士に接着により行い、各々のブロック間
の電気的接続は各ブロックの表面に形成される半田を用
いた電極同士の接続により行うようにすることにより、
従来の多層プリント配線基板で必要であった貫通スルー
ホールが不必要となり、また、信号配線層部分に微細パ
ターンが形成できるため、高い信号配線収容性と高多層
・高密度配線を実現することができる。
【００５５】また、従来のポリイミド・セラミック多層
配線基板のように多数回にわたるキュア工程が不必要と
なり、配線基板製造時間の短縮および多数回キュア工程
によるポリイミド樹脂の熱劣化を防止でき、さらに、ブ
ロック単位で配線層の電気検査が出来るため、良品ブロ
ックを選別して積層することができるようになる。
【００５６】また、薄膜多層配線部内に内部に接地配線
層およびスルーホールを有するセラミック基板または硬
質有機樹脂基板が含まれるため、たとえ薄膜多層配線部
に要求される層数が増加しても、ポリイミド樹脂のクラ
ックやセラミック基板からの剥がれ、あるいはセラミッ
ク基板の割れなどといった弊害を減少させることができ
る。よって、本発明は、高品質高多層配線密度ポリイミ
ド多層配線基板を、短い製造日数で、かつ、高い製造歩
留まりで形成できるという効果がある。
【図面の簡単な説明】
【図１】本発明の配線基板構造の一実施例を示す断面図
である。
【図２】本発明の配線基板構造の他の実施例を示す断面
図である。
【図３】本発明の配線基板構造の更に他の実施例を示す
断面図である。
【図４】（ａ）〜（ｇ）は本発明の配線基板構造の製造
方法の一実施例の工程順を示す断面図である。
【図５】（ａ）〜（ｆ）は本発明の配線基板構造の製造
方法の他の実施例の工程順を示す断面図である。
【図６】（ａ）〜（ｅ）は本発明の配線基板構造の製造
方法の別の実施例の工程順を示す断面図である。
【図７】図４〜図６により得られた各ブロックを相互接
着する際の説明図である。
【図８】図４〜図７の製造方法により得られる多層配線
構造の断面図である。
【符号の説明】 １ 絶縁性硬質基板 ２ 接地配線層 ３ スルーホール ４Ａ，４Ｂ 配線層 ５ 接続用バンプ １０ ベースセラミック基板 １１，１３ 配線層 １２，１５ ポリイミド絶縁層 １４ 接着剤層 １９ 接続用パッド ２０ 入出力ピン ４１Ａ，４１Ｂ 配線層（ＬＳＩ接続用パッド） １００，１０１，１０２ ブロック ２００ ベースブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性硬質基板と、この硬質基板の内部
    に設けられた接地配線層と、前記硬質基板の一主表面及
    び他主表面に夫々設けられた配線層と、これ等両配線層
    間を相互接続するためのスルーホールとを含むことを特
    徴とする配線基板構造。
  2. 【請求項２】 前記硬質基板は、硬質耐熱性有機樹脂，
    セラミック，ガラスセラミックのいずれかであることを
    特徴とする請求項１記載の配線基板構造。
  3. 【請求項３】 絶縁性硬質基板、この硬質基板の内部に
    設けられた接地配線層、前記硬質基板の一主表面及び他
    主表面に夫々設けられた配線層、これ等両配線層間を相
    互接続するためのスルーホールからなる第１の配線基板
    と、 絶縁ベース基板、このベース基板の一主表面に設けられ
    た少なくとも一層の配線層からなる第２の配線基板と、 を含み、前記第２の配線基板の前記一主表面上で前記第
    １の配線基板が積層されていることを特徴とする多層配
    線基板構造。
  4. 【請求項４】 前記硬質基板及び前記ベース基板は、硬
    質耐熱性有機樹脂，セラミック，ガラスセラミックのい
    ずれかであることを特徴とする請求項３記載の多層配線
    基板構造。
  5. 【請求項５】 絶縁性硬質基板の内部に接地配線層を、
    その上下両面に配線層を、これ等両面の配線層間を相互
    接続するために当該内部にスルーホールを夫々形成し、
    更にこれ等両面の最上層に接着剤層を選択的に夫々形成
    し、これ等両面の残余の最上層に各下層の配線層に夫々
    接続されかつ外部との電気的接続をなす接続導体を夫々
    形成して第１の配線基板を得る第１のステップと、 絶縁性硬質基板の内部に接地配線層を、その上下両面に
    配線層を、これ等両面の配線層間を相互接続するために
    当該内部にスルーホールを夫々形成し、更に上面の最上
    層に集積回路チップを搭載するためのパッドを形成し、
    下面の最上層に接着剤層を選択的に形成し、残余の最上
    層に下層の配線層に接続されかつ外部との電気的接続を
    なす接続導体を形成して第２の配線基板を得る第２のス
    テップと、 絶縁ベース基板の一主表面に少なくとも一層の配線層を
    形成し、その最上層に接着剤層を選択的に形成し、残余
    の最上層に下層の配線層に接続されかつ外部との電気的
    接続をなす接続導体を形成して第３の配線基板を得る第
    ３のステップと、 前記第３の配線基板をベースとして、このベースとなる
    前記第３の配線基板の最上層に前記第１の配線基板を所
    定枚数（１枚も含む）積層し、更にこの積層された前記
    第１の配線基板の最上層に前記第２の配線基板を積層
    し、これ等配線基板上の各接着剤層によりこれ等配線基
    板相互を接着せしめて多層配線基板構造を得る第４のス
    テップとを含むことを特徴とする多層配線基板の製造方
    法。
JP5117954A 1993-04-21 1993-04-21 配線基板構造及びその製造方法 Expired - Fee Related JPH0828580B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP5117954A JPH0828580B2 (ja) 1993-04-21 1993-04-21 配線基板構造及びその製造方法
DE69431740T DE69431740T2 (de) 1993-04-21 1994-04-20 Mehrlagige Verdrahtungsplatine und ihre Herstellung
EP94106137A EP0624904B1 (en) 1993-04-21 1994-04-20 A multi-layer wiring board and a manufacturing method thereof
CA002121712A CA2121712C (en) 1993-04-21 1994-04-20 Multi-layer wiring board and a manufacturing method thereof
US08/230,699 US5534666A (en) 1993-04-21 1994-04-21 Multi-layer wiring board having a base block and a stacking block connected by an adhesive layer
US08/467,809 US5590461A (en) 1993-04-21 1995-06-06 Method of making multi-layer wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5117954A JPH0828580B2 (ja) 1993-04-21 1993-04-21 配線基板構造及びその製造方法

Publications (2)

Publication Number Publication Date
JPH06310870A true JPH06310870A (ja) 1994-11-04
JPH0828580B2 JPH0828580B2 (ja) 1996-03-21

Family

ID=14724359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5117954A Expired - Fee Related JPH0828580B2 (ja) 1993-04-21 1993-04-21 配線基板構造及びその製造方法

Country Status (5)

Country Link
US (2) US5534666A (ja)
EP (1) EP0624904B1 (ja)
JP (1) JPH0828580B2 (ja)
CA (1) CA2121712C (ja)
DE (1) DE69431740T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6739048B2 (en) * 1998-01-08 2004-05-25 International Business Machines Corporation Process of fabricating a circuitized structure
JP2016530698A (ja) * 2013-08-29 2016-09-29 クアルコム，インコーポレイテッド 基板用の超微小ピッチおよび間隔相互配線

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184736B1 (en) * 1992-04-03 2001-02-06 Compaq Computer Corporation Sinusoidal radio-frequency clock distribution system for synchronization of a computer system
EP0745274B1 (de) * 1994-02-16 2000-08-30 Siemens Aktiengesellschaft Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
US6294743B1 (en) * 1995-04-28 2001-09-25 Victor Company Of Japan, Ltd. Multilayer print circuit board and the production method of the multilayer print circuit board
TW323432B (ja) * 1995-04-28 1997-12-21 Victor Company Of Japan
JPH08322127A (ja) * 1995-05-23 1996-12-03 Sumitomo Wiring Syst Ltd 電気接続箱に収容するバスバーと絶縁板の積層構造
JP2748890B2 (ja) * 1995-06-14 1998-05-13 日本電気株式会社 有機樹脂多層配線基板およびその製造方法
JP3112059B2 (ja) * 1995-07-05 2000-11-27 株式会社日立製作所 薄膜多層配線基板及びその製法
JP2917867B2 (ja) * 1995-08-14 1999-07-12 日本電気株式会社 多層配線基板
KR0155877B1 (ko) * 1995-09-12 1998-12-15 이대원 다층 회로기판 및 그 제조방법
US6074728A (en) * 1996-09-11 2000-06-13 Samsung Aerospace Industries, Ltd. Multi-layered circuit substrate
WO1998020557A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for reducing via inductance in an electronic assembly and device
US6192580B1 (en) * 1996-12-05 2001-02-27 Oki Electric Industry Co., Ltd. Method of making laminate printed circuit board with leads for plating
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
EP1667502B1 (en) * 1997-02-28 2013-03-13 Ibiden Co., Ltd. Method of manufacturing a printed wiring board
US6063647A (en) * 1997-12-08 2000-05-16 3M Innovative Properties Company Method for making circuit elements for a z-axis interconnect
WO1999034654A1 (fr) * 1997-12-29 1999-07-08 Ibiden Co., Ltd. Plaquette a circuits imprimes multicouche
JP3119630B2 (ja) * 1998-09-18 2000-12-25 日本電気株式会社 半導体チップモジュール用多層回路基板およびその製造方法
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US6154364A (en) * 1998-11-19 2000-11-28 Delco Electronics Corp. Circuit board assembly with IC device mounted thereto
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP3865989B2 (ja) * 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
JP2001251056A (ja) * 2000-03-03 2001-09-14 Sony Corp プリント配線基板の製造方法
JP2001320171A (ja) * 2000-05-08 2001-11-16 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
JP3418615B2 (ja) * 2001-06-12 2003-06-23 沖電気工業株式会社 半導体素子およびその製造方法
JP3807312B2 (ja) * 2002-01-18 2006-08-09 富士通株式会社 プリント基板とその製造方法
US6826830B2 (en) * 2002-02-05 2004-12-07 International Business Machines Corporation Multi-layered interconnect structure using liquid crystalline polymer dielectric
JP4148201B2 (ja) * 2004-08-11 2008-09-10 ソニー株式会社 電子回路装置
JP2006216711A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
US20070202655A1 (en) * 2005-12-08 2007-08-30 Intel Corporation Method of providing a via opening in a dielectric film of a thin film capacitor
TWI337059B (en) * 2007-06-22 2011-02-01 Princo Corp Multi-layer substrate and manufacture method thereof
US20090321119A1 (en) * 2008-06-30 2009-12-31 Yasuhiro Kohara Device mounting board, semiconductor module, mobile device, and manufacturing method of device mounting board
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
TWI381780B (zh) * 2010-04-28 2013-01-01 Wus Printed Circuit Co Ltd 可辨識印刷電路板之製造方法
WO2011153499A1 (en) 2010-06-03 2011-12-08 Ddi Global Corp. Systems and methods of manufacturing printed circuit boards using blind and internal micro vias to couple subassemblies
TWI422485B (zh) * 2010-12-31 2014-01-11 Tong Hsing Electronic Ind Ltd 一種具有反射膜之陶瓷基板及其製造方法
DE102012101237A1 (de) * 2012-02-16 2013-08-22 Ev Group E. Thallner Gmbh Verfahren zum temporären Verbinden eines Produktsubstrats mit einem Trägersubstrat
JP2013187255A (ja) * 2012-03-06 2013-09-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
DE102014210895A1 (de) * 2014-06-06 2015-12-17 Continental Automotive Gmbh Mehrlagige Leiterplatte und Verfahren zu dessen Herstellung
RU2600514C1 (ru) * 2015-06-01 2016-10-20 Открытое акционерное общество "Институт точной технологии и проектирования" Способ изготовления вертикальных контактных структур на полупроводниковых пластинах или печатных платах
DE102016219733A1 (de) 2016-10-11 2018-04-12 Continental Automotive Gmbh Verfahren zur Herstellung einer mehrlagigen Leiterplatte
JP7100980B2 (ja) 2018-01-22 2022-07-14 ローム株式会社 Ｌｅｄパッケージ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63144599A (ja) * 1986-12-09 1988-06-16 日本電気株式会社 多層回路基板
JPS6414993A (en) * 1987-07-09 1989-01-19 Toshiba Corp Multilayered universal substrate
JPS6477198A (en) * 1987-09-18 1989-03-23 Nec Corp Multilayer printed board
JPH03120892A (ja) * 1989-10-04 1991-05-23 Nec Corp 多層プリント配線板及びその製造方法
JPH0462894A (ja) * 1990-06-25 1992-02-27 Hitachi Chem Co Ltd 多層印刷配線板とその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3677112A (en) * 1970-06-08 1972-07-18 John W Keniston Pincers
US4688151A (en) * 1986-03-10 1987-08-18 International Business Machines Corporation Multilayered interposer board for powering high current chip modules
US4803595A (en) * 1986-11-17 1989-02-07 International Business Machines Corporation Interposer chip technique for making engineering changes between interconnected semiconductor chips
JPH0268992A (ja) * 1988-09-02 1990-03-08 Nec Corp 多層配線基板
JP2510747B2 (ja) * 1990-02-26 1996-06-26 株式会社日立製作所 実装基板
JPH0410696A (ja) * 1990-04-27 1992-01-14 Nitto Denko Corp 多層配線基板の製造方法
JP2551224B2 (ja) * 1990-10-17 1996-11-06 日本電気株式会社 多層配線基板および多層配線基板の製造方法
CA2059020C (en) * 1991-01-09 1998-08-18 Kohji Kimbara Polyimide multilayer wiring board and method of producing same
JP2616588B2 (ja) * 1991-01-09 1997-06-04 日本電気株式会社 ポリイミド多層配線基板およびその製造方法
JP3016292B2 (ja) * 1991-11-20 2000-03-06 日本電気株式会社 ポリイミド多層配線基板およびその製造方法
US5146674A (en) * 1991-07-01 1992-09-15 International Business Machines Corporation Manufacturing process of a high density substrate design
US5224265A (en) * 1991-10-29 1993-07-06 International Business Machines Corporation Fabrication of discrete thin film wiring structures
CA2083072C (en) * 1991-11-21 1998-02-03 Shinichi Hasegawa Method for manufacturing polyimide multilayer wiring substrate
JP3026465B2 (ja) * 1992-03-10 2000-03-27 株式会社日立製作所 セラミック薄膜混成配線基板および製造方法
US5315069A (en) * 1992-10-02 1994-05-24 Compaq Computer Corp. Electromagnetic radiation reduction technique using grounded conductive traces circumscribing internal planes of printed circuit boards
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63144599A (ja) * 1986-12-09 1988-06-16 日本電気株式会社 多層回路基板
JPS6414993A (en) * 1987-07-09 1989-01-19 Toshiba Corp Multilayered universal substrate
JPS6477198A (en) * 1987-09-18 1989-03-23 Nec Corp Multilayer printed board
JPH03120892A (ja) * 1989-10-04 1991-05-23 Nec Corp 多層プリント配線板及びその製造方法
JPH0462894A (ja) * 1990-06-25 1992-02-27 Hitachi Chem Co Ltd 多層印刷配線板とその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6739048B2 (en) * 1998-01-08 2004-05-25 International Business Machines Corporation Process of fabricating a circuitized structure
JP2016530698A (ja) * 2013-08-29 2016-09-29 クアルコム，インコーポレイテッド 基板用の超微小ピッチおよび間隔相互配線
JP2017195403A (ja) * 2013-08-29 2017-10-26 クアルコム，インコーポレイテッド 基板用の超微小ピッチおよび間隔相互配線

Also Published As

Publication number Publication date
CA2121712A1 (en) 1994-10-22
DE69431740T2 (de) 2003-04-24
EP0624904A2 (en) 1994-11-17
EP0624904B1 (en) 2002-11-20
JPH0828580B2 (ja) 1996-03-21
EP0624904A3 (en) 1995-04-19
US5590461A (en) 1997-01-07
DE69431740D1 (de) 2003-01-02
CA2121712C (en) 1998-08-25
US5534666A (en) 1996-07-09

Similar Documents

Publication Publication Date Title
JPH06310870A (ja) 配線基板構造及びその製造方法
CA2053448C (en) Multilayer printed wiring board and process for manufacturing the same
EP0526133B1 (en) Polyimide multilayer wiring substrate and method for manufacturing the same
JP3429734B2 (ja) 配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法
JPH06350020A (ja) マルチチップ集積回路モジュール及びその製造方法
JPH08148828A (ja) 薄膜多層回路基板およびその製造方法
JP2581431B2 (ja) 多層配線基板の製造方法
JP3016292B2 (ja) ポリイミド多層配線基板およびその製造方法
JP2817530B2 (ja) ポリイミド多層配線基板の製造方法
JPH08181450A (ja) 電子回路基板とその製造方法
JP2749472B2 (ja) 多層薄膜配線基板、該基板を用いたモジュール
JP2751678B2 (ja) ポリイミド多層配線基板およびその製造方法
JP2776096B2 (ja) ポリイミド多層配線基板の製造方法
JP2921223B2 (ja) ポリイミド多層配線基板の製造方法
JP2616588B2 (ja) ポリイミド多層配線基板およびその製造方法
JP2712936B2 (ja) ポリイミド多層配線基板およびその製造方法
EP0543331B1 (en) Polyimide multilayer interconnection board and method of making the same
JPH08340179A (ja) 有機樹脂多層配線基板およびその製造方法
JPH04312999A (ja) ポリイミド多層配線基板およびその製造方法
JP2638518B2 (ja) ポリイミド多層配線基板の製造方法
JPH11284342A (ja) パッケージとその製造方法
JP3247888B2 (ja) 電子部品パッケージ及び、電子部品のパッケージの製造方法
JPH0758456A (ja) セラミック回路基板の製造方法
JPH0864964A (ja) 電子部品搭載用多層配線板の製造法
JPH08195562A (ja) 電子部品搭載用多層配線板の製造法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees