DE102016219733A1 - Verfahren zur Herstellung einer mehrlagigen Leiterplatte - Google Patents

Verfahren zur Herstellung einer mehrlagigen Leiterplatte Download PDF

Info

Publication number
DE102016219733A1
DE102016219733A1 DE102016219733.9A DE102016219733A DE102016219733A1 DE 102016219733 A1 DE102016219733 A1 DE 102016219733A1 DE 102016219733 A DE102016219733 A DE 102016219733A DE 102016219733 A1 DE102016219733 A1 DE 102016219733A1
Authority
DE
Germany
Prior art keywords
circuit board
printed circuit
contact points
layer
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102016219733.9A
Other languages
English (en)
Inventor
Angelika Schingale
Markus Ochs
Karsten Meier
Mike Röllig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vitesco Technologies GmbH
Original Assignee
Technische Universitaet Dresden
Continental Automotive GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Technische Universitaet Dresden, Continental Automotive GmbH filed Critical Technische Universitaet Dresden
Priority to DE102016219733.9A priority Critical patent/DE102016219733A1/de
Priority to PCT/EP2017/075812 priority patent/WO2018069319A1/de
Publication of DE102016219733A1 publication Critical patent/DE102016219733A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/462Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09481Via in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/063Lamination of preperforated insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer mehrlagigen Leiterplatte, bei der die einzelnen Leiterplattenlagen (3, 7) mit metallischen Leiterstrukturen versehen sind, die Kontaktstellen (4) aufweisen, die über die Leiterplattenoberfläche eine gleichmäßige Dicke von mindestens 5µm haben, und zumindest eine erste Leiterplattenlage (3, 7) Bohrungen (5) mit metallisierten Wänden aufweist, die mit den Kontaktstellen (4) der metallischen Leiterstruktur in elektrischem Kontakt sind oder eine solche Kontaktstelle (4) bilden, bei dem a) auf die erste Leiterplattenlage (3) eine strukturierte Prepreglage (1) aufgebracht wird, die Kontaktstellen (4) der metallischen Leiterstrukturen freilässt, b) auf die Prepreglage (1) eine zweite Leiterplattenlage (7) aufgebracht wird, c) auf diesen Stapel gegebenenfalls weitere Prepreg- und Leiterplattenlagen aufgebracht werden, d) die zumindest zwei Leiterplattenlagen (3, 7) und die zumindest eine Prepreglage (1) verpresst werden, so dass zu verbindende Kontaktstellen (4) der ersten Leiterplattenlage (3) und der zweiten Leiterplattenlage (7) in Kontakt kommen, e) während des Verpressens der Stapel bis zu einer Temperatur unterhalb der Schmelztemperatur des Metalls der Kontaktstellen (4) aufgeheizt wird, f) auf die Außenlagen des Stapels jeweils eine Lotstoppschicht (8) aufgebracht wird, g) und anschließend das Metall der Kontaktstellen (4) bei einer Temperatur oberhalb dessen Schmelztemperatur umgeschmolzen wird.

Description

  • Leiterplatten sind Träger für elektronische Bauelemente. Sie dienen der mechanischen Befestigung und Verbindung der elektronischen Bauelemente. Eine Leiterplatte besteht aus elektrisch isolierendem Material mit daran haftenden, leitenden Verbindungen, den Leiterbahnen. Als isolierendes Material ist faserverstärkter Kunststoff üblich. Die Leiterbahnen werden zumeist aus einer dünnen Schicht Kupfer geätzt. Die Bauelemente werden auf Lötflächen, den sogenannten Kontaktpads, oder in Lötaugen gelötet.
  • Es gibt eine Vielzahl an unterschiedlichen Leiterplattenarten. Beispielsweise sind einseitige und zweiseitige Leiterplatten bekannt, bei denen elektrisch leitende Verbindungen entweder nur auf einer Oberfläche oder auf den beiden gegenüberliegenden Oberflächen der Leiterplatten aufgebracht sind. Bei sogenannten Multilayer-Leiterplatten oder mehrlagigen Leiterplatten sind Leiterzugstrukturen in mehreren Lagen sowohl auf als auch im Inneren der Leiterplatte angeordnet. Zur Herstellung werden mehrere dünne Leiterplatten mit sogenannten Prepregs aufeinander geklebt. Diese mehrlagigen Leiterplatten können bis zu 48 Schichten aufweisen. Im Umfeld von Automobilen Anwendungen sind 4 bis 8 Lagen verbreitet. Verbindungen der Verbindungsschichten zwischen den einzelnen Lagen werden mittels sogenannter Durchkontaktierungen realisiert.
  • Die Herstellung von einseitigen oder doppelseitigen, optional durchkontaktierten, Leiterplatten erfolgt üblicherweise photochemisch. Die Herstellung der Leiterbahnen erfolgt in der Regel photolithographisch, indem eine dünne Schicht lichtempfindlichen Photolacks auf die Oberfläche der zunächst vollständig metallisierten Leiterplatte aufgebracht wird. Nach der Belichtung des Photolacks durch eine Maske mit dem gewünschten Layout der Leiterzugstruktur sind je nach verwendetem Photolack entweder die belichteten oder die unbelichteten Anteile des Lacks löslich in einer passenden Entwickler-Lösung und werden entfernt. Wird die so behandelte Leiterplatte in eine geeignete Ätzlösung eingebracht, so wird nur der freigelegte Teil der metallisierten Oberfläche angegriffen. Die vom Photolack bedeckten Anteile bleiben erhalten, weil der Lack beständig gegen die Ätzlösung ist. Anschließend können die Kupferschichten nach dem Ätzen galvanisch verstärkt werden, um die gewünschte Schichtstärke zu erzielen. Zusätzlich können galvanisch auf Teilflächen oder der gesamten Kupferfläche metallische Schutzund Kontaktschichten aus Zinn, Nickel oder Gold aufgebracht werden. Danach wird ein Lötstopplack aufgebracht, der die Leiterbahnen abdeckt und nur die Lötstellen freilässt.
  • Die Herstellung mehrlagiger Leiterplatten ist darüber hinaus mit einer Vielzahl von nasschemischen Prozessen verbunden. Beispielsweise werden nach dem Verpressen eines aus mehreren Lagen bestehenden Schichtaufbaus in die äußeren Materialschicht(en) eingebrachte Bohrungen mittels nasschemischer Prozesse gefüllt, um so eine Kontaktierung einzelner Leiter- oder Verbindungslagen herzustellen. Im Rahmen eines nasschemischen Prozesses wird in einer Galvanik üblicherweise Kupfer abgeschieden. Neben hohen Anforderungen an die Prozesssicherheit ist ein nasschemischer Prozess auch mit vielen ökologischen Aspekten verbunden. Bei diesen werden Säuren, Laugen, toxische Chemikalien eingesetzt. Teilweise ist die Entsorgung von Sondermüll erforderlich.
  • Es wäre daher wünschenswert, wenn die Herstellung einer mehrlagigen Leiterplatte mit einer möglichst geringen Anzahl an nasschemischen Prozessen erfolgen könnte.
  • Die DE 694 31 740 T2 offenbart die Herstellung einer mehrlagigen Verdrahtungsplatine, bei der gemäß der dortigen 7 und 8 mehrere Leiterplattenlagen miteinander verpresst werden, wobei Kontaktstellen der Leiterplattenlagen mit Durchkontaktierungen verbunden sind. Die Kontaktstellen werden mit Verbindungskontaktstellen oder Verbindungskontakthöckern versehen, die beide durch Mehrlagenbeschichten unter Anwendung von elektrolytischer Nickelbeschichtung und elektrolytischer Goldbeschichtung und im Falle der Verbindungskontakthöcker mit zusätzlicher elektrolytischer Zinnbeschichtung und elektrolytischer Goldbeschichtung der Reihe nach erzeugt werden.
  • Dies sind sehr aufwändige nasschemische Verfahren. Es ist die Aufgabe der Erfindung, diesen Nachteil zu vermeiden. Die Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer mehrlagigen Leiterplatte, bei der die einzelnen Leiterplattenlagen mit metallischen Leiterstrukturen versehen sind, die Kontaktstellen aufweisen, die über die Leiterplattenoberfläche eine gleichmäßige Dicke von mindestens 5µm haben, und zumindest eine erste Leiterplattenlage Bohrungen mit metallisierten Wänden aufweist, die mit den Kontaktstellen der metallischen Leiterstruktur in elektrischem Kontakt sind oder eine solche Kontaktstelle bilden, bei dem
    • a) auf die erste Leiterplattenlage eine strukturierte Prepreglage aufgebracht wird, die Kontaktstellen der metallischen Leiterstrukturen freilässt,
    • b) auf die Prepreglage eine zweite Leiterplattenlage aufgebracht wird,
    • c) auf diesen Stapel gegebenenfalls weitere Prepreg- und Leiterplattenlagen aufgebracht werden,
    • d) die zumindest zwei Leiterplattenlagen und die zumindest eine Prepreglage verpresst werden, so dass zu verbindende Kontaktstellen der ersten Leiterplattenlage und der zweiten Leiterplattenlage in Kontakt kommen,
    • e) während des Verpressens der Stapel bis zu einer Temperatur unterhalb der Schmelztemperatur des Metalls der Kontaktstellen aufgeheizt wird,
    • f) auf die Außenlagen des Stapels jeweils eine Lotstoppschicht aufgebracht wird,
    • g) und anschließend das Metall der Kontaktstellen bei einer Temperatur oberhalb dessen Schmelztemperatur umgeschmolzen wird.
  • Es werden also die Verbindungen zwischen den Leiterplattenlagen und ggf. deren Bohrungen zur Herstellung von Durchkontaktierungen in der Leiterplatte durch den direkten Kontakt der Kontaktstellen der Leiterplattenlagen hergestellt. Es wird das Metall der Kontaktstellen durch Druck und Wärmeeinwirkung beim Verpressen umgeschmolzen, so dass sich die Kontaktstellen verschiedener Leiterplattenlagen durch Bildung intermetallischer Grenzschichten verbinden, ohne dass weiteres Material nötig wäre.
  • Auf diese Weise lassen sich sehr einfach Durchkontaktierungen durch die gesamte Leiterplatte oder auch nur bis zu Leiterstrukturen auf einer Innenlage realisieren, indem lediglich das Metall der durch den Rand der Bohrungswandmetallisierung erzeugten Kontaktstellen durch Druck und Wärme zu einer intermetallischen Grenzschicht verpresst werden.
  • In einer Variante des erfindungsgemäßen Verfahrens wird im Schritt e) der Stapel bis zu einer Temperatur über der Schmelztemperatur des Metalls der Kontaktstellen aufgeheizt und dieses dabei umgeschmolzen, wobei der Schritt g) entfällt.
  • Das Verpressen und Umschmelzen erfolgt also in einem Arbeitsgang.
  • In einer Weiterbildung der Erfindung werden nach dem Schritt e) bei einem Schritt e‘) die Bohrungen mit einem Material aus der Gruppe der Materialien Lot, Klebstoff, Polymer oder Sinterwerkstoff aufgefüllt und dieses anschließend umgeschmolzen bzw. ausgehärtet.
  • Damit können die Bohrungen ggf. komplett gefüllt werden.
  • Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen mit Hilfe von Figuren näher beschrieben werden. Dabei zeigen
  • 1 bis 8 die einzelnen Schritte einer ersten Variante des erfindungsgemäßen Verfahrens,
  • 9 bis 11 eine erste Alternative zu den Schritten der 7 bis 8,
  • 12 und 13 eine zweite Alternative zu den Schritten der 7 bis 8,
  • 14 und 15 eine dritte Alternative zu den Schritten der 7 bis 8.
  • In den 1 bis 8 ist eine erste Variante des erfindungsgemäßen Verfahrens zur Herstellung einer mehrlagigen Leiterplatte mit Durchkontaktierungen in schematischer Weise dargestellt. Die Abmessungen der einzelnen Bestandteile sind dabei nicht maßstäblich, sondern sollen lediglich die Vorgehensweise verdeutlichen.
  • 1 zeigt eine Prepreglage 1, die gemäß 2 strukturiert wird, indem in die Prepreglage 1 durch Bohren, Stanzen, Schneiden etc. Öffnungen 2 eingebracht werden, die die für die zu erzeugenden Durchkontaktierungen benötigten Anschlussflächen auf einer ersten strukturierten Leiterplattenlage 3 gemäß 3 freigeben sollen. Die erste Leiterplattenlage 3, die vor dem Verlegen gereinigt, angeätzt und getrocknet wird, weist dabei in herkömmlicher Weise Leiterbahnstrukturen und Kontaktflächen sowie Bohrungen 5 mit metallisierten Wänden auf.
  • In erfindungsgemäßer Weise sind die an der Leiterplattenlageaußenseite liegenden Ränder der Bohrungswandmetallisierung und weitere mit anderen Leiterplattenlagen zu verbindende Bereiche als Kontaktstellen 4 mit einer Mindestdicke von 5µm gebildet, so dass die zwei miteinander zu verbindenden Kontaktstellen 4 zweier benachbarter Leiterplattenlagen 3, 7 eine Gesamtdicke von mindestens 10µm haben.
  • Die Prepreglage 1 wird auf die erste strukturierte Leiterplattenlage 3 der 3 aufgebracht, so dass insbesondere durch die Öffnungen 2 die Kontaktstellen 4 auf der ersten Leiterplattenlage 3 freigelassen werden.
  • Gemäß 4 wird eine zweite strukturierte Leiterplattenlage 7 auf der Prepreglage 1 positioniert. Dieser Stapelaufbau wird in einem anschließenden Verpressschritt gemäß 5 und 6 (mit Vakuumunterstützung) verarbeitet.
  • Gemäß 7 wird eine Lotstoppschicht 8 auf die Oberflächen des Stapels aufgebracht und ggf. strukturiert. Anschließend erfolgt gemäß 8 ein Umschmelzen des Metalls der Kontaktstellen 4.
  • Wird gemäß 8 mit Umschmelzphase gearbeitet, wird die Temperatur des Pressguts am Ende des Pressprofils, nach dem Aushärten der Prepreglage 1 und vor dem Abkühlen kurzzeitig auf oberhalb der Schmelztemperatur des Metalls der Kontaktstellen 4 gebracht.
  • In den 9 bis 11 ist der Vorgang gezeigt, wenn vor dem Aufbringen der Lotstoppschicht 8 und dem Umschmelzen des Metalls der Kontaktstellen 4 ein Füllmaterial 9 in die Bohrungen 5 eingebracht wird. Das Füllmaterial 9 kann dabei ein Lot, ein Klebstoff, ein Polymer oder ein Sinterwerkstoff sein, der nach dem Einbringen umgeschmolzen bzw. ausgehärtet wird.
  • Daran anschließend wird wiederum eine Lotstoppschicht 8 auf die Außenflächen der entstandenen Leiterplatte aufgebracht, was in bekannter Weise durch Laminieren, Schleudern oder Vorhanggießen wie in den anderen Varianten auch erfolgen kann.
  • In den 12 und 13 ist eine weitere Variante des erfindungsgemäßen Verfahrens dargestellt, bei dem das Umschmelzen des Metalls der Kontaktstellen 4 vor dem Aufbringen der Lotstoppschicht 8 erfolgt. Hier wird bereits während des Verpressens die Temperatur über die Schmelzphase des Materials der Kontaktstellen 4 erhöht, so dass die intermetallischen Grenzschichten entstehen können
  • In den 14 und 15 ist schließlich eine dritte Variante des erfindungsgemäßen Verfahrens gezeigt, die eine Kombination der ersten und der zweiten Variante ist, bei der das Umschmelzen des Metalls der Kontaktstellen 4 während des Verpressens erfolgt und anschließend vor dem Aufbringen einer Lotstoppschicht Füllmaterial 9 in die Bohrungen 5 eingebracht wird.
  • Die Erfindung nutzt mit Bohrungen versehene, fertig strukturierte als mechanisch und elektrisch zu verbindende Leiterplattenlagen (Innen- und Außenlagen) zur Bildung von Durchkontaktierungen in mehrlagigen Leiterplatten. Durch den Einsatz von strukturierten Prepreglagen und ausreichend dicken Kontaktstellen wird während des Verpressens der zuvor genannten Leiterplattenlagen bzw. in einem nachgelagerten Temperaturprozess (Löten oder Aushärten) neben der mechanischen eine elektrische Verbindung erzeugt. Es entfällt gänzlich jede Form der galvanischen Erzeugung der elektrischen Durchkontaktierungen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 69431740 T2 [0006]

Claims (3)

  1. Verfahren zum Herstellen einer mehrlagigen Leiterplatte, bei der die einzelnen Leiterplattenlagen (3, 7) mit metallischen Leiterstrukturen versehen sind, die Kontaktstellen (4) aufweisen, die über die Leiterplattenoberfläche eine gleichmäßige Dicke von mindestens 5µm haben, und zumindest eine erste Leiterplattenlage (3, 7) Bohrungen (5) mit metallisierten Wänden aufweist, die mit den Kontaktstellen (4) der metallischen Leiterstruktur in elektrischem Kontakt sind oder eine solche Kontaktstelle (4) bilden, bei dem a) auf die erste Leiterplattenlage (3) eine strukturierte Prepreglage (1) aufgebracht wird, die Kontaktstellen (4) der metallischen Leiterstrukturen freilässt, b) auf die Prepreglage (1) eine zweite Leiterplattenlage (7) aufgebracht wird, c) auf diesen Stapel gegebenenfalls weitere Prepreg- und Leiterplattenlagen aufgebracht werden, d) die zumindest zwei Leiterplattenlagen (3, 7) und die zumindest eine Prepreglage (1) verpresst werden, so dass zu verbindende Kontaktstellen (4) der ersten Leiterplattenlage (3) und der zweiten Leiterplattenlage (7) in Kontakt kommen, e) während des Verpressens der Stapel bis zu einer Temperatur unterhalb der Schmelztemperatur des Metalls der Kontaktstellen (4) aufgeheizt wird, f) auf die Außenlagen des Stapels jeweils eine Lotstoppschicht (8) aufgebracht wird, g) und anschließend das Metall der Kontaktstellen (4) bei einer Temperatur oberhalb dessen Schmelztemperatur umgeschmolzen wird.
  2. Verfahren nach Anspruch 1, bei dem im Schritt e) der Stapel bis zu einer Temperatur über der Schmelztemperatur des Metalls der Kontaktstellen (4) aufgeheizt wird und dieses dabei umgeschmolzen wird und der Schritt g) entfällt.
  3. Verfahren nach Anspruch 1 oder 2, bei dem nach dem Schritt e) bei einem Schritt e‘) die Bohrungen (5) mit einem Material (9) aus der Gruppe der Materialien Lot, Klebstoff, Polymer oder Sinterwerkstoff aufgefüllt und dieses anschließend umgeschmolzen bzw. ausgehärtet wird.
DE102016219733.9A 2016-10-11 2016-10-11 Verfahren zur Herstellung einer mehrlagigen Leiterplatte Ceased DE102016219733A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102016219733.9A DE102016219733A1 (de) 2016-10-11 2016-10-11 Verfahren zur Herstellung einer mehrlagigen Leiterplatte
PCT/EP2017/075812 WO2018069319A1 (de) 2016-10-11 2017-10-10 Verfahren zur herstellung einer mehrlagigen leiterplatte

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016219733.9A DE102016219733A1 (de) 2016-10-11 2016-10-11 Verfahren zur Herstellung einer mehrlagigen Leiterplatte

Publications (1)

Publication Number Publication Date
DE102016219733A1 true DE102016219733A1 (de) 2018-04-12

Family

ID=60080799

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016219733.9A Ceased DE102016219733A1 (de) 2016-10-11 2016-10-11 Verfahren zur Herstellung einer mehrlagigen Leiterplatte

Country Status (2)

Country Link
DE (1) DE102016219733A1 (de)
WO (1) WO2018069319A1 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69431740T2 (de) 1993-04-21 2003-04-24 Nec Corp Mehrlagige Verdrahtungsplatine und ihre Herstellung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03289195A (ja) * 1990-04-06 1991-12-19 Casio Comput Co Ltd 多層配線基板の製造方法
DE19842590A1 (de) * 1998-09-17 2000-04-13 Daimler Chrysler Ag Verfahren zur Herstellung von Schaltungsanordnungen
US7547577B2 (en) * 2006-11-14 2009-06-16 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with solder paste connections

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69431740T2 (de) 1993-04-21 2003-04-24 Nec Corp Mehrlagige Verdrahtungsplatine und ihre Herstellung

Also Published As

Publication number Publication date
WO2018069319A1 (de) 2018-04-19

Similar Documents

Publication Publication Date Title
EP3081056B1 (de) Verfahren zum einbetten einer komponente in eine leiterplatte
AT503718B1 (de) Herstellung einer eine komponente umfassenden schicht
EP0658300B1 (de) Strukturierte leiterplatten und folienleiterplatten und verfahren zu deren herstellung
DE2144137A1 (de) Verfahren zum Herstellen der Löcher für die Verbindungen zwischen elektrischen, parallel übereinander liegenden Schaltungslagen einer Mehrlagen-Schaltungspackung
DE1815202A1 (de) Verfahren zur Herstellung mehrschichtiger Schaltungskarten
EP1620890A2 (de) Elektronisches bauteil, sowie systemträger und nutzen zur herstellung desselben
EP2973671A1 (de) Elektronisches bauteil und verfahren zum herstellen eines elektronischen bauteils
EP2798920B1 (de) Verfahren zum herstellen einer aus wenigstens zwei leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
DE112008003532T5 (de) Verfahren zum Herstellen eines Mehrschichtverdrahtungssubstrats
CH630202A5 (en) Process for producing a printed circuit board having rigid areas and at least one flexible area
EP0620702A2 (de) Kern für elektrische Verbindungssubstrate und elektrische Verbindungssubstrate mit Kern, sowie Verfahren zu deren Herstellung
DE3013667A1 (de) Leiterplatte und verfahren zu deren herstellung
DE102007060510A1 (de) Leiterplatten-Herstellungsverfahren, Leiterplatte und elektronische Anordnung
DE1085209B (de) Gedruckte elektrische Leiterplatte
CH628195A5 (en) Printed-circuit board having at least two wiring layers
DE102018100139A1 (de) Verfahren zum Herstellen einer mehrlagigen Leiterplatte sowie Leiterplatte
DE102016219732A1 (de) Verfahren zur Herstellung einer mehrlagigen Leiterplatte
DE102016219733A1 (de) Verfahren zur Herstellung einer mehrlagigen Leiterplatte
DE19625386A1 (de) Verfahren zur Herstellung einer Leiterplatte
DE102005027276B3 (de) Verfahren zur Herstellung einer Stapelanordnung
DE102020111996A1 (de) Verfahren zur Herstellung einer Leiterplatte und Leiterplatte mit mindestens einem eingebetteten elektronischen Bauteil
DE3914727A1 (de) Mehrlagen-leiterplatten fuer feinleiter und verfahren zu ihrer herstellung
DE1765341B1 (de) Verfahren zur herstellung einer mehrlagigen gedruckten schaltung
DE19512272C2 (de) Verfahren zur Herstellung einer mehrschichtigen Leiterplatte für ein Chassis eines unterhaltungselektronischen Gerätes und Leiterplatte hergestellt nach diesem Verfahren
DE112011101006T5 (de) Leiterplatte mit Aluminium-Leiterbahnen, auf die eine lötbare Schicht aus Material aufgebracht ist

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: VITESCO TECHNOLOGIES GMBH, DE

Free format text: FORMER OWNERS: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE; TECHNISCHE UNIVERSITAET DRESDEN, 01069 DRESDEN, DE

Owner name: CONTINENTAL AUTOMOTIVE GMBH, DE

Free format text: FORMER OWNERS: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE; TECHNISCHE UNIVERSITAET DRESDEN, 01069 DRESDEN, DE

R081 Change of applicant/patentee

Owner name: VITESCO TECHNOLOGIES GMBH, DE

Free format text: FORMER OWNER: CONTINENTAL AUTOMOTIVE GMBH, 30165 HANNOVER, DE

R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: VITESCO TECHNOLOGIES GMBH, DE

Free format text: FORMER OWNER: VITESCO TECHNOLOGIES GMBH, 30165 HANNOVER, DE

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final