AT503718B1 - Herstellung einer eine komponente umfassenden schicht - Google Patents

Herstellung einer eine komponente umfassenden schicht Download PDF

Info

Publication number
AT503718B1
AT503718B1 AT0932705A AT93272005A AT503718B1 AT 503718 B1 AT503718 B1 AT 503718B1 AT 0932705 A AT0932705 A AT 0932705A AT 93272005 A AT93272005 A AT 93272005A AT 503718 B1 AT503718 B1 AT 503718B1
Authority
AT
Austria
Prior art keywords
layer
conductor layer
component
conductor
circuit board
Prior art date
Application number
AT0932705A
Other languages
English (en)
Other versions
AT503718A2 (de
AT503718A5 (de
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Publication of AT503718A2 publication Critical patent/AT503718A2/de
Publication of AT503718A5 publication Critical patent/AT503718A5/de
Application granted granted Critical
Publication of AT503718B1 publication Critical patent/AT503718B1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

2 AT 503 718 B1
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Schicht, die eine Komponente enthält.
Schichten, die eine Komponente enthalten, werden beispielsweise bei der Produktion von Mehrlagen-Leiterplatten oder anderen ähnlichen elektronischen Modulen hergestellt. Das Verfahren, mit dem die Erfindung zusammenhängt, trachtet insbesondere danach, eine Schicht herzustellen, welche eine oder mehrere Komponenten enthält, die mit einer Schaltung außerhalb der Schicht oder miteinander elektrisch verbunden sind, und zwar durch im elektronischen Modul angefertigte Leiterstrukturen. In diesem Dokument wird eine solche Schicht als Leiterplattenschicht bezeichnet.
Die Patentveröffentlichung US 6,489,685 offenbart eine Lösung, bei der während der Herstellung einer Leiterplatte Komponenten in das Innere der Leiterplatte eingebracht werden. Bei dieser Lösung werden Leitermuster auf einer Trägerunterlage angefertigt und die Komponente wird mit den Leitermustern, die hergestellt wurden, verbunden. Danach wird eine Isolierschicht, an deren Oberfläche sich zusätzliche Leitermusterschichten befinden können und die als Grundmaterial der Leiterplatte fungiert, auf den Leitermustern und auf der Komponente gebildet. Nach der Schaffung der Isolierschicht wird die Trägerunterlage von der Konstruktion entfernt.
Die Patentveröffentlichung US 6,038,133 offenbart nicht nur ein Verfahren, das dem obenstehend beschriebenen ähnelt, sondern auch eine zweite Lösung, bei der während der Herstellung einer Leiterplatte Komponenten in das Innere der Leiterplatte eingebracht werden. Bei der zweiten Lösung werden die Komponenten mittels eines elektrisch leitfähigen Klebstoffs auf eine Kupferfolie geklebt und danach wird eine als Grundmaterial der Leiterplatte fungierende Isolierschicht auf der Kupferfolie und auf der Komponente gebildet. Nach dem Bilden der Isolierschicht werden aus der Kupferfolie Leitermuster angefertigt.
Die elektrischen Eigenschaften eines mit Hilfe eines elektrisch leitfähigen Klebstoffs hergestellten Kontakts sind nicht besonders gut, so dass die in den Veröffentlichungen US 6,489,685 und US 6,038,133 geoffenbarten Verfahren für zahlreiche derartige Anwendungen, bei denen die elektrischen Eigenschaften entscheidend sind, nicht geeignet sind.
Die Erfindung ist dazu bestimmt, ein neues Verfahren zur Herstellung einer Leiterplattenschicht auf einer Grundfläche, die Leitermuster umfasst, zu schaffen. Das neue Verfahren soll insbesondere die Herstellung von verlässlichen Kontakten mit hochwertigen elektrischen Eigenschaften zu den Kontakthöckern oder anderen Kontaktbereichen einer Komponente ermöglichen.
Die Erfindung beruht darauf, dass die Komponente oder die Komponenten der Leiterplatte, die hergestellt wird, an einer Leiterschicht angebracht wird bzw. werden, welche in dieser Phase noch nicht dahingehend gestaltet wurde, um eine Leitermusterschicht zu bilden. Die Leiterschicht ist in Bezug auf die Grundfläche ausgerichtet und mit Hilfe eines Isoliermaterials solcherart an der Grundfläche befestigt, dass die Komponente oder die Komponenten der Grundfläche zugewandt ist bzw. sind und sich die Komponenten im Inneren der Isoliermaterials befinden. Die elektrischen Kontakte zwischen den Kontaktbereichen der Komponente und der Leitermusterschicht sind solcherart gebildet, dass an der Position der Kontaktbereiche der Komponente Kontaktöffnungen geöffnet werden und in den Kontaktöffnungen ein Leitermaterial gebildet wird. Das Leitermaterial wird vorzugsweise unter Anwendung eines chemischen und/oder elektrochemischen Metallisierungsverfahrens hergestellt. Danach wird die Leiterschicht dahingehend gestaltet, um eine Leitermusterschicht zu bilden, und die erforderlichen Durchkontaktierungen werden zwischen der Leitermusterschicht und den Leitermustern der Grundfläche gebildet.
Genauer ist das erfindungsgemäße Verfahren durch das gekennzeichnet, was im kennzeichnenden Teil des Anspruchs 1 dargelegt ist. 3 AT 503 718 B1
Mit Hilfe der Erfindung werden beträchtliche Vorteile erzielt. Mittels des erfindungsgemäßen Verfahrens ist es möglich, die gewünschte Anzahl von Leiterplattenschichten zur Oberfläche von Leiterplatten oder anderen elektronischen Modulen hinzuzufügen. Mittels des erfindungsgemäßen Verfahrens kann eine Leiterplattenschicht auch zu anderen Oberflächen, die Leitermuster umfassen, hinzugefügt werden.
Mittels des erfindungsgemäßen Verfahrens ist es auch möglich, hochwertige und verlässliche elektrische Kontakte zu den Kontakthöckern oder anderen Kontaktbereichen einer Komponente herzustellen. Dies beruht auf der Tatsache, dass es bei der Herstellung der Kontakte möglich ist, zum Beispiel irgendein Microvia-Verfahren anzuwenden, das in der Leiterplattenindustrie bekannt ist und als verlässlich erachtet wird. Die Kontakte können beispielsweise solcherart angefertigt werden, dass die Kontaktbereiche zuerst z.B. mittels Laser oder Plasma gereinigt werden und danach Metall in den Kontaktöffnungen wachsen gelassen wird, wobei ein chemisches und/oder elektrochemisches Metallisierungsverfahren zur Anwendung kommt.
Im Folgenden wird die Erfindung anhand von Beispielen und unter Bezugnahme auf die beigefügten Zeichnungen untersucht.
Fig. 1 zeigt eine Leitermembran, die bei einer Ausführungsform der Erfindung als Ausgangsmaterial bei der Herstellung einer Leiterplattenschicht verwendet wird.
Fig. 2 zeigt eine Zwischenstufe gemäß einer Ausführungsform, bei der eine örtliche Klebstoffschicht auf der Leiterschicht der Fig. 1 hinzugefügt wird.
Fig. 3 zeigt eine Zwischenstufe gemäß einer Ausführungsform, bei der eine Komponente an der Klebstoffschicht der Fig. 2 angeklebt wird.
Fig. 4 zeigt das Stück der Fig. 3 im umgedrehten Zustand.
Fig. 5 zeigt eine Zwischenstufe gemäß einer Ausführungsform, bei der das Stück der Fig. 4 mittels Isoliermaterialschichten an der Grundfläche befestigt wird.
Fig. 6 zeigt eine Zwischenstufe gemäß einer Ausführungsform, bei der das Stück der Fig. 4 mittels einer Isoliermaterialschicht an der Grundfläche befestigt wird.
Fig. 7 zeigt eine Zwischenstufe gemäß einer Ausführungsform, bei der die Trägerschicht der Leiterschicht entfernt wurde und Kontaktöffnungen gebildet wurden, um Kontakte zur Komponente und Löcher für die Durchkontaktierungen herzustellen.
Fig. 8 zeigt eine Zwischenstufe gemäß einer Ausführungsform, bei der Leitermaterial auf den Kontaktöffnungen, den Durchkontaktierungen und der Leiterschicht der Fig. 7 gebildet wird.
Fig. 9 zeigt ein Stück gemäß einer Ausführungsform, bei der die Leiterschicht auf der Oberfläche des in Fig. 8 gezeigten Stücks dahingehend gestaltet ist, um eine Leitermusterschicht zu bilden.
Fig. 10 zeigt ein elektronisches Modul gemäß einer Ausführungsform, bei der auf der Grundfläche drei Leiterplattenschichten übereinander angefertigt wurden.
Bei den Verfahren gemäß den Ausführungsformen kann die Fertigung beispielsweise mit einer freiliegenden Leiterschicht 4 beginnen, die z.B. eine Metallschicht sein kann. Kupferfolie (Cu) ist ein Material, das für die Herstellung der Leiterschicht 4 geeignet ist. Wenn die für das Verfahren ausgewählte Leitermembran 4 sehr dünn ist oder die Leitermembran aus anderen Gründen nicht mechanisch stabil ist, so wird empfohlen, dass die Leitermembran 4 mit Hilfe einer Trägerschicht 12 gestützt wird (Fig. 1). Dann ist es möglich, z.B. in einer solchen Art und Weise vorzu- 4 AT503 718 B1 gehen, dass das Verfahren mit der Herstellung der Trägerschicht 12 beginnt. Die Trägerschicht 12 kann zum Beispiel aus einem elektrisch leitfähigen Material, wie z.B. Aluminium (AI), Stahl oder Kupfer, oder aus einem Isoliermaterial, wie z.B. einem Polymer, bestehen. Es ist möglich, auf der anderen Seite der Trägerschicht 12 eine ungemusterte Leiterschicht 4 anzufertigen, wobei z.B. irgendeine Herstellungsweise, die in der Leiterplattenindustrie wohlbekannt ist, eingesetzt wird. Die Leiterschicht kann beispielsweise angefertigt werden, indem die Oberfläche der Trägerschicht 12 mit einer Kupferfolie (Cu) beschichtet wird. Alternativ ist es möglich, in einer solchen Art und Weise vorzugehen, dass die Trägerschicht 12 an der Oberfläche der Leiterschicht 4 angefertigt wird. Die Leitermembran 4 kann ebenfalls eine bearbeitete Metallmembran oder irgendeine andere, mehrere Schichten oder mehrere Materialien enthaltende Membran sein.
Die Fertigung kann zum Beispiel auch mit einer Leiterschicht 4 beginnen, auf deren ersten Oberfläche sich eine (nicht dargestellte) Isoliermaterialschicht 1 befindet. In diesem Fall handelt es sich bei der ersten Oberfläche um die Oberfläche auf jener Seite, an der die im Inneren der Isolierschicht 1 eingeschlossene Komponente angebracht ist. Bei manchen Ausführungsformen kann sich an der dieser Isolierschicht 1 gegenüberliegenden Oberfläche noch eine weitere Leiterschicht 4 befinden. Wenn bei der Ausführungsform eine Trägerschicht 12 verwendet wird, so befindet sich die Trägerschicht 12 an der gegenüberliegenden Oberfläche der Leiterschicht 4, d.h., an der ersten Oberfläche. In diesem Fall werden Löcher oder Vertiefungen für die Komponenten, die einzubetten sind, in der Isoliermaterialschicht 1 gebildet. Die Vertiefungen können entweder bevor die Isoliermaterialschicht 1 und die Leiterschicht 4 aneinander befestigt werden oder ansonsten nach der Befestigung gebildet werden. Bei der Herstellung der Vertiefungen kann irgendeine in der Leiterplattenindustrie bekannte Bearbeitungsmethode, zum Beispiel Fräsen oder Laserbohren, eingesetzt werden.
Bei einer ersten (in den Figuren nicht dargestellten) Ausführungsform werden in der Leiterschicht 4 Kontaktöffnungen gebildet, und zwar an den Positionen der Kontaktbereiche 7 der anzubringenden Komponente 6 (vgl. Fig. 3 und 7). Die Kontaktöffnungen werden somit vor dem Anbringen der Komponente 6 an der Leiterschicht gebildet. Die Kontaktöffnungen können beispielsweise durch Bohren mit Hilfe eines Lasers hergestellt werden. Die gegenseitige Positionierung der Kontaktöffnungen wird gemäß den gegenseitigen Positionen der Kontaktbereiche 7 der Komponente ausgewählt und die Position und Ausrichtung jeder Gruppe von Kontaktöffnungen wird so gewählt, dass die Komponente in Bezug auf das gesamte elektronische Modul korrekt positioniert ist. Bei einer traditionelleren Ausführungsform wird für jeden Kontaktbereich 7, der an der Schaffung jedes elektrischen Kontakts beteiligt ist, eine Kontaktöffnung geschaffen, es existieren allerdings auch Ausführungsformen, bei denen mehrere Kontaktöffnungen für einen einzigen Kontaktbereich 7 gebildet werden. Der Oberflächenbereich der herzustellenden Kontaktöffnungen kann in etwa gleich groß wie der Oberflächenbereich des übereinstimmenden Kontaktbereichs 7 sein. Der Oberflächenbereich der Kontaktöffnung kann natürlich auch so gewählt werden, um kleiner oder bei manchen Ausführungsformen etwas größer als der Oberflächenbereich des übereinstimmenden Kontaktbereichs 7 zu sein. Die Form der Kontaktöffnungen kann z.B. rund, elliptisch, oval, eckig oder linear sein.
Die Kontaktöffnungen können aus der Richtung der ersten oder zweiten Oberfläche der Leiterschicht gebohrt werden. Wenn eine Trägerschicht 12, die sich somit an der zweiten Seite der Leiterschicht befindet, bei der Ausführungsform verwendet wird, kann es wünschenswert sein, die Kontaktöffnungen aus der Richtung der ersten Oberfläche zu bohren, da die zu bohrenden Öffnungen dann nicht vollständig durch die Trägerschicht 12 hindurchgehen müssen. Bei einer solchen Ausführungsform öffnen sich die Kontaktöffnungen später, wenn die Trägerschicht 12 entfernt wird. Die Kontaktöffnungen können auch geöffnet werden, indem die von der Leiterschicht 4 und der Trägerschicht 12 gebildete Materialschicht durch Ätzen aus der Richtung der Trägerschicht ausgedünnt wird. Die Leiterschicht 4 und die Trägerschicht 12 können auch aus einer einzigen Materialschicht gebildet sein. Jener Teil der Materialschicht, welcher der Trägerschicht 12 entspricht, wird danach entfernt und die Kontaktöffnungen werden geöffnet. Es ist 5 AT 503 718 B1 somit vorgesehen, dass sich die Kontaktöffnungen durch die gesamte Leiterschicht 4 erstrecken.
Bei einer zweiten Ausführungsform werden in der Leiterschicht 4 keine Kontaktöffnungen gebildet, bevor die Komponente angebracht wird, stattdessen werden die Kontaktöffnungen 17 erst nach dem Befestigen der Komponente gebildet (Fig. 7). Bei einer solchen Ausführungsform werden passende Ausrichtungsmarkierungen zum Ausrichten der Komponente verwendet. Sowohl bei der ersten als auch bei der zweiten Ausführungsform werden Ausrichtungsöffnungen 3 (Fig. 1) in der Leiterschicht gebildet, und zwar für die gegenseitige Ausrichtung der Leiterplattenschicht und der Leiterstrukturen an der Grundfläche 2. Bei beiden Ausführungsformen können die Ausrichtungsöffnungen entweder vor oder nach dem Befestigen der Komponente 6 an der Leiterschicht gebildet werden.
Bei beiden Ausführungsformen werden die Komponenten 6 mit Hilfe eines Klebstoffs an der Oberfläche der Leiterschicht 4 angebracht (Fig. 3). Zum Kleben wird eine Klebstoffschicht 5 auf der Befestigungsfläche der Leiterschicht 4 oder auf der Befestigungsfläche der Komponente 6 oder auf beiden Befestigungsflächen aufgetragen (Fig. 2). Danach können die Komponenten 6 mit Hilfe der Ausrichtungsmarkierungen in den Positionen, die für die Komponenten 6 vorgesehen sind, ausgerichtet werden.
Die Befestigungsfläche der Komponente 6 bezieht sich auf die der Leiterschicht 4 zugewandte Oberfläche der Komponenten 6. Die Befestigungsfläche der Komponente 6 umfasst Kontaktbereiche, mittels welcher ein elektrischer Kontakt zur Komponente hergestellt werden kann. Die Kontaktbereiche können beispielsweise flache Bereiche an der Oberfläche der Komponente 6 oder noch häufiger Kontaktvorsprünge, wie z.B. Kontakthöcker, sein, die aus der Oberfläche der Komponente 6 herausragen. Im Allgemeinen gibt es zumindest zwei Kontaktbereiche oder Vorsprünge in einer Komponente 6. In komplexen Mikroschaltungen kann es sogar sehr viele Kontaktbereiche geben.
Im Allgemeinen ist es wünschenswert, so viel Klebstoff auf der Befestigungsfläche oder den Befestigungsflächen aufzutragen, dass der Klebstoff den zwischen der Komponente 6 und der Leiterschicht 4 verbleibenden Raum vollständig ausfüllt. Dann besteht kein Bedarf an einem separaten Füllmittel. Das Füllen des zwischen den Komponenten 6 und der Leiterschicht 4 verbleibenden Raums verstärkt die mechanische Verbindung zwischen der Komponente 6 und der Leiterschicht 4, so dass eine mechanisch stabilere Konstruktion erhalten wird. Eine vollständige Klebstoffschicht ohne Lücken unterstützt ebenfalls die Leitermuster 14, die später in der Leiterschicht 4 zu bilden sind, und schützt die Konstruktion in späteren Prozessstufen. Bei der ersten Ausführungsform tritt der Klebstoff während des Klebens auch in die Kontaktöffnungen.
Der Begriff „Klebstoff“ bezieht sich auf ein Material, mittels welchem die Komponenten an der Leiterschicht angebracht werden können. Eine Eigenschaft des Klebstoffs besteht darin, dass er auf der Oberfläche der Leiterschicht und/oder der Komponente in relativ flüssiger Form oder ansonsten in einer sich den Oberflächenformen anpassenden Form, z.B. in Form einer Membran, aufgetragen werden kann. Eine zweite Eigenschaft des Klebstoffs besteht darin, dass der Klebstoff nach dem Aufträgen aushärtet oder zumindest teilweise solcherart gehärtet werden kann, dass der Klebstoff die Komponente (in Bezug auf die Leiterschicht) an der richtigen Stelle halten kann, zumindest bis die Komponente in irgendeiner anderen Art und Weise an der Konstruktion befestigt wird. Eine dritte Eigenschaft des Klebstoffs ist seine Klebefähigkeit, d.h., seine Fähigkeit, die Oberfläche, die geklebt wird, festzuhalten.
Der Begriff „Kleben“ bezieht sich auf das Befestigen der Komponente und der Leiterschicht mit Hilfe eines Klebstoffs. Beim Kleben wird der Klebstoff somit zwischen die Komponente und die Leiterschicht gebracht, und die Komponente wird in einer geeigneten Position in Bezug auf die Leiterschicht platziert, in welcher der Klebstoff mit der Komponente und der Leiterschicht in 6 AT 503 718 B1
Kontakt steht und den Raum zwischen der Komponente und der Leiterschicht zumindest teilweise ausfüllt. Danach wird der Klebstoff (zumindest teilweise) aushärten gelassen, oder der Klebstoff wird (zumindest teilweise) aktiv solcherart gehärtet, dass die Komponente mit Hilfe des Klebstoffs an der Leiterschicht anhaftet. Bei manchen Ausführungsformen können die Kontaktvorsprünge der Komponente beim Kleben durch die Klebstoffschicht ragen, um mit der Leiterschicht in Kontakt zu treten.
Bei dem in den Ausführungsformen verwendeten Klebstoff handelt es sich beispielsweise um gefülltes oder ungefülltes hitzehärtbares Epoxidharz. Der Klebstoff wird so ausgewählt, dass der verwendete Klebstoff ein ausreichendes Haftvermögen gegenüber der Leitermembran, der Leiterplatte und der Komponente aufweist. Eine bevorzugte Eigenschaft des Klebstoffs ist ein passender Wärmeausdehnungskoeffizient, so dass sich die Wärmeausdehnung des Klebstoffs während des Prozesses nicht zu stark von der Wärmeausdehnung des umgebenden Materials unterscheidet. Der ausgewählte Klebstoff sollte vorzugsweise auch eine kurze Aushärtungszeit, vorzugsweise von höchstens einigen Sekunden, aufweisen. Innerhalb dieses Zeitraums sollte der Klebstoff zumindest teilweise aushärten, so dass der Klebstoff die Komponenten an der richtigen Stelle halten kann. Die endgültige Aushärtung kann deutlich mehr Zeit erfordern, und es kann sogar vorgesehen sein, dass die endgültige Aushärtung in Verbindung mit späteren Prozessstufen stattfindet. Der Klebstoff sollte auch den eingesetzten Prozesstemperaturen, z.B. einem mehrmaligen Erhitzen auf eine Temperatur von 100 - 265 eC, sowie einer anderen Belastung des Produktionsverfahrens, z.B. einer chemischen oder mechanischen Belastung, standhalten. Die spezifische elektrische Leitfähigkeit des Klebstoffs liegt vorzugsweise in der Größenordnung der spezifischen elektrischen Leitfähigkeit von Isoliermaterialien.
Eine geeignete Isoliermaterialschicht 1 wird als Grundmaterial des elektronischen Moduls, z.B. einer Leiterplatte, gewählt. Die Isoliermaterialschicht 1 kann aus einem geeigneten Polymer oder aus einem Material, das ein Polymer enthält, gefertigt sein. Das Produktionsmaterial der Isoliermaterialschicht 1 kann zum Beispiel in flüssiger oder vorgehärteter Form (wie z.B. als Prepreg) vorliegen. Bei der Herstellung der Isoliermaterialschicht 1 können glasfaserverstärkte Platten, wie z.B. Platten des FR4- oder des FR5-Typs, verwendet werden. Andere Beispiele für Materialien, die bei der Herstellung der Isoliermaterialschicht 1 verwendet werden können, sind PI (Polyamid), Aramid, Polytetrafluorethylen und Teflon®. Anstelle von oder zusammen mit hitzehärtbaren Kunststoffen können bei der Herstellung der Isoliermaterialschicht 1 auch Thermoplasten, z.B. irgendein geeignetes LCP (Flüssigkristallpolymer), verwendet werden.
Vertiefungen oder Durchgangslöcher, die entsprechend der Größe und der gegenseitigen Positionen der an der Leiterschicht 4 angeklebten Komponenten 6 ausgewählt werden, werden unter Anwendung irgendeines geeigneten Verfahrens in der Isoliermaterialschicht 1 gebildet (Fig. 5). Die Vertiefungen oder Durchgangslöcher können auch etwas größer als die Komponenten 6 gestaltet werden, in welchem Fall die Ausrichtung der Isoliermaterialschicht 1 in Bezug auf die Leiterschicht 4 nicht dermaßen entscheidend ist. Wenn bei dem Verfahren eine Isoliermaterialschicht 1, in der Durchgangslöcher für die Komponenten 6 gebildet sind, verwendet wird, können bestimmte Vorteile erzielt werden, indem zusätzlich eine separate Isoliermaterialschicht 11, in der keine Löcher gebildet sind, verwendet wird. Eine solche Isoliermaterialschicht 11 kann sich auf der Isoliermaterialschicht befinden, um die für die Komponenten gebildeten Durchgangslöcher abzudecken.
Danach wird das Isoliermaterial gehärtet, so dass eine im Wesentlichen einheitliche Isoliermaterialschicht 1 geschaffen wird (Fig. 6). Die im Wesentlichen einheitliche Isoliermaterialschicht 1 wird bei beiden Ausführungsformen gebildet, wobei eine einzige Isoliermateriallage 1 verwendet wird und dabei mehrere Isoliermateriallagen 1,11 Verwendung finden.
Wenn die Isoliermaterialschicht 1 nicht transparent ist, können Ausrichtungsöffnungen 13 für die gegenseitige Ausrichtung der Leiterplattenschicht und der Leiterstrukturen an der Grundfläche 2 in der Isoliermaterialschicht gebildet werden. Diese Verfahrensweise kann sowohl bei der ersten 7 AT 503 718B1 als auch bei der zweiten Ausführungsform angewandt werden. Wenn eine Isoliermaterialschicht 11 verwendet wird, können in einer entsprechenden Art und Weise Ausrichtungsöffnungen 33 in dieser gebildet werden. Die Ausrichtungsöffnungen 13 und die Ausrichtungsöffnungen 33 werden gemäß den Ausrichtungsmarkierungen 39 auf der Grundfläche positioniert. Wenn die Isoliermaterialschicht 1 oder die Isoliermaterialschichten 1, 11 auf der Grundfläche 2 solcherart angeordnet ist bzw. sind, dass die Ausrichtungsöffnungen 13 und, falls erforderlich, auch die Ausrichtungsöffnungen 33 in derselben Position wie die Ausrichtungsmarkierung 39 gelegen sind, so kann die Leiterschicht 4 in Bezug auf die Grundfläche 2 präzise ausgerichtet werden, und zwar durch die Ausrichtungsöffnung 3. Die Ausrichtung kann zum Beispiel auch mit Hilfe von Ausrichtungsstiften erfolgen, welche sich in den Randbereichen der gesamten Schicht, die ausgerichtet wird, befinden.
Eine weitere Alternative beim Ausrichten besteht darin, die Leiterschicht 4 in die richtige Position in Bezug auf die Grundfläche 2 zu bringen, indem sie durch eine Ausrichtungsöffnung 3 ausgerichtet wird und die Leiterschicht 4 in der richtigen Position über der Grundfläche 2 gehalten wird. Danach kann eine zumindest teilweise ungehärtete Isoliermateriallage 1 zwischen der Leiterschicht 4 und der Grundfläche 2 eingebracht werden und die Schichten können aneinandergepresst werden. Wenn beim Pressen nicht zugelassen wird, dass die Leiterschicht 4 und die Grundfläche 2 sich in Bezug aufeinander seitwärts bewegen, so gelangen die Leiterschicht 4 und die Grundfläche 2 in Bezug aufeinander in die korrekte Position. Bei einer solchen Ausführungsform muss die Isoliermaterialschicht 1 nicht notwendigerweise Ausrichtungsöffnungen 13 umfassen. Dementsprechend sind bei Verwendung einer zweiten Isoliermaterialschicht 11 auch keine Ausrichtungsöffnungen 33 erforderlich.
Nach dem Befestigen der Schichten werden Microvias im elektronischen Modul angefertigt, durch welche elektrische Kontakte zwischen den Kontaktbereichen der Komponenten 6 und der Leiterschicht 4 hergestellt werden können.
Zur Herstellung der Durchkontaktierungen werden die Kontaktöffnungen 17 in der ersten Ausführungsform vom Klebstoff und anderen Materialien, die möglicherweise in die Öffnungen getreten sind, gesäubert. Dies erfolgt natürlich aus der Richtung der zweiten Oberfläche des Leitermaterials 4, da die Komponenten an der ersten Seite angeklebt sind. In Zusammenhang mit dem Reinigen der Kontaktöffnungen ist es auch möglich, die Kontaktbereiche 7 der Komponenten 6 zu reinigen, wodurch die Bedingungen zur Herstellung eines hochwertigen elektrischen Kontakts weiter verbessert werden. Das Reinigen kann zum Beispiel mittels einer Plasmatechnik, chemisch oder mit Hilfe eines Lasers erfolgen. Wenn die Kontaktöffnungen und Kontaktbereiche bereits ausreichend sauber sind, kann das Reinigen natürlich unterlassen werden.
In dieser Stufe werden bei der zweiten Ausführungsform Kontaktöffnungen 17 durch die Leiterschicht 4 gebildet (Fig. 7). Die Kontaktöffnungen 17 werden beispielsweise mittels der Ausrichtungsöffnungen 3 ausgerichtet. Die Kontaktöffnungen 17 können zum Beispiel mit Hilfe eines Lasers hergestellt werden.
In Zusammenhang mit der Herstellung oder Reinigung der Kontaktöffnungen 17 ist es auch möglich, Löcher für die Durchkontaktierungen herzustellen, die zwischen der Leitermusterschicht 14 und einer Leiterstruktur 19 an der Grundfläche 2 zu bilden sind.
Danach ist es möglich, falls gewünscht, den Erfolg der Ausrichtung der Komponente 6 zu überprüfen. Dies beruht auf der Tatsache, dass gut ausgerichtete Kontaktbereiche 7 einer Komponente 6 bei Betrachtung aus der Richtung der Leiterschicht 4 durch die Kontaktöffnungen 17 sichtbar sind.
Nachdem die Kontaktöffnungen bei der ersten Ausführungsform (falls erforderlich) gereinigt wurden oder nachdem bei der zweiten Ausführungsform die Kontaktöffnungen hergestellt

Claims (19)

  1. 8 AT 503 718 B1 wurden, wird leitfähiges Material solcherart zu den Kontaktöffnungen 17 gebracht, dass es einen elektrischen Kontakt zwischen der Komponente 6 und der Leiterschicht 4 bildet. In demselben Zusammenhang ist es möglich, Leiter auch zu den Durchkontaktierungen 20 herzustellen. Das leitfähige Material kann zum Beispiel hergestellt werden, indem die Kontaktöffnungen mit einer elektrisch leitfähigen Paste gefüllt werden. Das leitfähige Material kann auch unter Anwendung einiger der in der Leiterplattenindustrie bekannten Wachstumsverfahren hergestellt werden. Zum gegenwärtigen Zeitpunkt werden die besten elektrischen Kontakte hergestellt, indem eine metallurgische Verbindung geschaffen wird, zum Beispiel indem das leitfähige Material mittels eines chemischen oder elektrochemischen Verfahrens wachsen gelassen wird. Es wird somit der Versuch unternommen, solche Verfahren zumindest bei den anspruchsvollsten Anwendungen einzusetzen. Eine gute Alternative ist das Wachstum einer dünnen Schicht unter Anwendung eines chemischen Verfahrens und das Fortsetzen des Wachstums mittels eines sparsameren elektrochemischen Verfahrens. Natürlich ist es möglich, zusätzlich zu diesen Verfahren auch irgendein anderes Verfahren einzusetzen, das hinsichtlich des Endergebnisses von Vorteil ist. Gleichzeitig kann auch die Dicke der Leiterschicht 4 erhöht werden (Fig. 8). Danach kann die Leiterschicht 4 dahingehend gestaltet werden, um eine Leitermusterschicht 14 zu bilden (Fig. 9). Die obenstehend beschriebenen Beispiele veranschaulichen einige der möglichen Verfahren, mit deren Hilfe unsere Erfindung genutzt werden kann. Unsere Erfindung beschränkt sich jedoch nicht nur auf die erste und die zweite Ausführungsform, die obenstehend beschrieben wurden, sondern stattdessen umfasst die Erfindung auch andere verschiedene Verfahren und deren Endprodukte, wobei der volle Umfang und die Äquivalenzauslegung der Ansprüche berücksichtigt werden. Die Erfindung beschränkt sich auch nicht nur auf die in den Beispielen dargestellten Konstruktionen und Verfahren, sondern dem Fachmann ist offensichtlich, dass verschiedene Anwendungen unserer Erfindung zur Herstellung einer großen Vielfalt von elektronischen Modulen und Leiterplatten, die sich sogar sehr stark von den dargestellten Beispielen unterscheiden, eingesetzt werden können. Die Komponenten und Schaltungen der Figuren werden somit nur mit dem Ziel gezeigt, das Produktionsverfahren zu veranschaulichen. Somit können an den Verfahren der obenstehend beschriebenen Beispiele sehr viele Veränderungen vorgenommen werden, wobei dennoch nicht von der Grundidee gemäß der Erfindung abgewichen wird. Die Veränderungen können sich zum Beispiel auf die in den verschiedenen Stufen beschriebenen Produktionstechniken oder auf die wechselseitige Abfolge der Prozessstufen beziehen. Das obenstehend beschriebene Verfahren zur Herstellung einer Leiterplattenschicht kann auch in einer solchen Weise wiederholt werden, dass Leiterplattenschichten übereinanderliegend angefertigt werden. Auf diese Art und Weise ist es möglich, Konstruktionen herzustellen, wie z.B. jene, die in Fig. 10 dargestellt sind und übereinanderliegende Leiterplattenschichten umfassen, die elektrisch miteinander verbunden sind und Komponenten enthalten. Leiterplattenschichten können somit auf sehr unterschiedlichen Grundflächen 2 hinzugefügt werden. Die Grundfläche 2 kann auch eine gekrümmte Fläche sein, wie bei den obenstehend dargestellten Ausführungsformen wird der elektrische Kontakt zwischen der Komponente und der zugehörigen Leiterschicht durch die Biegung der Leiterschicht nicht beschädigt. Dies beruht auf der Tatsache, dass der elektrische Kontakt erst nach der Biegung der Leiterschicht hergestellt wird. Patentansprüche: 1. Verfahren zur Herstellung einer Leiterplattenschicht auf einer Grundfläche (2), welche Grundfläche (2) Leitermuster (19) umfasst und wobei die Leiterplattenschicht eine Leiter- 9 AT503 718 B1 musterschicht (14), eine Isoliermaterialschicht (1) und zumindest eine Komponente (6) im Inneren der Isoliermaterialschicht (1) umfasst, gekennzeichnet durch - das Nehmen einer Leiterschicht (4) und das Befestigen der zumindest einen Komponente (6) an der Leiterschicht (4) mittels eines isolierenden Klebstoffs (5), und zwar an der Seite der ersten Oberfläche der Leiterschicht, - das Ausrichten der Leiterschicht (4) in Bezug auf die Grundfläche (2) und das Anbringen der Leiterschicht an der Grundfläche (2) mit Hilfe eines Isoliermaterials (1), wobei die erste Oberfläche der Leiterschicht (4) der Grundfläche (2) zugewandt ist, wodurch die Isoliermaterialschicht (1) zwischen der Leiterschicht (4) und der Grundfläche (2) gebildet wird, in welcher sich die zumindest eine Komponente (6) befindet, - das Bilden elektrischer Kontakte zwischen den Kontaktbereichen (7) der Komponente (6) und der Leiterschicht (4), indem an den Positionen der Kontaktbereiche (7) der Komponente (6) Kontaktöffnungen (17) geöffnet werden und leitfähiges Material in den Kontaktöffnungen (17) hergestellt wird, wobei das Öffnen der Kontaktöffnungen (17) das Entfernen von Abschnitten der Leiterschicht (4) und des isolierenden Klebstoffs (5) im Bereich der zu öffnenden Kontaktöffnungen (17) umfasst, - das Gestalten der Leiterschicht (4) zwecks Bildung einer Leitermusterschicht (14), und - das Herstellen zumindest einer Durchkontaktierung (20) zwischen der Leitermusterschicht (14) und den Leitermustern (19) der Grundfläche (2).
  2. 2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die Grundfläche (2) die Oberfläche einer Leiterplatte ist.
  3. 3. Verfahren gemäß Anspruch 1 oder 2, gekennzeichnet durch das Befestigen der Komponente (6), z.B. einer Mikroschaltung, an der Leiterschicht (4) mit Hilfe des isolierenden Klebstoffs (5) und - nach der Befestigung - das Bilden des elektrischen Kontakts zwischen der Leiterschicht und den Kontaktbereichen oder Kontakthöckern, indem Durchkontaktierungen durch den isolierenden Klebstoff geschaffen werden.
  4. 4. Verfahren gemäß Anspruch 3, gekennzeichnet durch das Bilden der elektrischen Kontakte zwischen den Kontaktbereichen (7) der Komponente (6) und der Leiterschicht (14), nachdem die Leiterschicht (4) mit Hilfe eines Isoliermaterials (1) an der Grundfläche (2) angebracht wurde.
  5. 5. Verfahren gemäß einem der Ansprüche 1-4, gekennzeichnet durch das Herstellen des Leitermaterials in den Kontaktöffnungen unter Anwendung eines chemischen und/oder elektrochemischen Metallisierungsverfahrens.
  6. 6. Verfahren gemäß einem der Ansprüche 1-5, dadurch gekennzeichnet, dass die Leiterschicht (4) beim Befestigen der Komponente (6) für die Ausrichtung gebildete Öffnungen (3) umfasst.
  7. 7. Verfahren gemäß einem der Ansprüche 1-5, dadurch gekennzeichnet, dass die Leiterschicht (4) beim Befestigen der Komponente (6) an den Positionen der Kontaktbereiche (7) der Komponente Kontaktöffnungen (17) umfasst.
  8. 8. Verfahren gemäß einem der Ansprüche 1-7, dadurch gekennzeichnet, dass die Leiterschicht (4) beim Befestigen der Komponente (6) Öffnungen zur Herstellung von Durchkontaktierungen umfasst.
  9. 9. Verfahren gemäß einem der Ansprüche 1-8, dadurch gekennzeichnet, dass die Grundfläche (2) Ausrichtungsmarkierungen (39) umfasst, um die Leiterplattenschicht, die hergestellt wird, in Bezug auf die Grundfläche (2) auszurichten.
  10. 10. Verfahren gemäß einem der Ansprüche 1-9, dadurch gekennzeichnet, dass bei der Schaf- 1 0 ΑΤ 503 718 Β1 fung der Isoliermaterialschicht (1) zumindest eine Isoliermateriallage (1), die zumindest teilweise ungehärtet ist, zwischen der Grundfläche (2) und der ersten Oberfläche der Leiterschicht (4) eingebracht wird.
  11. 11. Verfahren gemäß Anspruch 10, dadurch gekennzeichnet, dass bei der Schaffung der Isoliermaterialschicht (1) die Isoliermateriallage (1, 11) für die Ausrichtung gebildete Öffnungen (13, 33) umfasst.
  12. 12. Verfahren gemäß einem der Ansprüche 1-11, dadurch gekennzeichnet, dass die Leiterschicht (4) mit Hilfe eines Isoliermaterials (1) solcherart an der Grundfläche (2) angebracht wird, dass zwischen der Leiterschicht und der Grundfläche (2) eine einheitliche Isoliermaterialschicht (1), die aus einem einzigen Isoliermaterial besteht, gebildet wird.
  13. 13. Verfahren gemäß einem der Ansprüche 1-12, dadurch gekennzeichnet, dass die Isoliermaterialschicht (1) zwischen der Leiterschicht (4) und der Grundfläche (2) nach dem Befestigen der Komponente (6) gebildet wird und die Leitermuster (14) nach der Bildung der Isoliermaterialschicht (1) aus der Leiterschicht (4) gebildet werden.
  14. 14. Verfahren gemäß einem der Ansprüche 1-13, gekennzeichnet durch das Bilden der Isoliermaterialschicht (1) in einer solchen Art und Weise, dass das Isoliermaterial die Komponente (6) umgibt und mit der Oberfläche der Komponente (6) in Kontakt gerät.
  15. 15. Verfahren gemäß einem der Ansprüche 1-14, gekennzeichnet durch das Anordnen mehrerer Komponenten in der Leiterplattenschicht und das Kombinieren der Komponenten (6) zwecks Bildung einer elektrisch funktionsfähigen Gesamheit mit Hilfe der Leitermuster (14) einer oder mehrerer Leiterplattenschichten.
  16. 16. Verfahren gemäß einem der Ansprüche 1-15, dadurch gekennzeichnet, dass die Grundfläche (2) eine gekrümmte Fläche ist.
  17. 17. Verfahren gemäß einem der Ansprüche 1-16, dadurch gekennzeichnet, dass das Verfahren zur Herstellung mindestens zweier übereinanderliegender Leiterplattenschichten in einer solchen Weise angewandt wird, dass eine erste Leiterplattenschicht zuerst auf der Grundfläche (2) angefertigt wird und auf deren Oberfläche wiederum jede nachfolgende Leiterplattenschicht angefertigt wird, wobei die vorhergehende Leiterplattenschicht als Grundfläche fungiert.
  18. 18. Verfahren gemäß einem der Ansprüche 1-17, gekennzeichnet durch das Füllen der Kontaktöffnungen (17) und Durchkontaktierungen (20) mit leitfähigem Material in ein- und demselben Prozessschritt.
  19. 19. Verfahren gemäß einem der Ansprüche 1-18, gekennzeichnet durch das Herstellen des leitfähigen Materials in den Durchkontaktierungen (20) unter Anwendung eines chemischen und/oder elektrochemischen Metallisierungsverfahrens. Hiezu 6 Blatt Zeichnungen
AT0932705A 2004-08-05 2005-08-04 Herstellung einer eine komponente umfassenden schicht AT503718B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20041059A FI117812B (fi) 2004-08-05 2004-08-05 Komponentin sisältävän kerroksen valmistaminen
PCT/FI2005/000352 WO2006013230A2 (en) 2004-08-05 2005-08-04 Manufacture of a layer including a component

Publications (3)

Publication Number Publication Date
AT503718A2 AT503718A2 (de) 2007-12-15
AT503718A5 AT503718A5 (de) 2009-04-15
AT503718B1 true AT503718B1 (de) 2009-06-15

Family

ID=32922092

Family Applications (1)

Application Number Title Priority Date Filing Date
AT0932705A AT503718B1 (de) 2004-08-05 2005-08-04 Herstellung einer eine komponente umfassenden schicht

Country Status (7)

Country Link
US (1) US7673387B2 (de)
JP (1) JP4630333B2 (de)
KR (1) KR20070041774A (de)
CN (2) CN101686612A (de)
AT (1) AT503718B1 (de)
FI (1) FI117812B (de)
WO (1) WO2006013230A2 (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
GB2441265B (en) 2005-06-16 2012-01-11 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
KR20130023362A (ko) 2006-05-24 2013-03-07 다이니폰 인사츠 가부시키가이샤 부품 내장 배선판, 부품 내장 배선판의 제조 방법
US9610758B2 (en) 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
US9953910B2 (en) 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
JP5012896B2 (ja) * 2007-06-26 2012-08-29 株式会社村田製作所 部品内蔵基板の製造方法
CN101472399B (zh) * 2007-12-26 2011-09-21 欣兴电子股份有限公司 内埋式线路板的制作方法
US8259454B2 (en) 2008-04-14 2012-09-04 General Electric Company Interconnect structure including hybrid frame panel
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
KR101048515B1 (ko) * 2008-10-15 2011-07-12 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI20095110A0 (fi) 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
CN102332408B (zh) * 2010-07-13 2015-05-13 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
AT12737U1 (de) 2010-09-17 2012-10-15 Austria Tech & System Tech Verfahren zum herstellen einer aus mehreren leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
TWI462194B (zh) * 2011-08-25 2014-11-21 Chipmos Technologies Inc 半導體封裝結構及其製作方法
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
AT513047B1 (de) * 2012-07-02 2014-01-15 Austria Tech & System Tech Verfahren zum Einbetten zumindest eines Bauteils in eine Leiterplatte
TWI463634B (zh) * 2012-08-29 2014-12-01 Macronix Int Co Ltd 晶片堆疊結構及其製造方法
US8860202B2 (en) * 2012-08-29 2014-10-14 Macronix International Co., Ltd. Chip stack structure and manufacturing method thereof
JP6103054B2 (ja) * 2013-06-18 2017-03-29 株式会社村田製作所 樹脂多層基板の製造方法
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
US10178755B2 (en) * 2017-05-09 2019-01-08 Unimicron Technology Corp. Circuit board stacked structure and method for forming the same
KR102175825B1 (ko) * 2018-11-26 2020-11-06 엘비세미콘 주식회사 반도체 패키지의 제조방법
CN111010808B (zh) * 2019-12-31 2022-05-13 生益电子股份有限公司 一种pcb的制作方法
CN113498633B (zh) * 2020-01-21 2023-09-15 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法
WO2022209319A1 (ja) * 2021-04-02 2022-10-06 株式会社村田製作所 配線基板及びモジュール

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920058A2 (de) * 1997-11-25 1999-06-02 Matsushita Electric Industrial Co., Ltd. Modul mit Einbaukomponente und seine Herstellung
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
EP1111662A2 (de) * 1999-12-22 2001-06-27 General Electric Company Gerät und Methode, zur Ausrichtung eines Halbleiterchips zu einem Verbindungsmetall auf einem flexiblen Substrat, und Produkt daraus
WO2003065778A1 (en) * 2002-01-31 2003-08-07 Imbera Electronics Oy Method for embedding a component in a base and forming a contact
EP1441389A2 (de) * 2003-01-23 2004-07-28 Shinko Electric Industries Co., Ltd. Verpackungsstruktur elektronischer Bauteile und Methode zu dessen Herstellung

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
JP3094481B2 (ja) * 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH11135951A (ja) * 1997-10-30 1999-05-21 Kyocera Corp 多層配線基板
JP4606685B2 (ja) * 1997-11-25 2011-01-05 パナソニック株式会社 回路部品内蔵モジュール
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6284564B1 (en) * 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6876072B1 (en) * 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2003037205A (ja) * 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
JP2003133693A (ja) * 2001-10-29 2003-05-09 Denso Corp 配線形成方法、回路形成方法、配線形成装置、回路形成装置
JP3910045B2 (ja) * 2001-11-05 2007-04-25 シャープ株式会社 電子部品内装配線板の製造方法
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US6701614B2 (en) * 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
JP4288912B2 (ja) * 2002-08-08 2009-07-01 日立化成工業株式会社 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
JP2004146634A (ja) 2002-10-25 2004-05-20 Murata Mfg Co Ltd 樹脂基板の製造方法、および樹脂多層基板の製造方法
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920058A2 (de) * 1997-11-25 1999-06-02 Matsushita Electric Industrial Co., Ltd. Modul mit Einbaukomponente und seine Herstellung
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
EP1111662A2 (de) * 1999-12-22 2001-06-27 General Electric Company Gerät und Methode, zur Ausrichtung eines Halbleiterchips zu einem Verbindungsmetall auf einem flexiblen Substrat, und Produkt daraus
WO2003065778A1 (en) * 2002-01-31 2003-08-07 Imbera Electronics Oy Method for embedding a component in a base and forming a contact
EP1441389A2 (de) * 2003-01-23 2004-07-28 Shinko Electric Industries Co., Ltd. Verpackungsstruktur elektronischer Bauteile und Methode zu dessen Herstellung

Also Published As

Publication number Publication date
US20080295326A1 (en) 2008-12-04
FI117812B (fi) 2007-02-28
US7673387B2 (en) 2010-03-09
WO2006013230A3 (en) 2006-05-11
AT503718A2 (de) 2007-12-15
CN100543983C (zh) 2009-09-23
AT503718A5 (de) 2009-04-15
JP4630333B2 (ja) 2011-02-09
WO2006013230A2 (en) 2006-02-09
JP2008509549A (ja) 2008-03-27
CN101686612A (zh) 2010-03-31
FI20041059A0 (fi) 2004-08-05
FI20041059A (fi) 2006-02-06
KR20070041774A (ko) 2007-04-19
CN101027775A (zh) 2007-08-29

Similar Documents

Publication Publication Date Title
AT503718B1 (de) Herstellung einer eine komponente umfassenden schicht
DE112004001727B4 (de) Verfahren zur Herstellung eines elektronischen Moduls
DE69207520T2 (de) Elektrische Leiterplattenbaugruppe und Herstellungsverfahren für eine elektrische Leiterplattenbaugruppe
DE69708879T2 (de) Z-achsenzwischenverbindungsverfahren und schaltung
EP2027600B1 (de) Verfahren zum Einbetten zumindest eines Bauelements in einem Leiterplattenelement
DE68928150T2 (de) Herstellungsverfahren von einer mehrschichtigen Leiterplatte
DE112005001414T5 (de) Verfahren zur Herstellung eines Elektronikmoduls
DE112005000952T5 (de) Elektronik-Modul und Verfahren zur Herstellung desselben
AT12319U1 (de) Verfahren zum herstellen einer aus wenigstens zwei leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
EP0080756A1 (de) Leiterplatte mit starren und beweglichen Bereichen und Verfahren zu deren Herstellung
DE4006063A1 (de) Verfahren zur herstellung einer leiterplatte fuer elektronische bausteine
WO2014139674A1 (de) Elektronisches bauteil und verfahren zum herstellen eines elektronischen bauteils
AT13232U1 (de) Verfahren zum herstellen einer aus wenigstens zwei leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
DE2453788A1 (de) Verfahren zur herstellung von schaltplatten mit gedruckten schaltungen
WO2008104324A1 (de) Verfahren zum einbinden von chips in kavitäten von leiterplatten
EP2982226B1 (de) Verfahren zum herstellen eines leiterplattenelements
EP0254082B1 (de) Mehrlagige, starre und flexible Bereiche aufweisende Leiterplatte
DE19610044A1 (de) Chipkarte und Verfahren zur Herstellung einer Chipkarte
DE69922271T2 (de) Leiterplattenherstellungsmethode
DE19645034A1 (de) Verbindungsendabschnitt eines ebenen Schaltungskörpers und Verfahren zu dessen Herstellung
DE102005017002A1 (de) Verfahren zur Herstellung einer räumlichen, wenigstens in einem Teilbereich gekrümmten Leiterplatte sowie nach diesem Verfahren hergestellte Leiterplatte
EP2713684B1 (de) Verfahren zum Herstellen einer Lötverbindung und Schaltungsbauteil
DE1188157B (de) Verfahren zur Herstellung einer geschichteten, gedruckten Schaltungsplatte
DE1540512C3 (de) Verfahren zur Herstellung einer Mehrschicht-Letterplatte
DE10126002A1 (de) Mehrlagen-Leiterplatten-Verbundkörper und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
HC Change of the firm name or firm address

Owner name: GE EMBEDDED ELECTRONICS OY, FI

Effective date: 20200624

PC Change of the owner

Owner name: IMBERATEK, LLC, US

Effective date: 20210504