TWI463634B - 晶片堆疊結構及其製造方法 - Google Patents
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Description
本發明是有關於一種堆疊結構及其製造方法,且特別是有關於一種晶片堆疊結構及其製造方法。
隨著半導體技術的發展,各式半導體元件不斷推陳出新。半導體元件例如是記憶體、微處理器、感應晶片或微機電元件等。不同的半導體元件可以達成不同的功能。各種半導體元件設置於封裝基板後,透過封裝技術而形成一半導體封裝結構。每一半導體封裝結構再銲接於印刷電路板後,以使這些半導體元件能夠發揮其功能。
在電子產品之市場潮流追求「輕、薄、短、小」的趨勢下,電子產品的體積越來越小。為了縮小電子產品的體積,封裝技術也不斷的在進步,以縮小半導體封裝結構的體積。
本發明係有關於一種晶片堆疊結構及其製造方法,其利用晶片之投影範圍以外的垂直導線來形成晶片堆疊結構。
根據本發明之一方面,提出一種晶片堆疊結構。晶片堆疊結構包括一第一晶片、一第二晶片及一垂直導線。第二晶片設置於第一晶片之上。垂直導線電性連接第一晶片及第二晶片。垂直導線設置於第一晶片及第二晶片之投影範圍之外。
根據本發明之另一方面,提出一種晶片堆疊結構之製造方法。晶片堆疊結構之製造方法包括以下步驟。提供一第一晶片。提供一第二晶片。堆疊第一晶片及第二晶片。形成一垂直導線,以電性連接第一晶片及第二晶片。垂直導線設置於第一晶片及第二晶片之投影範圍之外。
為讓本發明之上述內容能更明顯易懂,下文特舉各種實施例,並配合所附圖式,作詳細說明如下:
以下係提出各種實施例進行詳細說明,其利用晶片之投影範圍以外的垂直導線來形成晶片堆疊結構。然而,實施例僅用以作為範例說明,並不會限縮本發明欲保護之範圍。此外,實施例中之圖式係省略部份元件,以清楚顯示本發明之技術特點。
請參照第1圖,其繪示一晶片堆疊結構100之示意圖。晶片堆疊結構100包括至少二晶片(例如是一第一晶片110及一第二晶片120)及至少一垂直導線(例如是垂直導線130)。第二晶片120設置於第一晶片110之上。垂直導線130電性連接第一晶片110及第二晶片120。垂直導線130設置於第一晶片110及第二晶片120之投影範圍之外。
在本實施例中,第一晶片110與第二晶片120不是透過打線連接之方式進行電性連接,也不是在第一晶片110
或第二晶片120形成直通矽晶穿孔(Through-Silicon Via,TSV)來進行電性連接。本實施例是採用位於第一晶片110及第二晶片120之投影範圍外的垂直導線130來進行連接。如第1圖所示,第一晶片110及第二晶片120設置於晶片區A11,垂直導線130則設置於導線區A12。導線區A12可以是晶片堆疊結構100的四周圍,也可以是晶片堆疊結構100的一側邊。垂直導線130設置於晶片區A11之外,可以使第一晶片110及第二晶片120集中堆疊於晶片區A11。如此一來,第一晶片110及第二晶片120之水平距離與垂直距離得以縮減,垂直導線130之電流路徑也可以縮短。
請參照第2圖,其繪示另一晶片堆疊結構200之示意圖。第一晶片210及第二晶片220之間可以設置一散熱板240。散熱板240可以幫助散去第一晶片210及第二晶片220在運作過中所產生之熱量。散熱板240例如是一鋁金屬片或是內含流體的殼體。
請參照第3圖,其繪示另一晶片堆疊結構300之兩層構造S31、S32的細部構造圖。晶片堆疊結構300包括一第一晶片310、一第一基板311、一第一水平導線312、一第一絕緣層313、一第二晶片320、一第二基板321、一第二水平導線322、一第二絕緣層323及一垂直導線330。晶片堆疊結構300可以具有二層以上的構造,第3圖僅以兩層構造S31、S32為例作說明。第一晶片310、第一基板311、第一水平導線312及第一絕緣層313作為晶片堆疊結構300之最下面一層的構造S31。第二晶片320、第二
基板321、第二水平導線322及第二絕緣層323作為另一構造S32。在構造S31之上,可以類推出多層構造S32。
第一晶片310及第二晶片320例如是微處理晶片、記憶體、微波射頻晶片、顯示晶片或微機電元件。第一晶片310及第二晶片320可以是同種類也可以是不同種類。第一晶片310及第二晶片320之尺寸可以相同,也可以不相同。
第一基板311及第二基板321用以承載各種電子元件,例如是承載第一晶片310及第二晶片320。第一基板311及第二基板321之材質例如是一矽材料、一高分子材料或一二氧化矽材料。第一晶片310設置於第一基板311上,第二晶片320設置於第二基板321上。
第一水平導線312及第二水平導線322用以傳導電訊號。第一水平導線312及第二水平導線322之材質例如是銅(Cu)、金(Ag)、銀(Ag)或鋁(Al)。第一水平導線312設置於第一基板311內,第二水平導線322設置於第二基板321內。第一水平導線312連接第一晶片310及垂直導線330,第二水平導線322連接第二晶片320及垂直導線330。第一水平導線312及第二水平導線322可以分別暴露於第一基板311及第二基板321之表面。或者,第一水平導線312及第二水平導線322可以內埋於第一基板311及第二基板321之內,並延伸至第一基板311及第二基板321之表面。
第一絕緣層313覆蓋第一基板311及第一晶片310,第二絕緣層323覆蓋第二基板321及第二晶片320。第一
絕緣層313及第二絕緣層323之材質例如是一高分子材料或一二氧化矽材料。第一絕緣層313及第二絕緣層323用以保護第一晶片310及第二晶片320。並且第一絕緣層313之表面係為平坦狀,以使第二基板321能夠平穩地堆疊於第一絕緣層313上。第二絕緣層323係為平坦狀,以使其他基板能夠平穩地堆疊於第二絕緣層323上。
第一基板311、第二基板321、第一絕緣層313及第二絕緣層323之材質可以是相同材料,例如都採用高分子材料,或者都採用二氧化矽材料。第一基板311、第二基板321、第一絕緣層313及第二絕緣層323之材質可以是不相同的材料,例如第一基板311採用矽材料,第二基板321採用二氧化矽材料,第一絕緣層313及第二絕緣層323採用高分子材料。
垂直導線330貫穿第二絕緣層323、第二基板321及第一絕緣層313,而沒有貫穿第一基板311。第一水平導線312及第二水平導線322均延伸至導線區A32,垂直導線330貫穿導線區A32並與第一水平導線312及第二水平導線322連接,以電性連接第一晶片310及第二晶片320。
此外,如第3圖所示,第一基板311之尺寸、第二基板321之尺寸、第一絕緣層313之尺寸及第二絕緣層323之尺寸實質上相同。第一晶片310及第二晶片320之尺寸可以不相同。不論第一晶片310、第二晶片320之尺寸如何改變,晶片堆疊結構300可以維持於固定的尺寸。
此外,請參照第4A~4K圖,其繪示晶片堆疊結構300之製造方法的示意圖。如第4A~4D圖所示,提供第一晶
片310。如第4E~4H圖所示,提供第二晶片320。如第4I圖所示,堆疊第一晶片310及第二晶片320。如第4J~4K圖所示,形成垂直導線330,以電性連接第一晶片310及第二晶片320。垂直導線330設置於第一晶片310及第二晶片320之投影範圍之外。
詳細來說,如第4A圖所示,提供第一基板311,並以一圖案化光阻層351為遮罩,蝕刻第一基板311以形成至少一凹槽312a。
如第4B圖所示,移除圖案化光阻層351,並形成第一水平導線312於第一基板311之凹槽312a內。
如第4C圖所示,設置第一晶片310於第一基板311上,第一晶片310連接第一水平導線312。在此步驟中,第一晶片310可以透過覆晶接合(flip chip bonding)之方式設置於第一基板311上。
如第4D圖所示,覆蓋第一絕緣層313於第一基板311及第一晶片310上。在此步驟中,更包括平坦化第一絕緣層313之步驟。舉例來說,第一絕緣層313可以透過旋轉塗佈之方式來形成,也可以透過沈積及化學機械研磨之方式來形成,使得第一絕緣層313之表面為平坦狀。
第4A~4D圖可以採用單晶粒級製程也可採用晶圓級製程。請參照第5圖,其繪示第4A~4D圖之步驟採用晶圓級製程之示意圖。在晶圓級製程中,如第5圖之左側圖式所示,晶圓900可切割出數個第一晶片310。晶圓900在切割後可以經過篩選,而留下通過檢測的第一晶片310。如此一來,可以增加產品的生產良率。如第5圖之
中間圖式所示,第一基板311可採用圓形狀結構,在第一基板311上劃分出數個待切割區域311b。在每一待切割區域311b上各自形成第一水平導線312。如第5圖之右側圖式所示,將各個第一晶片310設置於第一基板311之每一待切割區域311b上。接著,於第一基板311上整面形成第一絕緣層313(由於第一絕緣層313覆蓋於最上方,故第一基板311、第一晶片310及第一水平導線312皆以虛線表示)。然後,再針對每一待切割區域311b進行切割。如此一來,可以透過晶圓級製程來大幅增加製程速度。
接著,在第4E~4H圖中,則以類似於第4A~4D圖之方式形成第二基板321、第二水平導線322、第二晶片320及第二絕緣層323。
然後,如第4I圖所示,將第4E~4H圖所形成之第二基板321、第二水平導線322、第二晶片320及第二絕緣層323堆疊於第4A~4D圖所形成之第一基板311、第一水平導線312、第一晶片310及第一絕緣層313上。在堆疊過程中,第一晶片310及第二晶片320無需精準對位。第一晶片310及第二晶片320只需重疊即可。當第一晶片310及第二晶片320重疊時,可以縮小晶片區A31,而獲得較大的導線區A32。
接著,如第4J圖所示,以一圖案化光阻層352為遮罩,蝕刻第二絕緣層323、第二水平導線322、第二基板321及第一絕緣層313,以形成一垂直孔330a,並暴露出第一水平導線312。
然後,如第4K圖所示,形成垂直導線330於垂直孔
330a內,使得垂直導線330電性連接第一水平導線312及第二水平導線322。
透過上述第4A~4K圖之方式,即可形成晶片堆疊結構300。雖然第4A~4K圖僅以兩層構造S31、S32為例做說明,然而類似的方式可以推演至多層構造。
請參照第6圖,其繪示另一晶片堆疊結構400之示意圖。在形成垂直導線430時,可以採用多階段的方式形成寬度不一致的垂直孔430a。如此一來,垂直導線430也將形成寬度不一致之型態。
請參照第7圖,其繪示另一晶片堆疊結構500之示意圖。在一種應用中,晶片堆疊結構500具有數個垂直導線531、532、534、535、536。垂直導線531可以作為第一晶片510、第二晶片520及第三晶片530之資料線;垂直導線532可以作為第二晶片520之電源線;垂直導線533可以作為第二晶片520及第三晶片530之資料線;垂直導線534可以作為第三晶片530的電源線;垂直導線535可以作為第一晶片510之電源線;垂直導線536可以作為第一晶片510及第二晶片520之資料線。
請參照第8圖,其繪示另一晶片堆疊結構600之示意圖。本實施例之晶片堆疊結構600與第一實施例之晶片堆疊結構300不同之處在於僅採用一個基板611,其餘相同之處不再重複敘述。晶片堆疊結構600包括一基板611、一第一水平導線612、一第一晶片610、一第一絕緣層613、
一第二水平導線622、一第二晶片620、一第二絕緣層623及一垂直導線630。
第二晶片620設置於第一絕緣層613上。第一水平導線612設置於基板611內,第二水平導線622設置於第一絕緣層613內。垂直導線630則連接第一水平導線612及第二水平導線622。
請參照第9A~9F圖,其繪示第8圖之晶片堆疊結構600之製造方法的流程圖。如第9A圖所示,提供第一晶片610。如第9B~9F圖所示,堆疊第二晶片620於第一晶片610之上,並形成垂直導線630。
詳細來說,如第9A圖所示,第9A圖之步驟類似於上述第4A~4D圖之方式,在此不再重複敘述。
接著,如第9B圖所示,以一圖案化光阻層651為遮罩,蝕刻第一絕緣層613,以形成一凹槽622a。
然後,如第9C圖所示,以另一圖案化光阻層652為遮罩,蝕刻第一絕緣層613,以形成一垂直孔630a。
接著,如第9D圖所示,形成垂直導線630及第二水平導線622於垂直孔630a及凹槽622a內。第二水平導線622位於第一絕緣層613之表面,垂直導線630連接第一水平導線612及第二水平導線622。
然後,如第9E圖所示,設置第二晶片620於第一絕緣層613上,以使第二晶片620電性連接於第二水平導線622。
接著,如第9F圖所示,覆蓋第二絕緣層623於第一絕緣層613及第二晶片620上。
透過上述第9A~9F圖之方式,即可形成另一實施例之晶片堆疊結構600。第8A~8F圖僅以兩層構造S61、S62為例做說明,然而類似的方式可以推演至多層構造。
綜上所述,雖然本發明已以各種實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600‧‧‧晶片堆疊結構
110、210、310、510、610‧‧‧第一晶片
120、220、320、520、620‧‧‧第二晶片
130、330、430、531、532、533、534、535、536、630‧‧‧垂直導線
240‧‧‧散熱板
311、611‧‧‧第一基板
311b‧‧‧待切割區域
312、612‧‧‧第一水平導線
312a、622a‧‧‧凹槽
313、613‧‧‧第一絕緣層
321‧‧‧第二基板
322、622‧‧‧第二水平導線
323、623‧‧‧第二絕緣層
330a、430a、630a‧‧‧垂直孔
351、352、651、652‧‧‧圖案化光阻層
530‧‧‧第三晶片
A11、A31‧‧‧晶片區
A12、A32‧‧‧導線區
S31、S32、S61、S62‧‧‧構造
第1圖繪示一晶片堆疊結構之示意圖。
第2圖繪示另一晶片堆疊結構之示意圖。
第3圖繪示另一晶片堆疊結構之兩層構造的細部構造圖。
第4A~4K圖繪示晶片堆疊結構之製造方法的示意圖。
第5圖繪示第4A~4D圖之步驟採用晶圓級製程之示意圖。
第6圖繪示另一晶片堆疊結構之示意圖。
第7圖繪示另一晶片堆疊結構之示意圖。
第8圖繪示另一晶片堆疊結構之示意圖。
第9A~9F圖繪示第8圖之晶片堆疊結構之製造方法的流程圖。
100‧‧‧晶片堆疊結構
110‧‧‧第一晶片
120‧‧‧第二晶片
130‧‧‧垂直導線
A11‧‧‧晶片區
A12‧‧‧導線區
Claims (5)
- 一種晶片堆疊結構,包括:一第一晶片;一第二晶片,設置於該第一晶片之上;以及一垂直導線,電性連接該第一晶片及該第二晶片,該垂直導線設置於該第一晶片及該第二晶片之投影範圍之外;一第一基板,該第一晶片設置於該第一基板上;一第一水平導線,設置於該第一基板內,該第一水平導線連接該第一晶片及該垂直導線;一第一絕緣層,覆蓋該第一基板及該第一晶片一第二基板,該第二晶片設置於該第二基板上;一第二水平導線,設置於該第二基板內,該第二水平導線連接該第二晶片及該垂直導線;以及一第二絕緣層,覆蓋該第二基板及該第二晶片。
- 如申請專利範圍第1項所述之晶片堆疊結構,其中該垂直導線貫穿該第二絕緣層、該第二基板及該第一絕緣層。
- 如申請專利範圍第1項所述之晶片堆疊結構,其中該第一基板之尺寸實質上等於該第二基板之尺寸、該第一絕緣層之尺寸及該第二絕緣層之尺寸。
- 一種晶片堆疊結構之製造方法,包括: 提供一第一晶片,包括:提供一第一基板;形成一第一水平導線於該第一基板內;設置該第一晶片於該第一基板上,該第一晶片連接該第一水平導線;及覆蓋一第一絕緣層於該第一基板及該第一晶片上;提供一第二晶片,包括:提供一第二基板;形成一第二水平導線於該第二基板內;設置該第二晶片於該第二基板上,該第二晶片連接該第二水平導線;及覆蓋一第二絕緣層於該第二基板及該第二晶片上;堆疊該第一晶片及該第二晶片;以及形成一垂直導線,以電性連接該第一晶片及該第二晶片,該垂直導線設置於該第一晶片及該第二晶片之投影範圍之外。
- 如申請專利範圍第4項所述之晶片堆疊結構之製造方法,其中形成該垂直導線之步驟包括:蝕刻該第二絕緣層、該第二基板及該第一絕緣層,以形成一垂直孔;以及填充一導電材料於該垂直孔內,以形成該垂直導線。
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Citations (3)
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---|---|---|---|---|
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US7673387B2 (en) * | 2004-08-05 | 2010-03-09 | Imbera Electronics Oy | Manufacture of a layer including a component |
US20100213603A1 (en) * | 2009-02-20 | 2010-08-26 | National Semiconductor Corporation | Integrated circuit micro-module |
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2012
- 2012-08-29 TW TW101131279A patent/TWI463634B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6582991B1 (en) * | 2000-12-14 | 2003-06-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
US7673387B2 (en) * | 2004-08-05 | 2010-03-09 | Imbera Electronics Oy | Manufacture of a layer including a component |
US20100213603A1 (en) * | 2009-02-20 | 2010-08-26 | National Semiconductor Corporation | Integrated circuit micro-module |
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