DE69431740T2 - Mehrlagige Verdrahtungsplatine und ihre Herstellung - Google Patents
Mehrlagige Verdrahtungsplatine und ihre HerstellungInfo
- Publication number
- DE69431740T2 DE69431740T2 DE69431740T DE69431740T DE69431740T2 DE 69431740 T2 DE69431740 T2 DE 69431740T2 DE 69431740 T DE69431740 T DE 69431740T DE 69431740 T DE69431740 T DE 69431740T DE 69431740 T2 DE69431740 T2 DE 69431740T2
- Authority
- DE
- Germany
- Prior art keywords
- block
- layer
- insulating substrate
- over
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010410 layer Substances 0.000 claims description 132
- 239000000758 substrate Substances 0.000 claims description 71
- 229920001721 polyimide Polymers 0.000 claims description 67
- 239000009719 polyimide resin Substances 0.000 claims description 46
- 239000000919 ceramic Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 32
- 239000012790 adhesive layer Substances 0.000 claims description 25
- 239000000853 adhesive Substances 0.000 claims description 15
- 230000001070 adhesive effect Effects 0.000 claims description 15
- 239000002241 glass-ceramic Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 229910010293 ceramic material Inorganic materials 0.000 claims 1
- 239000006112 glass ceramic composition Substances 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 238000007747 plating Methods 0.000 description 37
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 29
- 239000010931 gold Substances 0.000 description 29
- 229910052737 gold Inorganic materials 0.000 description 29
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 24
- 239000004642 Polyimide Substances 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 238000000576 coating method Methods 0.000 description 17
- 239000011248 coating agent Substances 0.000 description 15
- 229910052759 nickel Inorganic materials 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 11
- 239000010408 film Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 239000002966 varnish Substances 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000003825 pressing Methods 0.000 description 5
- 150000002815 nickel Chemical class 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000004883 computer application Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S428/00—Stock material or miscellaneous articles
- Y10S428/901—Printed circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
- Mehrlagige Verdrahtungsplatine und ihre Herstellung Die Erfindung betrifft eine Verdrahtungsplatine und ein Herstellungsverfahren dafür sowie insbesondere eine mehrlagige Verdrahtungsplatine mit Mehrfachverdrahtungslagen unter Verwendung von Polyimidharz zur Zwischenlagenisolierung und ein Herstellungsverfahren dafür.
- Mehrlagige gedruckte Verdrahtungsplatinen kommen bislang als Verdrahtungsplatinen zum Einsatz, auf denen LSI-Chips zu montieren sind.
- Eine gedruckte Mehrfachverdrahtungsplatine hat kupfergesputterte gestapelte Platten als Kern und Prepregs als Kleber zur Verbindung zwischen den kupfergesputterten gestapelten Platten, und die kupfergesputterten gestapelten Platten und Prepregs sind abwechselnd gestapelt und durch Wärmepreßverfahren integriert.
- Die Herstellung elektrischer Verbindungen zwischen den kupfergesputterten gestapelten Platten erfolgt durch Bildung von Durchgangskontaktlöchern mit einem Bohrer, nachdem die kupfergesputterten gestapelten Platten und Prepregs integriert sind, und Beschichten der Innenwände der Durchgangskontaktlöcher mit Kupfer.
- Seit einigen Jahren werden ferner mehrlagige Verdrahtungsplatinen unter Verwendung von Polyimidharz über Keramiksubstraten zur Zwischenlagenisolierung als Verdrahtungsplatinen für Hochleistungsanwendungen im Computerbereich genutzt, wo eine höhere Dichte als die von mehrlagigen gedruckten Verdrahtungsplatinen erforderlich ist.
- Eine mehrlagige Polyimid-Keramik-Verdrahtungsplatine, die Polyimidharz-Isolierlagen und Mehrfachverdrahtungslagen hat, wird durch das Wiederholen der beiden nachfolgend beschriebenen Verfahren hergestellt.
- Es erfolgt die Bildung von Polyimidharz-Isolierlagen durch Auftragen von Polyimidvorläuferlack über einem Keramik- Substrat, dessen Trocknen und Bilden von Durchgangslöchern in diesem Beschichtungsfilm über dem Keramiksubstrat.
- Mehrfachverdrahtungslagen werden durch photolithographische Verfahren, Vakuumbedampfungsverfahren und Metallplattierungsverfahren hergestellt.
- Andererseits gibt es auch ein Verfahren zur Herstellung einer mehrlagigen Polyimid-Keramik-Verdrahtungsplatine durch Bilden von Leiterzügen als Signallage über Polyimidbahnen, Ausrichten dieser Bahnen über einem Keramiksubstrat und aufeinanderfolgendes abwechselndes Stapeln und Pressen der Bahnen über dem Keramiksubstrat.
- Allerdings haben diese mehrlagigen Verdrahtungsplatinen einige Nachteile, die im folgenden beschrieben sind.
- Da für die o. g. gedruckte Mehrfachverdrahtungsplatine elektrische Verbindungen zwischen den kupfergesputterten gestapelten Platten über Durchgangskontaktlöcher erreicht werden, die von der oberen gedruckten Verdrahtungsplatine bis zur unteren gedruckten Verdrahtungsplatine mit einem Bohrer hergestellt werden, ist es unmöglich, körperlich sehr kleine Durchgangskontaktlöcher im Signalverdrahtungslagenteil der gedruckten Mehrfachverdrahtungsplatine zu bilden, weshalb es unmöglich ist, zahlreiche Leiterzüge zwischen den Durchgangskontaktlöchern über den kupfergesputterten gestapelten Platten herzustellen.
- Ferner benötigt man stets ein Durchgangskontaktloch zur elektrischen Verbindung zwischen jeder der gestapelten Platten, so daß die Kapazität zur Aufnahme von Signalleiterzügen durch Zunahme der Anzahl gestapelter Lagen reduziert ist, woraus sich nachteilig ergibt, daß es schwierig ist, gedruckte Mehrfachverdrahtungsplatinen mit hoher Verdrahtungsdichte zu bilden.
- Da andererseits die o. g. mehrlagige Polyimid-Keramik- Verdrahtungsplatine stets durch Wiederholung der Verfahren zum Auftragen von Polyimidvorläuferlack über dem Keramiksubstrat, dessen Trocknen, Bilden von Durchgangslöchern im Beschichtungsfilm und dessen Härten in einer Häufigkeit hergestellt wird, die der Anzahl von über dem Keramiksubstrat ge stapelten Polyimidisolierlagen entspricht, dauert das Stapelverfahren der Polyimidharz-Isolierlagen extrem lange.
- Da außerdem die o. g. Polyimidharz-Isolierlagen stets durch Wiederholung der Verfahren zum Auftragen von Polyimidvorläuferlack über dem Keramiksubstrat, dessen Trocknen, Bilden von Durchgangslöchern in dem Beschichtungsfilm und dessen Härten hergestellt werden, wirkt die vielfach wiederholte Wärmespannung des Härteverfahrens auf Polyimidharz im unteren Lagenteil der Polyimidharz-Isolierlagen.
- Daher ist es schwierig, die Ausbeute bei der Herstellung von Polyimidharz-Isolierlagen zu verbessern, da das untere Lagenteil der Polyimidharz-Isolierlagen infolge von Wärmespannung im Härteverfahren beeinträchtigt wird.
- Da andererseits die o. g. mehrlagige Polyimid-Keramik- Verdrahtungsplatine stets durch Bilden von Leiterzügen als Signallage über Polyimidbahnen, Ausrichten dieser Bahnen über einem Keramiksubstrat und aufeinanderfolgendes abwechselndes Stapeln und Pressen der Bahnen über dem Keramiksubstrat hergestellt wird, wirkt die Wärmespannung der Stapel- und Preßverfahren vielfach auf Polyimidharz im unteren Lagenteil der Polyimidharz-Isolierlagen, wodurch das Polyimidharz im unteren Lagenteil der Polyimidharz-Isolierlagen beeinträchtigt wird und das Stapelverfahren der Polyimidharz-Isolierlagen extrem lange dauert.
- Die US-A-5350886 offenbart ein Montagesubstrat mit einem Keramiksubstrat, einer Dünnfilm-Verdrahtungslage und einem LSI-Chip, der mit der Dünnfilm-Verdrahtungslage durch Lötkugeln verbunden ist.
- Die US-A-4803595 offenbart eine Einschub-Chiptechnik zum gegenseitigen Verbinden von Halbleiterchips. Keramische Einschubsubstrate werden zwischen den Chips und einem gemeinsamen Substrat angeordnet.
- Die US-A-5146674 bildet eine mehrlagige Verdrahtungsplatine mit mehreren Stapelblocks mit Verdrahtungen auf ihren Haupt flächen, einer Masseebene innerhalb der Blocks und die Verdrahtungen verbindenden Durchgangslöchern, schließt aber die Verwendung einer Keramikplatte oder Glaskeramikplatte des harten Isoliersubstrats für die Stapelblocks aus.
- Daher besteht eine Aufgabe der Erfindung darin, die o. g. Nachteile zu beseitigen und eine mehrlagige Verdrahtungsplatine sowie ein Herstellungsverfahren dafür bereitzustellen, die verhindern, daß die Polyimidhärz-Isolierlagen durch Wärme beeinträchtigt werden.
- Eine weitere Aufgabe der Erfindung besteht darin, die o. g. Nachteile zu beseitigen und eine mehrlagige Verdrahtungsplatine sowie ein Herstellungsverfahren dafür bereitzustellen, das die Herstellungszeit verkürzt und die Herstellungsausbeute verbessert.
- Die Erfindung stellt eine mehrlagige Verdrahtungsplatine nach Anspruch 1 bereit.
- Ferner stellt die Erfindung ein Herstellungsverfahren für eine mehrlagige Verdrahtungsplatine nach Anspruch 6 bereit.
- Die o. g. Aufgaben und Merkmale der Erfindung gehen aus der nachfolgenden näheren Beschreibung im Zusammenhang mit den beigefügten Zeichnungen deutlicher hervor.
- Fig. 1 ist eine Querschnittansicht eines Stapelblocks;
- Fig. 2 ist eine Querschnittansicht einer Ausführungsform der Struktur erfindungsgemäßer mehrlagiger Verdrahtungsplatinen;
- Fig. 3 ist eine Querschnittansicht einer weiteren Ausführungsform der Struktur erfindungsgemäßer mehrlagiger Verdrahtungsplatinen;
- Fig. 4A bis 4G sind Querschnittansichten eines Teils des Verfahrensablaufs einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für mehrlagige Verdrahtungsplatinen;
- Fig. 5A bis 5F sind Querschnittansichten eines Teils des Verfahrensablaufs einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für mehrlagige Verdrahtungsplatinen;
- Fig. 6A bis 6E sind Querschnittansichten eines Teils des Verfahrensablaufs einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für mehrlagige Verdrahtungsplatinen;
- Fig. 7 ist eine zur Veranschaulichung dienende Darstellung des gegenseitigen Verklebens jedes gemäß Fig. 4A bis 6E erhaltenen Blocks; und
- Fig. 8 ist eine Querschnittansicht der Struktur mehrlagiger Verdrahtungsplatinen, die durch das. Herstellungsverfahren gemäß Fig. 4A bis 7 erhalten werden.
- In den Zeichnungen bezeichnen gleiche Bezugszahlen jeweils gleiche Strukturelemente.
- Im folgenden werden Ausführungsformen der Erfindung anhand der Zeichnungen beschrieben.
- Gemäß Fig. 1, die ein Beispiel für einen Stapelblock zeigt, hat ein Stapelblock 100 ein Substrat 1, eine darin gebildete Masselage 2 sowie Durchgangslöcher zur gegenseitigen Verbindung zwischen mehreren Signalverdrahtungslagenteilen 4A und 4B über der Ober- und Unterseite des Substrats 1.
- Die mehreren Signalverdrahtungslagenteile 4A und 4B, die über der Ober- und Unterseite des Substrats 1 gebildet sind, haben jeweils Signalverdrahtungslagen und Polyimidharz-Isolierlagen, was später näher anhand von Fig. 5 und 6 beschrieben wird.
- Das Substrat 1 als hartes Isoliersubstrat ist eine Keramikplatte oder Glaskeramikplatte mit einer Rockwell-Härte von mindestens 70 RCA.
- In Fig. 2 weist gemäß einer Ausführungsform der Erfindung eine mehrlagige Verdrahtungsplatine den Stapelblock 100 von Fig. 1 sowie einen Basisblock 200 auf.
- Der Stapelblock 100 ist über dem Basisblock 200 gestapelt.
- In diesem Fall hat ein Isolierbasissubstrat 10, das aus gebrannter Aluminiumoxidkeramik hergestellt sein kann, des Basisblocks 200 Ein-/Ausgangsstifte 20, Molybdänmetall-Verdrahtungslagen 11 und 13, die über einer Hauptfläche gebildet sind, und ferner Polyimidharzlagen 12 und 15, die zur Isolierung zwischen den Molybdänmetall-Verdrahtungslagen 11 und 13 gebildet sind.
- Möglich ist auch die Bereitstellung von hartem wärmebeständigem organischem Harz oder Glaskeramik als Materialien für das Isolierbasissubstrat 10.
- Die Signal verdrahtungslage 13 des Basisblocks 200 kann eine goldbeschichtete Verdrahtung mit vorzugsweise etwa 25 um Verdrahtungsbreite und etwa 7 um Verdrahtungsdicke sein.
- Das für die Polyimidharzlagen 12 und 15 verwendete Polyimidharz ist z. B., wenn es nicht photosensitiv ist, PIQ von Hitachi Chemical, PYRALYN von DuPont, SEMICOFINE von Toray o. ä. oder, wenn es photosensitiv ist, PL-1200 von Hitachi Chemical, PI-2702D von DuPont, PHOTONEITH von Toray, PI- MEL von Asahi Chemical o. ä., und die Filmdicke zwischen den Verdrahtungslagen beträgt vorzugsweise etwa 20 um.
- Die Anzahl von Signalverdrahtungslagen beträgt zwei mit der Lage 13 und eine Verdrahtungslage 41B auf der Unterseite des Blocks 100.
- Eine Verbindungskontaktstelle 41A ist auf der oberen Lage durch Kupferbeschichten zum Verbinden von LSI-Chips durch Löten gebildet.
- Während die Struktur dieser Ausführungsform zwei Blöcke 100 und 200 aufweist, wird jeder Block nach seiner Fertigstellung elektrisch geprüft und bei zufriedenstellendem Ergebnis zur Verwendung ausgewählt, woran sich der Übergang zum nächsten Zwischenblock-Verbindungsverfahren anschließt.
- Verbindungen zwischen den Blöcken werden mit einem Kleber 14, Kontakthöckern 5 und Kontaktstellen 19 hergestellt.
- Mit dem Kleber 14 wird eine dichte Haftung zwischen den Blöcken erreicht. Der Kleber 14 kann ein Polyimidharz mit ausgezeichneter Wärmebeständigkeit sein. Die Filmdicke der Kleberlage 14 beträgt vorzugsweise etwa 10 fim.
- Elektrische Verbindungen zwischen den Blöcken werden unter Verwendung der Kontakthöcker 5 und Kontaktstellen 19 erreicht, die in Durchgangslöchern in der Kleberlage 14 gebildet sind.
- Die Materialien für die Kontakthöcker 5 und Kontaktstellen 19 können eine Gold-Zinn-Mehrlagenbeschichtung/Goldbeschichtung u. ä. sein, und ihre Maße können 50 bis 300 um² betragen. Vorzugsweise sind sie in Filmdicken von etwa 10 bis 50 um ausgebildet.
- In Fig. 3 weist gemäß einer weiteren Ausführungsform der Erfindung eine mehrlagige Verdrahtungsplatine einen Basisblock 200 und drei Stapelblöcke 100, 101 und 102 auf, und diese Stapelblöcke 100, 101 und 102 sind über dem Basisblock 200 gestapelt.
- In diesem Fall kann das Isolierbasissubstrat 10 des Basisblocks 200 ein gebranntes Aluminiumoxidkeramiksubstrat mit Innenverdrahtungslagen 11 und 13 aus Molybdänmetall über einer Hauptfläche sein.
- Möglich ist auch die Bereitstellung von hartem wärmebeständigem organischem Harz oder Glaskeramik als Materialien für das Isolierbasissubstrat 10.
- Die Signalverdrahtung 13 ist vorzugsweise eine goldbeschichtete Verdrahtung mit etwa 25 um Drahtbreite und etwa 7 um Drahtdicke.
- Das für die Polyimidharzlagen 12 und 15 verwendete Polyimidharz ist z. B., wenn es nicht photosensitiv ist, PIQ von Hitachi Chemical, PYRALYN von DuPont, SEMICOFINE von Toray o. ä. oder, wenn es photosensitiv ist, PL-1200 von Hitachi Chemical, PI-2702D von DuPont, PHOTONEITH von Toray, PIMEL von Asahi Chemical o. ä., und die Filmdicke zwischen den Verdrahtungslagen beträgt vorzugsweise etwa 20 um.
- In diesem Fall beträgt die Anzahl von Signalverdrahtungslagen sechs mit einer Grundkonfiguration, bei der eine Signalverdrahtungslage und eine Elektrodenlage jeweils auf der Oberseite und Unterseite des Keramiksubstrats 1 mit einer Masselage und Durchgangs löchern darin angeordnet sind und drei Blöcke 100, 101 und 102, die jeweils aus dieser Konfiguration bestehen, über dem Basisblock 200 gestapelt sind.
- Eine Verbindungskontaktstelle 41A ist auf der oberen Lage des Keramiksubstrats 1 mit einer Masselage und Durchgangslöchern darin (der Stapelblock 100) durch Kupferbeschichten zum Verbinden von LSI-Chips durch Löten gebildet.
- Jeder Block wird nach seiner Fertigstellung elektrisch geprüft und bei zufriedenstellendem Ergebnis zur Verwendung ausgewählt, woran sich der Übergang zum nächsten Zwischenblock-Verbindungsverfahren anschließt.
- Verbindungen zwischen den Blöcken werden mit einem Kleber 14-1, 14-2 und 14-3, Kontakthöckern 5 und Kontaktstellen 19 hergestellt.
- Mit dem Kleber 14-1 bis 14-3 wird eine dichte Haftung zwischen den Blocken erreicht. Der Kleber 14 kann ein Polyimidharz mit ausgezeichneter Wärmebeständigkeit sein. Die Filmdicke der Kleberlage 14 beträgt vorzugsweise etwa 10 um.
- Elektrische Verbindungen zwischen den Blöcken werden unter Verwendung der Kontakthöcker 5 und Kontaktstellen 19 hergestellt, die in Durchgangslöchern in den Kleberlagen 14-1 bis 14-3 gebildet sind.
- Die für die Kontakthöcker 5 und Kontaktstellen 19 verwendeten Materialien können eine Gold-Zinn-Mehrlagenbeschichtung, eine Goldbeschichtung u. ä. sein, und ihre Maße betragen vorzugsweise etwa 50 bis 300 um². Vorzugsweise sind sie in Filmdicken von etwa 10 bis 50 um ausgebildet.
- Im folgenden wird ein Herstellungsverfahren für eine mehrlagige Verdrahtungsplatinenstruktur gemäß einer Ausführungsform der Erfindung anhand von Fig. 4A bis 8 beschrieben. Zunächst wird der Verfahrensablauf zur Herstellung eines Basisblocks 200 anhand von Fig. 4A bis 4G beschrieben.
- Als erstes wird gemäß Fig. 4A eine Verdrahtungslage durch Photolithographie unter Verwendung eines Photoresists über der Oberfläche des eine Leiterlage im Inneren enthaltenden Isolierbasissubstrats 10 strukturiert, und es erfolgt eine elektrolytische Goldbeschichtung, um die Verdrahtungslage 11 mit 10 um Dicke zu bilden.
- Danach wird gemäß Fig. 4B ein photosensitiver Polyimidlack über dem Isolierbasissubstrat 10 aufgetragen, über dem die Verdrahtungslage 11 gebildet wurde, belichtet und entwickelt, und Durchgangslöcher 18 werden an vorgeschriebenen Positionen hergestellt.
- Dann wird vorgehärtet und gehärtet, um die Polyimidharzlage 12 mit 10 um Filmdicke selektiv zu bilden, und gemäß Fig. 4C wird die Signalverdrahtungslage 13 mit 10 um Dicke über der Polyimidharzlage 12 durch ein ähnliches Verfahren wie im Fall von Fig. 4A gebildet.
- Gemäß Fig. 4D wird Polyimidlack aufgetragen, vorgehärtet und gehärtet, um eine Polyimidharzlage 15 mit 10 im Dicke zu bilden.
- Kleber, der eine gewisse Art von Polyimid auf weist, wird über der Polyimidharzlage 15 aufgetragen und gehärtet, um die Kleberlage 14 mit 10 um Dicke zu bilden.
- Als nächstes wird ein Ätzmuster über der Kleberlage 14 durch Photolithographie unter Verwendung eines Photoresists 16 gebildet, um Teile zur elektrischen Verbindung mit anderen Blöcken zu durchbohren.
- Da der Photoresist 16 als Maske zur Bearbeitung durch einen Excimerlaser in einem nachfolgenden Verfahren dient, wird er mit etwa 50 um Dicke ausgebildet.
- Gemäß Fig. 4E erfolgt das Abtasten mit einem Excimerlaserstrahl 17 über dem Photoresist 16, um gemäß Fig. 4F Durchgangslöcher 18 durch die Polyimidharzlage 15 und die Kleberlage 14 herzustellen.
- In diesem Fall wird ein KrF-Excimerlaser vorzugsweise mit einer Frequenz von 200 Hz in Schwingung versetzt, um die Durchgangslöcher 18 durch die Polyimidharzlage 15 und die Kleberlage 14 an ausgewählten Stellen zu bilden, die durch den Photoresist 16 bestimmt sind.
- Die Abtastgeschwindigkeit des KrF-Excimerlasers wird zum Optimieren der Form der Durchgangslöcher 18 eingestellt, die senkrechte Wände haben sollten. Danach wird der Reststaub des Photoresists 16, der Kleberlage 14 und der Polyimidharzlage 15 mit Plasma behandelt, um vollständig gereinigt zu werden. Hierbei beträgt die Bohrung der Durchgangslöcher 18 vorzugsweise etwa 200 um.
- Gemäß Fig. 4G werden Verbindungskontaktstellen 19 auf der Signalverdrahtungslage 13 in den Durchgangs löchern 18 gebildet, um eine elektrische Verbindung mit den Mehrfachverdrahtungslagen anderer Blöcke herzustellen.
- Die Kontaktstellen 19 werden durch Photolithographie unter Verwendung eines Photoresists strukturiert und durch Mehrlagenbeschichten mit elektrolytischer Nickelbeschichtung und elektrolytischer Goldbeschichtung ausgebildet.
- Diese Nickelbeschichtung kommt zum Einsatz, um zu verhindern, daß Gold/Zinn-Lötmetall zur Signalverdrahtungslage 13 mit der elektrolytischen Goldbeschichtung diffundiert.
- Die Nickelbeschichtung und Goldbeschichtung haben vorzugsweise etwa 3 um bzw. 10 um Dicke, und die Größe der Kontaktstellen 19 beträgt vorzugsweise etwa 150 um.
- Somit wird der Block 200, der den Basisblock bildet, durch Fortsetzen des o. g. Herstellungsverfahrens erhalten. Als nächstes wird der Verfahrensablauf zur Herstellung der in Fig. 3 gezeigten Blöcke 101 und 102 anhand von Fig. 5A bis 5F beschrieben.
- Eine Lage der Signalverdrahtungslage 41A und der Elektrodenlage 41B mit Kontaktstellen oder Kontakthöckern zur elektrischen Verbindung mit anderen Blöcken werden durch das im folgenden beschriebene Herstellungsverfahren über der Oberseite bzw. Unterseite des Keramiksubstrats 1 mit der Masselage 2 und den Durchgangslöchern 3 darin ausgebildet. Durch abwechselndes Stapeln auf der Ober- und Unterseite des Substrats 1 werden die auf das Keramiksubstrat wirkenden Spannungen, die auf die mehreren Polyimidverdrahtungslagen zurückzuführen sind, gegenseitig aufgehoben, um das Durchbiegen des Keramiksubstrats zu verringern.
- Gemäß Fig. 5A werden die Signalverdrahtungslage 41A und die Elektrode 41B durch Photolithographie unter Verwendung eines Photoresists über den Oberflächen des Keramiksubstrats 1 mit der Masselage 2 und den Durchgangslöchern 3 darin strukturiert, und es erfolgt eine elektrolytische Goldbeschichtung, um die Signal verdrahtungslage 41A und die Elektrode 41B mit vorzugsweise etwa 10 um Dicke auszubilden.
- Als nächstes wird gemäß Fig. 5B Polyimidlack über beiden Seiten des Keramiksubstrats 1 aufgetragen, vorgehärtet und gehärtet, um Polyimidharzlagen 42A und 42B mit vorzugsweise etwa 10 um Dicke zu bilden.
- Danach wird gemäß Fig. 5C eine gewisse Art von Polyimid aufweisender Kleber über den Polyimidharzlagen 42A und 42B auf getragen und gehärtet, um Kleberlagen 14 mit vorzugsweise etwa 10 um Dicke zu bilden.
- Anschließend wird gemäß Fig. 5D ein Ätzmuster über den Kleberlagen 14 durch Photolithographie unter Verwendung eines Photoresists 45 gebildet, um Teile zur elektrischen Verbindung mit anderen Blöcken zu durchbohren.
- Da der Photoresist 45 als Maske zur Bearbeitung durch einen Excimerlaser in einem nachfolgenden Verfahren dient, wird er mit etwa 50 um Dicke ausgebildet.
- Es erfolgt das Abtasten mit einem Excimerlaserstrahl 17 über dem Photoresist 45, um Durchgangslöcher 46A und 46B durch die Polyimidharzlagen 42A und 42B und die Kleberlagen 14 gemäß Fig. 5E herzustellen.
- In diesem Fall wird ein KrF-Excimerlaser mit einer Frequenz von 200 Hz in Schwingung versetzt, um die Durchgangslöcher 46A und 46B durch die Polyimidharzlagen 42A und 42B und die Kleberlagen 14 zu bilden.
- Die Abtastgeschwindigkeit des KrF-Excimerlasers wird zum Optimieren der Form der Durchgangslöcher 46A und 46B eingestellt, die senkrechte Wände haben sollten. Danach wird der Reststaub des Photoresists 45, der Kleberlagen 14 und der Polyimidharzlagen 42A und 42B mit Plasma behandelt, um vollständig gereinigt zu werden. Hierbei beträgt die Bohrung der Durchgangslöcher 46A und 46B vorzugsweise etwa 200 um.
- Gemäß Fig. 5F werden Verbindungskontaktstellen 47A auf der Signal verdrahtungslage 41A in den Durchgangslöchern ausgebildet, um eine elektrische Verbindung mit den Mehrfachverdrahtungslagen anderer Blöcke herzustellen.
- Die Verbindungskontaktstellen 47A werden durch Photolithographie unter Verwendung eines Photoresists strukturiert und durch Mehrlagenbeschichten mit elektrolytischer Nickelbeschichtung und elektrolytischer Goldbeschichtung ausgebildet.
- Diese Nickelbeschichtung kommt zum Einsatz, um zu verhindern, daß Gold/Zinn-Lötmetall zur Signalverdrahtungslage 41A diffundiert, die die elektrolytische Goldbeschichtung aufweist.
- Die Nickelbeschichtung und Goldbeschichtung werden vorzugsweise mit etwa 3 um bzw. 10 um Dicke gebildet, und die Größe der Verbindungskontaktstellen 47A beträgt vorzugsweise etwa 150 um.
- Gleichzeitig werden Verbindungskontakthöcker 47B auf den Signalverdrahtungslagen 41B in den Durchgangs löchern 46B ausgebildet, um eine elektrische Verbindung mit den Mehrfachverdrahtungslagen anderer Blöcke herzustellen.
- Die Verbindungskontakthöcker 47B werden durch Photolithographie unter Verwendung eines Photoresists strukturiert. und durch Mehrlagenbeschichten mit elektrolytischer Nickelbeschichtung, elektrolytischer Goldbeschichtung, elektrolytischer Zinnbeschichtung und elektrolytischer Goldbeschichtung der Reihe nach ausgebildet.
- Diese Nickelbeschichtung kommt zum Einsatz, um zu verhindern, daß Gold/Zinn-Lötmetall zur Signalverdrahtungslage 41B diffundiert, die die elektrolytische Goldbeschichtung aufweist.
- Die Beschichtungsdicke beträgt vorzugsweise etwa 3 um für Nickel, etwa 8 um für Gold, etwa 11 um für Zinn bzw. etwa 8 um für Gold, und die Größe der Verbindungskontakthöcker 47B beträgt vorzugsweise etwa 100 um. Hierbei werden die Gold- und Zinnbeschichtung im Gewichtsverhältnis von 4 : 1 ausgebildet.
- Als nächstes wird der Verfahrensablauf zur Herstellung des in Fig. 3 gezeigten Blocks 100 anhand von Fig. 6A bis 6E beschrieben.
- Gemäß Fig. 6A werden Verbindungskontaktstellen 41A zum Verbinden von LSI-Chips durch Löten mittels Photolithographie unter Verwendung eines Photoresists über der Oberfläche des Keramiksubstrats 1 mit der Masselage 2 und den Durchgangslöchern 3 darin strukturiert und durch Mehrlagenbeschichten mit elektrolytischer Nickelbeschichtung und elektrolytischer Kupferbeschichtung ausgebildet.
- Die elektrolytische Nickelbeschichtung dient als Sperrlage gegen Lote, mit denen die LSI-Chips auf den Verbindungskontaktstellen 41A verbunden werden.
- Eine Signalverdrahtungslage 41B und eine Elektrodenlage mit Verbindungskontakthöckern zur elektrischen Verbindung mit anderen Blöcken werden über der Unterseite dieses Keramiksubstrats 1 durch das im folgenden beschriebene Herstellungsverfahren gebildet.
- Gemäß Fig. 6B wird eine Signalverdrahtungslage 41B durch Photolithographie unter Verwendung eines Photoresists über der Unterseite des Keramiksubstrats 1 strukturiert, und es wird eine elektrolytische Goldbeschichtung durchgeführt, um eine Signalverdrahtungslage 41B mit etwa 10 um Dicke zu bilden.
- Als nächstes wird Polyimidlack über der Unterseite des Keramiksubstrats 1 auf getragen, vorgehärtet und gehärtet, um eine Polyimidharzlage 42B mit vorzugsweise etwa 10 um Dicke zu bilden.
- Danach wird gewisse Art von Polyimid aufweisender Kleber über dieser Polyimidharzlage 42B aufgetragen und gehärtet, um eine Kleberlage 14 mit vorzugsweise etwa 10 um Dicke zu bilden.
- Anschließend wird gemäß Fig. 6C ein Ätzmuster über der Kleberlage 14 durch Photolithographie unter Verwendung eines Photoresists 45 gebildet, um Teile zur elektrischen Verbindung mit anderen Blöcken zu durchbohren.
- Da der Photoresist 45 als Maske zur Bearbeitung durch einen Excimerlaser in einem nachfolgenden Verfahren dient, wird er mit etwa 50 um Dicke ausgebildet.
- Gemäß Fig. 6D erfolgt ein Abtasten mit einem Excimeriaserstrahl 17 über dem Photoresist 45, um Durchgangslöcher 46B durch die Polyimidharzlage 42B und die Kleberlage 14 herzustellen.
- In diesem Fall wird ein KrF-Excimerlaser mit einer Frequenz von 200 Hz in Schwingung versetzt, um die Durchgangslöcher 46B durch die Polyimidharzlage 42B und die Kleberlage 14 zu bilden.
- Die Abtastgeschwindigkeit des KrF-Excimerlasers wird zum Optimieren der Form der Durchgangslöcher 46B eingestellt, die senkrechte Wände haben sollten. Danach wird der Reststaub des Photoresists 45, der Kleberlage 14 und der Polyimidharzlage 42B mit Plasma, behandelt, um vollständig gereinigt zu werden. Hierbei beträgt die Bohrung der Durchgangslöcher 46B vorzugsweise etwa 200 um.
- Gemäß Fig. 6E werden Verbindungskontakthöcker 47B auf der Signalverdrahtungslage 41B in den Durchgangs löchern 46B gebildet, um eine elektrische Verbindung mit den Mehrfachverdrahtungslagen anderer Blöcke herzustellen.
- Die Verbindungskontakthöcker 47B werden durch Photolithographie unter Verwendung eines Photoresists strukturiert und durch Mehrlagenbeschichten mit elektrolytischer Nickelbeschichtung, elektrolytischer Goldbeschichtung, elektrolytischer Zinnbeschichtung und elektrolytischer Goldbeschichtung der Reihe nach ausgebildet.
- Diese Nickelbeschichtung kommt zum Einsatz, um zu verhindern, daß Gold/Zinn-Lötmetall zur Signalverdrahtungslage 41B mit der elektrolytischen Goldbeschichtung diffundiert.
- Die Beschichtungsdicke beträgt vorzugsweise etwa 3 m für Nickel, etwa 8 um für Gold, etwa 11 um für Zinn bzw. etwa 8 um für Gold, und die Größe der Verbindungskontakthöcker 47B beträgt vorzugsweise etwa 100 um. Hierbei werden die Gold- und Zinnbeschichtung im Gewichtsverhältnis von 4 : 1 ausgebildet.
- Als nächstes wird der Verfahrensablauf zur Herstellung einer mehrlagigen Verdrahtungsplatinenstruktur unter Verwendung des Blocks 100 gemäß Fig. 6A bis 6E, der Blöcke 101 und 102 gemäß Fig. 5A bis 5F und des Blocks 200 gemäß Fig. 4A bis 4G beschrieben.
- Für dieses Beispiel sei angenommen, daß eine mehrlagige Verdrahtungsplatine insgesamt 6 Signalverdrahtungslagen gemäß Fig. 7 hat. Im folgenden wird das Herstellungsverfahren für eine solche mehrlagige Verdrahtungsplatine beschrieben.
- Zunächst werden die beiden Blöcke 101 und 102, die durch die Verfahren von Fig. 5A bis 5F gebildet sind, über dem Basisblock 200 ausgerichtet, der durch die Verfahren von Fig. 4A bis 4 G gebildet ist. Danach werden die beiden Blöcke 101 und 102 sowie der Basisblock 200 gestapelt und mit provisorischem Kleber 48 so verklebt, daß sie aneinander haften.
- Als zweites wird der durch die Verfahren von Fig. 6A bis 6E gebildete Block 100 ähnlich über dem Block 101 ausgerichtet.
- Danach werden der Block 100 und der Block 101 gestapelt und mit provisorischem Kleber 48 so verklebt, daß sie eine integrierte Platte bilden.
- In diesem Fall dauert es etwa 2 Minuten bei Normaltemperatur unter einem Druck von 1 kg/cm², um sie mit dem provisorischen Kleber 48 aneinander zu kleben.
- Weiterhin wird diese laminierte Platte in einem Vakuum mit einem Autoklaven unter Druck gesetzt und erwärmt, um die Polyimidkleberlagen 14 abschließend miteinander zu verkleben und die Elektroden (die Verbindungskontaktstellen 19 und 47A und die Verbindungskontakthöcker 47B) miteinander zu verkleben, die auf der oberen Lage jedes Blocks gebildet sind.
- In diesem Fall dauert es etwa 30 Minuten bei 350ºC unter einem Druck von 20 kg/cm², um gegenseitige Haftung mit den Polyimidkleberlagen 14 zu erreichen.
- Da Polyimidkleber unter diesen Bedingungen verflüssigt wird und die Polyimidkleberlagen 14 miteinander integriert werden, läßt sich eine feste und dichte Haftung zwischen den Blöcken erreichen.
- Gleichzeitig schmelzen die Verbindungskontakthöcker 47B, die durch Mehrlagenbeschichten mit elektrolytischer Goldbeschichtung und elektrolytischer Zinnbeschichtung gebildet sind, bei 280ºC, was ihr eutektischer Punkt ist, und werden mit den entsprechenden Verbindungskontaktstellen 19 und 47A verbunden. Dadurch läßt sich eine ausreichende elektrische Verbindung zwischen den Blöcken nach Pressen gemäß Fig. 8 erreichen.
- Abschließend werden Ein-/Ausgangsstifte und Stromversorgungsstifte 20 an ihren jeweils vorgeschriebenen Positionen auf der Unterseite des Isolierbasissubstrats 10 montiert, um die mehrlagige Verdrahtungsplatinenstruktur gemäß Fig. 3 zu komplettieren.
- Obwohl das harte Substrat jedes Blocks in den o. g. Ausführungsformen aus Keramik hergestellt sein kann, ist im übrigen klar, daß Glaskeramik im harten Substrat verwendet werden kann und daß Lote, die Goldlegierungen sind, neben reinem Gold als Materialien für die Kontaktstellen und Kontakthocker zur Verbindung zwischen den Blöcken zum Einsatz kommen können. Ferner ist die Anzahl von Mehrfachverdrahtungslagen nicht auf die in den o. g. Ausführungsformen beschränkt, und auch die Anzahl zu stapelnder Blöcke kann auf verschiedene Weise modifiziert sein.
- Wie zuvor beschrieben wurde, entfallen erfindungsgemäß durch Zusammenstellen eines harten Isoliersubstrats mit einer Masselage und Durchgangslöchern darin sowie mehreren über seiner Oberseite und Unterseite gebildeten Verdrahtungslagen zu einem Block, Stapeln mehrerer solcher Blöcke zu einer laminierten Struktur, Verkleben der Blöcke durch Haftung zwischen Klebelagen, die über den oberen Lagen, auf der Ober- und Unterseite jedes Blocks, gebildet sind, und Herstellen einer elektrischen Verbindung zwischen den Blöcken durch Verbindung zwischen den auf den Oberflächen jedes Blocks gebildeten Lötelektroden die Durchgangskontaktlöcher, die von der oberen gedruckten Verdrahtungsplatine zur unteren gedruckten Verdrahtungsplatine in einer herkömmlichen gedruckten Mehrfachverdrahtungsplatine mit einem Bohrer grob hergestellt werden, infolge der Bildung der Durchgangskontaktlöcher mit einem Bohrer nur im Isolierbasissubstrat des Basisblocks, und es ist möglich, eine große Aufnahmekapazität für die Signalverdrahtung, eine größere Anzahl von Mehrfachverdrahtungslagen und eine Verdrahtung hoher Dichte zu erreichen, da ein sehr kleines Muster in den Signalverdrahtungslagenteilen gebildet werden kann.
- Außerdem entfällt die mehrfache Wiederholung des für herkömmliche mehrlagige Polyimid-Keramik-Verdrahtungsplatinen erforderlichen Härteverfahrens, was es ermöglicht, die notwendige. Zeit zur Herstellung von Verdrahtungsplatinen zu verkürzen, Wärmebeeinträchtigung von Polyimidharz durch das mehrfache Wiederholen des Härteverfahrens zu vermeiden und die Auswahl zufriedenstellender Blöcke zum Stapeln vornehmen zu können, da es möglich ist, die Verdrahtungslagen Block für Block elektrisch zu prüfen.
- Da ferner ein Keramiksubstrat oder ein hartes organisches Harzsubstrat als Basissubstrat im Basisblock verwendet wird, lassen sich auch dann, wenn die erforderliche Anzahl von Lagen für das Mehrfachverdrahtungslagenteil erhöht ist, solche Probleme wie Risse in der Polyimidharz-Isolierlage des Mehrfachverdrahtungslagenteils oder seine Ablösung vom Keramiksubstrat oder vom harten organischen Harzsubstrat infolge der Wärmebeeinträchtigung und Verformung der Polyimidharz- Isolierlage des Mehrfachverdrahtungslagenteils durch das mehrfache Wiederholen des Wärmeeintragverfahrens vermeiden.
- Daher bewirkt die Erfindung, daß mehrlagige Verdrahtungsplatinen hoher Qualität mit erhöhter Anzahl von Mehrfachlagen und hoher Dichte in weniger Tagen und zudem mit hoher Herstellungsausbeute hergestellt werden können.
- Obwohl die Erfindung durch eine bevorzugte Ausführungsform anhand der beigefügten Zeichnungen vollständig beschrieben wurde, werden dem Fachmann verschiedene Änderungen und Abwandlungen deutlich sein, die in den Schutzumfang der Erfindung gemäß der Festlegung in den beigefügten Ansprüchen fallen.
Claims (6)
1. Mehrlagige Verdrahtungsplatine mit:
einem Basisblock (200) mit einem Isolierbasissubstrat
(10) sowie mindestens einer Verdrahtungslage (11, 13),
die über einer Hauptfläche des Isolierbasissubstrats
(10) gebildet ist, und einer Polyimidharzlage (12, 15),
die zum Isolieren zwischen den Verdrahtungslagen
gebildet ist;
mindestens einem Stapelblock (100, 101, 102), der über
dem Basisblock gestapelt ist, mit einem harten
Isoliersubstrat (1), einer Masselage (2), die im harten
Isoliersubstrat (1) gebildet ist, und Durchgangslöchern
(3), die sich von einer Hauptfläche des harten
Isoliersubstrats (1) zur anderen erstrecken, wobei der oberste
Stapelblock (100) der mehrlagigen Verdrahtungsplatine
auf der oberen Hauptfläche des harten Isoliersubstrats
vorgesehene Verbindungskontaktstellen (41A) und eine
Verdrahtungslage (41B) über seiner unteren Hauptfläche
hat und alle zwischen dem obersten Stapelblock und dem
Basisblock angeordneten Stapelblöcke (101, 102)
Verdrahtungslagen (41A, 41B) haben, die über jeder
Hauptfläche ihres harten Isoliersubstrats vorgesehen sind,
wobei die Durchgangslöcher die
Verbindungskontaktstellen oder die Verdrahtungslage über der oberen
Hauptfläche des harten Isoliersubstrats des mindestens einen
Stapelblocks mit der Verdrahtungslage über der unteren
Hauptfläche seines harten Isoliersubstrats elektrisch
verbinden; und
einer Verbindungseinrichtung (5, 14, 19), die auf der
oberen Hauptfläche des Basisblocks (200) und auf jenen
Hauptflächen des mindestens einen Stapelblocks gebildet
ist, die eine Verdrahtungslage auf weisen, zum
gegenseitigen elektrischen und mechanischen Verbinden der
Blö
cke,
wobei die Verbindungseinrichtung einen Kleber (14)
aufweist;
wobei das harte Isoliersubstrat eine Keramikplatte oder
Glaskeramikplatte mit einer Rockwell-Härte von
mindestens 70 RCA ist.
2. Struktur nach Anspruch 1, wobei das
Isolierbasissubstrat (10) ein hartes wärmebeständiges organisches Harz
ist.
3. Struktur nach Anspruch 1 oder 2, wobei das
Isolierbasissubstrat (10) ein Keramikwerkstoff ist.
4. Struktur nach Anspruch 1 oder 3, wobei das
Isolierbasissubstrat (10) ein Glaskeramikwerkstoff ist.
5. Struktur nach einem der Ansprüche 1 bis 4, wobei die
Verbindungseinrichtung mindestens einen Kontakthöcker
(5) und mindestens eine Kontaktstelle (19) aufweist.
6. Verfahren zur Herstellung einer mehrlagigen
Verdrahtungsplatine mit den folgenden Schritten:
(a) Bereitstellen eines Basisblocks (200) durch Bilden
mindestens einer Verdrahtungslage (11, 13) über
einer Hauptfläche eines Isolierbasissubstrats (10)
und Bilden einer Polyimidharzlage (12, 15) zum
Isolieren zwischen der mindestens einen
Verdrahtungslage;
(b) Bereitstellen mindestens eines Stapelblocks (100,
101, 102) durch Bilden eines harten
Isoliersubstrats (1) mit einer Masselage (2) darin und
Durchgangslöchern (3), die sich von einer
Hauptfläche des harten Isoliersubstrats zur anderen
erstrecken;
(c) Bereitstellen eines Stapelblocks (100) mit
Verbindungskontaktstellen (41A) über der oberen
Hauptfläche des harten Isoliersubstrats und einer
Verdrahtungslage (41B) auf der unteren Hauptfläche
des harten Isoliersubstrats und Bereitstellen
aller anderen Stapelblöcke (101, 102) mit
Verdrahtungslagen (41A, 41B) über jeder Hauptfläche ihres
harten Isoliersubstrats, wobei die
Durchgangslöcher die Verbindungskontaktstellen oder die
Verdrahtungslage (41A) über der oberen Hauptfläche
des harten Isoliersubstrats des mindestens einen
Stapelblocks mit der Verdrahtungslage (41B) über
der unteren Hauptfläche seines harten
Isoliersubstrats elektrisch verbinden;
(d) Bilden einer Verbindungseinrichtung (5, 14, 19)
mit einer Kleberlage (14) auf der oberen
Hauptfläche des Basisblocks und auf jenen Hauptflächen des
mindestens einen Stapelblocks, die eine
Verdrahtungslage aufweisen; und
(e) Laminieren des mindestens einen Stapelblocks über
dem Basisblock, wobei jeder mit dem anderen unter
Verwendung der Verbindungseinrichtung mit der
Kleberlage verklebt wird, um die Blöcke mechanisch
und elektrisch miteinander zu verbinden,
wobei das harte Isoliersubstrat eine Keramikplatte oder
Glaskeramikplatte mit einer Rockwell-Härte von
mindestens 70 RCA ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5117954A JPH0828580B2 (ja) | 1993-04-21 | 1993-04-21 | 配線基板構造及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69431740D1 DE69431740D1 (de) | 2003-01-02 |
DE69431740T2 true DE69431740T2 (de) | 2003-04-24 |
Family
ID=14724359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69431740T Expired - Fee Related DE69431740T2 (de) | 1993-04-21 | 1994-04-20 | Mehrlagige Verdrahtungsplatine und ihre Herstellung |
Country Status (5)
Country | Link |
---|---|
US (2) | US5534666A (de) |
EP (1) | EP0624904B1 (de) |
JP (1) | JPH0828580B2 (de) |
CA (1) | CA2121712C (de) |
DE (1) | DE69431740T2 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014210895A1 (de) * | 2014-06-06 | 2015-12-17 | Continental Automotive Gmbh | Mehrlagige Leiterplatte und Verfahren zu dessen Herstellung |
DE102016219733A1 (de) | 2016-10-11 | 2018-04-12 | Continental Automotive Gmbh | Verfahren zur Herstellung einer mehrlagigen Leiterplatte |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6184736B1 (en) * | 1992-04-03 | 2001-02-06 | Compaq Computer Corporation | Sinusoidal radio-frequency clock distribution system for synchronization of a computer system |
WO1995022840A1 (de) * | 1994-02-16 | 1995-08-24 | Siemens Aktiengesellschaft | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung |
TW323432B (de) * | 1995-04-28 | 1997-12-21 | Victor Company Of Japan | |
US6294743B1 (en) * | 1995-04-28 | 2001-09-25 | Victor Company Of Japan, Ltd. | Multilayer print circuit board and the production method of the multilayer print circuit board |
JPH08322127A (ja) * | 1995-05-23 | 1996-12-03 | Sumitomo Wiring Syst Ltd | 電気接続箱に収容するバスバーと絶縁板の積層構造 |
JP2748890B2 (ja) * | 1995-06-14 | 1998-05-13 | 日本電気株式会社 | 有機樹脂多層配線基板およびその製造方法 |
JP3112059B2 (ja) * | 1995-07-05 | 2000-11-27 | 株式会社日立製作所 | 薄膜多層配線基板及びその製法 |
JP2917867B2 (ja) * | 1995-08-14 | 1999-07-12 | 日本電気株式会社 | 多層配線基板 |
KR0155877B1 (ko) * | 1995-09-12 | 1998-12-15 | 이대원 | 다층 회로기판 및 그 제조방법 |
US6074728A (en) * | 1996-09-11 | 2000-06-13 | Samsung Aerospace Industries, Ltd. | Multi-layered circuit substrate |
JP4234205B2 (ja) * | 1996-11-08 | 2009-03-04 | ダブリュ.エル.ゴア アンド アソシエイツ,インコーポレイティド | 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法 |
US6192580B1 (en) * | 1996-12-05 | 2001-02-27 | Oki Electric Industry Co., Ltd. | Method of making laminate printed circuit board with leads for plating |
JP3633252B2 (ja) * | 1997-01-10 | 2005-03-30 | イビデン株式会社 | プリント配線板及びその製造方法 |
KR100691297B1 (ko) * | 1997-02-28 | 2007-03-12 | 이비덴 가부시키가이샤 | 프린트배선판및 그 제조방법 |
US6063647A (en) * | 1997-12-08 | 2000-05-16 | 3M Innovative Properties Company | Method for making circuit elements for a z-axis interconnect |
WO1999034654A1 (fr) * | 1997-12-29 | 1999-07-08 | Ibiden Co., Ltd. | Plaquette a circuits imprimes multicouche |
US6131279A (en) * | 1998-01-08 | 2000-10-17 | International Business Machines Corporation | Integrated manufacturing packaging process |
JP3119630B2 (ja) * | 1998-09-18 | 2000-12-25 | 日本電気株式会社 | 半導体チップモジュール用多層回路基板およびその製造方法 |
US6239485B1 (en) | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
US6081026A (en) * | 1998-11-13 | 2000-06-27 | Fujitsu Limited | High density signal interposer with power and ground wrap |
US6154364A (en) * | 1998-11-19 | 2000-11-28 | Delco Electronics Corp. | Circuit board assembly with IC device mounted thereto |
JP3635219B2 (ja) * | 1999-03-11 | 2005-04-06 | 新光電気工業株式会社 | 半導体装置用多層基板及びその製造方法 |
JP2000357873A (ja) * | 1999-06-17 | 2000-12-26 | Hitachi Ltd | 多層配線基板及びその製造方法 |
TW512653B (en) * | 1999-11-26 | 2002-12-01 | Ibiden Co Ltd | Multilayer circuit board and semiconductor device |
JP3865989B2 (ja) * | 2000-01-13 | 2007-01-10 | 新光電気工業株式会社 | 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置 |
JP2001251056A (ja) * | 2000-03-03 | 2001-09-14 | Sony Corp | プリント配線基板の製造方法 |
JP2001320171A (ja) * | 2000-05-08 | 2001-11-16 | Shinko Electric Ind Co Ltd | 多層配線基板及び半導体装置 |
JP3418615B2 (ja) * | 2001-06-12 | 2003-06-23 | 沖電気工業株式会社 | 半導体素子およびその製造方法 |
JP3807312B2 (ja) * | 2002-01-18 | 2006-08-09 | 富士通株式会社 | プリント基板とその製造方法 |
US6826830B2 (en) * | 2002-02-05 | 2004-12-07 | International Business Machines Corporation | Multi-layered interconnect structure using liquid crystalline polymer dielectric |
JP4148201B2 (ja) * | 2004-08-11 | 2008-09-10 | ソニー株式会社 | 電子回路装置 |
JP2006216711A (ja) * | 2005-02-02 | 2006-08-17 | Ibiden Co Ltd | 多層プリント配線板 |
US20070202655A1 (en) * | 2005-12-08 | 2007-08-30 | Intel Corporation | Method of providing a via opening in a dielectric film of a thin film capacitor |
TWI337059B (en) * | 2007-06-22 | 2011-02-01 | Princo Corp | Multi-layer substrate and manufacture method thereof |
US20090321119A1 (en) * | 2008-06-30 | 2009-12-31 | Yasuhiro Kohara | Device mounting board, semiconductor module, mobile device, and manufacturing method of device mounting board |
KR20110113980A (ko) * | 2010-04-12 | 2011-10-19 | 삼성전자주식회사 | 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법 |
TWI381780B (zh) * | 2010-04-28 | 2013-01-01 | Wus Printed Circuit Co Ltd | 可辨識印刷電路板之製造方法 |
CN103189976B (zh) * | 2010-06-03 | 2016-08-24 | Ddi环球有限公司 | 利用盲过孔和内部微过孔以耦联子组件来制造印刷电路板的系统和方法 |
TWI422485B (zh) * | 2010-12-31 | 2014-01-11 | Tong Hsing Electronic Ind Ltd | 一種具有反射膜之陶瓷基板及其製造方法 |
DE102012101237A1 (de) * | 2012-02-16 | 2013-08-22 | Ev Group E. Thallner Gmbh | Verfahren zum temporären Verbinden eines Produktsubstrats mit einem Trägersubstrat |
JP2013187255A (ja) * | 2012-03-06 | 2013-09-19 | Ngk Spark Plug Co Ltd | 配線基板の製造方法 |
US9159670B2 (en) * | 2013-08-29 | 2015-10-13 | Qualcomm Incorporated | Ultra fine pitch and spacing interconnects for substrate |
RU2600514C1 (ru) * | 2015-06-01 | 2016-10-20 | Открытое акционерное общество "Институт точной технологии и проектирования" | Способ изготовления вертикальных контактных структур на полупроводниковых пластинах или печатных платах |
JP7100980B2 (ja) * | 2018-01-22 | 2022-07-14 | ローム株式会社 | Ledパッケージ |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3677112A (en) * | 1970-06-08 | 1972-07-18 | John W Keniston | Pincers |
US4688151A (en) * | 1986-03-10 | 1987-08-18 | International Business Machines Corporation | Multilayered interposer board for powering high current chip modules |
US4803595A (en) * | 1986-11-17 | 1989-02-07 | International Business Machines Corporation | Interposer chip technique for making engineering changes between interconnected semiconductor chips |
JPS63144599A (ja) * | 1986-12-09 | 1988-06-16 | 日本電気株式会社 | 多層回路基板 |
JPS6414993A (en) * | 1987-07-09 | 1989-01-19 | Toshiba Corp | Multilayered universal substrate |
JPS6477198A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Multilayer printed board |
JPH0268992A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | 多層配線基板 |
JPH06101627B2 (ja) * | 1989-10-04 | 1994-12-12 | 日本電気株式会社 | 多層プリント配線板及びその製造方法 |
JP2510747B2 (ja) * | 1990-02-26 | 1996-06-26 | 株式会社日立製作所 | 実装基板 |
JPH0410696A (ja) * | 1990-04-27 | 1992-01-14 | Nitto Denko Corp | 多層配線基板の製造方法 |
JPH0462894A (ja) * | 1990-06-25 | 1992-02-27 | Hitachi Chem Co Ltd | 多層印刷配線板とその製造方法 |
JP2551224B2 (ja) * | 1990-10-17 | 1996-11-06 | 日本電気株式会社 | 多層配線基板および多層配線基板の製造方法 |
CA2059020C (en) * | 1991-01-09 | 1998-08-18 | Kohji Kimbara | Polyimide multilayer wiring board and method of producing same |
JP3016292B2 (ja) * | 1991-11-20 | 2000-03-06 | 日本電気株式会社 | ポリイミド多層配線基板およびその製造方法 |
JP2616588B2 (ja) * | 1991-01-09 | 1997-06-04 | 日本電気株式会社 | ポリイミド多層配線基板およびその製造方法 |
US5146674A (en) * | 1991-07-01 | 1992-09-15 | International Business Machines Corporation | Manufacturing process of a high density substrate design |
US5224265A (en) * | 1991-10-29 | 1993-07-06 | International Business Machines Corporation | Fabrication of discrete thin film wiring structures |
CA2083072C (en) * | 1991-11-21 | 1998-02-03 | Shinichi Hasegawa | Method for manufacturing polyimide multilayer wiring substrate |
JP3026465B2 (ja) * | 1992-03-10 | 2000-03-27 | 株式会社日立製作所 | セラミック薄膜混成配線基板および製造方法 |
US5315069A (en) * | 1992-10-02 | 1994-05-24 | Compaq Computer Corp. | Electromagnetic radiation reduction technique using grounded conductive traces circumscribing internal planes of printed circuit boards |
US5371654A (en) * | 1992-10-19 | 1994-12-06 | International Business Machines Corporation | Three dimensional high performance interconnection package |
-
1993
- 1993-04-21 JP JP5117954A patent/JPH0828580B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-20 DE DE69431740T patent/DE69431740T2/de not_active Expired - Fee Related
- 1994-04-20 EP EP94106137A patent/EP0624904B1/de not_active Expired - Lifetime
- 1994-04-20 CA CA002121712A patent/CA2121712C/en not_active Expired - Fee Related
- 1994-04-21 US US08/230,699 patent/US5534666A/en not_active Expired - Fee Related
-
1995
- 1995-06-06 US US08/467,809 patent/US5590461A/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014210895A1 (de) * | 2014-06-06 | 2015-12-17 | Continental Automotive Gmbh | Mehrlagige Leiterplatte und Verfahren zu dessen Herstellung |
DE102016219733A1 (de) | 2016-10-11 | 2018-04-12 | Continental Automotive Gmbh | Verfahren zur Herstellung einer mehrlagigen Leiterplatte |
WO2018069319A1 (de) | 2016-10-11 | 2018-04-19 | Continental Automotive Gmbh | Verfahren zur herstellung einer mehrlagigen leiterplatte |
Also Published As
Publication number | Publication date |
---|---|
EP0624904B1 (de) | 2002-11-20 |
JPH0828580B2 (ja) | 1996-03-21 |
US5590461A (en) | 1997-01-07 |
CA2121712C (en) | 1998-08-25 |
US5534666A (en) | 1996-07-09 |
EP0624904A3 (de) | 1995-04-19 |
JPH06310870A (ja) | 1994-11-04 |
EP0624904A2 (de) | 1994-11-17 |
CA2121712A1 (en) | 1994-10-22 |
DE69431740D1 (de) | 2003-01-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69431740T2 (de) | Mehrlagige Verdrahtungsplatine und ihre Herstellung | |
DE69218319T2 (de) | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung | |
DE69220892T2 (de) | Verfahren zur Herstellung eines mehrschichtigen Polyimid-Verdrahtungssubstrats | |
DE69120198T2 (de) | Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung | |
DE10295940B4 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock | |
DE69725689T2 (de) | Gedruckte Leiterplatte und elektronische Bauteile | |
DE112010004888B4 (de) | Substrat für IC-Bausteine mit Mehrschichtglaskern und Verfahren zu seiner Herstellung | |
EP1394855B1 (de) | Verfahren zur Herstellung eines universellen Gehäuses für ein elektronisches Bauteil mit Halbleiterchip | |
DE69934674T2 (de) | Methode zur herstellung von multifunktionellen mikrowellen-modulen aus fluoropolymer kompositsubstraten | |
DE3787366T2 (de) | Keramische/organische mehrschichtenanschlussplatte. | |
DE69938582T2 (de) | Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat | |
DE102006051762B4 (de) | Hochdichte Leiterplatte und Verfahren zu ihrer Herstellung | |
DE112004001727B4 (de) | Verfahren zur Herstellung eines elektronischen Moduls | |
DE69223657T2 (de) | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung | |
DE69432010T2 (de) | Mit Lötkugeln Verbindensverfahren damit versehen | |
DE69132819T2 (de) | Flexible Zwischenschaltungsstruktur hoher Dichte | |
DE102005026098B3 (de) | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben | |
DE112018003103T5 (de) | Haftklebeband für Verbindungen mit hoher Dichte | |
DE69024704T2 (de) | Verfahren zur Herstellung einer mehrschichtigen Zwischenverbindungs-Leiterplattenanordnung unter Anwendung der Dünnfilmtechnik | |
DE102006058068A1 (de) | Halbleiterbauelement mit Halbleiterchip und passivem Bauelement sowie Verfahren zu dessen Herstellung | |
EP1532681A1 (de) | Mehrlagiger schaltungsträger und herstellung desselben | |
DE19626977A1 (de) | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung | |
DE102010036678A1 (de) | Multichip-Modul und Verfahren zu seiner Herstellung | |
DE60032067T2 (de) | Mehrschichtige Leiterplatte und Verfahren zu deren Herstellung | |
DE19517367A1 (de) | Verfahren zum Anschließen der Ausgangsbereiche eines Chips mit integrierter Schaltung und so erhaltener Mehr-Chip-Modul |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |