JP2000349206A - 配線部材とその製造方法、及び半導体装置 - Google Patents
配線部材とその製造方法、及び半導体装置Info
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体素子をプリント回路基板に搭載するた
めのインターポーザ用の配線部材、あるいは半導体装置
形成用の配線部材であって、高密度、微細配線が可能
で、且つ、電気特性の面でも優れ、その作製も比較的簡
単な配線部材を提供する。 【解決手段】 半導体素子をプリント回路基板に搭載す
るためのインターポーザ用の配線部材、あるいは半導体
装置形成用の配線部材であって、絶縁性を有する板状の
ベース基材の第１の面上に配線層を形成し、該配線層上
に、半導体素子の端子部と接続するためのバンプを導電
性物質で突起させて設け、前記ベース基材の所定の位置
に、充填タイプのビアホール形成用の貫通孔を設け、該
貫通孔に導電性物質を充填して、配線層に電気的に接続
する充填タイプのビーホールを形成し、且つ、ビアホー
ルのベース基材の第２面側を外部回路と接続するための
端子部とするものである。
めのインターポーザ用の配線部材、あるいは半導体装置
形成用の配線部材であって、高密度、微細配線が可能
で、且つ、電気特性の面でも優れ、その作製も比較的簡
単な配線部材を提供する。 【解決手段】 半導体素子をプリント回路基板に搭載す
るためのインターポーザ用の配線部材、あるいは半導体
装置形成用の配線部材であって、絶縁性を有する板状の
ベース基材の第１の面上に配線層を形成し、該配線層上
に、半導体素子の端子部と接続するためのバンプを導電
性物質で突起させて設け、前記ベース基材の所定の位置
に、充填タイプのビアホール形成用の貫通孔を設け、該
貫通孔に導電性物質を充填して、配線層に電気的に接続
する充填タイプのビーホールを形成し、且つ、ビアホー
ルのベース基材の第２面側を外部回路と接続するための
端子部とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子をプリ
ント回路基板に搭載するためのインターポーザ用の配線
部材あるいは半導体装置形成用の配線部材と、その製造
方法に関する。
ント回路基板に搭載するためのインターポーザ用の配線
部材あるいは半導体装置形成用の配線部材と、その製造
方法に関する。
【０００２】
【従来の技術】近年、半導体装置は、電子機器の高性能
化と軽薄短小の傾向からＬＳＩ、ＡＳＩＣに代表される
ように、ますます高集横化、高性能化の一途をたどって
きている。これに伴い、信号の高速処埋には，パッケー
ジ内部のスイッチングノイズが無視できない状況になっ
てきて、特に、ＩＣの同時スイッチングノイズにはパッ
ケージ内部配線の実効インダクタンスが大きく影響を与
える為、主に、電源やグランドの本数を増やしてこれに
対応してきた。この結果、半導体装置の高集積化、高機
能化は外部端子総数の増加を招き、半導体装置の多端子
化が求められるようになってきた。多端子ＩＣ、特にゲ
ートアレイやスタンダードセルに代表されるＡＳＩＣあ
るいは、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｏｒ）等をコストパフオーマンス
高くユーザに提供するパッケージとしてリードフレーム
を用いたプラステイックＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）が主流となり、現在では３００ピンを
超えるものまで実用化に至っている。ＱＦＰは、ダイパ
ッド上に半導体素子を搭載し、銀めっき等の表面処理が
なされたインナーリード先端部と半導体素子の端子とを
ワイヤにて結線し、封止樹脂で封止を行い、この後、ダ
ムバー部をカットし、アウターリードを設けた構造で多
端子化に対応できるものとして開発されてきた。ここで
用いる単層リードフレームは、通常、４２合金（４２％
ニッケルー鉄合金）あるいは銅合金などの電気伝導率が
高く、且つ機械的強度が大きい金属材を素材とし、フオ
トエッチング法かあるいはスタンピング法により、外形
加工されていた。
化と軽薄短小の傾向からＬＳＩ、ＡＳＩＣに代表される
ように、ますます高集横化、高性能化の一途をたどって
きている。これに伴い、信号の高速処埋には，パッケー
ジ内部のスイッチングノイズが無視できない状況になっ
てきて、特に、ＩＣの同時スイッチングノイズにはパッ
ケージ内部配線の実効インダクタンスが大きく影響を与
える為、主に、電源やグランドの本数を増やしてこれに
対応してきた。この結果、半導体装置の高集積化、高機
能化は外部端子総数の増加を招き、半導体装置の多端子
化が求められるようになってきた。多端子ＩＣ、特にゲ
ートアレイやスタンダードセルに代表されるＡＳＩＣあ
るいは、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｏｒ）等をコストパフオーマンス
高くユーザに提供するパッケージとしてリードフレーム
を用いたプラステイックＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）が主流となり、現在では３００ピンを
超えるものまで実用化に至っている。ＱＦＰは、ダイパ
ッド上に半導体素子を搭載し、銀めっき等の表面処理が
なされたインナーリード先端部と半導体素子の端子とを
ワイヤにて結線し、封止樹脂で封止を行い、この後、ダ
ムバー部をカットし、アウターリードを設けた構造で多
端子化に対応できるものとして開発されてきた。ここで
用いる単層リードフレームは、通常、４２合金（４２％
ニッケルー鉄合金）あるいは銅合金などの電気伝導率が
高く、且つ機械的強度が大きい金属材を素材とし、フオ
トエッチング法かあるいはスタンピング法により、外形
加工されていた。
【０００３】しかし、半導体素子の信号処理の高速化、
高機能化は、更に多くの端子数を必要とするようになっ
てきた。ＱＦＰでは外部端子ピッチを狭めることによ
り、パッケージサイズを大きくすることなく多端子化に
対応してきたが、外部端子の狭ピッチ化に伴い、外部端
子自体の幅が細くなり、外部端子の強度が低下するた
め、フオーミング等の後工程におけるアウターリードの
スキュ一対応やコプラナリティー（平坦性）維持が難し
くなり、実装に際しては、パッケージ搭載精度維持が難
しくなるという問題を抱えていた。このようなＱＦＰの
実装面での間題に対応するため、ＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｇ Ａｒｒａｙ）と呼ぱれるプラスッチックパッケ
ージが開発されてきた。このＢＧＡは、通常、両面基板
の片面に半導体素子を搭載し、もう一方の面に球状の半
田ボールを通じて半導体素子と外部端子（半田ボール）
との導通をとったもので、実装性の対応を図ったパッケ
ージである。ＢＧＡはパッケージの４辺に外部端子を設
けたＱＦＰに比べ、同じ外部端子数でも外部端子間隔
（ピッチ）を大きくとれるという利点があり、半導体実
装工程を難しくすることなく、入出力端子の増加に対応
できた。このＢＧＡはＢＴレジン（ビスマレイド樹脂）
を代表とする耐熟性を有する平板（樹脂板）の基材の片
面に半導体素子を塔載するダイパッドと半導体素子から
ボンディングワイヤにより電気的に接続されるボンディ
ングパッドを持ち、もう一方の面に、外部回路と半導体
装置との電気的、物理的接続を行う格子状あるいは千鳥
状に二次元的に配列された半田ボールにより形成した外
部接続端子をもち、外部接続端子とボンディングパッド
の間を配線とスルーホール、配線により電気的に接続し
ている構造である。
高機能化は、更に多くの端子数を必要とするようになっ
てきた。ＱＦＰでは外部端子ピッチを狭めることによ
り、パッケージサイズを大きくすることなく多端子化に
対応してきたが、外部端子の狭ピッチ化に伴い、外部端
子自体の幅が細くなり、外部端子の強度が低下するた
め、フオーミング等の後工程におけるアウターリードの
スキュ一対応やコプラナリティー（平坦性）維持が難し
くなり、実装に際しては、パッケージ搭載精度維持が難
しくなるという問題を抱えていた。このようなＱＦＰの
実装面での間題に対応するため、ＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｇ Ａｒｒａｙ）と呼ぱれるプラスッチックパッケ
ージが開発されてきた。このＢＧＡは、通常、両面基板
の片面に半導体素子を搭載し、もう一方の面に球状の半
田ボールを通じて半導体素子と外部端子（半田ボール）
との導通をとったもので、実装性の対応を図ったパッケ
ージである。ＢＧＡはパッケージの４辺に外部端子を設
けたＱＦＰに比べ、同じ外部端子数でも外部端子間隔
（ピッチ）を大きくとれるという利点があり、半導体実
装工程を難しくすることなく、入出力端子の増加に対応
できた。このＢＧＡはＢＴレジン（ビスマレイド樹脂）
を代表とする耐熟性を有する平板（樹脂板）の基材の片
面に半導体素子を塔載するダイパッドと半導体素子から
ボンディングワイヤにより電気的に接続されるボンディ
ングパッドを持ち、もう一方の面に、外部回路と半導体
装置との電気的、物理的接続を行う格子状あるいは千鳥
状に二次元的に配列された半田ボールにより形成した外
部接続端子をもち、外部接続端子とボンディングパッド
の間を配線とスルーホール、配線により電気的に接続し
ている構造である。
【０００４】しかしながら、このＢＧＡは、めっき形成
したスルホールを介して、半導体素子とボンディングワ
イヤで結線を行う配線と、半導体装置化した後にプリン
ト基板に実装するための外部接続端子部（単に外部端子
部とも言う）とを、電気的に接続した複雑な構造で、樹
脂の熱膨張の影響により、スルホール部に断線を生じる
等信頼性の面で問題があり、且つ作製上の面でも問題が
多かった。尚、ここでは、ＢＧＡのように、二次元的に
端子を配列した構造のものをエリアアレイタイプと言
う。
したスルホールを介して、半導体素子とボンディングワ
イヤで結線を行う配線と、半導体装置化した後にプリン
ト基板に実装するための外部接続端子部（単に外部端子
部とも言う）とを、電気的に接続した複雑な構造で、樹
脂の熱膨張の影響により、スルホール部に断線を生じる
等信頼性の面で問題があり、且つ作製上の面でも問題が
多かった。尚、ここでは、ＢＧＡのように、二次元的に
端子を配列した構造のものをエリアアレイタイプと言
う。
【０００５】この為、作製プロセスの簡略化、信頼性の
向上をはかり、従来のリードフレームの作製と同様、金
属薄板をエッチング加工等により所定の形状加工し、こ
れ（リードフレームとも言う）をコア材として、配線を
形成したエリアアレイタイプの半導体装置も種々提案さ
れている。このタイプのものは、基本的に、金属薄板の
板厚に加工精度、配線の微細化が制限される。
向上をはかり、従来のリードフレームの作製と同様、金
属薄板をエッチング加工等により所定の形状加工し、こ
れ（リードフレームとも言う）をコア材として、配線を
形成したエリアアレイタイプの半導体装置も種々提案さ
れている。このタイプのものは、基本的に、金属薄板の
板厚に加工精度、配線の微細化が制限される。
【０００６】また、従来、インターポーザは薄くするた
めにＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）を使用してきた。しかし、半導体素子をバンプ
を使用して搭載するタイプのＴＡＢインターポーザは、
バンプをめっきにより形成するため、工程が複雑にな
り、コスト高となるという問題に加え、バンプ形成用の
めっきリード線が必要なため、最終形態においても、そ
のめっきリードが残り、高周波特性を悪化させるという
品質的な問題もある。また、このタイプのものは、ＴＡ
ＢのベースとなるＰＩフィルムは８０μｍ程度が、薄層
化の限界であり、それより薄型化できないという問題も
ある。
めにＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）を使用してきた。しかし、半導体素子をバンプ
を使用して搭載するタイプのＴＡＢインターポーザは、
バンプをめっきにより形成するため、工程が複雑にな
り、コスト高となるという問題に加え、バンプ形成用の
めっきリード線が必要なため、最終形態においても、そ
のめっきリードが残り、高周波特性を悪化させるという
品質的な問題もある。また、このタイプのものは、ＴＡ
ＢのベースとなるＰＩフィルムは８０μｍ程度が、薄層
化の限界であり、それより薄型化できないという問題も
ある。
【０００７】
【発明が解決しようとする課題】上記のように、ＢＴレ
ジン（ビスマレイド樹脂）を用いたＢＧＡは、多端子化
には有利であるものの、信頼性の面、作製上の面で問題
が多く、また金属薄板をエッチング加工等により所定の
形状に加工したもの（リードフレーム）をコア材として
配線を形成したエリアアレイタイプのものは、近年の更
なる多端子化には対応できないという問題がある。半導
体素子をバンプを使用して搭載するタイプのＴＡＢイン
ターポーザにも、製作上の問題、品質的な問題やコステ
的な問題がある。本発明は、これらの問題に対応するも
ので、具体的には、半導体素子をプリント回路基板に搭
載するためのインターポーザ用の配線部材、あるいは半
導体装置形成用の配線部材であって、高密度、微細配線
が可能で、且つ、電気特性の面でも優れ、その作製も比
較的簡単な配線部材を提供しようとするものである。同
時に、そのような配線部材の製造方法を提供しようとす
るものである。特に、高密度、微細配線が可能で、且
つ、電気的接続の信頼性の面でも優れたエリアアレイタ
イプの半導体装置を作製することができる配線部材を提
供しようとするものである。更にまた、薄型化にも対応
できる半導体装置用の配線部材を提供しようとするもの
である。
ジン（ビスマレイド樹脂）を用いたＢＧＡは、多端子化
には有利であるものの、信頼性の面、作製上の面で問題
が多く、また金属薄板をエッチング加工等により所定の
形状に加工したもの（リードフレーム）をコア材として
配線を形成したエリアアレイタイプのものは、近年の更
なる多端子化には対応できないという問題がある。半導
体素子をバンプを使用して搭載するタイプのＴＡＢイン
ターポーザにも、製作上の問題、品質的な問題やコステ
的な問題がある。本発明は、これらの問題に対応するも
ので、具体的には、半導体素子をプリント回路基板に搭
載するためのインターポーザ用の配線部材、あるいは半
導体装置形成用の配線部材であって、高密度、微細配線
が可能で、且つ、電気特性の面でも優れ、その作製も比
較的簡単な配線部材を提供しようとするものである。同
時に、そのような配線部材の製造方法を提供しようとす
るものである。特に、高密度、微細配線が可能で、且
つ、電気的接続の信頼性の面でも優れたエリアアレイタ
イプの半導体装置を作製することができる配線部材を提
供しようとするものである。更にまた、薄型化にも対応
できる半導体装置用の配線部材を提供しようとするもの
である。
【０００８】
【課題を解決するための手段】本発明の配線部材は、半
導体素子をプリント回路基板に搭載するためのインター
ポーザ用の配線部材、あるいは半導体装置形成用の配線
部材であって、絶縁性を有する板状のベース基材の第１
の面上に配線層を形成し、該配線層上に、半導体素子の
端子部と接続するためのバンプを導電性物質で突起させ
て設け、前記ベース基材の所定の位置に、充填タイプの
ビアホール形成用の貫通孔を設け、該貫通孔に導電性物
質を充填して、配線層に電気的に接続する充填タイプの
ビーホールを形成し、且つ、ビアホールのベース基材の
第２面側を外部回路と接続するための端子部とするもの
であることを特徴とするものである。そして上記におい
て、配線層上のバンプを形成する導電性物質と、配線層
と接続している充填タイプのビアホールを形成する導電
性物質とが、同一材質であることを特徴とするものであ
る。そしてまた、上記において、配線層が、ベース基材
側から順に銅とニッケルの２層からなることを特徴とす
るものである。また、上記において、充填タイプのビア
ホールを、二次元的に配列（これをエリアアレイと言
う）していることを特徴とするものである。尚、上記に
おいて、二次元的に配列（これをエリアアレイと言う）
とは、配線部材の辺に沿い一次元的に配列するのではな
く、配線部材の面に格子状等、二次元的に配列するもの
である。ＢＧＡ等のエリアアレイタイプの外部端子の配
列がこれに当たり、外部端子を二次元的に配列して持つ
半導体装置を、一般には、エリアアレイタイプの半導体
装置と言う。
導体素子をプリント回路基板に搭載するためのインター
ポーザ用の配線部材、あるいは半導体装置形成用の配線
部材であって、絶縁性を有する板状のベース基材の第１
の面上に配線層を形成し、該配線層上に、半導体素子の
端子部と接続するためのバンプを導電性物質で突起させ
て設け、前記ベース基材の所定の位置に、充填タイプの
ビアホール形成用の貫通孔を設け、該貫通孔に導電性物
質を充填して、配線層に電気的に接続する充填タイプの
ビーホールを形成し、且つ、ビアホールのベース基材の
第２面側を外部回路と接続するための端子部とするもの
であることを特徴とするものである。そして上記におい
て、配線層上のバンプを形成する導電性物質と、配線層
と接続している充填タイプのビアホールを形成する導電
性物質とが、同一材質であることを特徴とするものであ
る。そしてまた、上記において、配線層が、ベース基材
側から順に銅とニッケルの２層からなることを特徴とす
るものである。また、上記において、充填タイプのビア
ホールを、二次元的に配列（これをエリアアレイと言
う）していることを特徴とするものである。尚、上記に
おいて、二次元的に配列（これをエリアアレイと言う）
とは、配線部材の辺に沿い一次元的に配列するのではな
く、配線部材の面に格子状等、二次元的に配列するもの
である。ＢＧＡ等のエリアアレイタイプの外部端子の配
列がこれに当たり、外部端子を二次元的に配列して持つ
半導体装置を、一般には、エリアアレイタイプの半導体
装置と言う。
【０００９】本発明の配線部材の製造方法は、絶縁性を
有する板状のベース基材の第１の面上に配線層を形成
し、該配線層上に、半導体素子の端子部と接続するため
のバンプを導電性物質で突起させて設け、前記ベース基
材の所定の位置に、充填タイプのビアホール形成用の貫
通孔を設け、該貫通孔に導電性物質を充填して、配線層
に電気的に接続する充填タイプのビーホールを形成し、
且つ、ビアホールのベース基材の第２面側を外部回路と
接続するための端子部とする配線部材を製造するため
の、配線部材の製造方法であって、少なくとも順に、
（ａ）板状の金属基材の第１の面に、めっき用マスクと
して、めっき形成する配線層に合わせた所定の形状の開
口を有するレジストパターンを形成し、開口部から露出
した金属基材の第１の面に、選択的に、配線層の形状の
導電性層をめっき形成する選択めっき工程と、（ｂ）レ
ジストパターンを剥離し、必要に応じて、洗浄処理した
後、金属基材の第１の面側を、めっき形成された配線層
の形状の導電性層を覆うように、保護層を形成し、且
つ、金属基材の第２の面（第１の面に対向する面）に、
絶縁層からなるベース基材を配設し、ベース基材の所定
の位置に、充填タイプのビアホール形成用の貫通孔を開
口させ、必要に応じて、開口された貫通孔から露出した
金属基材をエッチングしておく、ビアホール形成用の貫
通孔形成工程と、（ｃ）保護層を除去した後、金属基材
の第１の面側に、半導体素子の端子部と接続するための
バンプの形状に合わせた開口を有するレジストパターン
を形成するバンプ形成用開口形成工程と、（ｄ）直接な
いし、金属基材を介して、前記配線層の形状の導電性層
とを電気的に接続するようにして、ベース基材の開口し
た貫通孔に導電性物質を充填して、充填タイプのビアホ
ールを形成し、且つ、ビアホールの露出部側を端子部と
するめっき処理と、バンプ形成用開口から露出した部分
にめっきして、バンプを形成するめっき処理とを、同時
もしくは、別々に行い、充填タイプのビアホールとこの
露出部側の端子部、および半導体素子の端子部と接続す
るためのバンプを形成するめっき工程と、（ｅ）金属基
材の第１の面のレジストパターンを剥離した後、めっき
形成された配線層の形状の導電性層を、耐エッチングマ
スクとして、金属基材を選択的にエッチングするエッチ
ング工程とを行うことを特徴とするものである。そし
て、上記において、金属基材が銅材で、めっき形成され
る配線層の形状の導電性層がニッケルめっき層であるこ
とを特徴とするものである。
有する板状のベース基材の第１の面上に配線層を形成
し、該配線層上に、半導体素子の端子部と接続するため
のバンプを導電性物質で突起させて設け、前記ベース基
材の所定の位置に、充填タイプのビアホール形成用の貫
通孔を設け、該貫通孔に導電性物質を充填して、配線層
に電気的に接続する充填タイプのビーホールを形成し、
且つ、ビアホールのベース基材の第２面側を外部回路と
接続するための端子部とする配線部材を製造するため
の、配線部材の製造方法であって、少なくとも順に、
（ａ）板状の金属基材の第１の面に、めっき用マスクと
して、めっき形成する配線層に合わせた所定の形状の開
口を有するレジストパターンを形成し、開口部から露出
した金属基材の第１の面に、選択的に、配線層の形状の
導電性層をめっき形成する選択めっき工程と、（ｂ）レ
ジストパターンを剥離し、必要に応じて、洗浄処理した
後、金属基材の第１の面側を、めっき形成された配線層
の形状の導電性層を覆うように、保護層を形成し、且
つ、金属基材の第２の面（第１の面に対向する面）に、
絶縁層からなるベース基材を配設し、ベース基材の所定
の位置に、充填タイプのビアホール形成用の貫通孔を開
口させ、必要に応じて、開口された貫通孔から露出した
金属基材をエッチングしておく、ビアホール形成用の貫
通孔形成工程と、（ｃ）保護層を除去した後、金属基材
の第１の面側に、半導体素子の端子部と接続するための
バンプの形状に合わせた開口を有するレジストパターン
を形成するバンプ形成用開口形成工程と、（ｄ）直接な
いし、金属基材を介して、前記配線層の形状の導電性層
とを電気的に接続するようにして、ベース基材の開口し
た貫通孔に導電性物質を充填して、充填タイプのビアホ
ールを形成し、且つ、ビアホールの露出部側を端子部と
するめっき処理と、バンプ形成用開口から露出した部分
にめっきして、バンプを形成するめっき処理とを、同時
もしくは、別々に行い、充填タイプのビアホールとこの
露出部側の端子部、および半導体素子の端子部と接続す
るためのバンプを形成するめっき工程と、（ｅ）金属基
材の第１の面のレジストパターンを剥離した後、めっき
形成された配線層の形状の導電性層を、耐エッチングマ
スクとして、金属基材を選択的にエッチングするエッチ
ング工程とを行うことを特徴とするものである。そし
て、上記において、金属基材が銅材で、めっき形成され
る配線層の形状の導電性層がニッケルめっき層であるこ
とを特徴とするものである。
【００１０】あるいは、本発明の配線部材の製造方法
は、絶縁性を有する板状のベース基材の第１の面上に配
線層を形成し、該配線層上に、半導体素子の端子部と接
続するためのバンプを導電性物質で突起させて設け、前
記ベース基材の所定の位置に、充填タイプのビアホール
形成用の貫通孔を設け、該貫通孔に導電性物質を充填し
て、配線層に電気的に接続する充填タイプのビーホール
を形成し、且つ、ビアホールのベース基材の第２面側を
外部回路と接続するための端子部とする配線部材を製造
するための、配線部材の製造方法であって、少なくとも
順に、（Ａ）必要に応じ、板状の金属基材の第１の面
に、導電性層を形成した後、金属基材の第１の面側を覆
うように、保護層を形成し、且つ、金属基材の第２の面
（第１の面に対向する面）に、絶縁層からなるベース基
材を配設し、ベース基材の所定の位置に、充填タイプの
ビアホール形成用の貫通孔を開口させ、必要に応じて、
開口された貫通孔から露出した金属基材をエッチングし
ておく、ビアホール形成用の貫通孔形成工程と、（Ｂ）
保護層を除去した後、金属基材の第１の面側に、半導体
素子の端子部と接続するためのバンプの形状に合わせた
開口を有するレジストパターンを形成するバンプ形成用
開口形成工程と、（Ｃ）直接ないし、金属基材を介し
て、前記配線層の形状の導電性層とを電気的に接続する
ようにして、ベース基材の開口した貫通孔に導電性物質
を充填して、充填タイプのビアホールを形成し、且つ、
ビアホールの露出部側を端子部とするめっき処理と、バ
ンプ形成用開口から露出した部分にめっきして、バンプ
を形成するめっき処理とを、同時もしくは、別々に行
い、充填タイプのビアホールとこの露出部側の端子部、
および半導体素子の端子部と接続するためのバンプを形
成するめっき工程と、（Ｄ）金属基材の第１の面のレジ
ストパターンを剥離した後、金属基材の第１の面側に、
配線層の形状に合わせた、所定形状の開口を有するレジ
ストパターンを形成し、これを、耐エッチングマスクと
して、金属基材、あるいは金属基材と導電性層からなる
基材を選択的にエッチングするエッチング工程とを行う
ことを特徴とするものである。
は、絶縁性を有する板状のベース基材の第１の面上に配
線層を形成し、該配線層上に、半導体素子の端子部と接
続するためのバンプを導電性物質で突起させて設け、前
記ベース基材の所定の位置に、充填タイプのビアホール
形成用の貫通孔を設け、該貫通孔に導電性物質を充填し
て、配線層に電気的に接続する充填タイプのビーホール
を形成し、且つ、ビアホールのベース基材の第２面側を
外部回路と接続するための端子部とする配線部材を製造
するための、配線部材の製造方法であって、少なくとも
順に、（Ａ）必要に応じ、板状の金属基材の第１の面
に、導電性層を形成した後、金属基材の第１の面側を覆
うように、保護層を形成し、且つ、金属基材の第２の面
（第１の面に対向する面）に、絶縁層からなるベース基
材を配設し、ベース基材の所定の位置に、充填タイプの
ビアホール形成用の貫通孔を開口させ、必要に応じて、
開口された貫通孔から露出した金属基材をエッチングし
ておく、ビアホール形成用の貫通孔形成工程と、（Ｂ）
保護層を除去した後、金属基材の第１の面側に、半導体
素子の端子部と接続するためのバンプの形状に合わせた
開口を有するレジストパターンを形成するバンプ形成用
開口形成工程と、（Ｃ）直接ないし、金属基材を介し
て、前記配線層の形状の導電性層とを電気的に接続する
ようにして、ベース基材の開口した貫通孔に導電性物質
を充填して、充填タイプのビアホールを形成し、且つ、
ビアホールの露出部側を端子部とするめっき処理と、バ
ンプ形成用開口から露出した部分にめっきして、バンプ
を形成するめっき処理とを、同時もしくは、別々に行
い、充填タイプのビアホールとこの露出部側の端子部、
および半導体素子の端子部と接続するためのバンプを形
成するめっき工程と、（Ｄ）金属基材の第１の面のレジ
ストパターンを剥離した後、金属基材の第１の面側に、
配線層の形状に合わせた、所定形状の開口を有するレジ
ストパターンを形成し、これを、耐エッチングマスクと
して、金属基材、あるいは金属基材と導電性層からなる
基材を選択的にエッチングするエッチング工程とを行う
ことを特徴とするものである。
【００１１】そして、上記において、半導体素子の端子
部と接続するためのバンプと、ビアホールとを同時にめ
っきにより形成することを特徴とするものである。ま
た、上記において、半導体素子の端子部と接続するため
のバンプの最表面に無電解Ｓｎめっきを施すことを特徴
とするものである。
部と接続するためのバンプと、ビアホールとを同時にめ
っきにより形成することを特徴とするものである。ま
た、上記において、半導体素子の端子部と接続するため
のバンプの最表面に無電解Ｓｎめっきを施すことを特徴
とするものである。
【００１２】本発明の半導体装置は、上記本発明の配線
部材を用いたことを特徴とするものである。
部材を用いたことを特徴とするものである。
【００１３】
【作用】本発明の配線部材は、このような構成にするこ
とにより、半導体素子をプリント回路基板に搭載するた
めのインターポーザ用の配線部材、あるいは半導体装置
形成用の配線部材で、高密度、微細配線が可能で、且
つ、電気的接続の面で信頼性に優れた配線部材の提供を
可能とするものである。特に、高密度、微細配線が可能
で、且つ、電気的接続に信頼性が高いエリアアレイタイ
プの半導体装置を作製することができる配線部材の提供
を可能とするものである。また、半導体装置の薄型化に
も対応できるものである。具体的には、絶縁性を有する
板状のベース基材の第１の面上に配線層を形成し、該配
線層上に半導体素子の端子部と接続するための、導電性
物質からなるバンプを設け、前記ベース基材の所定の位
置に、充填タイプのビアホール形成用の貫通孔を設け、
該貫通孔に導電性物質を充填して、配線層に電気的に接
続する充填タイプのビーホールを形成し、且つ、ビアホ
ールのベース基材の第２面側を外部回路と接続するため
の端子部とするものであることにより、これを達成して
いる。即ち、配線層を薄くすることができ、高密度、微
細配線が可能で、ビアホールを充填タイプとすることに
より、電気的信頼性の高いものとしている。また、配線
層上のバンプを形成する導電性物質と、配線層と接続し
ている充填タイプのビアホールを形成する導電性物質と
が、同一材質であることにより、その作製を比較的簡単
なものとしている。特に配線層が、ベース基材側から順
に銅とニッケルの２層からなることにより、その作製を
容易なものとできる。また、充填タイプのビアホール
を、二次元的に配列（これをエリアアレイと言う）し
て、設けていることにより、エリアアレイタイブの半導
体装置にも適用を可能としている。尚、本発明の配線部
材は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）
タイプの半導体装置用の配線基板や、ＭＣＭ（Ｍｕｌｔ
ｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用の配線基板にも適用で
きることは言うまでもない。
とにより、半導体素子をプリント回路基板に搭載するた
めのインターポーザ用の配線部材、あるいは半導体装置
形成用の配線部材で、高密度、微細配線が可能で、且
つ、電気的接続の面で信頼性に優れた配線部材の提供を
可能とするものである。特に、高密度、微細配線が可能
で、且つ、電気的接続に信頼性が高いエリアアレイタイ
プの半導体装置を作製することができる配線部材の提供
を可能とするものである。また、半導体装置の薄型化に
も対応できるものである。具体的には、絶縁性を有する
板状のベース基材の第１の面上に配線層を形成し、該配
線層上に半導体素子の端子部と接続するための、導電性
物質からなるバンプを設け、前記ベース基材の所定の位
置に、充填タイプのビアホール形成用の貫通孔を設け、
該貫通孔に導電性物質を充填して、配線層に電気的に接
続する充填タイプのビーホールを形成し、且つ、ビアホ
ールのベース基材の第２面側を外部回路と接続するため
の端子部とするものであることにより、これを達成して
いる。即ち、配線層を薄くすることができ、高密度、微
細配線が可能で、ビアホールを充填タイプとすることに
より、電気的信頼性の高いものとしている。また、配線
層上のバンプを形成する導電性物質と、配線層と接続し
ている充填タイプのビアホールを形成する導電性物質と
が、同一材質であることにより、その作製を比較的簡単
なものとしている。特に配線層が、ベース基材側から順
に銅とニッケルの２層からなることにより、その作製を
容易なものとできる。また、充填タイプのビアホール
を、二次元的に配列（これをエリアアレイと言う）し
て、設けていることにより、エリアアレイタイブの半導
体装置にも適用を可能としている。尚、本発明の配線部
材は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）
タイプの半導体装置用の配線基板や、ＭＣＭ（Ｍｕｌｔ
ｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用の配線基板にも適用で
きることは言うまでもない。
【００１４】本発明の配線部材の製造は、このような構
成にすることにより、高密度、微細配線が可能で、且
つ、電気的接続の面で信頼性に優れた配線部材の製造が
できる、インターポーザ用の配線部材、あるいは半導体
装置形成用の配線部材の製造方法の提供を可能としてい
る。
成にすることにより、高密度、微細配線が可能で、且
つ、電気的接続の面で信頼性に優れた配線部材の製造が
できる、インターポーザ用の配線部材、あるいは半導体
装置形成用の配線部材の製造方法の提供を可能としてい
る。
【００１５】本発明の半導体装置は、本発明の配線部材
を用いたもので、多端子化、薄型化に対応でき、且つ電
気的接続の面で信頼性に高い半導体装置の提供を可能と
している。
を用いたもので、多端子化、薄型化に対応でき、且つ電
気的接続の面で信頼性に高い半導体装置の提供を可能と
している。
【００１６】
【発明の実施の形態】本発明の実施の形態を挙げて、図
に基づいて説明する。図１は、本発明の配線部材の製造
方法の実施の形態の第１の例の工程断面図で、図２は、
本発明の配線部材の製造方法の実施の形態の第２の例の
工程断面図で、図１（ｋ）、図２（ｊ）はそれぞれは本
発明の配線部材の配線部材の実施の形態の１例で、図３
は半導体装置の実施の形態例を示したものである。図１
〜図３中、１１０は金属基材、１２０はレジストパター
ン、１２５は開口、１３０は導電性層、１４０は保護
層、１５０はベース基材（絶縁性基材）、１５１Ｓは第
１の面、１５２Ｓは第２の面、１５５は開口部（貫通
孔）、１６０はレジストパターン、１６５は開口部、１
７０はパンプ（半導体素子の端子部と接続するためのバ
ンプ）、１８０はビアホール、１８０Ａは端子部、１９
０はレジストパターン、２００、２１０は配線層（配線
部）、３１０は半導体素子、３１５は端子部、３２０は
保護膜、３３０は半田ボール、３４０はアンダーフィ
ル、３５０は封止用樹脂（ポッティング樹脂）である。
に基づいて説明する。図１は、本発明の配線部材の製造
方法の実施の形態の第１の例の工程断面図で、図２は、
本発明の配線部材の製造方法の実施の形態の第２の例の
工程断面図で、図１（ｋ）、図２（ｊ）はそれぞれは本
発明の配線部材の配線部材の実施の形態の１例で、図３
は半導体装置の実施の形態例を示したものである。図１
〜図３中、１１０は金属基材、１２０はレジストパター
ン、１２５は開口、１３０は導電性層、１４０は保護
層、１５０はベース基材（絶縁性基材）、１５１Ｓは第
１の面、１５２Ｓは第２の面、１５５は開口部（貫通
孔）、１６０はレジストパターン、１６５は開口部、１
７０はパンプ（半導体素子の端子部と接続するためのバ
ンプ）、１８０はビアホール、１８０Ａは端子部、１９
０はレジストパターン、２００、２１０は配線層（配線
部）、３１０は半導体素子、３１５は端子部、３２０は
保護膜、３３０は半田ボール、３４０はアンダーフィ
ル、３５０は封止用樹脂（ポッティング樹脂）である。
【００１７】はじめに、本発明の配線部材の実施の形態
の第１の例を図１（ｋ）に基づいて説明する。本例は、
半導体素子をプリント回路基板に搭載するためのインタ
ーポーザ用の配線部材、あるいは半導体装置形成用の配
線部材として使用できる配線部材で、簡単には、絶縁性
を有する板状のベース基材１５０の第１の面１５１Ｓ上
に配線層を形成し、該配線層上に半導体素子の端子部と
バンプ接続するための、導電性物質からなるバンプ１７
０を設け、ベース基材１５０の所定の位置に、充填タイ
プのビアホール１８０形成用の貫通孔を設け、該貫通孔
に導電性物質を充填して、配線層に電気的に接続する充
填タイプのビーホール１８０を形成し、且つ、ビアホー
ルのベース基材の第２面１５２Ｓ側を外部回路と接続す
るための端子部１８０Ａとするものである。
の第１の例を図１（ｋ）に基づいて説明する。本例は、
半導体素子をプリント回路基板に搭載するためのインタ
ーポーザ用の配線部材、あるいは半導体装置形成用の配
線部材として使用できる配線部材で、簡単には、絶縁性
を有する板状のベース基材１５０の第１の面１５１Ｓ上
に配線層を形成し、該配線層上に半導体素子の端子部と
バンプ接続するための、導電性物質からなるバンプ１７
０を設け、ベース基材１５０の所定の位置に、充填タイ
プのビアホール１８０形成用の貫通孔を設け、該貫通孔
に導電性物質を充填して、配線層に電気的に接続する充
填タイプのビーホール１８０を形成し、且つ、ビアホー
ルのベース基材の第２面１５２Ｓ側を外部回路と接続す
るための端子部１８０Ａとするものである。
【００１８】バンプ１７０は、半導体素子の端子配列形
状に合わせて設ける。例えば、半導体素子の端子がその
一面に、四角状に配列されている場合には、パンプ１７
０の配列を四角状にし、半導体素子の端子がその一面
に、格子状に配列されている場合には、格子状にパンプ
１７０の配列を設ける。半導体素子の端子部とＡｕ−Ｓ
ｎ共晶により接続するためには、その最表面をＳｎ層と
しておく。勿論、最表面をＡｕ層としておくＡｕ−Ａｕ
共晶による接続を行うこともできる。尚、パンプ１７０
の主材質としては、通常、電気的特性、コスト等の面か
ら銅めっき層が使用される。作製上からは、端子部１８
０の主材質と同一材質であることが好ましい。
状に合わせて設ける。例えば、半導体素子の端子がその
一面に、四角状に配列されている場合には、パンプ１７
０の配列を四角状にし、半導体素子の端子がその一面
に、格子状に配列されている場合には、格子状にパンプ
１７０の配列を設ける。半導体素子の端子部とＡｕ−Ｓ
ｎ共晶により接続するためには、その最表面をＳｎ層と
しておく。勿論、最表面をＡｕ層としておくＡｕ−Ａｕ
共晶による接続を行うこともできる。尚、パンプ１７０
の主材質としては、通常、電気的特性、コスト等の面か
ら銅めっき層が使用される。作製上からは、端子部１８
０の主材質と同一材質であることが好ましい。
【００１９】端子部１８０Ａは、配線層２００と電気的
に接続して、外部回路と接続するためのもので、ベース
基材の第２の面側に、格子状等二次元的に配列すること
ができ、エリアアレイ用は半導体装置用の配線部部材と
しても用いることができる。ビアホール１８０の主材質
としては、通常、電気的特性、コスト等の面から銅めっ
き層が使用される。作製上からは、パンプ１７０の主材
質と同一材質であることが好ましい。本例では、若干、
端子部１８０Ａの面を外側に突出させているので、これ
をバンプと言っても良い。場合によっては、ベース基材
の第２の面１５２Ｓ面に沿ってほぼ平面状にしても良
い。
に接続して、外部回路と接続するためのもので、ベース
基材の第２の面側に、格子状等二次元的に配列すること
ができ、エリアアレイ用は半導体装置用の配線部部材と
しても用いることができる。ビアホール１８０の主材質
としては、通常、電気的特性、コスト等の面から銅めっ
き層が使用される。作製上からは、パンプ１７０の主材
質と同一材質であることが好ましい。本例では、若干、
端子部１８０Ａの面を外側に突出させているので、これ
をバンプと言っても良い。場合によっては、ベース基材
の第２の面１５２Ｓ面に沿ってほぼ平面状にしても良
い。
【００２０】配線層２００は、薄い金属基材１１０とめ
っき形成された導電性層１３０とからなるが、高密度配
線、微細配線を可能とするため、金属基材１１０として
は、５μｍ〜３０μｍ（例えば１８μｍ程度）の薄いも
のが用いられることが好ましい。本例では、配線層２０
０の金属基材１１０は、選択めっき形成された配線層形
状の導電性層１３０を耐エッチングマスクとしてエッチ
ング加工により形成されたもので、金属基材１１０とし
ては、通常、銅ないし銅合金が用いられ、導電性層１３
０としては、Ｎｉ層が用いられる。この場合、導電性層
１３０の厚さは、５０００Å〜５μｍ程度が好ましい。
導電性層１３０としては、金属基材１１０と、エッチン
グに対して、選択性があることが要求される。
っき形成された導電性層１３０とからなるが、高密度配
線、微細配線を可能とするため、金属基材１１０として
は、５μｍ〜３０μｍ（例えば１８μｍ程度）の薄いも
のが用いられることが好ましい。本例では、配線層２０
０の金属基材１１０は、選択めっき形成された配線層形
状の導電性層１３０を耐エッチングマスクとしてエッチ
ング加工により形成されたもので、金属基材１１０とし
ては、通常、銅ないし銅合金が用いられ、導電性層１３
０としては、Ｎｉ層が用いられる。この場合、導電性層
１３０の厚さは、５０００Å〜５μｍ程度が好ましい。
導電性層１３０としては、金属基材１１０と、エッチン
グに対して、選択性があることが要求される。
【００２１】次に、本発明の配線部材の実施の形態の第
２の例を図２（ｊ）に基づいて簡単に説明しておく。本
例は、第１の例における配線層２００を金属基材（１１
０）１層で形成したもので、レジストパタンーンをエッ
チングマスクとして、エッチング加工により形成たもの
である。それ以外については、図１（ｋ）に示す第１の
例と同じで、説明は省略する。
２の例を図２（ｊ）に基づいて簡単に説明しておく。本
例は、第１の例における配線層２００を金属基材（１１
０）１層で形成したもので、レジストパタンーンをエッ
チングマスクとして、エッチング加工により形成たもの
である。それ以外については、図１（ｋ）に示す第１の
例と同じで、説明は省略する。
【００２２】次に、本発明の配線部材の製造方法の実施
の形態の第１の例を図１に基づいて説明する。本例は、
半導体素子をプリント回路基板に搭載するためのインタ
ーポーザ用の配線部材、あるいは半導体装置形成用の図
１（ｋ）に示す配線部材の製造方法である。先ず、板状
の薄い金属基材１１０を用意し（図１（ａ））、その一
方の面（第１の面とする）に、めっき用マスクとして、
めっき形成する配線層に合わせた所定の形状の開口１２
５を有するレジストパターン１２０を形成する。（図１
（ｂ）） 金属基材１１０としては、通常、５μｍ〜３０μｍ程度
の薄い銅層（銅箔）が用いられるが、これに限定はされ
ない。複数の金属層を多層にしたものでも良い。レジス
トパターン１２０のレジスト材質としては、耐めっき性
があり、処理性の良いものが好ましいが、特に限定はさ
れない。次いで、開口部１２５から露出した金属基材１
１０の第１の面に、選択的に、配線層の形状の導電性層
１３０をめっき形成し（図１（ｃ））、レジストパター
ン１２０を剥離し、必要に応じて、洗浄処理を施してお
く。（図１（ｄ）） 導電性層１３０としては、金属基材１１０を銅ないし銅
合金とした場合、Ｎｉめっき層が、導電性層１３０とし
ては、金属基材１１０とでエッチングの選択性を持たせ
るために好ましい。次いで、金属基材１１０の第１の面
側を、めっき形成された配線層の形状の導電性層１３０
を覆うように、保護層１４０を形成する。（図１
（ｅ）） 保護層１４０としては、後続する処理を行う際の保護層
となるもので、機械的強度、耐処理性の良いものか好ま
しく、例えば、ドライフィルムレジストをラミネートし
て利用することもできる。次いで、金属基材１１０の第
１の面に対向する金属基材の第２の面に、ベース基材１
５０となる絶縁層を形成し、絶縁層の所定の位置に、充
填タイプのビアホール形成用の貫通孔（開口）１５５を
開口させる。（図１（ｆ）） 絶縁層としては、ベース基材と成りえるもので、製版に
より貫通孔１５５を開口できる感光性ポリイミド等が挙
げられる。尚、開口された貫通孔１５５から露出した金
属基材１１０を、必要に応じてエッチングしても良い。
の形態の第１の例を図１に基づいて説明する。本例は、
半導体素子をプリント回路基板に搭載するためのインタ
ーポーザ用の配線部材、あるいは半導体装置形成用の図
１（ｋ）に示す配線部材の製造方法である。先ず、板状
の薄い金属基材１１０を用意し（図１（ａ））、その一
方の面（第１の面とする）に、めっき用マスクとして、
めっき形成する配線層に合わせた所定の形状の開口１２
５を有するレジストパターン１２０を形成する。（図１
（ｂ）） 金属基材１１０としては、通常、５μｍ〜３０μｍ程度
の薄い銅層（銅箔）が用いられるが、これに限定はされ
ない。複数の金属層を多層にしたものでも良い。レジス
トパターン１２０のレジスト材質としては、耐めっき性
があり、処理性の良いものが好ましいが、特に限定はさ
れない。次いで、開口部１２５から露出した金属基材１
１０の第１の面に、選択的に、配線層の形状の導電性層
１３０をめっき形成し（図１（ｃ））、レジストパター
ン１２０を剥離し、必要に応じて、洗浄処理を施してお
く。（図１（ｄ）） 導電性層１３０としては、金属基材１１０を銅ないし銅
合金とした場合、Ｎｉめっき層が、導電性層１３０とし
ては、金属基材１１０とでエッチングの選択性を持たせ
るために好ましい。次いで、金属基材１１０の第１の面
側を、めっき形成された配線層の形状の導電性層１３０
を覆うように、保護層１４０を形成する。（図１
（ｅ）） 保護層１４０としては、後続する処理を行う際の保護層
となるもので、機械的強度、耐処理性の良いものか好ま
しく、例えば、ドライフィルムレジストをラミネートし
て利用することもできる。次いで、金属基材１１０の第
１の面に対向する金属基材の第２の面に、ベース基材１
５０となる絶縁層を形成し、絶縁層の所定の位置に、充
填タイプのビアホール形成用の貫通孔（開口）１５５を
開口させる。（図１（ｆ）） 絶縁層としては、ベース基材と成りえるもので、製版に
より貫通孔１５５を開口できる感光性ポリイミド等が挙
げられる。尚、開口された貫通孔１５５から露出した金
属基材１１０を、必要に応じてエッチングしても良い。
【００２３】次いで、保護層１４０を除去した（図１
（ｇ））後、金属基材１１０の第１の面側に、めっき形
成された配線層の形状の導電性層１３０を覆うように、
全面に、半導体素子の端子部と接続するためのバンプの
形状に合わせた開口１６５を有するレジストパターン１
６０を形成する。（図１（ｈ）） レジストパターン１６０のレジスト材質としては、耐め
っき性があり、処理性の良いものが好ましいが、特に限
定はされない。特に、ドライフィルムレジストのレジス
トの使用は、その形成が簡単で好ましい。次いで、直接
ないし、金属基材１１０を介して、配線層の形状の導電
性層１３０とを電気的に接続するようにして、開口した
貫通孔１５５に導電性物質を充填して、充填タイプのビ
アホール１８０を形成し、且つ、ビアホールの露出部側
を端子部とするめっき処理と、半導体素子の端子部と接
続するためのバンプ形成用開口１６５から露出した部分
にめっき形成して、突起状にバンプ１７０を形成するめ
っき処理とを同時に行い、充填タイプのビアホール１８
０とこの露出部側の端子部１８０Ａ、および半導体素子
の端子部と接続するためのバンプ１７０を形成する。
（図１（ｉ）） 半導体素子の端子部と接続するためのバンプ１７０やビ
アホール１８０形成のための導電性物質の主材として
は、めっき銅が好ましい。尚、バンプ１７０の最も表面
には、Ｓｎめっき、Ａｕめっき層を形成しておくと、そ
れぞれ、半導体素子の端子部とのＡｕ−Ｓｎ共晶、Ａｕ
−Ａｕ共晶による接続ができる。次いで、金属基材１１
０の第１の面のレジストパターン１６０を剥離した（図
１（ｊ））後、めっき形成された配線層の形状の導電性
層１３０を、耐エッチングマスクとして、金属基材１１
０を選択的にエッチングして、配線部材を得る。（図１
（ｋ））
（ｇ））後、金属基材１１０の第１の面側に、めっき形
成された配線層の形状の導電性層１３０を覆うように、
全面に、半導体素子の端子部と接続するためのバンプの
形状に合わせた開口１６５を有するレジストパターン１
６０を形成する。（図１（ｈ）） レジストパターン１６０のレジスト材質としては、耐め
っき性があり、処理性の良いものが好ましいが、特に限
定はされない。特に、ドライフィルムレジストのレジス
トの使用は、その形成が簡単で好ましい。次いで、直接
ないし、金属基材１１０を介して、配線層の形状の導電
性層１３０とを電気的に接続するようにして、開口した
貫通孔１５５に導電性物質を充填して、充填タイプのビ
アホール１８０を形成し、且つ、ビアホールの露出部側
を端子部とするめっき処理と、半導体素子の端子部と接
続するためのバンプ形成用開口１６５から露出した部分
にめっき形成して、突起状にバンプ１７０を形成するめ
っき処理とを同時に行い、充填タイプのビアホール１８
０とこの露出部側の端子部１８０Ａ、および半導体素子
の端子部と接続するためのバンプ１７０を形成する。
（図１（ｉ）） 半導体素子の端子部と接続するためのバンプ１７０やビ
アホール１８０形成のための導電性物質の主材として
は、めっき銅が好ましい。尚、バンプ１７０の最も表面
には、Ｓｎめっき、Ａｕめっき層を形成しておくと、そ
れぞれ、半導体素子の端子部とのＡｕ−Ｓｎ共晶、Ａｕ
−Ａｕ共晶による接続ができる。次いで、金属基材１１
０の第１の面のレジストパターン１６０を剥離した（図
１（ｊ））後、めっき形成された配線層の形状の導電性
層１３０を、耐エッチングマスクとして、金属基材１１
０を選択的にエッチングして、配線部材を得る。（図１
（ｋ））
【００２４】次に、本発明の配線部材の製造方法の実施
の形態の第２の例を図２に基づいて説明する。本例は、
半導体素子をプリント回路基板に搭載するためのインタ
ーポーザ用の配線部材、あるいは半導体装置形成用の図
２（ｊ）に示す配線部材の製造方法である。先ず、板状
の薄い金属基材１１０を用意し（図２（ａ））、金属基
材１１０の第１の面側を覆うように、保護層１４０を形
成し（図２（ｂ）、且つ、金属基材１１０の第２の面
に、絶縁層からなるベース基材１５０を配設し、ベース
基材１５０の所定の位置に、充填タイプのビアホール形
成用の貫通孔（開口）１５５を開口させる。（図２
ｃ）） 次いで、保護層１４０を除去した（図２（ｄ））後、金
属基材１１０の第１の面側に、半導体素子の端子部と接
続するためのバンプの形状に合わせた開口１６５を有す
るレジストパターン１６０を形成する。（図２（ｅ））
の形態の第２の例を図２に基づいて説明する。本例は、
半導体素子をプリント回路基板に搭載するためのインタ
ーポーザ用の配線部材、あるいは半導体装置形成用の図
２（ｊ）に示す配線部材の製造方法である。先ず、板状
の薄い金属基材１１０を用意し（図２（ａ））、金属基
材１１０の第１の面側を覆うように、保護層１４０を形
成し（図２（ｂ）、且つ、金属基材１１０の第２の面
に、絶縁層からなるベース基材１５０を配設し、ベース
基材１５０の所定の位置に、充填タイプのビアホール形
成用の貫通孔（開口）１５５を開口させる。（図２
ｃ）） 次いで、保護層１４０を除去した（図２（ｄ））後、金
属基材１１０の第１の面側に、半導体素子の端子部と接
続するためのバンプの形状に合わせた開口１６５を有す
るレジストパターン１６０を形成する。（図２（ｅ））
【００２５】次いで、金属基材１１０を介して、配線層
の形状の導電性層１３０とを電気的に接続するようにし
て、ベース基材１５０の開口した貫通孔（開口）１５５
に導電性物質をめっき形成することにより充填して、充
填タイプのビアホール１８０を形成し、且つ、ビアホー
ル１８０の露出部側を端子部１８０Ａとするめっき処理
と、バンプ形成用開口１６５から露出した部分にめっき
して、バンプ１７０を形成するめっき処理とを、同時に
行う。次いで、金属基材１１０の第１の面のレジストパ
ターン１６０を剥離した（図２（ｇ））後、金属基材１
１０の第１の面側に、配線層の形状に合わせた、所定形
状の開口を有するレジストパターン１９０を形成し（図
２（ｈ））、これを、耐エッチングマスクとして、金属
基材１１０エッチングする。（図２（ｉ）） この後、レジストパターン１９０を剥離して、配線部材
を得る。（図２（ｊ））
の形状の導電性層１３０とを電気的に接続するようにし
て、ベース基材１５０の開口した貫通孔（開口）１５５
に導電性物質をめっき形成することにより充填して、充
填タイプのビアホール１８０を形成し、且つ、ビアホー
ル１８０の露出部側を端子部１８０Ａとするめっき処理
と、バンプ形成用開口１６５から露出した部分にめっき
して、バンプ１７０を形成するめっき処理とを、同時に
行う。次いで、金属基材１１０の第１の面のレジストパ
ターン１６０を剥離した（図２（ｇ））後、金属基材１
１０の第１の面側に、配線層の形状に合わせた、所定形
状の開口を有するレジストパターン１９０を形成し（図
２（ｈ））、これを、耐エッチングマスクとして、金属
基材１１０エッチングする。（図２（ｉ）） この後、レジストパターン１９０を剥離して、配線部材
を得る。（図２（ｊ））
【００２６】上記第１の例、第２の例の配線部材の製造
方法においては、充填タイプのビアホール１８０とこの
露出部側の端子部１８０Ａ、および半導体素子の端子部
と接続するためのバンプ１７０の形成を同時に行った
が、別々にめっき形成しても良い。また、ベース基材１
５０の所定の位置に、充填タイプのビアホール形成用の
貫通孔（開口）１５５を開口させた（図１（ｆ））ある
いは図２ｃ））後、必要に応じて、開口された貫通孔１
５５から露出した金属基材１１０をエッチングしていて
も良い。また、第２の例の配線部材の製造方法において
は、板状の金属基材１１０の第１の面に、導電性層（図
示していない）を形成した後、金属基材１１０の第１の
面側を覆うように、保護層を形成して、同様の処理を行
って、配線部材を作製しても良い。この場合は、配線層
は、図１（ｋ）に示す配線部材と同様、金属基材側か
ら、金属基材１１０、導電性層１３０の２層となる。
方法においては、充填タイプのビアホール１８０とこの
露出部側の端子部１８０Ａ、および半導体素子の端子部
と接続するためのバンプ１７０の形成を同時に行った
が、別々にめっき形成しても良い。また、ベース基材１
５０の所定の位置に、充填タイプのビアホール形成用の
貫通孔（開口）１５５を開口させた（図１（ｆ））ある
いは図２ｃ））後、必要に応じて、開口された貫通孔１
５５から露出した金属基材１１０をエッチングしていて
も良い。また、第２の例の配線部材の製造方法において
は、板状の金属基材１１０の第１の面に、導電性層（図
示していない）を形成した後、金属基材１１０の第１の
面側を覆うように、保護層を形成して、同様の処理を行
って、配線部材を作製しても良い。この場合は、配線層
は、図１（ｋ）に示す配線部材と同様、金属基材側か
ら、金属基材１１０、導電性層１３０の２層となる。
【００２７】次に、本発明の半導体装置の実施の形態の
例を、図３に基づいて説明する。図３（ａ）に示す第１
の例は、図１（ｋ）に示す配線層２００を２層（金属基
材１１０と導電性層１３０の２層）とする配線部材を用
いたもので、半導体素子３１０を配線部２００の先端に
設けられたバンプ（接続用端子）１７０にその端子３１
５を下側にして搭載したものである。第１の例は、半導
体素子３１０の端子部３１５とバンプ（接続用端子）１
７０との接合を、金、錫共晶ないし金−金共晶にて行っ
ているものである。また、端子部（図１（ｋ）の１８０
Ａに相当）には、外部回路基板（マザーボード）へ接続
するための半田ボール（バンプ）３３０を設けている。
図３（ｂ）に示す第２の例は、第１の例と同様の配線部
材を用いたもので、半導体素子３１０の端子部とバンプ
（接続用端子）１７０との接合を半田接合により行い、
チップ搭載後にアンダーフィルしたものである。第２の
例も、端子部（図１（ｋ）の１８０Ａに相当）には、外
部回路基板（マザーボード）へ接続するための半田ボー
ル（バンプ）３３０を設けている。図３（ｃ）に示す第
３の例も、第１の例と同様の配線部材を用いたもので、
半導体素子３１０の端子部３１５とバンプ（接続用端
子）１７０との接合を、金、錫共晶ないし金−金共晶に
て行い、ポッティングにより樹脂封止したものである。
第３の例も、端子部（図１（ｋ）の１８０Ａに相当）に
は、外部回路基板（マザーボード）へ接続するための半
田ボール（バンプ）３３０を設けている。図３（ｄ）に
示す第４の例も、第１の例と同様の線部材を用いたもの
で、図３（ｂ）に示す第２の例と同様、半導体素子３１
０の端子部とバンプ（接続用端子）１７０との接合を半
田接合により行ったものであるが、ＣＳＰ（Ｃｈｉｐ
Ｓｉｚｅ Ｐａｃｋａｇｅ）である。第４の例も、端子
部（図１（ｋ）の１８０Ａに相当）には、外部回路基板
（マザーボード）へ接続するための半田ボール（バン
プ）３３０を設けている。
例を、図３に基づいて説明する。図３（ａ）に示す第１
の例は、図１（ｋ）に示す配線層２００を２層（金属基
材１１０と導電性層１３０の２層）とする配線部材を用
いたもので、半導体素子３１０を配線部２００の先端に
設けられたバンプ（接続用端子）１７０にその端子３１
５を下側にして搭載したものである。第１の例は、半導
体素子３１０の端子部３１５とバンプ（接続用端子）１
７０との接合を、金、錫共晶ないし金−金共晶にて行っ
ているものである。また、端子部（図１（ｋ）の１８０
Ａに相当）には、外部回路基板（マザーボード）へ接続
するための半田ボール（バンプ）３３０を設けている。
図３（ｂ）に示す第２の例は、第１の例と同様の配線部
材を用いたもので、半導体素子３１０の端子部とバンプ
（接続用端子）１７０との接合を半田接合により行い、
チップ搭載後にアンダーフィルしたものである。第２の
例も、端子部（図１（ｋ）の１８０Ａに相当）には、外
部回路基板（マザーボード）へ接続するための半田ボー
ル（バンプ）３３０を設けている。図３（ｃ）に示す第
３の例も、第１の例と同様の配線部材を用いたもので、
半導体素子３１０の端子部３１５とバンプ（接続用端
子）１７０との接合を、金、錫共晶ないし金−金共晶に
て行い、ポッティングにより樹脂封止したものである。
第３の例も、端子部（図１（ｋ）の１８０Ａに相当）に
は、外部回路基板（マザーボード）へ接続するための半
田ボール（バンプ）３３０を設けている。図３（ｄ）に
示す第４の例も、第１の例と同様の線部材を用いたもの
で、図３（ｂ）に示す第２の例と同様、半導体素子３１
０の端子部とバンプ（接続用端子）１７０との接合を半
田接合により行ったものであるが、ＣＳＰ（Ｃｈｉｐ
Ｓｉｚｅ Ｐａｃｋａｇｅ）である。第４の例も、端子
部（図１（ｋ）の１８０Ａに相当）には、外部回路基板
（マザーボード）へ接続するための半田ボール（バン
プ）３３０を設けている。
【００２８】
【実施例】更に、実施例を挙げて本発明を説明する。 （実施例１）実施例１は、図１（ｋ）に示す第１の例の
配線部材を、図１に示す配線部材の製造方法にて形成し
たものである。図１に基づいて説明する。先ず、厚さ１
８μｍの銅箔を金属基材１１０として用い（図１
（ａ））、この片面に、ドライフィルムレジスト（旭化
成株式会社製、ＡＱ２５５８）をラミネートして支持フ
ィルム（ベースフィルム）を剥がし、レジスト層のみを
形成した後、所定のパターン版を用い、配線層の形状に
開口１２５を有するレジストパターン１２０を形成し
た。（図１（ｂ）） 各処理条件は以下の通りである。 ・ドライフィルムレジストのラミネート条件 １０５°Ｃ、０．５ｍ／分、 線圧３．５ｋｇ／ｃｍ2 ・露光条件 ５０ｍＪ／ｃｍ2 ・現像 １％炭酸ナトリウム ２８°Ｃ、１分 ・水洗 ６０ｓｅｃ ・乾燥 ８０°Ｃ、１０分（オーブン） ・ベーク １３０°Ｃ、１５分
配線部材を、図１に示す配線部材の製造方法にて形成し
たものである。図１に基づいて説明する。先ず、厚さ１
８μｍの銅箔を金属基材１１０として用い（図１
（ａ））、この片面に、ドライフィルムレジスト（旭化
成株式会社製、ＡＱ２５５８）をラミネートして支持フ
ィルム（ベースフィルム）を剥がし、レジスト層のみを
形成した後、所定のパターン版を用い、配線層の形状に
開口１２５を有するレジストパターン１２０を形成し
た。（図１（ｂ）） 各処理条件は以下の通りである。 ・ドライフィルムレジストのラミネート条件 １０５°Ｃ、０．５ｍ／分、 線圧３．５ｋｇ／ｃｍ2 ・露光条件 ５０ｍＪ／ｃｍ2 ・現像 １％炭酸ナトリウム ２８°Ｃ、１分 ・水洗 ６０ｓｅｃ ・乾燥 ８０°Ｃ、１０分（オーブン） ・ベーク １３０°Ｃ、１５分
【００２９】次いで、下記組成、条件のスルファミン酸
ニッケル浴を用い、開口１２５から露出した金属基材１
１０上にＮｉめっきを５Ａ／cm2 で１分行い、厚さ１μ
ｍに形成した。 図１（ｃ）） （スルフアミン酸ニッケル浴の組成） Ｎｉ（ＮＨ2 Ｓｏ3 ）2 ・６Ｈ2 ０ ４００ｇ／ｌ Ｈ3 Ｂｏ3 ３０ｇ／ｌ ＮｉＣｌ2 ／６Ｈ2 ０ １５ｇ／ｌ 添加剤 （メルテックス株式会社製） ナイカルＰＣ−３ ３０ｍｌ／ｌ ニッケルグリームＮＡＷ−４ ０．０２ｍｌ／ｌ 浴温度 ５５°Ｃ ｐＨ ４．０
ニッケル浴を用い、開口１２５から露出した金属基材１
１０上にＮｉめっきを５Ａ／cm2 で１分行い、厚さ１μ
ｍに形成した。 図１（ｃ）） （スルフアミン酸ニッケル浴の組成） Ｎｉ（ＮＨ2 Ｓｏ3 ）2 ・６Ｈ2 ０ ４００ｇ／ｌ Ｈ3 Ｂｏ3 ３０ｇ／ｌ ＮｉＣｌ2 ／６Ｈ2 ０ １５ｇ／ｌ 添加剤 （メルテックス株式会社製） ナイカルＰＣ−３ ３０ｍｌ／ｌ ニッケルグリームＮＡＷ−４ ０．０２ｍｌ／ｌ 浴温度 ５５°Ｃ ｐＨ ４．０
【００３０】次いでレジストパターン１２０を剥離し
た。（図１（ｄ）） 剥離条件は、３％苛性ソーダ ６０°Ｃ、２分、水洗６
０ｓｅｃで行った。
た。（図１（ｄ）） 剥離条件は、３％苛性ソーダ ６０°Ｃ、２分、水洗６
０ｓｅｃで行った。
【００３１】次いで、Ｎｉめっき層からなる導電性層１
３０が形成された面上に、再度、前述のドライフィルム
レジストを用い、ラミネートして、保護層１４０を形成
した。（図１（ｅ）） 尚、場合によっては、ドライフィルムレジストの支持フ
ィルム（ベースフィルムとも言う）を剥離しないでおい
ても良い。
３０が形成された面上に、再度、前述のドライフィルム
レジストを用い、ラミネートして、保護層１４０を形成
した。（図１（ｅ）） 尚、場合によっては、ドライフィルムレジストの支持フ
ィルム（ベースフィルムとも言う）を剥離しないでおい
ても良い。
【００３２】次いで、ベース基材１５０を形成するた
め、絶縁層ＳＦＰ−２５ＡＩ−００ＡＲ（新日鐡株式会
社製）を下記の条件のウエットラミネート方式により貼
り付け、１１０°Ｃ、３０分エアーオーブンにて乾燥を
行った。 （ウエットラミネート条件） ・溶剤 ＮＭＰ（Ｎ−メチル−２−ピロリドンの略） ・温度 ７０°Ｃ ・速度 ０．５ｍ／分 ・圧力（線圧） ３．５ｋｇ／ｃｍ2
め、絶縁層ＳＦＰ−２５ＡＩ−００ＡＲ（新日鐡株式会
社製）を下記の条件のウエットラミネート方式により貼
り付け、１１０°Ｃ、３０分エアーオーブンにて乾燥を
行った。 （ウエットラミネート条件） ・溶剤 ＮＭＰ（Ｎ−メチル−２−ピロリドンの略） ・温度 ７０°Ｃ ・速度 ０．５ｍ／分 ・圧力（線圧） ３．５ｋｇ／ｃｍ2
【００３３】次いで、ベース基材１５０の所定の位置に
貫通孔１５５を形成するために、上記絶縁層上に、レジ
ストＳＦＰ−００ＡＩ−３０ＡＲ（新日鐡株式会社製）
をラミネート形成した。 （ウエットラミネート条件） ・温度 ７０°Ｃ ・速度 ０．５ｍ／分 ・圧力（線圧） ３．５ｋｇ／ｃｍ2 次いで、このレジストを下記条件にて、露光、現像し
て、所定の開口を開け、更に、該開口から絶縁層をエッ
チングして貫通孔１５５を形成した後、レジストを剥離
し、絶縁層を硬化させた。（図１（ｆ）） （レジスト露光、現像条件） ・レジスト露光量 ７０ｍＪ／ｃｍ2 （３５０ｎｍ） ・現像 ０．３％乳酸、２５°Ｃ、３５ｓｅｃ ・水洗 １００ｓｅｃ （貫通孔１５５形成条件） ・エッチング １０％ＫＯＨ、４５°Ｃ、４０ｓｅｃ ・温水洗 ４５°Ｃ、６０ｓｅｃ ・レシスト剥離 ３０％乳酸、２５°Ｃ、３５ｓｅｃ ・水洗 ・絶縁層硬化 １３０°Ｃ、１０分 ＋ １６０°Ｃ、４分 ＋ ２００°Ｃ、２分 ＋ ２７０°Ｃ、５分
貫通孔１５５を形成するために、上記絶縁層上に、レジ
ストＳＦＰ−００ＡＩ−３０ＡＲ（新日鐡株式会社製）
をラミネート形成した。 （ウエットラミネート条件） ・温度 ７０°Ｃ ・速度 ０．５ｍ／分 ・圧力（線圧） ３．５ｋｇ／ｃｍ2 次いで、このレジストを下記条件にて、露光、現像し
て、所定の開口を開け、更に、該開口から絶縁層をエッ
チングして貫通孔１５５を形成した後、レジストを剥離
し、絶縁層を硬化させた。（図１（ｆ）） （レジスト露光、現像条件） ・レジスト露光量 ７０ｍＪ／ｃｍ2 （３５０ｎｍ） ・現像 ０．３％乳酸、２５°Ｃ、３５ｓｅｃ ・水洗 １００ｓｅｃ （貫通孔１５５形成条件） ・エッチング １０％ＫＯＨ、４５°Ｃ、４０ｓｅｃ ・温水洗 ４５°Ｃ、６０ｓｅｃ ・レシスト剥離 ３０％乳酸、２５°Ｃ、３５ｓｅｃ ・水洗 ・絶縁層硬化 １３０°Ｃ、１０分 ＋ １６０°Ｃ、４分 ＋ ２００°Ｃ、２分 ＋ ２７０°Ｃ、５分
【００３４】次いで、保護層１４０を剥離した（図１
（ｇ））後、Ｎｉめっき層からなる導電性層１３０上
に、上記のドライフィルムレジストをラミネートして、
レジスト層を形成し、レジストパターン１２０形成と同
様にして、半導体素子の端子部と接続するためのバンプ
を形成するための開口１６５を有するレジストパターン
１６０を形成した。（図１（ｈ））
（ｇ））後、Ｎｉめっき層からなる導電性層１３０上
に、上記のドライフィルムレジストをラミネートして、
レジスト層を形成し、レジストパターン１２０形成と同
様にして、半導体素子の端子部と接続するためのバンプ
を形成するための開口１６５を有するレジストパターン
１６０を形成した。（図１（ｈ））
【００３５】次いで、下記組成、条件の銅めっき浴を用
い、電流密度４Ａ／ｃｍ2 で２４分間めっきを行い、２
５μｍの厚さにし、更に表面部に、上記のスルファミン
酸Ｎｉめっき浴にて、電流密度５Ａ／ｃｍ2 で１分間め
っきを行い厚さ１μｍにＮｉ層を形成し、更に最表面部
層として、下記の金めっき浴にて、電流密度０．４Ａ／
ｃｍ2 で４．５分間めっきを行い厚さ１μｍにＡｕ層を
施した。これにより、半導体素子の端子部と接続用のバ
ンプ１７０と、ビアホール１８０、外部回路と接続する
ための端子部１８０Ａ（これをバンプと言っても良
い。）が同時にめっき形成された。（図１（ｉ）） （硫酸銅めっき浴の組成） ＣｕＳｏ4 ・５Ｈ2 Ｏ ２００ｇ／ｌ Ｈ2 Ｓｏ4 ５０ｇ／ｌ ＨＣｌ ０．１５ｍｌ／ｌ （Ｃｌとして６０ｐｐｍ） （金めっき浴の組成） めっき液 テンペレジストＫ−９１Ｓ（日本高純度化学株式会社） ｐＨ ７．３ 液温 ６５°Ｃ
い、電流密度４Ａ／ｃｍ2 で２４分間めっきを行い、２
５μｍの厚さにし、更に表面部に、上記のスルファミン
酸Ｎｉめっき浴にて、電流密度５Ａ／ｃｍ2 で１分間め
っきを行い厚さ１μｍにＮｉ層を形成し、更に最表面部
層として、下記の金めっき浴にて、電流密度０．４Ａ／
ｃｍ2 で４．５分間めっきを行い厚さ１μｍにＡｕ層を
施した。これにより、半導体素子の端子部と接続用のバ
ンプ１７０と、ビアホール１８０、外部回路と接続する
ための端子部１８０Ａ（これをバンプと言っても良
い。）が同時にめっき形成された。（図１（ｉ）） （硫酸銅めっき浴の組成） ＣｕＳｏ4 ・５Ｈ2 Ｏ ２００ｇ／ｌ Ｈ2 Ｓｏ4 ５０ｇ／ｌ ＨＣｌ ０．１５ｍｌ／ｌ （Ｃｌとして６０ｐｐｍ） （金めっき浴の組成） めっき液 テンペレジストＫ−９１Ｓ（日本高純度化学株式会社） ｐＨ ７．３ 液温 ６５°Ｃ
【００３６】レジストパターン１６０を剥離した（図１
（ｊ））後、Ｎｉめっき層からなる導電性層１３０を耐
エッチングマスクとして、銅箔からなる金属基材１１０
のエッチングを行い配線層２００を形成した。（図１
（ｋ）） このようにして形成された配線部材を用いて、図３
（ａ）、図３（ｂ）に示す半導体装置を実際に作製し、
これをプリント基板（マザー回路基板）に搭載してみた
が、いずれも特に問題もなかった。
（ｊ））後、Ｎｉめっき層からなる導電性層１３０を耐
エッチングマスクとして、銅箔からなる金属基材１１０
のエッチングを行い配線層２００を形成した。（図１
（ｋ）） このようにして形成された配線部材を用いて、図３
（ａ）、図３（ｂ）に示す半導体装置を実際に作製し、
これをプリント基板（マザー回路基板）に搭載してみた
が、いずれも特に問題もなかった。
【００３７】（実施例２）実施例２は、半導体素子の端
子部と接続用のバンプ１７０、ビアホール１８０、外部
回路と接続するための端子部１８０Ａのめっき形成方法
とが、実施例１とは異なるのみでここでは、この処理の
みを挙げる。半導体素子の端子部と接続用のバンプ１７
０形成用のレジストパターン１６０の形成方法を以下の
ように行った。Ｎｉめっき層からなる導電性層上にドラ
イフィルムレジストをラミネートして、レジスト層を形
成し、このレジスト層から、レジストパターン１２０形
成と同様して、バンプ形成用の開口１６５を有するレジ
ストパターン１６０を形成した（図１（ｈ））後、下記
組成、条件の銅めっき浴を用い、電流密度４Ａ／ｃｍ2
で２４分間めっきを行い厚さ２５μｍに銅層を形成し、
更に最表面部層として、下記の錫めっき浴にて、電流密
度１Ａ／ｃｍ2 で２分間めっきを行い、厚さ１μｍの錫
めっき層を形成した。 （錫めっき液組成および条件） 硫酸第１錫 ５５ｇ／ｌ クレゾールスルホン酸 １００ｇ／ｌ ゼラチン ２ｇ／ｌ ベータナフトール １ｇ／ｌ 液温 ２０°Ｃ このようにして形成された配線部材を用いて、図３
（ｃ）に示す半導体装置を実際に作製し、これをプリン
ト基板（マザー回路基板）に搭載してみたが、特に問題
もなかった。
子部と接続用のバンプ１７０、ビアホール１８０、外部
回路と接続するための端子部１８０Ａのめっき形成方法
とが、実施例１とは異なるのみでここでは、この処理の
みを挙げる。半導体素子の端子部と接続用のバンプ１７
０形成用のレジストパターン１６０の形成方法を以下の
ように行った。Ｎｉめっき層からなる導電性層上にドラ
イフィルムレジストをラミネートして、レジスト層を形
成し、このレジスト層から、レジストパターン１２０形
成と同様して、バンプ形成用の開口１６５を有するレジ
ストパターン１６０を形成した（図１（ｈ））後、下記
組成、条件の銅めっき浴を用い、電流密度４Ａ／ｃｍ2
で２４分間めっきを行い厚さ２５μｍに銅層を形成し、
更に最表面部層として、下記の錫めっき浴にて、電流密
度１Ａ／ｃｍ2 で２分間めっきを行い、厚さ１μｍの錫
めっき層を形成した。 （錫めっき液組成および条件） 硫酸第１錫 ５５ｇ／ｌ クレゾールスルホン酸 １００ｇ／ｌ ゼラチン ２ｇ／ｌ ベータナフトール １ｇ／ｌ 液温 ２０°Ｃ このようにして形成された配線部材を用いて、図３
（ｃ）に示す半導体装置を実際に作製し、これをプリン
ト基板（マザー回路基板）に搭載してみたが、特に問題
もなかった。
【００３８】
【発明の効果】本発明は、上記のように、半導体素子を
プリント回路基板に搭載するためのインターポーザ用の
配線部材、あるいは半導体装置形成用の配線部材で、高
密度、微細配線が可能で、且つ、電気特性の面でも優
れ、その作製も比較的簡単な配線部材の提供を可能とし
た。特に、高密度、微細配線が可能で、且つ、電気特性
の面でも優れ、薄型化にも対応できる、エリアアレイタ
イプの半導体装置を作製することができる配線部材の提
供を可能とした。同時に、そのような配線部材の製造方
法の提供を可能とした。
プリント回路基板に搭載するためのインターポーザ用の
配線部材、あるいは半導体装置形成用の配線部材で、高
密度、微細配線が可能で、且つ、電気特性の面でも優
れ、その作製も比較的簡単な配線部材の提供を可能とし
た。特に、高密度、微細配線が可能で、且つ、電気特性
の面でも優れ、薄型化にも対応できる、エリアアレイタ
イプの半導体装置を作製することができる配線部材の提
供を可能とした。同時に、そのような配線部材の製造方
法の提供を可能とした。
【図１】図１は、本発明の配線部材の製造方法の実施の
形態の第１の例の工程断面図で、図１（ｋ）は本発明の
配線部材の配線部材の実施の形態の１例の断面図であ
る。
形態の第１の例の工程断面図で、図１（ｋ）は本発明の
配線部材の配線部材の実施の形態の１例の断面図であ
る。
【図２】図２は、本発明の配線部材の製造方法の実施の
形態の第２の例の工程断面図で、図２（ｊ）は本発明の
配線部材の配線部材の実施の形態の１例の断面図であ
る。
形態の第２の例の工程断面図で、図２（ｊ）は本発明の
配線部材の配線部材の実施の形態の１例の断面図であ
る。
【図３】本発明の半導体装置の実施の形態例を示した図
【符号の説明】 １１０ 金属基材 １２０ レジストパターン １２５ 開口 １３０ 導電性層 １４０ 保護層 １５０ ベース基材（絶縁性基材） １５１Ｓ 第１の面 １５２Ｓ 第２の面 １５５ 開口部（貫通孔） １６０ レジストパターン １６５ 開口部 １７０ パンプ １８０ ビアホール １８０Ａ 端子部 １９０ レジストパターン ２００、２１０ 配線層（配線部） ３１０ 半導体素子 ３１５ 端子部 ３２０ 保護膜 ３３０ 半田ボール ３４０ アンダーフィル ３５０ 封止用樹脂（ポッティング樹
脂）
脂）
Claims (10)
- 【請求項１】 半導体素子をプリント回路基板に搭載す
るためのインターポーザ用の配線部材、あるいは半導体
装置形成用の配線部材であって、絶縁性を有する板状の
ベース基材の第１の面上に配線層を形成し、該配線層上
に、半導体素子の端子部と接続するためのバンプを導電
性物質で突起させて設け、前記ベース基材の所定の位置
に、充填タイプのビアホール形成用の貫通孔を設け、該
貫通孔に導電性物質を充填して、配線層に電気的に接続
する充填タイプのビーホールを形成し、且つ、ビアホー
ルのベース基材の第２面側を外部回路と接続するための
端子部とするものであることを特徴とする配線部材。 - 【請求項２】 請求項１において、配線層上のバンプを
形成する導電性物質と、配線層と接続している充填タイ
プのビアホールを形成する導電性物質とが、同一材質で
あることを特徴とする配線部材。 - 【請求項３】 請求項１ないし２において、配線層が、
ベース基材側から順に銅とニッケルの２層からなること
を特徴とする配線部材。 - 【請求項４】 請求項１ないし３において、充填タイプ
のビアホールを、二次元的に配列していることを特徴と
する配線部材。 - 【請求項５】 絶縁性を有する板状のベース基材の第１
の面上に配線層を形成し、該配線層上に、半導体素子の
端子部と接続するためのバンプを導電性物質で突起させ
て設け、前記ベース基材の所定の位置に、充填タイプの
ビアホール形成用の貫通孔を設け、該貫通孔に導電性物
質を充填して、配線層に電気的に接続する充填タイプの
ビーホールを形成し、且つ、ビアホールのベース基材の
第２面側を外部回路と接続するための端子部とする配線
部材を製造するための、配線部材の製造方法であって、
少なくとも順に、（ａ）板状の金属基材の第１の面に、
めっき用マスクとして、めっき形成する配線層に合わせ
た所定の形状の開口を有するレジストパターンを形成
し、開口部から露出した金属基材の第１の面に、選択的
に、配線層の形状の導電性層をめっき形成する選択めっ
き工程と、（ｂ）レジストパターンを剥離し、必要に応
じて、洗浄処理した後、金属基材の第１の面側を、めっ
き形成された配線層の形状の導電性層を覆うように、保
護層を形成し、且つ、金属基材の第２の面に、絶縁層か
らなるベース基材を配設し、ベース基材の所定の位置
に、充填タイプのビアホール形成用の貫通孔を開口さ
せ、必要に応じて、開口された貫通孔から露出した金属
基材をエッチングしておく、ビアホール形成用の貫通孔
形成工程と、（ｃ）保護層を除去した後、金属基材の第
１の面側に、半導体素子の端子部と接続するためのバン
プの形状に合わせた開口を有するレジストパターンを形
成するバンプ形成用開口形成工程と、（ｄ）直接ない
し、金属基材を介して、前記配線層の形状の導電性層と
を電気的に接続するようにして、ベース基材の開口した
貫通孔に導電性物質を充填して、充填タイプのビアホー
ルを形成し、且つ、ビアホールの露出部側を端子部とす
るめっき処理と、バンプ形成用開口から露出した部分に
めっきして、バンプを形成するめっき処理とを、同時も
しくは、別々に行い、充填タイプのビアホールとこの露
出部側の端子部、および半導体素子の端子部と接続する
ためのバンプを形成するめっき工程と、（ｅ）金属基材
の第１の面のレジストパターンを剥離した後、めっき形
成された配線層の形状の導電性層を、耐エッチングマス
クとして、金属基材を選択的にエッチングするエッチン
グ工程とを行うことを特徴とする 配線部材の製造方
法。 - 【請求項６】 請求項６において、金属基材が銅材で、
めっき形成される配線層の形状の導電性層がニッケルめ
っき層であることを特徴とする配線部材の製造方法。 - 【請求項７】 絶縁性を有する板状のベース基材の第１
の面上に配線層を形成し、該配線層上に、半導体素子の
端子部と接続するためのバンプを導電性物質で突起させ
て設け、前記ベース基材の所定の位置に、充填タイプの
ビアホール形成用の貫通孔を設け、該貫通孔に導電性物
質を充填して、配線層に電気的に接続する充填タイプの
ビーホールを形成し、且つ、ビアホールのベース基材の
第２面側を外部回路と接続するための端子部とする配線
部材を製造するための、配線部材の製造方法であって、
少なくとも順に、（Ａ）必要に応じ、板状の金属基材の
第１の面に、導電性層を形成した後、金属基材の第１の
面側を覆うように、保護層を形成し、且つ、金属基材の
第２の面に、絶縁層からなるベース基材を配設し、ベー
ス基材の所定の位置に、充填タイプのビアホール形成用
の貫通孔を開口させ、必要に応じて、開口された貫通孔
から露出した金属基材をエッチングしておく、ビアホー
ル形成用の貫通孔形成工程と、（Ｂ）保護層を除去した
後、金属基材の第１の面側に、半導体素子の端子部と接
続するためのバンプの形状に合わせた開口を有するレジ
ストパターンを形成するバンプ形成用開口形成工程と、
（Ｃ）直接ないし、金属基材を介して、前記配線層の形
状の導電性層とを電気的に接続するようにして、ベース
基材の開口した貫通孔に導電性物質を充填して、充填タ
イプのビアホールを形成し、且つ、ビアホールの露出部
側を端子部とするめっき処理と、バンプ形成用開口から
露出した部分にめっきして、バンプを形成するめっき処
理とを、同時もしくは、別々に行い、充填タイプのビア
ホールとこの露出部側の端子部、および半導体素子の端
子部と接続するためのバンプを形成するめっき工程と、
（Ｄ）金属基材の第１の面のレジストパターンを剥離し
た後、金属基材の第１の面側に、配線層の形状に合わせ
た、所定形状の開口を有するレジストパターンを形成
し、これを、耐エッチングマスクとして、金属基材、あ
るいは金属基材と導電性層からなる基材を選択的にエッ
チングするエッチング工程とを行うことを特徴とする配
線部材の製造方法。 - 【請求項８】 請求項５ないし７において、半導体素子
の端子部と接続するためのバンプと、ビアホールとを同
時にめっきにより形成することを特徴とする配線部材の
製造方法。 - 【請求項９】 請求項５ないし８において、半導体素子
の端子部と接続するためのバンプの最表面に無電解Ｓｎ
めっきを施すことを特徴とする配線部材の製造方法。 - 【請求項１０】 請求項１ないし４に記載の配線部材を
用いたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230399A JP4390908B2 (ja) | 1999-06-09 | 1999-06-09 | 配線部材の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230399A JP4390908B2 (ja) | 1999-06-09 | 1999-06-09 | 配線部材の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349206A true JP2000349206A (ja) | 2000-12-15 |
| JP4390908B2 JP4390908B2 (ja) | 2009-12-24 |
Family
ID=15751949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16230399A Expired - Fee Related JP4390908B2 (ja) | 1999-06-09 | 1999-06-09 | 配線部材の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4390908B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012028374A (ja) * | 2010-07-20 | 2012-02-09 | Furukawa Electric Co Ltd:The | インターポーザ、インターポーザの製造方法、半導体パケージ、及び半導体パケージの製造方法 |
-
1999
- 1999-06-09 JP JP16230399A patent/JP4390908B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012028374A (ja) * | 2010-07-20 | 2012-02-09 | Furukawa Electric Co Ltd:The | インターポーザ、インターポーザの製造方法、半導体パケージ、及び半導体パケージの製造方法 |
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| JP4390908B2 (ja) | 2009-12-24 |
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