JP2023528811A - パッケージ基板 - Google Patents

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Abstract

実施例に係るパッケージ基板は、絶縁層と、前記絶縁層の上面に配置され、第１外側回路パターンと、前記絶縁層の下面に配置される第２外側回路パターンと、前記第１外側回路パターンの第１－１回路パターンの上面に配置される第１連結部と、前記第１連結部上に配置される第１接続部と、前記第１接続部を介して前記第１連結部上に配置される第１素子と、前記第２外側回路パターンの第２－１回路パターンの下面に配置される第２接続部と、前記第２接続部を介して前記第２－１回路パターンに付着される第２素子と、前記第２外側回路パターンの第２－２回路パターンの下面に配置される第２連結部と、を含み、前記第１連結部第は、第１幅と第１間隔を有して配置され、前記第２連結部は、前記第１幅よりも大きい第２幅および前記第１間隔よりも大きい第２間隔を有して配置される。

Description

実施例は、パッケージ基板に関する。
電子部品の小型化、軽量化、集積化の加速に伴い回路の線幅が微細化している。特に、半導体チップのデザインのルールがナノメートルスケールに集積化することに伴い、半導体チップを実装するパッケージ基板または回路基板の回路線幅が数マイクロメートル以下に微細化している。
回路基板の回路集積度を高めるために、即ち、回路線幅を微細化するために多様な工法が提案されている。銅メッキの後パターンを形成するためにエッチングする段階における回路線幅の損失を防止するための目的で、ＳＡＰ（ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）工法とＭＳＡＰ（ｍｏｄｉｆｉｅｄ ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）等が提案された。
以後、より微細な回路パターンを具現するために、銅箔を絶縁層内に埋め込む組込みトレース（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ、以下「ＥＴＳ」という）工法が当業界で使用されている。ＥＴＳ工法は、銅箔回路を絶縁層の表面に形成する代わりに、絶縁層内に埋め込む形式で製造するので、エッチングによる回路損失がなく、回路ピッチを微細化するのに有利である。
一方、最近無線データトラフィック需要を満たすために、改善された５Ｇ（５ｔｈｇｅｎｅｒａｔｉｏｎ）通信システムまたはｐｒｅ－５Ｇ通信システムを開発するための努力がなされている。 ここで、５Ｇ通信システムは、高いデータ伝送率を達成するために超高周波（ｍｍＷａｖｅ）帯域（ｓｕｂ６ギガ（６ＧＨｚ）、２８ギガ（２８ＧＨｚ）、３８ギガ（３８ＧＨｚ）またはそれ以上の周波数)を使用する。
そして、超高周波帯域における電波の経路損失の緩和および電波の伝達距離を増加させるために、５Ｇ通信システムでは、ビームフォーミング（ｂｅａｍｆｏｒｍｉｎｇ）、巨大配列多重入出力（ｍａｓｓｉｖｅＭＩＭＯ）、アレイアンテナ（ａｒｒａｙａｎｔｅｎｎａ）などの集尺化技術が開発されている。このような周波数帯域で波長の数百個の活性アンテナで構成できる点を考慮すれば、アンテナシステムが相対的に大きくなる。
このようなアンテナおよびＡＰモジュールは、回路基板にパターンニングまたは実装されるので、回路基板の低損失が非常に重要である。これは、活性アンテナシステムを構成する複数の基板、即ちアンテナ基板、アンテナ給電基板、送受信機（ｔｒａｎｓｃｅｉｖｅｒ）基板、そして基底帯域（ｂａｓｅｂａｎｄ）基板が単一の小型装置（ｏｎｅ ｃｏｍｐａｃｔ ｕｎｉｔ）に集積されなければならないということを意味する。
実施例では、新しい構造のパッケージ基板およびその製造方法を提供しようとする。
また、実施例では、微細ピッチに対応しやすいパッケージ基板およびその製造方法を提供しようとする。
また、実施例では、回路基板の両側のバランスを維持するようにして、反りの発生を最小限に抑えることができるパッケージ基板およびその製造方法を提供しようとする。
さらに、実施例は、連結部の信頼性を向上させることができるパッケージ基板およびその製造方法を提供しようとする。
また、実施例では、絶縁層の内部に埋め込まれた素子と直接連結されたポストバンプを含む回路基板およびこれを含むパッケージ基板を提供しようとする。
また、実施例では、微細ピッチに対応しやすい回路基板およびこれを含むパッケージ基板を提供する。
さらに、実施例は、上下部のバランスを維持することによって反りの発生を最小限に抑えることができる回路基板およびこれを含むパッケージ基板を提供する。
提案される実施例において、解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた別の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有した者にとって明確に理解されるであろう。
実施例に係るパッケージ基板は、絶縁層と、前記絶縁層の上面に配置され、第１外側回路パターンと、前記絶縁層の下面に配置される第２外側回路パターンと、前記第１外側回路パターンの第１－１回路パターンの上面に配置される第１連結部と、前記第１連結部上に配置される第１接続部と、前記第１接続部を介して前記第１連結部上に配置される第１素子と、前記第２外側回路パターンの第２－１回路パターンの下面に配置される第２接続部と、前記第２接続部を介して前記第２－１回路パターンに付着される第２素子と、前記第２外側回路パターンの第２－２回路パターンの下面に配置される第２連結部と、を含み、前記第１連結部第は、第１幅と第１間隔を有して配置され、前記第２連結部は、前記第１幅よりも大きい第２幅および前記第１間隔よりも大きい第２間隔を有して配置される。
また、前記絶縁層の上面に配置され、前記第１連結部を露出する第１開口部を含む第１ソルダーレジストと、前記絶縁層の下面に配置され、前記第２連結部および前記第２連結部を露出する第２ソルダーレジストと、を含み、前記第１回路パターンは、前記第１ソルダーレジストによって覆われる第１－２回路パターンを含む。
また、前記第１－１回路パターンと前記第１連結部との間に配置されるシード金属層を含み、前記シード金属層は、前記第１－１回路パターンと前記第１連結部との間に配置される第１部分と、前記第１－２回路パターンと前記第１ソルダーレジストとの間に配置される第２部分とを含む。
また、前記シード金属層は、前記第１－１回路パターン、前記第１－２回路パターン、および前記第１連結部のシード層である。
また、前記絶縁層上に配置され、前記第１素子をモールディングする第１モールディング層と、前記絶縁層の下に配置され、前記第２素子をモールディングし、前記第２連結部の下面を露出する開口部を含む第２モールディング層と、を含む。
また、前記第２連結部は、第１ポストバンプと、前記第１ポストバンプと離隔し、前記第１ポストバンプとは異なる幅を有する第２ポストバンプと、を含む。
また、前記第１外側回路パターンの上面は、前記絶縁層の上面と同一平面上に位置するか、前記絶縁層の上面よりも低く位置し、前記第１外側回路パターンの側面は、前記絶縁層で覆われる。
また、前記第１モールディング層は、オープン領域を含み、前記オープン領域は、前記第１素子を露出する。
また、前記第１外側回路パターンは、前記絶縁層の上面上に突出して、前記第１モールディング層の前記オープン領域を介して露出し、前記第１モールディング層の前記第１オープン領域の底面は、前記第１外側回路パターンの下面よりも高く位置する。
また、前記第１モールディング層の前記第１オープン領域は、前記第１外側回路パターンと隣接した第１部分と前記第１部分以外の第２部分とを含み、前記第１部分の高さは、前記第２部分の高さとは異なる。
実施例によれば、第１連結部を第１素子のＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）ではなく、回路基板の第１回路パターン上に形成する。このとき、前記第１連結部は、前記第１回路パターンの電気メッキのために形成されたシード金属層をシード層として電気メッキを行って形成され得る。これによれば、実施例では、前記第１回路パターンのシード金属層を用いて前記第１連結部を形成することによって、前記シード金属層、前記第１回路パターン、および前記第１連結部間の接合強度を向上させることができる。また、実施例では、前記第１連結部を前記第１回路パターン上に形成することによって、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）構造を有する第１回路パターンの埋め込み深さを管理する必要がない効果がある。また、実施例では、第１素子と回路基板のアセンブリ組立時、比較例が有する第１回路パターンの埋め込み深さが変わることによって発生するノンコンタクト（ｎｏｎ－ｃｏｎｔａｃｔ）またはノンウェットイシュー（ｎｏｎ－ｗｅｔｉｓｓｕｅ）問題を解決することができる。
また、実施例では、第１回路パターンの埋め込み深さを管理する必要がないので、第１連結部の間隔または第１回路パターンの間隔を減らすことができ、これによる微細ピッチに対応することができる。また、実施例では、第１連結部のサイズ幅や間隔の減少によるファインバンプ製品に活用が可能であり、これによる空間確保を通じたデザイン自由度を確保することができる。
また、実施例では、絶縁層の上側に第１連結部が配置され、絶縁層の下側に第２連結部が配置され、これによるパッケージ基板の上下部のバランスを同一に合わせることができ、これによるパッケージ基板の反り特性を向上させることができる。
また、実施例では、第１連結部および第２連結部による素子やメインボードの付着が行われ、これによるソルダーボール接着方式に比べてソルダーボールの崩壊高さを確保する必要がないので、製品体積を減らすことができる。また、実施例では、ソルダーボールに比べて熱伝導度の高い第１連結部および第２連結部を用いて素子やメインボードの付着を行う。これにより、実施例では、素子やマザーボードで発生する熱の伝達特性を向上させることができ、これによる放熱特性を向上させることができる。
また、実施例では、回路基板に第２連結部を構成する第１ポストバンプを形成し、前記ポストバンプを用いてメインボードを付着してパッケージ基板を製造することにより、微細ピッチに対応することができ、これにより製造会社の生産性を最大化させることができる。
また、実施例では、回路基板の両面にそれぞれ素子を実装し、前記実装された素子をモールディングするモールディング部を配置することにより、既存の断面モールディング構造に比べて印刷回路基板の上下部のバランスを維持することができ、これによる回路基板の反りの発生を最小限に抑えることができる。
また、実施例によれば、回路基板の両面にそれぞれ素子を実装するようにすることで、既存の上部パッケージに実装される能動素子または受動素子を回路基板上に全て実装させることができ、これによるパッケージ基板の全体厚さを低くすることができる。
また、本実施例によれば、メインボードが付着される下部のモールディング部の下面が、前記回路基板の下部に実装された素子の下面と同一平面上に置かれるようにすることで、前記メインボードと回路基板との間の連結信頼性を向上させることができる。
また、実施例では、第２連結部を構成する第２ポストバンプを用いて回路基板内に埋め込まれた素子とメインボードとの間を連結する。これにより、実施例では、前記埋め込まれた素子の端子が有するピッチに対応する複数の第２ポストバンプを使用することで、微細ピッチに対応することができる。また、実施例では、前記第２ポストバンプを介して前記素子とメインボードとの間が連結され、これによる放熱特性を向上させることができる。また、実施例では、前記第２ポストバンプを介して前記埋め込まれた素子とメインボードとの間が連結されることで、前記埋め込み素子とメインボードとの間の信号伝送距離を減らすことができ、これによるノイズ特性を向上させながら伝送速度を向上させることができる。
また、本実施例によれば、素子の高さだけ第１ポストバンプの高さ調整が可能であり、これによるパッケージデザインの設計が容易である。
また、実施例によれば、第２連結部を構成する第１および第２ポストバンプの電気メッキのためのシード層を別に形成せず、パッドのシード層を用いて前記ポストバンプを形成できるようにする。これによれば、前記ポストバンプを形成するための別のシード層を形成する必要がないので、製造工程を簡素化することができ、前記ポストバンプのシード層間におけるクラックの発生を解決することができ、これによる製品の信頼性および耐久性を向上させることができる。
比較例に係るパッケージ基板を示す図である。 第１実施例に係る第１形態のパッケージ基板を示す図である。 第１実施例に係る第２形態のパッケージ基板を示す図である。 第１実施例に係る第３形態のパッケージ基板を示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 図４に示す製造基板の製造方法を工程順に示す図である。 第２実施例に係る印刷回路基板を示す図である。 第１実施例に係る図１６の第１モールディング層のオープン領域を示す図である。 第１実施例に係る図１６の第１モールディング層のオープン領域を示す図である。 第２実施例に係る図１６の第１モールディング層のオープン領域を示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 図１に示す印刷回路基板の製造方法を工程順に示す図である。 第２実施例に係るパッケージ基板を示す図である。
以下、添付された図面を参照して、本発明の好ましい実施例を詳細に説明する
但し、本発明の技術思想は、説明されるいくつかの実施例に限定されるものではなく、互いに異なる多様な形態で実現され、本発明の技術思想の範囲内であれば、実施例の間、その構成要素のうち一つ以上を選択に結合、置換して使用することができる。
また、本発明の実施例において使用される用語（技術および科学的用語を含む）は、明らかに特に定義され記述されない限り、本発明の属する技術分野で通常の知識を有する者にとって一般的に理解され得る意味と解釈され、事前に定義された用語のように一般的に使用される用語は、関連技術の文脈上の意味を考慮して、その意味を解釈することができるであろう。また、本発明の実施例で使用された用語は、実施例を説明するためのものであり、本発明を制限しようとするものではない。
本明細書において、単数形は、 文言で特別に言及しない限り、複数形も含むことができ、「Ａおよび（と）Ｂ、Ｃのうちの少なくとも一つ（又は一つ以上）」と記載される場合、Ａ、Ｂ、Ｃと組み合わせするすべての組み合わせのうち一つ以上を含むことができる。また、本発明の実施例の構成要素を説明するにおいて、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。
このような用語は、その構成要素を他の構成要素と区別するためのものであるだけで、その用語によって該当構成要素の本質や順序又は手順などが限定されない。そして、ある構成要素が他の構成要素に「連結」、「結合」又は「接続」されると記載された場合、その構成要素はその他の構成要素に直接的に連結、又は連結される場合のみならず、その構成要素とその他の構成要素の間にあるまた他の構成要素によって「連結」、「結合」又は「接続」される場合も含むことができる。
また、各構成要素の「上（上部）又は、下（下部）」に形成又は配置されると記載される場合、上（上部）又は下（下部）は、２つの構成要素が互いに直接接触 する場合のみならず、一つ以上のまた他の構成要素が前記２つの構成要素の間に形成又は配置される場合も含む。また、「上（上部）又は下（下部）」と表現される場合、一つの構成要素を基準として上側方向のみならず、下側方向の意味も含むことができる。
以下、添付した図面を参照して、本発明の実施例を詳しく説明すると、次のようである。
図１は、比較例のパッケージ基板を示す図である。
図１を参照すると、比較例のパッケージ基板は、絶縁層１０、第１回路パターン２０、第２回路パターン２５、ビア３０、第１ソルダーレジスト４０、第２ソルダーレジスト４５、第１接続部５０、第２連結部５５、素子６０、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）６５、および連結部７０を含む。
比較例のパッケージ基板は、ＥＴＳ工法で製造された回路基板を含む。
したがって、パジ基板は、絶縁層１０と、前記絶縁層１０の両面にそれぞれ配置された回路パターンとを含む。
このとき、前記回路パターンは、絶縁層１０の一面に配置された第１回路パターン２０と絶縁層１０の他面に配置された第２回路パターン２５とを含む。ここで、前記第１回路パターン２０と第２回路パターン２５のうち一つは、絶縁層１０内に埋め込まれた構造を有する。
絶縁層１０内には、前記第１回路パターン２０と前記第２回路パターン２５とを電気的に連結するビア３０が形成される。
絶縁層１０の上面および下面には、絶縁層１０の表面および第１回路パターン２０または第２回路パターン２５の表面を保護する第１ソルダーレジスト４０および第２ソルダーレジスト４５が配置される。
そして、第１ソルダーレジスト４０は、前記第１回路パターン２０の上面を露出する開口部（図示せず）を含み、第２ソルダーレジスト４５は、第２回路パターン２５の下面を露出する開口部（図示せず）を含む。
一方、比較例のパッケージ基板は、第１回路パターン２０の上に実装される素子６０を含む。このとき、前記素子６０の下面には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）６５が形成される。また、前記ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）６５の下には連結部７０が形成される。前記連結部７０は、一般に銅フィラー（Ｃｕ ｐｉｌｌａｒ）と言える。
前記比較例のパッケージ基板において、素子６０の実装は、前記連結部７０を前記素子６０に形成した状態で、前記第１回路パターン２０と前記連結部７０との間に第１接続部５０を形成することにより行われる。
即ち、比較例のパッケージ基板における素子実装は、回路基板ではなく素子６０のＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）６５に連結部７０を形成し、素子付着工程を介して前記素子６０の前記連結部７０と回路基板の第１回路パターン２０をソルダリングして相互連結させることにより行われる。
しかし、このような比較例のパッケージ基板に含まれた連結部の構造は、パッケージの厚さを低くすることはできるが、デザイン設計時に素子実装空間に多くの制約が発生し、反り特性が脆弱な問題を有する。
具体的には、比較例のパッケージ基板は、素子６０に連結部７０が形成されている。このとき、パッケージ基板の一側にのみ上記のような連結部７０が形成されており、他側にはこれに対応する連結部が形成されていない。即ち、上記のような比較例のパッケージ基板は、絶縁層１０を中心に片側にのみ連結部が配置される非対称構造を有しており、これはパッケージ基板の上下部のバランス問題による反り特性が脆弱な問題を有する。
また、比較例のパッケージ基板は、素子とのソルダリング時に、前記第１回路パターン２０の埋め込み程度によって相互間の接触面積が小さくなり、これによる前記第１接続部５０との連結信頼性に問題が発生することがある。
また、比較例のパッケージ基板は、第１回路パターン２０と第１接続部５０との間の接触面積が小さい場合、熱ストレスや物理ダメージによるクラックの発生の可能性が増加し、これによる信頼性に問題が発生することがある。
これにより、実施例では、比較例のパッケージ基板が有する信頼性問題を解決することができる新しい構造のパッケージ基板を提供できるようにする。
図２は、実施例に係る第１形態のパッケージ基板を示す図である。
図２を参照すると、第１形態のパッケージ基板１００は、絶縁層１１０、第１回路パターン１２０、第２回路パターン１２５、ビア１３０、シード金属層１４０、第１ １ソルダーレジスト１６０、第２ソルダーレジスト１６５、第１連結部１７０、第２連結部１７５、第１接続部１８０、および第２接続部１８５を含む。
また、第１形態のパッケージ基板１００は、下面にＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０が形成された第１素子２００と第２素子３００とを含む。
図２説明に先立ち、実施例に係るパッケージ基板は、回路基板の絶縁層を基準に多層構造を有することができる。即ち、図２における回路基板は、単一の絶縁層を含むものと示したが、これに限定されない。例えば、実施例におけるパッケージ基板は、複数の絶縁層の積層構造を有した回路基板を含むことができる。例えば、パッケージ基板１００における絶縁層１１０は、多層構造を有することができる。そして、絶縁層１１０が多層構造を有する場合、第１回路パターン１２０は、多層構造の絶縁層のうち最上層の絶縁層の上面に配置されることがあり、第２回路パターン１２５は、多層構造の絶縁層のうち最下層の絶縁層の下面に配置され得る。例えば、第１回路パターン１２０は、回路基板の最上側または第１最外側に配置された第１外側回路パターンとも言える。また、前記第２回路パターン１２５は、回路基板の最下側または第２最外側に配置された第２外側回路パターンとも言える。
以下では、説明の便宜上、絶縁層１１０が一層に形成されるものとして説明する。
絶縁層１１０の表面には、回路パターンが配置され得る。
例えば、絶縁層１１０の上面には、第１回路パターン１２０が形成され得る。また、絶縁層１１０の下面には、第２回路パターン１２５が形成され得る。
前記第１回路パターン１２０は、前記絶縁層１１０に埋め込まれて形成され得る。例えば、前記第１回路パターン１２０は、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）構造を有することができる。例えば、第１回路パターン１２０の側面は、前記絶縁層１１０で囲まれてもよい。例えば、前記第１回路パターン１２０の上面は、前記絶縁層１１０の上面と同一平面上に配置されてもよく、前記絶縁層１１０の上面よりも低く配置され得る。例えば、前記第１回路パターン１２０の下面は、前記絶縁層１１０の上面よりも低く位置することができる。
第２回路パターン１２５は、絶縁層１１０の下面の下に突出して配置され得る。即ち、前記第２回路パターン１２５の上面は、前記絶縁層１１０の下面と直接接触することがある。但し、実施例はこれに限定されず、前記第２回路パターン１２５の上面と前記絶縁層１１０の下面との間には、前記第２回路パターン１２５のシード金属層（図示せず）が配置され得る。
即ち、実施例におけるパッケージ基板は、ＥＴＳ工法により製造され、これにより、第１回路パターン１２０は、絶縁層１１０内に埋め込まれた構造を有することができ、第２回路パターン１２５は、絶縁層１１０の表面上に突出した構造を有することができる。
前記第１回路パターン１２０および第２回路パターン１２５は、電気的信号を伝達する配線であって、伝導性が高い金属物質で形成され得る。このために、前記第１回路パターン１２０および第２回路パターン１２５は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、および亜鉛（Ｚｎ））のうちから選択される少なくとも一つの金属物質からなることができる。また、前記第１回路パターン１２０および第２回路パターン１２５は、ボンディング力に優れる金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（ Ｃｕ）、亜鉛（Ｚｎ））のうちから選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、前記第１回路パターン１２０および第２回路パターン１２５は、電気伝導性が高く、かつ価格が比較的安価な銅（Ｃｕ）からなることができる。
一方、第１回路パターン１２０および第２回路パターン１２５は、それぞれ複数に構成される。例えば、第１回路パターン１２０は、第１連結部１７０と連結される第１－１回路パターンと言える。また、第１回路パターン１２０は、第１ソルダーレジスト１６０によって覆われる第１－２回路パターンを含むことができる。例えば、第２回路パターン１２５は、第２接続部１８５が配置されて第２素子３００が実装される第２－１回路パターンを含むことができる。例えば、第２回路パターン１２５は、第２連結部１７５が配置される第２－２回路パターンを含むことができる。
絶縁層１１０内には、ビア１３０が配置され得る。前記ビア１３０は、前記絶縁層１１０内に配置され、それにより互いに異なる層に配置された回路パターンを互いに電気的に連結することができる。
即ち、ビア１３０は、絶縁層１１０内に配置され、上面が前記第１回路パターン１２０の下面と連結され、下面が前記第２回路パターン１２５の上面と連結され得る。
前記ビア１３０は、絶縁層１１０内に形成されたビアホール（図示せず）の内部を金属材料で充填することによって形成され得る。
前記ビア１３０を形成する金属物質は、銅（Ｃｕ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびパラジウム（Ｐｄ）のうちから選択されるいずれか一つの物質であり得、前記伝導性物質の充填は、無電解メッキ、電解メッキ、スクリーン印刷（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、蒸発法（Ｅｖａｐｏｒａｔｉｏｎ）、インクジェットティング、およびディスフェンシングのうちいずれか一つまたはこれらの組み合わせた方式を用いることができる。
前記絶縁層１１０の上面には、シード金属層１４０が配置される。
前記シード金属層１４０は、前記第１回路パターン１２０を電気メッキで形成するために用いられたシード層であり得る。また、前記シード金属層１４０は、後述する第１連結部１７０を電気メッキで形成するために用いられたシード層であり得る。即ち、前記シード金属層１４０は、前記第１回路パターン１２０のシード層であり、前記第１連結部１７０のシード層であり得る。
即ち、シード金属層１４０は、第１回路パターン１２０と前記第１連結部１７０との間に配置され得る。そして、前記第１回路パターン１２０は、前記シード金属層１４０を用いて電気メッキを行って形成され得る。また、前記第１連結部１７０は、前記第１回路パターン１２０と同一のシード層である前記シード金属層１４０を用いて電気メッキを行って形成され得る。
シード金属層１４０は、化学銅メッキ工程によって形成され得る。シード金属層１４０は、薄膜の形態を有し、絶縁層１１０の上面に形成され得る。但し、実施例はこれに限定されず、前記シード金属層１４０は、回路基板の製造に用いられたキャリアボード（図示せず）に含まれた銅箔層（図示せず）であり得る。
このとき、シード金属層１４０は、第１回路パターン１２０と前記第１連結部１７０との間に配置される第１部分を含む。前記シード金属層１４０の前記第１部分は、下面および上面が同じ幅を有することができる。例えば、シード金属層１４０の前記第１部分の下面は、前記第１回路パターン１２０の上面と同じ幅を有することができる。例えば、前記シード金属層１４０の前記第１部分の上面は、前記第１連結部１７０の下面と同じ幅を有することができる。これにより、前記第１回路パターン１２０、前記シード金属層１４０の第１部分、および前記第１回路パターン１２０は、柱形状を有し、絶縁層１１０の内側から外側に突出して形成され得る。
一方、シード金属層１４０は、第１回路パターン１２０と第１ソルダーレジスト１６０との間に配置される第２部分を含むことができる。このとき、一般的なシード金属層の幅は、回路パターンの幅と同じ幅を有する。これは、シード金属層は、回路パターンを電気メッキして形成するためのものであって、前記回路パターンの電気メッキ工程が完了すると、除去されるためである。即ち、回路パターンは、シード金属層の上に配置され、前述回路パターンの形成が完了すると、前記回路パターンが配置されていない領域のシード金属層が除去し、これにより回路パターンとシード金属層は同じ幅を有するようになる。
これとは異なり、実施例では、第１ソルダーレジスト１６０を形成した後、前記シード金属層１４０を用いて前記第１連結部１７０を形成する。そして、前記第１連結部１７０が形成された後、前記第１ソルダーレジスト１６０および前記第１連結部１７０が形成されていない領域におけるシード金属層は除去される。これにより、実施例における前記シード金属層１４０の第２部分は、第２回路パターン１２５と異なる幅を有することができる。即ち、前記シード金属層１４０の第２部分の下面は、第１回路パターン１２０と直接接触する。そして、前記シード金属層１４０の第２部分の上面は、第１ソルダーレジスト１６０と直接接触する。このとき、前記シード金属層１４０の第２部分は、前記接触している第１回路パターン１２０の幅よりも大きい幅を有することができる。また、前記シード金属層１４０の第２部分は、前記接触している第１ソルダーレジスト１６０と同じ幅を有するか、またはこれよりも小さい幅を有することができる。例えば、シード金属層１４０の第２部分は、前記接触している第１回路パターン１２０の幅よりも大きく、前記接触している第１ソルダーレジスト１６０の幅よりも小さく形成され得る。
このように、実施例では、シード金属層１４０を用いて第１回路パターン１２０および第１連結部１７０を形成する。これにより、実施例では、前記第１連結部１７０を形成するための別のシード層の形成およびこれの除去工程が不要であり、これによる製造工程を簡素化することができる。
また、実施例では、シード金属層１４０を用いて第１連結部１７０を形成することにより、前記第１回路パターン１２０と前記第１連結部１７０との接合強度を向上させることができる。即ち、実施例では、シード金属層１４０が形成された後、電気メッキ工程が行われて前記第１回路パターン１２０が形成される。これにより、第１連結部１７０は、前記シード金属層１４０をシード層としてそのまま用いて形成される。このとき、比較例では、第１回路パターン上に化学銅メッキ工程を行って追加のシード金属層を形成する。このとき、前記追加の工程によって形成されたシード金属層の接合強度は、実施例における第１回路パターン１２０とシード金属層１４０との間の接合強度よりも低い。これは、実施例では、シード金属層１４０が形成された後にこれよりも厚い厚さを有する第１回路パターン１２０が形成される一方、比較例では、回路パターンが形成された後に、これより薄い厚さを有するシード金属層が形成されるためである。
前記シード金属層１４０の第１部分の上面の上には、第１連結部１７０が形成される。前記第１連結部１７０は、前記シード金属層１４０上に一定間隔で離隔されて複数に形成され得る。前記第１連結部１７０は、銅ピラー（Ｃｕ ｐｉｌｌａｒ）であり得る。前記第１連結部１７０は、第１素子２００のＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０と連結され得る。これにより、前記第１連結部１７０は、前記シード金属層１４０上に第１幅および第１間隔を有して形成され得る。前記第１幅は、前記第１回路パターン１２０の幅および間隔と同一であり得る。例えば、前記第１連結部１７０は、１０μｍ以下の第１幅と、１０μｍ以下の第１間隔とを有してシード金属層１４０の上面の上に配置され得る。
第２連結部１７５は、前記第２回路パターン１２５の下面の下に形成され得る。前記第２連結部１７５は、前記絶縁層１１０の下面に形成される第２ソルダーレジスト１６５の開口部（図示せず）内に配置され得る。また、第２連結部１７５は、前記第２ソルダーレジスト１６５の下面の下に突出した構造を有して形成され得る。
前記第２連結部１７５は、互いに一定間隔で離隔され、複数に形成され得る。
前記第２連結部１７５は、第２幅および第２間隔を有して配置され得る。例えば、前記第２幅は、前記第１連結部１７０が有する第１幅よりも大きくてもよい。また、前記第２間隔は、前記第１連結部１７０が有する第１間隔よりも大きくてもよい。
前記第１連結部１７０の上面には、第１接続部１８０が配置され得る。第２回路パターン１２５の下面には、第２接続部１８５が配置され得る。
前記第１接続部１８０および前記第２接続部１８５は、円形状または楕円形状を有することができるが、これらに限定されない。
前記第１接続部１８０および前記第２接続部１８５は、銀銅（Ｃｕ）、錫（Ｓｎ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ） ）、ビスマス（ｂｉ）、銀（Ａｇ）、ニッケル（Ｎｉ）のうち少なくとも一つを含むことができる。例えば、前記第１接続部１８０および前記第２接続部１８５は、ソルダーバンプであり得る。例えば、前記第１接続部１８０および前記第２接続部１８５は、ソルダーボールであり得、これによりリフロー工程の温度で溶融し得る。
前記第１接続部１８０の上には、第１素子２００が付着され得る。また、前記第２接続部１８５の下には、第２素子３００が付着され得る。
このとき、前記第１接続部１８０と前記第１素子２００の接触面との間には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０が形成され得る。即ち、前記第１素子２００の下面には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０が形成される。そして、前記第１素子２００は、前記ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０の位置を前記第１接続部１８０上に整列させた状態でソルダリング工程を行い、前記第１連結部１７０上に付着され得る。
実施例によれば、第１連結部は、第１素子のＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）ではなく、回路基板の第１回路パターン上に形成される。このとき、前記第１連結部は、前記第１回路パターンの電気メッキのために形成されたシード金属層をシード層として電気メッキを行って形成され得る。これによれば、実施例では、前記第１回路パターンのシード金属層を用いて前記第１連結部を形成することにより、前記シード金属層、前記第１回路パターン、および前記第１連結部間の接合強度を向上させることができる。また、実施例では、前記第１連結部を前記第１回路パターン上に形成することにより、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）構造を有する第１回路パターンの埋め込み深さを管理する必要がないという効果がある。また、実施例では、第１素子と回路基板のアセンブリ組立時、比較例が有する第１回路パターンの埋め込み深さが変わることによって発生するノンコンタクト（ｎｏｎ－ｃｏｎｔａｃｔ）またはノンウェットイシュー（ｎｏｎ－ｗｅｔｉｓｓｕｅ）の問題を解決することができる。
また、実施例では、第１回路パターンの埋め込み深さを管理する必要がないので、第１連結部の間隔または第１回路パターンの間隔を減らすことができ、これによる微細ピッチに対応することができる。また、実施例では、第１連結部のサイズ幅や間隔の減少によるファインバンプ製品に活用が可能であり、これによる空間確保を通じたデザインの自由度を確保することができる。
また、実施例では、絶縁層の上側に第１連結部が配置され、絶縁層の下側に第２連結部が配置され、これによるパッケージ基板の上下部のバランスを同一に合わせることができ、これによるパッケージ基板の反り特性を向上させることができる。
また、実施例では、第１連結部および第２連結部による素子やメインボードの付着が行われ、これによるソルダーボール接着方式に比べてソルダーボールの崩壊高さを確保する必要がないので、製品体積を減らすことができる。また、実施例では、ソルダーボールに比べて熱伝導度の高い第１連結部および第２連結部を用いて素子やメインボードの付着を行う。これにより、実施例では、素子やマザーボードで発生する熱の伝達特性を高めることができ、これによる放熱特性を向上させることができる。
図３は、実施例に係る第２形態のパッケージ基板を示す図である。
図３を参照すると、パッケージ基板は、図２と比較してモールディング層をさらに含むことができる。
即ち、第２形態のパッケージ基板１００Ｂは、第１モールディング層１９０および第２モールディング層１９５を含む。
第１モールディング層１９０は、絶縁層１１０の上面および第１ソルダーレジスト１６０の上面の上に形成され得る。
第１モールディング層１９０は、前記絶縁層１１０の上側に配置された構成を覆って配置され得る。即ち、第１モールディング層１９０は、絶縁層１１０の上面の上に配置されたシード金属層１４０、第１ソルダーレジスト１６０、第１連結部１７０、第１接続部１８０、第１素子２００、およびＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０を埋め込んで形成され得る。
上記のように、第１モールディング層１９０は、第１ソルダーレジスト１６０を埋め込んで形成され得る。
第２モールディング層１９５は、前記絶縁層１１０の下側に配置された構成を覆って配置され得る。即ち、第２モールディング層１９５は、絶縁層１１０の下面の下に配置された第２連結部１７５、第２接続部１８５、および第２素子３００を埋め込んで形成され得る。但し、前記第２モールディング層１９５は、前記第２連結部１７５の下面を露出する開口部（図示せず）を含むことができる。
図４は、実施例に係る第３形態のパッケージ基板を示す図である。
図４を参照すると、パッケージ基板は、図３と比較して下部基板をさらに含むことができる。
即ち、第３形態のパッケージ基板１００Ｃは、第３接続部４１０および下部基板４００を含むことができる。
第３接続部４１０はソルダーボールであり得る。第３接続部４１０は、第２モールディング層１９５の開口部を介して露出した第２連結部１７５の下面の下に形成され得る。
前記第３接続部４１０の下には、下部基板４００が付着され得る。前記下部基板４００は、メインボードであり得るが、これに限定されない。
例えば、下部基板４００は、５Ｇパッケージ基板において、活性アンテナシステムを構成する複数の基板、即ちアンテナ基板、アンテナ給電基板、送受信機（ｔｒａｎｓｃｅｉｖｅｒ） 基板、および基底帯域（ｂａｓｅｂａｎｄ） 基板のうちいずれか一つであり得る。
以下では、実施例に係るパッケージ基板の製造方法を工程順に説明する。
図５～図１５は、図４に示す製造基板の製造方法を工程順に示す図である。
図５を参照すると、実施例は、優先して回路基板の製造のために、基礎材料であるキャリアボードＣＢを準備する。キャリアボードＣＢは、キャリア絶縁層ＣＢ１および前記キャリア絶縁層ＣＢ１の一面に配置されるキャリア金属層ＣＢ２を含むことができる。このとき、図面上には、キャリア金属層ＣＢ２がキャリア絶縁層ＣＢ１の一面にのみ配置されるものと示したが、これに限定されない。即ち、キャリア金属層は、キャリア絶縁層ＣＢ１の上面および下面にそれぞれ形成されることがあり、これにより、実施例では、キャリア絶縁層ＣＢ１の両側に複数の回路基板を同時に製造することができるであろう。
次に、図６を参照すると、実施例では、キャリア金属層ＣＢ２の下にシード金属層１４０を形成する。前記シード金属層１４０は、化学銅メッキ工程によって形成得るが、これに限定されない。
前記シード金属層１４０が形成されると、実施例では、前記シード金属層１４０上に第１マスクＭ１を形成する。そして、実施例では、前記第１マスクＭ１を露光および現像を行い、前記第１マスクＭ１にオープン部（図示せず）を形成する。前記オープン部は、前記シード金属層１４０の下面のうち第１回路パターン１２０が形成される位置の下面を露出して形成され得る。
前記第１マスクＭ１が形成されると、実施例では、前記シード金属層１４０をシード層として電気メッキを行い、前記第１マスクＭ１のオープン部を満たす第１回路パターン１２０を形成する。
次に、図７を参照すると、実施例では、前記第１マスクＭ１を除去し、それにより前記シード金属層１４０の下に前記第１回路パターン１２０を覆う絶縁層１１０を形成する。
前記絶縁層１１０が形成されると、実施例では、絶縁層１１０内にビア１３０を形成する。また、実施例では、前記絶縁層１１０の下面に前記ビア１３０と連結される第２回路パターン１２５を形成する。
第２回路パターン１２５は、絶縁層１１０の下面の下に突出して配置され得る。即ち、前記第２回路パターン１２５の上面は、前記絶縁層１１０の下面と直接接触することができる。但し、実施例はこれに限定されず、前記第２回路パターン１２５の上面と前記絶縁層１１０の下面との間には、前記第２回路パターン１２５のシード金属層（図示せず）が配置され得る。
即ち、実施例におけるパッケージ基板は、ＥＴＳ工法により製造され、これにより、第１回路パターン１２０は、絶縁層１１０内に埋め込まれた構造を有することができ、第２回路パターン１２５は、絶縁層１１０の表面上に突出した構造を有することができる。
即ち、ビア１３０は、絶縁層１１０内に配置され、上面が前記第１回路パターン１２０の下面と連結され、下面が前記第２回路パターン１２５の上面と連結され得る。前記ビア１３０は、絶縁層１１０内に形成されたビアホール（図示せず）の内部を金属材料で充填することによって形成され得る。
次に、図８を参照すると、実施例では、前記絶縁層１１０の下面の下に第２ソルダーレジスト１６５を形成する。前記第２ソルダーレジスト１６５は、第２回路パターン１２５の下面のうち露出すべき部分をオープンする開口部を有することができる。
次に、図９を参照すると、前記第２ソルダーレジスト１６５の下面の下に第２マスクＭ２を形成する。前記第２マスクＭ２は、露光および現像工程を通じて、第２連結部１７５が形成される位置における第２回路パターン１２５の下面を露出するオープン部（図示せず）を含むことができる。
そして、前記第２マスクＭ２のオープン部が形成されると、前記オープン部介して露出した前記第２回路パターン１２５の下面の下に第２連結部１７５を形成する。
次に、図１０を参照すると、実施例では、前記第２マスクＭ２を除去する工程と前記キャリアボードＣＢを除去する工程を行うことができる。前記キャリアボードＣＢの除去工程が行なった後には、前記第１回路パターン１２０のシード層として使用された前記シード金属層１４０の上面が露出し得る。
次に、図１１を参照すると、実施例では、前記シード金属層１４０上に第１ソルダーレジスト１６０を形成する工程を行うことができる。前記第１ソルダーレジスト１６０は、前記シード金属層１４０の上面のうち露出すべき領域をオープンするオープン部（図示せず）を含むことができる。
次に、図１２を参照すると、実施例では、前記第１ソルダーレジスト１６０および前記シード金属層１４０上に第３マスクＭ３を形成する工程を行うことができる。そして、前記第３マスクＭ３は、露光および現像工程を通じて、第１連結部１７０が形成される位置におけるシード金属層１４０の上面を露出するオープン部（図示せず）を含むことができる。
そして、前記第３マスクＭ３のオープン部が形成されると、前記オープン部を介して露出したシード金属層１４０の上面に電気メッキを行って第１連結部１７０を形成することができる。このとき、前記第１連結部１７０は、前記シード金属層１４０をシード層として電気メッキを行って形成され得る。前記シード金属層１４０は、上述したように第１回路パターン１２０のシード層としても使用され、実施例では、シード金属層１４０をシード層とし、この両側に第１回路パターン１２０および第１連結部１７０を形成できるようにする。
次に、図１３を参照すると、実施例では、前記第３マスクＭ３を除去し、それにより第１ソルダーレジスト１６０および第１連結部１７０が形成されていない領域におけるシード金属層１４０を除去する工程を行うことができる。
次に、図１４を参照すると、実施例では、前記第１連結部１７０上に第１接続部１８０を配置して第１素子２００を付着する工程を行うことができる。また、実施例では、第２ソルダーレジスト１６５の開口部を介して露出した第２回路パターン１２５の下面の下に第２接続部１８５を配置して第２素子３００を付着する工程を行うことができる。
次に、図１５を参照すると、実施例では、第１モールディング層１９０および第２モールディング層１９５を形成する工程を行うことができる。
第１モールディング層１９０は、絶縁層１１０の上面および第１ソルダーレジスト１６０の上面の上に形成され得る。第１モールディング層１９０は、前記絶縁層１１０の上側に配置された構成を覆って配置され得る。即ち、第１モールディング層１９０は、絶縁層１１０の上面の上に配置されたシード金属層１４０、第１ソルダーレジスト１６０、第１連結部１７０、第１接続部１８０、第１素子２００、およびＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２１０を埋め込んで形成され得る。上記のように、第１モールディング層１９０は、第１ソルダーレジスト１６０を埋め込んで形成され得る。
第２モールディング層１９５は、前記絶縁層１１０の下側に配置された構成を覆って配置され得る。即ち、第２モールディング層１９５は、絶縁層１１０の下面の下に配置された第２連結部１７５、第２接続部１８５、および第２素子３００を埋め込んで形成され得る。但し、前記第２モールディング層１９５は、前記第２連結部１７５の下面を露出する開口部（図示せず）を含むことができる。
また、実施例では、前記第２連結部１７５の下面の下に第３接続部４１０を形成し、これを用いて下部基板４００を付着する工程を行うことができる。
図１６は、第２実施例に係る回路基板を示す図である。
第１実施例における回路基板は、ＥＴＳ工法を用いて製造された。これに対して、図１６の第２実施例に係る回路基板は、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）およびＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）のいずれかの一つの工法を用いて製造され得る。これにより、第２実施例の回路基板において、最外側に配置されたそれぞれの回路パターンは、絶縁層の表面上に突出した構造を有することができる。
図１６を参照すると、実施例による回路基板は、第１絶縁層１１０１、第２絶縁層１１０２、第３絶縁層１１０３、第１回路パターン１１１１、第２回路パターン１１１２、第３回路パターン１１１３、第４回路パターン１１１４、第１ビア１１２１、第２ビア１１２２、第３ビア１１２３、第１素子Ｃ１、第２素子Ｃ２、第３素子Ｃ３、第１ポストバンプ１１５０、第２ポストバンプ１１６０、第１接続部１１４１、第２接続部１１４２、第１モールディング層１１３１、および第２モールディング層１１３３を含む。前記第１ポストバンプ１１５０および第２ポストバンプ１１６０は、第１実施例の第２連結部１７５に対応することができる。例えば、第２実施例によれば、前記回路基板の最下側に配置された第２連結部は、互いに異なる幅を有する複数のポストバンプを含むことができる。
第２実施例の回路基板において、第１絶縁層１１０１は、コア基板であり得る。そして、第２絶縁層１１０２および第３絶縁層１１０３は、前記第１絶縁層１１０１上下にそれぞれ配置され得る。このとき、第２実施例では、前記絶縁層の層数が３層構造を有するものと示したが、これに限定されない。例えば、第２実施例における絶縁層の層数は、１層または２層で構成されることもあり、これとは異なり、４層以上の層数を有することもできる。
第１絶縁層１１０１、第２絶縁層１１０２、および第３絶縁層１１０３の表面には、回路パターンが配置され得る。回路パターンは、第１回路パターン１１１１、第２回路パターン１１１２、第３回路パターン１１１３、および第４回路パターン１１１４を含むことができる。
第１回路パターン１１１１は、第１絶縁層１１０１上面に配置され得る。第２回路パターン１１１２は、第１絶縁層１１０１の下面に配置され得る。第３回路パターン１１１３は、第２絶縁層１１０２の上面に配置され得る。第４回路パターン１１１４は、第３絶縁層１１０３の下面に配置され得る。前記第３回路パターン１１１３は、回路基板の絶縁層の積層構造において、最上側の絶縁層の上面に配置された回路パターンを意味することができる。例えば、前記第３回路パターン１１１３は、第１外側回路パターンとも言える。また、第４回路パターン１１１４は、回路基板の絶縁層の積層構造において、最下側の絶縁層の下面に配置された回路パターンを意味することができる。例えば、前記第４回路パターン１１１４は、最下側の絶縁層に配置された第２外側回路パターンとも言える。
前記第１外側回路パターンに対応する前記第３回路パターン１１１３は、第２素子Ｃ２が実装される第１パッド１１１３ａを含むことができる。第４回路パターン１１１４は、第３素子Ｃ３が実装される第２パッド（図示せず）を含むことができる。また、第４回路パターン１１１４は、第１素子Ｃ１の第１端子Ｔ１と垂直方向内で重なるように配置された第４－１パターンとこれ以外の第４－２パターンとを含むことができる。そして、後述する第１ポストバンプ１１５０は、前記第４回路パターン１１１４のうち第４－２パターンの下面の下に配置され、前記第２ポストバンプ１１６０は、前記第４回路パターン１１１４のうち第４－１パターンの下に配置され得る。
このとき、前記第１パッド１１１３ａは、第１実施例の回路基板で素子が実装される第１回路パターン１２０に対応することができる。例えば、第２実施例における前記第１パッド１１１３ａの上面には、第１実施例における第１回路パターン１２０の上面に配置された第１連結部１７０が配置され得る。
前記それぞれの絶縁層には、ビアが配置される。具体的には、前記第１絶縁層１１０１、第２絶縁層１１０２、および第３絶縁層１１０３内には、これを貫通してビアが形成され得る。
具体的には、第１絶縁層１１０１内には、第１ビア１１２１が配置される。前記第１ビア１１２１は、前記第１絶縁層１１０１の上面に配置される第１回路パターン１１１１と、前記第１絶縁層１１０１おｎ下面に配置される第２回路パターン１１１２とを電気的に連結する。
第２絶縁層１１０２内には、第２ビア１１２２が配置される。前記第２ビア１１２２は、前記第２絶縁層１１０２の上面に配置された第３回路パターン１１１３と、前記第１絶縁層１１０１の上面に配置された第１回路パターン１１１１とを電気的に連結する。
第３絶縁層１１０３内には、第３ビア１１２３が配置される。前記第３ビア１１２３は、前記第１絶縁層１１０１の下面に配置された第２回路パターン１１１２と、前記第３絶縁層１１０３の下面に配置された第４回路パターン１１１４とを電気的に連結する。
第１絶縁層１１０１内には、第１素子Ｃ１が埋め込まれる。前記第１素子Ｃ１は、第１絶縁層１１０１内に埋め込まれて、少なくとも一部が前記第１絶縁層１１０１の下面の下に露出し得る。例えば、前記第１素子Ｃ１は、第１端子Ｔ１を含む。そして、前記第１素子Ｃ１の第１端子Ｔ１は、前記第１絶縁層１１０１の下面の下に突出して配置され得る。これにより、前記第１素子Ｃ１の第１端子Ｔ１の少なくとも一部は、第３絶縁層１１０３によって覆われることがある。
例えば、前記第１素子Ｃ１の第１端子Ｔ１の上面は、前記第２回路パターン１１１２の上面と同一平面上に位置することができる。
これにより、前記第１素子Ｃ１の第１端子Ｔ１は、前記第３絶縁層１１０３内に配置された第３ビア１１２３と直接連結され得る。上記のように第１素子Ｃ１の第１端子Ｔ１と連結される別の連結パッドなしに、前記第１素子Ｃ１の第１端子Ｔ１と直接的に第３ビア１１２３が連結されるようにすることにより、本実施例では、前記第１素子Ｃ１を介して伝達される電気信号の配線長さを最小限に抑えることができ、これによる伝送速度の向上およびノイズ特性を向上させることができる。
第１素子Ｃ１は、チップなどの電子部品であり得、これは能動素子と受動素子とに区分され得る。そして、能動素子は、非線形部分を積極的に用いた素子であり、受動素子は、線形特性および非線形特性の両方が存在しても非線形特性は用いない素子を意味する。そして、前記能動素子には、トランジスタ、ＩＣ半導体チップなどが含まれてもよく、前記受動素子には、コンデンサ、抵抗、および前記インダクタなどが含まれてもよい。前記受動素子は、能動素子である半導体チップの信号処理速度を高めるか、フィルタリング機能などを行うことができる。
第２絶縁層１１０２上には、第２素子Ｃ２が実装される。具体的には、第２絶縁層１１０２の上面に配置された第３回路パターン１１１３のうち第１パッド１１１３ａ上には、第２素子Ｃ２が実装される。前記第２絶縁層１１０２は、複数の絶縁層のうち第１最外側または最上側に配置された第１外側絶縁層とも言える。そして、前記第２素子Ｃ２は、前記第１外側絶縁層上に配置され得る。
具体的には、第３回路パターン１１１３の第１パッド１１１３ａ上には、第１接続部１１４１が配置される。そして、第２素子Ｃ２は、前記第１接続部１１４１を介して前記第１パッド１１１３ａと電気的に連結される。前記第１接続部１１４１は、ソルダーボールであり得る。前記第１接続部１１４１は、ソルダーに異種成分の物質が含まれていてもよい。前記ソルダーは、ＳｎＣｕ、ＳｎＰｂ、ＳｎＡｇＣｕのうち少なくともいずれか一つからなることができる。そして、前記異種成分の物質は、Ａｌ、Ｓｂ、Ｂｉ、Ｃｕ、Ｎｉ、Ｉｎ、Ｐｂ、Ａｇ、Ｓｎ、Ｚｎ、Ｇａ、Ｃｄ、およびＦｅのいずれか一つを含むことができる。
前記第２絶縁層１１０２上には、第１モールディング層１１３１が配置される。前記第１モールディング層１１３１は、前記第２絶縁層１１０２の上面を覆って配置される。好ましくは、前記第１モールディング層１１３１は、前記第２絶縁層１１０２の上面の全領域を覆って配置される。例えば、前記第２絶縁層１１０２の上面の一部は、第３回路パターン１１１３と接触する。また、前記第２絶縁層１１０２の上面の残りの一部は、前記第１モールディング層１１３１と接触する。
第１モールディング層１１３１は、ＥＭＣ（Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）であり得るが、これに限定されない。
前記第１モールディング層１１３１は、オープン領域１１３２を含む。好ましくは、前記第１モールディング層１１３１は、前記第２絶縁層１１０２の上部領域のうち前記第２素子Ｃ２が配置される領域をオープンするオープン領域１１３２を含む。そして、前記第２素子Ｃ２は、前記第１モールディング層１１３１のオープン領域１１３２内で、前記第３回路パターン１１１３の第１パッド１１１３ａの上に実装され得る。
第３絶縁層１１０３の下には、第３素子Ｃ３が実装される。具体的には、第３絶縁層１１０３の下面に配置された第４回路パターン１１１４のうち第２パッド（図示せず）上には、第３素子Ｃ３が実装される。
具体的には、第４回路パターン１１１４の第２パッドの下には、第２接続部１１４２が配置される。そして、第３素子Ｃ３は、前記第２接続部１１４２を介して前記第２パッドと電気的に連結される。前記第２接続部１１４２は、ソルダーボールであり得る。前記第２接続部１１４２は、ソルダーに異種成分の物質が含まれてもよい。
前記第３絶縁層１１０３の下には、第２モールディング層１１３３が配置される。前記第２モールディング層１１３３は、前記第３絶縁層１１０３の下面を覆って配置される。第２モールディング層１１３３は、ＥＭＣ（Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）であり得るが、これに限定されない。
前記第２モールディング層１１３３は、前記第３素子Ｃ３の下面を露出して形成され得る。即ち、前記第２モールディング層１１３３は、第３素子Ｃ３の側面および上面を覆って配置され得る。このとき、前記第３素子Ｃ３の端子（図示せず）は、上面に配置され、これにより前記第２接続部１１４２および前記第３素子Ｃ３の端子は、前記第２モールディング層１１３３ によって覆われることがある。
また、前記第２モールディング層１１３３は、前記第３絶縁層１１０３の下に一定の厚さを有して配置され得る。このとき、前記第２モールディング層１１３３の下面は、前記第３素子Ｃ３の下面と同一平面上に位置することができる。したがって、前記第３素子Ｃ３の下面は、外部に露出し得る。これにより、前記第３素子Ｃ３で発生した熱が前記露出した部分を介して外部に放出され得る。
一方、前記第２モールディング層１１３３の下面は、第１ポストバンプ１１５０および第２ポストバンプ１１６０の下面よりも低く位置することができる。また、前記第２モールディング層１１３３は、前記第１ポストバンプ１１５０および第２ポストバンプ１１６０の下面を露出して形成される。これにより、前記第１ポストバンプ１１５０および第２ポストバンプ１１６０の下面には、前記第２モールディング層１１３３のオープン領域である安着部が形成されることがあり、これにより、その後メインボードとの連結のためのソルダーボールを正確な位置に配置することができるので、信頼性を向上させることができる。
前記第４回路パターン１１１４の下面の下には、第１ポストバンプ１１５０および第２ポストバンプ１１６０が配置される。前記第１ポストバンプ１１５０および第２ポストバンプ１１６０は、外部のメインボードとの連結のための連結部であり得る。
前記第１ポストバンプ１１５０および前記第２ポストバンプ１１６０は、前記第４回路パターン１１１４を形成するために使用されたメッキシード層（図示せず）を用いて形成され得る。これにより、実施例では、前記第１ポストバンプ１１５０および第２ポストバンプ１１６０を形成するための別のシード層は省略され得る。これにより、前記第１ポストバンプ１１５０および第２ポストバンプ１１６０は、前記第３絶縁層１１０３の下面に配置された第４回路パターン１１１４と直接接触して配置され得る。
即ち、実施例では、第１および第２ポストバンプ１５０、１６０と第４回路パターン１１１４との間に電気メッキのためのシード層を別に形成せず、第４回路パターン１１１４上に形成されたシード層を用いて前記第４回路パターン１１１４上に第１ポストバンプ１１５０および第２ポストバンプ１１６０を形成するようにする。これによれば、実施例では、ポストバンプの形状のための別のシード層を省略することができ、これによる製造工程を簡素化することができる。また、実施例では、ポストバンプの電気メッキのための別のシード層を形成する場合、前記別のシード層と前記ポストバンプとの間におけるクラックの発生の問題を解決することができ、これによる製品の信頼性および耐久性を向上させることができる。
即ち、第１実施例の回路基板において、第２連結部は、一つのポストバンプのみを含んだ。これに対し、第２実施例の回路基板における第２連結部は、互いに異なる幅を有する第１ポストバンプ１１５０および第２ポストバンプ１１６０を含むことができる。
前記第１ポストバンプ１１５０は、第１幅Ｗ１を有することができる。例えば、前記第１ポストバンプ１１５０が有する第１幅Ｗ１は、１５０μｍ～３００μｍの範囲を満たすことができる。例えば、前記第１ポストバンプ１１５０が有する第１幅Ｗ１は、１７０μｍ～２８０μｍの範囲を満たすことができる。例えば、前記第１ポストバンプ１１５０が有する第１幅Ｗ１は、２００μｍ～２５０μｍの範囲を満たすことができる。前記第１ポストバンプ１１５０の幅が１５０μｍよりも小さいと、メインボード１２００の安定した支持が不可能になることがある。また、前記第１ポストバンプ１１５０の幅が３００μｍよりも大きいと、回路基板の長手方向への体積が増加することがある。
第２ポストバンプ１１６０は、第２幅Ｗ２を有することができる。例えば、前記第２ポストバンプ１１６０が有する第２幅Ｗ２は、５０μｍ～１２０μｍの範囲を満たすことができる。例えば、前記第２ポストバンプ１１６０が有する第２幅Ｗ２は、７０μｍ～１１０μｍの範囲を満たすことができる。例えば、前記第２ポストバンプ１１６０が有する第２幅Ｗ２は、８０μｍ～１００μｍの範囲を満たすことができる。前記第２ポストバンプ１１６０の幅が５０μｍよりも小さいと、隣接する前記第２ポストバンプによるメインボードの安定した支持が不可能になることがある。また、前記第２ポストバンプ１１６０の幅が１２０μｍよりも大きいと、回路基板の長手方向への体積が増加することがある。
実施例では、上記のように、メインボードと連結される第２連結部に対して、互いに異なる幅を有する第１ポストバンプ１１５０および第２ポストバンプ１１６０を形成する。即ち、比較例では、前記第２連結部において、第１ポストバンプのみを含み、これによる回路基板の長手方向の厚さが増加した。これに対し、実施例では、前記第１ポストバンプだけでなく、前記第１ポストバンプと共に前記第２ポストバンプも形成して、位置によって互いに異なるメインボードの支持が可能なようにし、これによる回路基板の長手方向への体積を減らすことができるようにする。
前記第２ポストバンプ１１６０は、前記第１絶縁層１１０１内に埋め込まれた第１素子Ｃ１と連結されるバンプであり得る。
例えば、第２ポストバンプ１１６０は、第４回路パターン１１１４および第３ビア１１２３を介して前記第１素子Ｃ１の第１端子Ｔ１と直接連結されるバンプであり得る。例えば、前記第２ポストバンプ１１６０は、垂直方向内で前記第１素子Ｃ１と重なるように配置されたバンプであり得る。例えば、前記第２ポストバンプ１１６０は、垂直方向内で前記第１素子Ｃ１の第１端子Ｔ１と重なるように配置され得る。
上記のように、実施例では、第２ポストバンプ１１６０を用いて前記第１素子Ｃ１とメインボードとの間が連結できるようにする。このとき、比較例では、ソルダーボールを用いて前記第１素子とメインボードとの間が連結された。しかし、前記ソルダーボールは、特性上、微細ピッチの対応に限界があり、これにより追加の連結配線を用いて前記ソルダーボールの形成のための空間を確保しなければならなかった。
これとは異なり、実施例では、第２ポストバンプ１１６０を用いて前記第１素子とメインボードとの間を連結する。これにより、実施例では、前記第１素子Ｃ１の第１端子Ｔ１が有するピッチに対応する複数の第２ポストバンプ１１６０を用いることで、微細ピッチに対応することができる。また、実施例では、前記第２ポストバンプ１１６０を介して前記第１素子Ｃ１とメインボードとの間が連結され、これによる比較例に比べて放熱特性を向上させることができる。また、実施例では、前記第２ポストバンプを介して前記第１素子Ｃ１とメインボードとの間が連結されるので、第１素子Ｃ１とメインボードとの間の信号伝送距離を減らすことができ、これによる特性を向上させながら伝送速度を向上させることができる。
以下では、実施例に係る第１モールディング層１１３１のオープン領域１１３２について具体的に説明する。
図１７は、第１実施例に係る図２の第１モールディング層のオープン領域を示す図であり、図１８は、第２実施例に係る図２の第１モールディング層のオープン領域を示す図である。
このとき、以下に説明する第１モールディング層の構造は、図３に示す第１モールディング層１９０にも同様に適用可能であろう。
前記第１モールディング層１１３１のオープン領域１１３２は、前記第２絶縁層１１０２の上部領域のうち第２素子Ｃ２が配置される領域をオープンすることができる。
このとき、前記第１モールディング層１１３１のオープン領域１１３２は、前記第２絶縁層１１０２の上面を覆いながら前記第１パッド１１１３ａを露出して形成され得る。
これにより、前記オープン領域１１３２においても、前記第２絶縁層１１０２の上面は覆われることがある。即ち、一般的なキャビティは、前記第２絶縁層の上面も露出して素子の実装領域を確保した。これとは異なり、実施例では、前記オープン領域１１３２が前記第２絶縁層１１０２の上面を覆いながら前記第１パッド１１１３ａを選択的に露出するようにして、これによる信頼性を向上することができるようにする。
即ち、前記第１モールディング層１１３１は、前記オープン領域１１３２を形成する第１部分と前記第１部分以外の第２部分とを含む。
そして、前記第１部分は、前記第２素子Ｃ２が実装された第１パッド１１１３ａを露出して形成され得る。
前記第１部分の上面は、段差を有することができる。例えば、前記第１モールディング層１１３１の第１部分は、位置によって互いに異なる高さを有する段差を形成することができる。例えば、前記第１モールディング層１１３１の第１部分の上面は、一定の表面粗さを有することができる。このとき、前記第１モールディング層１１３１の第１部分の上面が有する表面粗さは、追加の工程を通じて当該粗さを有するように加工するのではなく、ジグが配置された状態で前記第１モールディング層１１３１を形成することにより、前記第１部分の上面が一定の表面粗さを有することができるようにする。
前記第１モールディング層１１３１の第１部分は、エッジ領域に対応する第１－１部分と内側領域に対応する第１－２部分とを含むことができる。
このとき、前記第１モールディング層１１３１の第１－１部分の上面Ｓ１は、前記第１モールディング層１１３１の第１－２部分の上面Ｓ２と互いに異なる高さを有することができる。
例えば、前記第１モールディング層１１３１の第１部分の上面は、前記第１－１部分から前記第１－２部分に行くほど変化することがある。例えば、前記第１モールディング層１１３１の第１部分の上面は、オープン領域１１３２の内壁から離れるほど高さが減少することがある。
例えば、第１モールディング層１１３１のオープン領域１１３２深さは、外側から内側に行くほど増加することがある。
このとき、実施例では、前記オープン領域１１３２を形成するにあたり、四角形のジグを使用するため、前記オープン領域１１３２の内壁は、前記第２絶縁層１１０２の上面に対して垂直でもよい。好ましくは、前記オープン領域１１３２の上部幅と下部幅は、互いに同一でもよい。
前記第１モールディング層１１３１の第１－１部分は、第２高さＨ２を有することができる。また、前記第１モールディング層１１３１の第１－２部分は、前記第２高さＨ２よりも小さい第３高さＨ３を有することができる。
即ち、前記第１パッド１１１３ａは、前記第２絶縁層１１０２の上面に第１高さＨ１を有して形成され得る。そして、前記第１モールディング層１１３１の第１－１部分は、前記第１パッド１１１３ａの上面を露出しなければならず、これにより、前記第１パッド１１１３ａが有する第１高さＨ１よりも小さい第２高さＨ２を有することができる。
また、前記第１モールディング層１１３１の第１－２部分は、前記第２高さＨ２よりも小さい第３高さＨ３を有することができる。このとき、前記第３高さＨ３を有する前記第１－２部分は、前記第２高さＨ２を有する前記第１－１部分よりも前記第１パッド１１１３ａに隣接するように配置され得る。
一方、図１７に示すように、前記第１モールディング層１１３１の第１－１部分と第１－２部分のそれぞれの上面Ｓ１、Ｓ２は、全領域で同じ高さを有することができる。例えば、前記第１モールディング層１１３１の第１－１部分の上面Ｓ１は、偏平でもよい。例えば、前記第１素子Ｃ１の第１－１部分の上面Ｓ１は、全領域で互いに同じ高さを有することができる。例えば、前記第１モールディング層１１３１の第１－２部分の上面Ｓ２は、偏平でもよい。例えば、前記第１素子Ｃ１の第１－２部分の上面Ｓ２は、全領域で互いに同じ高さを有することができる。
これとは異なり、図１８に示すように、第１モールディング層１１３１の第１－１部分と、第１－２部分のそれぞれの上面Ｓ１，Ｓ２は、外側から内側に行くほど高さが変化することがある。
一方、前記第２高さＨ２は、前記第１高さＨ１９５％以下のレベルを有することができる。このとき、前記第１モールディング層１１３１の 第１－１部分の第１上面Ｓ１と第１－２部分の第２上面Ｓ２は、位置ごとに互いに異なる高さを有することができる。これにより、前記第２高さＨ２は、前記第１上面Ｓ１の平均高さを意味することができる。また、これとは異なり、前記第２高さＨ２は、前記第１上面Ｓ１の位置ごとの高さのうち最も大きい高さ値を意味することができる。
前記第１－１部分の上面Ｓ１は、外側から内側に行くほど低くなることがある。例えば、前記第１－１部分の上面Ｓ１は、前記内壁に最も隣接した部分で最大の高さを有することができる。例えば、前記第１－１部分の上面Ｓ１は、前記第１－２部分の上面Ｓ２と隣接した部分で最小の高さを有することができる。
また、前記第１－２部分の上面Ｓ２は、前記第１－１部分の上面Ｓ１よりも小さい高さを有しながら、前記第１パッド１１１３ａの間に位置することができる。
このとき、前記第１－２部分の上面Ｓ２は、前記第１－１部分の上面Ｓ１よりも小さい高さを有することができる。さらに、前記第１－２部分の上面Ｓ２は、位置によって互いに異なる高さを有することができる。即ち、前記第１－２部分の上面Ｓ２が有する第３高さＨ３は、位置によって互いに異なる値を有することができる。
好ましくは、前記第１－２部分の上面Ｓ２高さは、外側から内側に行くほど低くなることがある。例えば、前記第１－２部分の上面Ｓ２は、前記第１パッド１１１３ａの内側に隣接した部分（または、前記第１－１部分の上面と隣接した部分）で最大の高さを有することができる。そして、前記第１－２部分の上面Ｓ２は、中央部分で最小の高さを有することができる。即ち、前記第１－２部分の上面Ｓ２断面は、外側から内側に行くほど高さが徐々に低くなるＶ字形状を有することができる。また、前記第１－１部分の上面Ｓ１断面も、外側から内側に行くほど高さが低くなるＶ字形状を有することができる。これにより、実施例では、第２素子Ｃ２実装時に、前記第１パッド１１１３ａの表面が露出しないので、前記第２素子Ｃ２の連結不良を解決することができ、これによる前記第１パッド１１１３ａと前記第２素子Ｃ２との間の電気的連結信頼性を向上させることができる。
図１９～図２９は、図１６に示す回路基板の製造方法を工程順に示す図である。
図１９を参照すると、実施例では、優先して内層基板を製造する工程を行うことができる。
内層基板を製造するために、実施例では第１絶縁層１１０１を準備する。そして、実施例では、前記第１絶縁層１１０１上面に第１回路パターン１１１１を形成し、前記第１絶縁層１１０１の下面に第２回路パターン１１１２を形成する工程を行うことができる。また、実施例では、第１絶縁層１１０１内に前記第１回路パターン１１１１と前記第２回路パターン１１１２とを連結する第１ビア１１２１を形成する工程を行うことができる。
次に、図２０を参照すると、実施例では、前記第１絶縁層１１０１下部にキャリアボードＣＢを形成する工程を行うことができる。そして、実施例では、前記第１絶縁層１１０１内にキャビティ１１０１ａを形成する工程を行うことができる。
次に、図２１を参照すると、実施例では、前記第１絶縁層１１０１に形成されたキャビティ１１０１ａ内に第１素子Ｃ１を埋め込む工程を行うことができる。前記第１素子Ｃ１は、第１絶縁層１１０１内に埋め込まれて、少なくとも一部が前記第１絶縁層１１０１の下面の下に露出し得る。例えば、前記第１素子Ｃ１は、第１端子Ｔ１を含む。このとき、前記第１素子Ｃ１の第１端子Ｔ１は、前記第１絶縁層１１０１の下面の下に突出して配置され得る。例えば、前記第１素子Ｃ１の第１端子Ｔ１は、前記キャリアボードＣＢ内に配置され得る。例えば、前記第１素子Ｃ１の第１端子Ｔ１上面は、前記第２回路パターン１１１２の上面と同一平面上に位置することができる。
次に、図２２を参照すると、実施例では、前記第１絶縁層１１０１の上面に前記第２絶縁層１１０２を形成する工程を行うことができる。前記第１素子Ｃ１の上面は、前記形成された第２絶縁層１１０２によって覆われてもよい。
次に、図２３を参照すると、実施例では、前記第１絶縁層１１０１の下面に配置されたキャリアボードＣＢを除去する工程を行うことができる。例えば、実施例では、前記第１絶縁層１１０１の下面の下に突出した第２回路パターン１１１２および第１素子Ｃ１の第１端子Ｔ１を露出するように、前記キャリアボードＣＢを除去する工程を行うことができる。
次に、図２４を参照すると、実施例では、前記第２絶縁層１１０２の上面に第３回路パターン１１１３を形成する工程を行うことができる。また、実施例では、前記第２絶縁層１１０２内に前記第１回路パターン１１１１と前記第３回路パターン１１１３とを連結する第２ビア１１２２を形成する工程を行うことができる。このとき、前記第２絶縁層１１０２の上面に形成された第３回路パターン１１１３は、第２素子Ｃ２の実装のための第１パッド１１１３ａを含むことができる。
また、実施例では、前記第３絶縁層１１０３の下面に第４回路パターン１１１４を形成する工程を行うことができる。また、実施例では、前記第３絶縁層１１０３内に前記第２回路パターン１１１２と前記第４回路パターン１１１４とを連結する第３ビア１１２３を形成する工程を行うことができる。このとき、前記第３ビア１１２３は、前記第１絶縁層１１０１内に埋め込まれた第１素子Ｃ１の第１端子Ｔ１と直接連結されるビアを含むことができる。また、前記第４回路パターン１１１４は、第３素子Ｃ３の実装のための第２パッド（図示せず）を含むことができる。
次に、図２５を参照すると、実施例では、前記第２絶縁層１１０２上にモールドチェイスＭＣ（ｍｏｌｄ ｃｈａｓｅ）を配置する工程を行うことができる。前記モールドチェイス ＭＣ（ｍｏｌｄ ｃｈａｓｅ）は、前記第２絶縁層１１０２の上面に配置された第３回路パターン１１１３のうち第２素子Ｃ２と連結される第１パッド１１１３ａ上に配置される突起部（図示せず）を含むことができる。即ち、前記モールドチェイスＭＣ（ｍｏｌｄ ｃｈａｓｅ）の突起部は、前記第３回路パターン１１１３の第１パッド１１１３ａ上に配置され得る。
次に、図２６を参照すると、実施例では、前記第２絶縁層１１０２の上部領域のうち前記モールドチェイスＭＣ（ｍｏｌｄ ｃｈａｓｅ）の突起部を除いた残りの領域を充填しながら第１モールディング層１１３１を形成する工程を行うことができる。
前記第１モールディング層１１３１は、前記モールドチェイスＭＣ（ｍｏｌｄ ｃｈａｓｅ）の突起部に対応するオープン領域１１３２を有することができる。前記オープン領域１１３２における前記第１モールディング層１１３１は、前記突起部の第２絶縁層１１０２の上面間の空間の一部を埋めて形成され得る。
次に、図２７を参照すると、実施例では、前記第１モールディング層１１３１のオープン領域１１３２を介して露出した第１パッド１１１３ａ上に第１接続部１１４１を配置する。そして、実施例では、前記第１接続部１１４１を用いて前記第１パッド１１１３ａに第２素子Ｃ２を実装する工程を行うことができる。
また、実施例では、前記第３絶縁層１１０３の下面に配置された第４回路パターン１１１４のうち第２パッドの下に第２接続部１１４２を配置し、前記第２接続部１１４２を用いて第３素子Ｃ３を実装する工程を行うことができる。
具体的には、前記第１モールディング層１１３１のオープン領域１１３２は、前記第２絶縁層１１０２の上部領域のうち第２素子Ｃ２が配置される領域をオープンすることができる。このとき、前記第１モールディング層１１３１のオープン領域１１３２は、前記第２絶縁層１１０２の上面を覆いながら前記第１パッド１１１３ａを露出して形成され得る。
これにより、前記オープン領域１１３２においても、前記第２絶縁層１１０２の上面を覆われることがある。即ち、一般的なキャビティは、前記第２絶縁層の上面も露出して素子の実装領域を確保した。これとは異なり、実施例では、前記オープン領域１１３２が前記第２絶縁層１１０２の上面を覆いながら前記第１パッド１１１３ａを選択的に露出するようにして、これによる信頼性を向上させることができる。
次に、図２８および図２９を参照すると、実施例では、前記第４回路パターン１１１４の下面の下に第２連結部を構成する第１ポストバンプ１１５０および第２ポストバンプ１１６０を形成する工程を行うことができる。また、実施例では、前記第３絶縁層１１０３の下に、前記第１ポストバンプ１１５０の下面と前記第２ポストバンプ１１６０の下面を露出しながら、前記第３素子Ｃ３を覆う第２モールディング層１１３３を形成する工程を行うことができる。
図３０は、実施例に係るパッケージ基板を示す図である。
図３０を参照すると、実施例におけるパッケージ基板は、図１６に示す回路基板の第１ポストバンプ１１５０および第２ポストバンプ１１６０の下に第３接続部１２２０が配置され得る。
また、前記第３接続部１２２０を介して前記回路基板の下には、メインボード１２００が付着され得る。このとき、メインボード１２００の上面には、前記第１ポストバンプ１１５０と直接連結されるパッドと、前記第２ポストバンプ１１６０と直接連結されるパッドと、をそれぞれ含むことができる。
前記第２ポストバンプ１１６０は、前記回路基板の第１絶縁層１１０１内に埋め込まれた第１素子Ｃ１と垂直方向に重なって配置される。即ち、第２ポストバンプ１１６０は、第３ビア１１２３と第４回路パターン１１１４を介して前記第１素子Ｃ１と直接連結され得る。ここで、直接連結とは、前記第１素子Ｃ１の端子Ｔ１と連結された信号ラインが水平方向に提供されず、垂直方向に前記第３ビア１１２３および第４回路パターン１１１４を介して前記第２ポストバンプ１１６０に直接連結されることを意味することができる。
前述の実施例で説明された特徴、構造、効果などは、少なくとも一つの実施例に含まれ、必ず一つの実施例に限定されるものではない。また、各実施例に例示された特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実施例に対して組合せまたは変形して実施可能である。したがって、このような組合せと変形に係る内容は、実施例の範囲に含まれると解釈されるべきである。
また、以上では実施例を中心に説明したが、これは単なる例示に過ぎず、実施例を限定するものではなく、実施例が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能であることが理解できるであろう。例えば、実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に係る差異点は、添付された請求の範囲で設定する実施例の範囲に含まれると解釈されるべきであろう。

Claims (10)

  1. 絶縁層と、
    前記絶縁層の上面に配置され、第１外側回路パターンと、
    前記絶縁層の下面に配置される第２外側回路パターンと、
    前記第１外側回路パターンの第１－１回路パターンの上面に配置される第１連結部と、
    前記第１連結部上に配置される第１接続部と、
    前記第１接続部を介して前記第１連結部上に配置される第１素子と、
    前記第２外側回路パターンの第２－１回路パターンの下面に配置される第２接続部と、
    前記第２接続部を介して前記第２－１回路パターンに付着される第２素子と、
    前記第２外側回路パターンの第２－２回路パターンの下面に配置される第２連結部と、を含み、
    前記第１連結部は、第１幅および第１間隔を有して配置され、
    前記第２連結部は、前記第１幅よりも大きい第２幅および前記第１間隔よりも大きい第２間隔を有して配置される、パッケージ基板。
  2. 前記絶縁層の上面に配置され、前記第１連結部を露出する第１開口部を含む第１ソルダーレジストと、
    前記絶縁層の下面に配置され、前記第２接続部および前記第２連結部を露出する第２ソルダーレジストと、を含み、
    前記第１回路パターンは、前記第１ソルダーレジストによって覆われる第１－２回路パターンを含む、請求項１に記載のパッケージ基板。
  3. 前記第１－１回路パターンと前記第１連結部との間に配置されるシード金属層を含み、
    前記シード金属層は、
    前記第１－１回路パターンと前記第１連結部との間に配置される第１部分と、
    前記第１－２回路パターンと前記第１ソルダーレジストとの間に配置される第２部分と、を含む、請求項２に記載のパッケージ基板。
  4. 前記シード金属層は、
    前記第１－１回路パターン、前記第１－２回路パターン、および前記第１連結部のシード層である、請求項３に記載のパッケージ基板。
  5. 前記絶縁層の上に配置され、前記第１素子をモールディングする第１モールディング層と、
    前記絶縁層の下に配置され、前記第２素子をモールディングし、前記第２連結部の下面を露出する開口部を含む第２モールディング層と、を含む、請求項１に記載のパッケージ基板。
  6. 前記絶縁層内に埋め込まれた第３素子を含み、
    前記第２－２回路パターンは、
    前記第３素子と厚さ方向に重なる第１パターン部と、
    前記第１パターン部以外の第２パターン部と、を含み、
    前記第２連結部は、
    前記第１パターン部の下に配置される第１ポストバンプと、
    前記第２パターン部の下に配置され、前記第１ポストバンプとは異なる幅を有する第２ポストバンプと、を含む、請求項１に記載のパッケージ基板。
  7. 前記第１外側回路パターンの上面は、
    前記絶縁層の上面と同一平面上に位置するか、前記絶縁層の上面よりも低く位置し、
    前記第１外側回路パターンの側面は、
    前記絶縁層で覆われる、請求項１に記載のパッケージ基板。
  8. 前記第１モールディング層は、オープン領域を含み、
    前記オープン領域は、前記第１素子を露出する、請求項５に記載のパッケージ基板。
  9. 前記第１外側回路パターンは、前記絶縁層の上面の上に突出して、前記第１モールディング層の前記オープン領域を介して露出し、
    前記第１モールディング層の前記第１オープン領域の底面は、
    前記第１外側回路パターンの下面よりも高く位置する、請求項８に記載のパッケージ基板。
  10. 前記第１モールディング層の前記第１オープン領域は、
    前記第１外側回路パターンに隣接した第１部分と、
    前記第１部分以外の第２部分と、を含み、
    前記第１部分の高さは、前記第２部分の高さとは異なる、請求項９に記載のパッケージ基板。


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