KR20210153458A

KR20210153458A - 인쇄회로기판 및 이를 포함하는 패키지 기판

Info

Publication number: KR20210153458A
Application number: KR1020200070534A
Authority: KR
Inventors: 조혜진; 남일식; 이동근
Original assignee: 엘지이노텍 주식회사
Priority date: 2020-06-10
Filing date: 2020-06-10
Publication date: 2021-12-17

Abstract

실시 예에 따른 인쇄회로기판은 캐비티를 포함하는 제1 절연층; 상기 제1 절연층의 상기 캐비티 내에 배치된 제1 소자; 상기 제1 절연층의 상면 위에 배치된 제2 절연층; 상기 제1 절연층의 하면 아래에 배치된 제3 절연층; 상기 제3 절연층의 하면 아래에 배치되고, 상기 제1 소자의 단자와 수직 방향 내에서 오버랩되는 제4-1 패턴과 상기 제4-1 패턴 이외의 제4-2 패턴을 포함하는 제4 회로 패턴; 상기 제4-2 패턴의 하면 아래에 배치되는 제1 포스트 범프; 및 상기 제4-1 패턴의 하면 아래에 배치되는 제2 포스트 범프를 포함하고, 상기 제1 포스트 범프의 폭은, 상기 제2 포스트 범프의 폭과 다르다.

Description

인쇄회로기판 및 이를 포함하는 패키지 기판{PRINTED CIRCUIT BOARD AND PACKAGE SUBSTRATE COMPRISING SAME}

본 실시 예는 인쇄회로기판에 관한 것으로, 특히 임베디드 인쇄회로기판 및 이를 포함하는 패키지 기판, 그리고 이의 제조 방법에 관한 것이다.

수동소자와 능동소자가 인쇄회로기판의 표면을 공유하고 있는 종래의 인쇄회로기판과는 달리 임베디드(Embedded) 인쇄회로기판(Printed Circuit Board)는 저항이나 커패시터 등과 같은 소자가 기판에 내장되어 있어 인쇄회로기판의 표면에 여유공간을 확보할 수 있어 종래의 인쇄회로기판에 비하여 배선밀도를 높일 수 있어 더욱 컴팩트한 전자기기의 개발이 가능하게 된다.

또한, 이러한 임베디드 인쇄회로기판은 소자가 수직방향으로 연결되어 배선 길이가 크게 감소되어 고주파 신호를 사용하는 전자기기에서 기생효과(Parasitic Effect)에 의한 임피던스 발생 및 신호지연 등의 문제를 줄이는 효과가 있다.

이러한, 임베디드 인쇄회로기판의 핵심기술은, 기판 내부에 소자를 내장하는 기술과, 상기 내장되는 소자와 배선 회로를 정밀하게 연결하는 기술이다.

한편, 패키지 기판은 상기와 같은 임베디드 인쇄회로기판 상에 솔더 볼을 배치하고, 이를 이용하여 메인 보드를 결합시킴에 의해 제조될 수 있다.

상기와 같은 패키지 기판은 내부에 소자를 실장하고, 솔더 볼을 이용하여 인쇄회로기판과 메인 보드를 연결하고 있다. 그러나, 상기와 같은 솔더 볼은 모양 및 재질의 특성 상 피치 조절에 한계가 있고, 이에 따른 방열 효과가 떨어지는 문제를 가진다.

이때, 인쇄회로기판 내부에 소자가 실장된 임베디드 기판의 경우, 방열 성능이 신뢰성에 큰 영향을 끼치며, 이에 따라 방열 문제 해결이 더욱 필요하게 된다.

한편, 패키지 기판은 일반적으로 두께가 두껍고, 소자와 메인 보드 사이의 배선 길이가 증가함에 따라 전기적 신호의 전송 속도가 비교적 느린 문제를 가지며, 전기적 신호의 전송 시에 노이즈가 발생하는 문제를 가진다.

실시 예에서는 절연층 내부에 매립된 소자와 직접적으로 연결된 포스트 범프를 포함한 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 미세 피치 대응에 용이한 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공한다.

또한, 실시 예는 상하부의 밸런스를 유지함에 따라 휨 발생을 최소화할 수 있는 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다

또한, 상기 제1 포스트 범프의 폭은, 상기 제2 포스트 범프의 폭보다 크다.

또한, 상기 제1 포스트 범프의 폭은 150㎛ 내지 300㎛ 범위를 만족하고, 상기 제2 포스트 범프의 폭은 은 50㎛ 내지 120㎛ 범위를 만족한다.

또한, 상기 제1 절연층의 상면 위에 배치된 제1 회로 패턴; 및 상기 제2 절연층의 하면 아래에 배치된 제2 회로 패턴을 포함하고, 상기 제1 소자의 단자의 상면은 상기 제2 회로 패턴의 상면과 동일 평면 상에 배치된다.

또한, 상기 제1 소자의 단자는 상기 제2 절연층 내에 배치된다.

또한, 상기 제2 절연층의 상면 위에 배치되고, 오픈 영역을 포함하는 제1 몰딩층; 및 상기 제3 절연층의 하면 아래에 배치되고, 상기 제1 포스트 범프의 하면 및 상기 제2 포스트 범프의 하면을 노출하는 제2 몰딩층을 포함한다.

또한, 상기 제1 몰딩층의 오픈 영역 내에 배치되는 제2 소자; 및 상기 제2 몰딩층 내에 배치되는 제3 소자를 포함한다.

또한, 상기 제2 몰딩층의 하면은, 상기 제3 소자의 하면과 동일 평면 상에 위치한다.

또한, 상기 제2 몰딩층의 하면은, 상기 제1 포스트 범프의 하면 및 상기 제2 포스트 범프의 하면보다 낮게 위치한다.

또한, 상기 제1 몰딩층은, 상기 오픈 영역을 포함하며, 상기 오픈 영역을 통해 상기 제2 절연층의 상면 위에 배치된 제1 패드의 상면을 노출하는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고, 상기 제1 몰딩층의 상기 제1 부분의 상면은 상기 제1 패드의 상면보다 낮게 위치한다.

또한, 상기 제1 몰딩층의 제1 부분은, 상기 오픈 영역의 가장자리 영역에 대응하는 제1 상면과, 상기 오픈 영역의 중앙 영역에 대응하는 제2 상면을 포함하고, 상기 제1 상면의 높이는, 상기 제2 상면의 높이와 다르다.

또한, 상기 제1 몰딩층의 제1 부분의 제1 상면은, 상기 패드에 인접할수록 높이가 낮아진다.

또한, 상기 제1 몰딩층의 제1 부분의 제2 상면은, 외측에서 내측으로 갈수록 높이가 낮아진다.

또한, 상기 제1 몰딩층의 제1 부분은 V자 형상을 가진다.

또한, 상기 제2 절연층 내에 배치되고, 상면이 상기 제1 소자의 단자와 직접 연결된 비아를 포함하고, 상기 단자, 상기 비아 및 상기 제2 포스트 범프는 수직 방향 내에서 정렬된다.

본 실시 예에 의하면, 인쇄회로기판에 포스트 범프를 형성하고, 상기 포스트 범프를 이용하여 메인 보드를 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.

또한, 본 실시 예에 의하면, 인쇄회로기판의 양면에 각각 소자를 실장하고, 상기 실장된 소자를 몰딩하는 몰딩부를 배치함으로써, 기존의 단면 몰딩 구조에 비해 인쇄회로기판의 상하부의 밸런스를 유지할 수 있으며, 이에 따른 인쇄회로기판의 휨 발생을 최소화할 수 있다.

또한, 실시 예에 의하면, 인쇄회로기판의 양면에 각각 소자를 실장하도록 함으로써, 기존의 상부 패키지에 실장되는 능동 또는 수동 소자들을 인쇄회로기판 상에 모두 실장시킬 수 있으며, 이에 따른 패키지 기판의 전체 두께를 낮출 수 있다.

또한, 본 실시 예에 의하면, 메인 보드가 부착되는 하부의 몰딩부의 하면이 상기 인쇄회로기판의 하부에 실장된 소자의 하면과 동일 평면 상에 놓이도록 함으로써, 상기 메인 보드와 인쇄회로기판 사이의 연결 신뢰성을 향상시킬 수 있다.

또한, 실시 예에서는 제2 포스트 범프를 이용하여 인쇄회로기판 내에 매립된 소자와 메인 보드 사이를 연결한다. 이에 따라, 실시 예에서는 상기 매립된 소자의 단자가 가지는 피치에 대응하는 복수의 제2 포스트 범프를 사용함에 따라, 미세 피치에 대응할 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프를 통해 상기 소자와 메인 보드 사이가 연결되며, 이에 따른 방열 특성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프를 통해 상기 매립된 소자와 메인 보드 사이가 연결됨에 따라, 상기 매립된 소자와 메인 보드 사이의 신호 전송 거리를 줄일 수 있으며, 이에 따른 노이즈 특성을 향상시키면서, 전송 속도를 향상시킬 수 있다.

또한, 본 실시 예에 의하면, 소자의 높이만큼 포스트 범프의 높이 조절이 가능하며, 이에 따른 패키지 디자인 설계가 용이하다.

또한, 실시 예에 의하면, 포스트 범프의 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드의 시드층을 이용하여 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다.

도 1은 비교 예에 따른 임베디드 인쇄회로기판을 나타낸 도면이다.
도 2는 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 3은 제1 실시 예에 따른 도 1의 제1 몰딩층의 오픈 영역을 나타낸 도면이다.
도 4는 제2 실시 예에 따른 도 1의 제1 몰딩층의 오픈 영역을 나타낸 도면이다.
도 5 내지 도 15는 도 1에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 16은 실시 예에 따른 패키지 기판을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.

도 1은 비교 예에 따른 임베디드 인쇄회로기판을 나타낸 도면이다.

도 1을 참조하면, 비교 예에 따른 임베디드 인쇄회로기판(10)은, 통상의 회로 형성방법에 따라 수지 기판(11)의 양면에 내층용 회로 패턴(12)과, 층간 도통을 위한 관통홀(13)이 형성되어 있으며, IC 칩을 삽입할 부위에 관통부(14)가 가공된다.

그리고, 상기 관통부(14)에 IC 칩(16)의 접속 단자(17)가 상부를 향하도록 IC 칩(16)이 삽입된다.

또한, 상기 IC 칩(16)의 상부 및 하부에는 각각 수지 절연층(18, 19)이 배치되며, 이에 따라 상기 IC 칩(16)은 상기 수지 기판(11) 내에 고정 및 부착된다.

또한, 상기 수지 절연층(18, 19) 내에는 IC 칩(16)과 층간 전기적 접속을 위한 블라인드 비아(21)를 포함하는 외층용 회로 패턴(20)이 배치된다.

이와 같은 비교 예에 따른 임베디드 인쇄회로기판은, 수지 기판(11) 내에 매립된 IC 칩(16)과 연결된 외층용 회로 패턴(20) 상에 솔더 볼(미도시)을 배치하고, 상기 솔더 볼을 통해 외부의 메인보드와 연결되는 구조를 가진다.

그러나, 상기와 같은 비교 예에서의 솔더 볼은 모양 및 재질의 특성 상 피치 조절에 한계가 있으며, 이에 따른 미세 피치 대응에 한계가 있다. 또한, 상기와 같은 비교 예에서의 솔더 볼은 일반적인 회로 패턴 대비 방열 효과가 떨어지는 문제를 가진다.

또한, 비교 예에서의 인쇄회로기판은 솔더 볼을 이용하여 메인 보드와 연결되며, 이에 따라 비교적 전체 두께가 두껍고, 이에 따른 배선 길이가 긴 특징을 가진다. 따라서, 비교 예에서의 인쇄회로기판은 IC 칩(16)에서 메인 보드로 전달되는 전기적 신호의 배선 길이가 증가하고, 이에 따른 전송 속도가 낮아지거나, 노이즈 특성에 약한 문제를 가진다.

따라서, 실시 예에서는 방열 특성을 향상시키면서, 전기적 신호의 전송 속도를 증가시킬 수 있고, 노이즈 특성을 향상시킬 수 있는 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

도 2는 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.

도 2를 참조하면, 실시 예에 따른 인쇄회로기판은 제1 절연층(101), 제2 절연층(102), 제3 절연층(103), 제1 회로 패턴(111), 제2 회로 패턴(112), 제3 회로 패턴(113), 제4 회로 패턴(114), 제1 비아(121), 제2 비아(122), 제3 비아(123), 제1 소자(C1), 제2 소자(C2), 제3 소자(C3), 제1 포스트 범프(150), 제2 포스트 범프(160), 제1 접속부(141), 제2 접속부(142), 제1 몰딩층(131) 및 제2 몰딩층(133)를 포함한다.

제1 절연층(101)은 코어 기판일 수 있다.

상기 제1 절연층(101)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 기판 중 어느 하나의 회로 패턴이 형성되는 영역을 의미할 수 있다.

상기 제1 절연층(101) 위에는 제2 절연층(102)이 배치되고, 상기 제1 절연층(101) 아래에는 제3 절연층(103)이 배치된다.

상기와 같은, 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

또한, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.

한편, 실시 예에서는 절연층의 적층 구조가 3층으로 구현되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 절연층의 적층 구조는 3층보다 큰 층 수를 가지고 구성될 수 있으며, 이와 다르게 3층보다 작은 층 수를 가지고 구성될 수도 있을 것이다.

제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103)의 표면에는 회로 패턴이 배치될 수 있다. 회로 패턴은 제1 회로 패턴(111), 제2 회로 패턴(112), 제3 회로 패턴(113) 및 제4 회로 패턴(114)을 포함할 수 있다.

제1 회로 패턴(111)은 제1 절연층(101)의 상면에 배치될 수 있다.

제2 회로 패턴(112)은 제1 절연층(101)의 하면에 배치될 수 있다.

제3 회로 패턴(113)은 제2 절연층(102)의 상면에 배치될 수 있다.

제4 회로 패턴(114)은 제3 절연층(103)의 하면에 배치될 수 있다.

상기 제3 회로 패턴(113)은 제2 소자(C2)가 실장되는 제1 패드(113a)를 포함할 수 있다.

제4 회로 패턴(114)은 제3 소자(C3)가 실장되는 제2 패드(미도시)를 포함할 수 있다. 또한, 제4 회로 패턴(114)은 제1 소자(C1)의 제1 단자(T1)와 수직 방향 내에서 오버랩되게 배치된 제4-1 패턴과, 이 이외의 제4-2 패턴을 포함할 수 있다. 그리고, 추후 설명되는 제1 포스트 범프(150)는 상기 제4 회로 패턴(114) 중 제4-2 패턴의 하면 아래에 배치되고, 상기 제2 포스트 범프(160)는 상기 제4 회로 패턴(114) 중 제4-1 패턴 아래에 배치될 수 있다.

상기 제1 회로 패턴(111), 제2 회로 패턴(112), 제3 회로 패턴(113) 및 제4 회로 패턴(114)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 상기 제1 회로 패턴(111), 제2 회로 패턴(112), 제3 회로 패턴(113) 및 제4 회로 패턴(114)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로패턴(112)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(111), 제2 회로 패턴(112), 제3 회로 패턴(113) 및 제4 회로 패턴(114)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴(111), 제2 회로 패턴(112), 제3 회로 패턴(113) 및 제4 회로 패턴(114)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 각각의 절연층 내에는 비아가 배치된다. 구체적으로, 상기 제1 절연층(101), 제2 절연층(102) 및 제3 절연층(103) 내에는 이를 관통하며 비아가 형성될 수 있다.

구체적으로, 제1 절연층(101) 내에는 제1 비아(121)가 배치된다. 상기 제1 비아(121)는 상기 제1 절연층(101)의 상면에 배치되는 제1 회로 패턴(111)과, 상기 제1 절연층(101)의 하면에 배치되는 제2 회로 패턴(112)을 전기적으로 연결한다.

제2 절연층(102) 내에는 제2 비아(122)가 배치된다. 상기 제2 비아(122)는 상기 제2 절연층(102)의 상면에 배치된 제3 회로 패턴(113)과, 상기 제1 절연층(101)의 상면에 배치된 제1 회로 패턴(111)을 전기적으로 연결한다.

제3 절연층(103) 내에는 제3 비아(123)가 배치된다. 상기 제3 비아(123)는 상기 제1 절연층(101)의 하면에 배치된 제2 회로 패턴(112)과, 상기 제3 절연층(103)의 하면에 배치된 제4 회로 패턴(114)을 전기적으로 연결한다.

상기 제1 내지 제3 비아(121, 122, 123)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 내지 제3 비아(121, 122, 123)를 형성할 수 있다. 상기 제1 내지 제3 비아(121, 122, 123)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

제1 절연층(101) 내에는 제1 소자(C1)가 매립된다. 상기 제1 소자(C1)는 제1 절연층(101) 내에 매립되어, 적어도 일부가 상기 제1 절연층(101)의 하면 아래로 노출될 수 있다. 예를 들어, 상기 제1 소자(C1)는 제1 단자(T1)를 포함한다. 그리고, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 제1 절연층(101)의 하면 아래로 돌출되어 배치될 수 있다. 이에 따라, 상기 제1 소자(C1)의 제1 단자(T1)의 적어도 일부는 제3 절연층(103)에 의해 덮일 수 있다.

예를 들어, 상기 제1 소자(C1)의 제1 단자(T1)의 상면은 상기 제2 회로 패턴(112)의 상면과 동일 평면 상에 위치할 수 있다.

이에 따라, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 제3 절연층(103) 내에 배치된 제3 비아(123)와 직접적으로 연결될 수 있다. 상기와 같이 제1 소자(C1)의 제1 단자(T1)와 연결되는 별도의 연결 패드 없이, 상기 제1 소자(C1)의 제1 단자(T1)와 직접적으로 제3 비아(123)가 연결되도록 함에 따라, 실시 예에서는 상기 제1 소자(C1)를 통해 전달되는 전기적 신호의 배선 길이를 최소화할 수 있으며, 이에 따른 전송 속도 향상 및 노이즈 특성을 향상시킬 수 있다.

제1 소자(C1)는 칩과 같은 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 능동 소자는 비선형 부분을 적극적으로 이용한 소자이며, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 능동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다.

제2 절연층(102) 상에는 제2 소자(C2)가 실장된다. 구체적으로, 제2 절연층(102)의 상면에 배치된 제3 회로 패턴(113) 중 제1 패드(113a) 상에는 제2 소자(C2)가 실장된다.

구체적으로, 제3 회로 패턴(113)의 제1 패드(113a) 위에는 제1 접속부(141)가 배치된다. 그리고, 제2 소자(C2)는 상기 제1 접속부(141)를 통해 상기 제1 패드(113a)와 전기적으로 연결된다. 상기 제1 접속부(141)는 솔더 볼일 수 있다. 상기 제1 접속부(141)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.

상기 제2 절연층(102) 상에는 제1 몰딩층(131)이 배치된다. 상기 제1 몰딩층(131)은 상기 제2 절연층(102)의 상면을 덮으며 배치된다. 바람직하게, 상기 제1 몰딩층(131)은 상기 제2 절연층(102)의 상면의 전체 영역을 덮으며 배치된다. 예를 들어, 상기 제2 절연층(102)의 상면 중 일부는 제3 회로 패턴(113)과 접촉한다. 또한, 상기 제2 절연층(102)의 상면 중 나머지 일부는 상기 제1 몰딩층(131)과 접촉한다.

제1 몰딩층(131)은 EMC(Epoxy molding compound)일 수 있으나, 이에 한정되는 것은 아니다.

상기 제1 몰딩층(131)은 오픈 영역(132)을 포함한다. 바람직하게, 상기 제1 몰딩층(131)은 상기 제2 절연층(102)의 상부 영역 중 상기 제2 소자(C2)가 배치될 영역을 오픈하는 오픈 영역(132)을 포함한다. 그리고, 상기 제2 소자(C2)는 상기 제1 몰딩층(131)의 오픈 영역(132) 내에서, 상기 제3 회로 패턴(113)의 제1 패드(113a) 위에 실장될 수 있다.

제3 절연층(103)의 아래에는 제3 소자(C3)가 실장된다. 구체적으로, 제3 절연층(103)의 하면에 배치된 제4 회로 패턴(114) 중 제2 패드(미도시) 상에는 제3 소자(C3)가 실장된다.

구체적으로, 제4 회로 패턴(114)의 제2 패드 아래에는 제2 접속부(142)가 배치된다. 그리고, 제3 소자(C3)는 상기 제2 접속부(142)를 통해 상기 제2 패드와 전기적으로 연결된다. 상기 제2 접속부(142)는 솔더 볼일 수 있다. 상기 제2 접속부(142)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.

상기 제3 절연층(103) 아래에는 제2 몰딩층(133)이 배치된다. 상기 제2 몰딩층(133)은 상기 제3 절연층(103)의 하면을 덮으며 배치된다.

제2 몰딩층(133)은 EMC(Epoxy molding compound)일 수 있으나, 이에 한정되는 것은 아니다.

상기 제2 몰딩층(133)은 상기 제3 소자(C3)의 하면을 노출하며 형성될 수 있다. 즉, 상기 제2 몰딩층(133)은 제3 소자(C3)의 측면 및 상면을 덮으며 배치될 수 있다. 이때, 상기 제3 소자(C3)의 단자(미도시)는 상면에 배치되며, 이에 따라 상기 제2 접속부(142) 및 상기 제3 소자(C3)의 단자는 상기 제2 몰딩층(133)에 의해 덮일 수 있다.

또한, 상기 제2 몰딩층(133)은 상기 제3 절연층(103) 아래에 일정 두께를 가지고 배치될 수 있다. 이때, 상기 제2 몰딩층(133)의 하면은 상기 제3 소자(C3)의 하면과 동일 평면 상에 위치할 수 있다. 따라서, 상기 제3 소자(C3)의 하면은 외부로 노출될 수 있다. 이에 따라 상기 제3 소자(C3)에서 발생한 열이 상기 노출된 부분을 통해 외부로 방출될 수 있다.

한편, 상기 제2 몰딩층(133)의 하면은 제1 포스트 범프(150) 및 제2 포스트 범프(160)의 하면보다 낮게 위치할 수 있다. 또한, 상기 제2 몰딩층(133)은 상기 제1 포스트 범프(150) 및 제2 포스트 범프(160)의 하면을 노출하며 형성된다. 이에 따라, 상기 제1 포스트 범프(150) 및 제2 포스트 범프(160)의 하면에는, 상기 제2 몰딩층(133)의 오픈 영역인 안착부가 형성될 수 있으며, 이에 따라 추후 메인 보다와의 연결을 위한 솔더 볼을 정확한 위치에 배치할 수 있음에 따라 신뢰성을 향상시킬 수 있다.

상기 제4 회로 패턴(114)의 하면 아래에는 제1 포스트 범프(150) 및 제2 포스트 범프(160)가 배치된다. 상기 제1 포스트 범프(150) 및 제2 포스트 범프(160)는 외부의 메인 보드와의 연결을 위한 연결부일 수 있다.

상기 제1 포스트 범프(150) 및 상기 제2 포스트 범프(160)는 상기 제4 회로 패턴(114)을 형성하는데 사용된 도금 시드층(미도시)을 이용하여 형성될 수 있다. 이에 따라, 실시 예에서, 상기 제1 포스트 범프(150) 및 제2 포스트 범프(160)를 형성하기 위한 별도의 시드층은 생략될 수 있다. 이에 따라, 상기 제1 포스트 범프(150) 및 제2 포스트 범프(160)는 상기 제3 절연층(103)의 하면에 배치된 제4 회로 패턴(114)과 직접 접촉하며 배치될 수 있다.

즉, 실시 예에서는 제1 및 제2 포스트 범프(150,160)와 제4 회로 패턴(114) 사이에 전기도금을 위한 시드층을 별도로 형성하기 않고, 제4 회로 패턴(114) 상에 형성된 시드층을 이용하여 상기 제4 회로 패턴(114) 상에 제1 포스트 범프(150) 및 제2 포스트 범프(160)를 형성하도록 한다. 이에 따르면, 실시 예에서는 포스트 범프의 형상을 위한 별도의 시드층을 생략할 수 있으며, 이에 따른 제조 공정을 간소화할 수 있다. 또한, 실시 예에서는 포스트 범프의 전기 도금을 위한 별도의 시드층을 형성하는 경우, 상기 별도의 시드층과 상기 포스트 범프 사이에서의 크랙 발생 문제를 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다.

상기 제1 포스트 범프(150) 및 제2 포스트 범프(160)는 서로 다른 폭을 가질 수 있다.

상기 제1 포스트 범프(150)는 제1 폭(W1)을 가질 수 있다. 예를 들어, 상기 제1 포스트 범프(150)가 가지는 제1 폭(W1)은 150㎛ 내지 300㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제1 포스트 범프(150)가 가지는 제1 폭(W1)은 170㎛ 내지 280㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제1 포스트 범프(150)가 가지는 제1 폭(W1)은 200㎛ 내지 250㎛ 범위를 만족할 수 있다.

제2 포스트 범프(160)는 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제2 포스트 범프(160)가 가지는 제2 폭(W2)은 50㎛ 내지 120㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제2 포스트 범프(160)가 가지는 제2 폭(W2)은 70㎛ 내지 110㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제2 포스트 범프(160)가 가지는 제2 폭(W2)은 80㎛ 내지 100㎛ 범위를 만족할 수 있다.

상기 제2 포스트 범프(160)는 상기 제1 절연층(101) 내에 매립된 제1 소자(C1)와 연결되는 범프일 수 있다.

예를 들어, 제2 포스트 범프(160)는 제4 회로 패턴(114) 및 제3 비아(123)를 통해 상기 제1 소자(C1)의 제1 단자(T1)와 직접 연결되는 범프일 수 있다. 예를 들어, 상기 제2 포스트 범프(160)는 수직 방향 내에서, 상기 제1 소자(C1)와 오버랩되게 배치된 범프일 수 있다. 예를 들어, 상기 제2 포스트 범프(160)는 수직 방향 내에서, 상기 제1 소자(C1)의 제1 단자(T1)와 오버랩되게 배치될 수 있다.

상기 제2 포스트 범프(160)는 상기 제1 소자(C1)의 하면에 배치된 제1 단자(T1)가 가지는 피치에 대응하는 피치를 가질 수 있다. 예를 들어, 상기 제2 포스트 범프(160)는 복수 개로 구성될 수 있다. 그리고, 복수 개의 제2 포스트 범프(160)의 피치는 100㎛ 내지 180㎛일 수 있다. 예를 들어, 복수 개의 제2 포스트 범프(160)의 피치는 110㎛ 내지 170㎛일 수 있다. 복수 개의 제2 포스트 범프(160)의 피치는 120㎛ 내지 160㎛일 수 있다.

상기와 같이 실시 예에서는, 제2 포스트 범프(160)를 이용하여 상기 제1 소자(C1)와 메인 보드 사이가 연결될 수 있도록 한다. 이때, 비교 예에서는 솔더 볼을 이용하여 상기 제1 소자와 메인 보드사이가 연결되었다. 그러나, 상기 솔더 볼은 특성 상, 미세 피치 대응에 한계가 있으며, 이에 따라 추가적은 연결 배선을 이용하여 상기 솔더 볼 형성을 위한 공간을 확보해야만 했다.

이와 다르게, 실시 예에서는 제2 포스트 범프(160)를 이용하여 상기 제1 소자와 메인 보드 사이를 연결한다. 이에 따라, 실시 예에서는 상기 제1 소자(C1)의 제1 단자(T1)가 가지는 피치에 대응하는 복수의 제2 포스트 범프(160)를 사용함에 따라, 미세 피치에 대응할 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프(160)를 통해 상기 제1 소자(C1)와 메인 보드 사이가 연결되며, 이에 따른 비교 예 대비 방열 특성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프를 통해 상기 제1 소자(C1)와 메인 보드 사이가 연결됨에 따라, 제1 소자(C1)와 메인 보드 사이의 신호 전송 거리를 줄일 수 있으며, 이에 따른 노이즈 특성을 향상시키면서, 전송 속도를 향상시킬 수 있다.

이하에서는 실시 예에 따른 제1 몰딩층(131)의 오픈 영역(132)에 대해 구체적으로 설명하기로 한다.

도 3은 제1 실시 예에 따른 도 1의 제1 몰딩층의 오픈 영역을 나타낸 도면이고, 도 4는 제2 실시 예에 따른 도 1의 제1 몰딩층의 오픈 영역을 나타낸 도면이다.

상기 제1 몰딩층(131)의 오픈 영역(132)은 상기 제2 절연층(102)의 상부 영역 중 제2 소자(C2)가 배치될 영역을 오픈할 수 있다.

이때, 상기 제1 몰딩층(131)의 오픈 영역(132)은 상기 제2 절연층(102)의 상면을 덮으면서, 상기 제1 패드(113a)를 노출하며 형성될 수 있다.

이에 따라, 상기 오픈 영역(132)에서도, 상기 제2 절연층(102)의 상면은 덮일 수 있다. 즉, 일반적인 캐비티는 상기 제2 절연층의 상면도 노출하여 소자의 실장 영역을 확보하였다. 이와 다르게, 실시 예에서는 상기 오픈 영역(132)이 상기 제2 절연층(102)의 상면을 덮으면서 상기 제1 패드(113a)를 선택적으로 노출하도록 하여, 이에 따른 신뢰성을 향상할 수 있도록 한다.

즉, 상기 제1 몰딩층(131)은 상기 오픈 영역(132)을 형성하는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함한다.

그리고, 상기 제1 부분은 상기 제2 소자(C2)가 실장된 제1 패드(113a)를 노출하며 형성될 수 있다.

상기 제1 부분의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1 부분은 위치에 따라 서로 다른 높이를 가지는 단차를 형성할 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1 부분의 상면은 일정 표면 거칠기를 가질 수 있다. 이때, 상기 제1 몰딩층(131)의 제1 부분의 상면이 가지는 표면 거칠기는, 추가적인 공정을 통해 해당 거칠기를 가지도록 가공하는 것이 아니라, 지그가 배치된 상태에서 상기 제1 몰딩층(131)을 형성하는 것에 의해, 상기 제1 부분의 상면이 일정 표면 거칠기를 가지도록 할 수 있다.

상기 제1 몰딩층(131)의 제1 부분은 가장자리 영역에 대응하는 제1-1 부분과, 내측 영역에 대응하는 제1-2 부분을 포함할 수 있다.

이때, 상기 제1 몰딩층(131)의 제1-1 부분의 상면(S1)은 상기 제1 몰딩층(131)의 제1-2 부분의 상면(S2)과 서로 다른 높이를 가질 수 있다.

예를 들어, 상기 제1 몰딩층(131)의 제1 부분의 상면은, 상기 제1-1 부분에서 상기 제1-2 부분으로 갈수록 변화할 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1 부분의 상면은 오픈 영역(132)의 내벽에서 멀어질수록 높이가 감소할 수 있다.

예를 들어, 제1 몰딩층(131)의 오픈 영역(132)의 깊이는, 외측에서 내측으로 갈수록 증가할 수 있다.

이때, 실시 예에서는 상기 오픈 영역(132)을 형성함에 있어, 사각형의 지그를 사용하기 때문에, 상기 오픈 영역(132)의 내벽은 상기 제2 절연층(102)의 상면에 대해 수직할 수 있다. 바람직하게, 상기 오픈 영역(132)의 상부 폭과 하부 폭은 서로 동일할 수 있다.

상기 제1 몰딩층(131)의 제1-1 부분은 제2 높이(H2)를 가질 수 있다. 또한, 상기 제1 몰딩층(131)의 제1-2 부분은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다.

즉, 상기 제1 패드(113a)는 상기 제2 절연층(102)의 상면에 제1 높이(H1)를 가지고 형성될 수 있다. 그리고, 상기 제1 몰딩층(131)의 제1-1 부분은, 상기 제1 패드(113a)의 상면을 노출해야 하며, 이에 따라 상기 제1 패드(113a)가 가지는 제1 높이(H1)보다 작은 제2 높이(H2)를 가질 수 있다.

또한, 상기 제1 몰딩층(131)의 제1-2 부분은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다. 이때, 상기 제3 높이(H3)를 가지는 상기 제1-2 부분은, 상기 제2 높이(H2)를 가지는 상기 제1-1 부분보다 상기 제1 패드(113a)에 인접하게 배치될 수 있다.

한편, 도 3에 도시된 바와 같이 상기 제1 몰딩층(131)의 상기 제1-1 부분과 제1-2 부분 각각의 상면(S1, S2)은 전체 영역에서 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1-1 부분의 상면(S1)은 편평할 수 있다. 예를 들어, 상기 제1 소자(C1)의 상기 제1-1 부분의 상면(S1)은 전체 영역에서 서로 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1-2 부분의 상면(S2)은 편평할 수 있다. 예를 들어, 상기 제1 소자(C1)의 상기 제1-2 부분의 상면(S2)은 전체 영역에서 서로 동일한 높이를 가질 수 있다.

이와 다르게, 도 4에 도시된 바와 같이, 제1 몰딩층(131)의 제1-1 부분과, 제1-2 부분의 각각의 상면(S1, S2)은 외측에서 내측으로 갈수록 높이가 변화할 수 있다.

한편, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 95% 이하의 수준을 가질 수 있다. 이때, 상기 제1 몰딩층(131)의 제-1 부분의 제1 상면(S1)과 제1-2 부분의 제2 상면(S2)은 위치 별로 서로 다른 높이를 가질 수 있다. 이에 따라, 상기 제2 높이(H2)는 상기 제1 상면(S1)의 평균 높이를 의미할 수 있다. 또한, 이와 다르게, 상기 제2 높이(H2)는 상기 제1 상면(S1)의 위치 별 높이 중 가장 큰 높이 값을 의미할 수 있다.

상기 제1-1 부분의 상면(S1)은 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제1-1 부분의 상면(S1)은 상기 내벽과 가장 인접한 부분에서 가장 큰 높이를 가질 수 있다. 예를 들어, 상기 제1-1 부분의 상면(S1)은 상기 제1-2 부분의 상면(S2)과 인접한 부분에서 가장 작은 높이를 가질 수 있다.

또한, 상기 제1-2 부분의 상면(S2)은 상기 제1-1 부분의 상면(S1)보다 작은 높이를 가지면서, 상기 제1 패드(113a) 사이에 위치할 수 있다.

이때, 상기 제1-2 부분의 상면(S2)은 상기 제1-1 부분의 상면(S1)보다 작은 높이를 가질 수 있다. 나아가, 상기 제1-2 부분의 상면(S2)은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 제1-2 부분의 상면(S2)이 가지는 제3 높이(H3)는 위치에 따라 서로 다른 값을 가질 수 있다.

바람직하게, 상기 제1-2 부분의 상면(S2)의 높이는 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제1-2 부분의 상면(S2)은 상기 제1 패드(113a)의 내측과 인접한 부분(또는, 상기 제1-1 부분의 상면과 인접한 부분)에서 가장 큰 높이를 가질 수 있다. 그리고, 상기 제1-2 부분의 상면(S2)은 중앙 부분에서 가장 작은 높이를 가질 수 있다. 즉, 상기 제1-2 부분의 상면(S2)의 단면은 외측에서 내측으로 갈수록 높이가 점차 낮아지는 V자 형상을 가질 수 있다. 또한, 상기 제1-1 부분의 상면(S1)의 단면도, 외측에서 내측으로 갈수록 높이가 낮아지는 V자 형상을 가질 수 있다.

도 5 내지 도 15는 도 1에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.

도 5를 참조하면, 실시 예에서는 우선적으로 내층 기판을 제조하는 공정을 진행할 수 있다.

내층 기판을 제조하기 위해, 실시 예에서는 제1 절연층(101)을 준비한다. 그리고, 실시 예에서는 상기 제1 절연층(101)의 상면에 제1 회로 패턴(111)을 형성하고, 상기 제1 절연층(101)의 하면에 제2 회로 패턴(112)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제1 절연층(101) 내에 상기 제1 회로 패턴(111)과 상기 제2 회로 패턴(112)을 연결하는 제1 비아(121)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 6을 참조하면, 실시 예에서는 상기 제1 절연층(101)의 하부에 캐리어 보드(CB)를 형성하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제1 절연층(101) 내에 캐비티(101a)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 7을 참조하면, 실시 예에서는 상기 제1 절연층(101)에 형성된 캐비티(101a) 내에 제1 소자(C1)를 매립하는 공정을 진행할 수 있다. 상기 제1 소자(C1)는 제1 절연층(101) 내에 매립되어, 적어도 일부가 상기 제1 절연층(101)의 하면 아래로 노출될 수 있다. 예를 들어, 상기 제1 소자(C1)는 제1 단자(T1)를 포함한다. 이때, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 제1 절연층(101)의 하면 아래로 돌출되어 배치될 수 있다. 예를 들어, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 캐리어 보드(CB) 내에 배치될 수 있다. 예를 들어, 상기 제1 소자(C1)의 제1 단자(T1)의 상면은 상기 제2 회로 패턴(112)의 상면과 동일 평면 상에 위치할 수 있다.

다음으로, 도 8을 참조하면 실시 예에서는 상기 제1 절연층(101)의 상면에 제2 절연층(102)을 형성하는 공정을 진행할 수 있다. 상기 제1 소자(C1)의 상면은 상기 형성된 제2 절연층(102)에 의해 덮일 수 있다.

다음으로, 도 9를 참조하면, 실시 예에서는 상기 제1 절연층(101)의 하면에 배치된 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(101)의 하면 아래로 돌출된 제2 회로 패턴(112) 및 제1 소자(C1)의 제1 단자(T1)를 노출하도록, 상기 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다.

다음으로, 도 10을 참조하면, 실시 예에서는 상기 제2 절연층(102)의 상면에 제3 회로 패턴(113)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 절연층(102) 내에 상기 제1 회로 패턴(111)과 상기 제3 회로 패턴(113)을 연결하는 제2 비아(122)를 형성하는 공정을 진행할 수있다. 이때, 상기 제2 절연층(102)의 상면에 형성된 제3 회로 패턴(113)은 제2 소자(C2)의 실장을 위한 제1 패드(113a)를 포함할 수 있다.

또한, 실시 예에서는 상기 제3 절연층(103)의 하면에 제4 회로 패턴(114)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(103) 내에 상기 제2 회로 패턴(112)과 상기 제4 회로 패턴(114)을 연결하는 제3 비아(123)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 비아(123)는 상기 제1 절연층(101) 내에 매립된 제1 소자(C1)의 제1 단자(T1)와 직접 연결되는 비아를 포함할 수 있다. 또한 상기 제4 회로 패턴(114)은 제3 소자(C3)의 실장을 위한 제2 패드(미도시)를 포함할 수 있다.

다음으로, 도 11을 참조하면, 실시 예에서는 상기 제2 절연층(102) 상에 몰드 체이스(mold chase, MC)를 배치하는 공정을 진행할 수 있다. 상기 몰드 체이스(mold chase, MC)는 상기 제2 절연층(102)의 상면에 배치된 제3 회로 패턴(113) 중 제2 소자(C2)와 연결되는 제1 패드(113a) 상에 배치되는 돌기부(미도시)를 포함할 수 있다. 즉, 상기 몰드 체이스(mold chase, MC)의 돌기부는 상기 제3 회로 패턴(113)의 제1 패드(113a) 상에 배치될 수 있다.

다음으로, 도 12를 참조하면, 실시 예에서는 상기 제2 절연층(102)의 상부 영역 중 상기 몰드 체이스(mold chase, MC)의 돌기부를 제외한 나머지 영역을 채우며, 제1 몰딩층(131)을 형성하는 공정을 진행할 수 있다.

상기 제1 몰딩층(131)은 상기 몰드 체이스(mold chase, MC)의 돌기부에 대응하는 오픈 영역(132)을 가질 수 있다. 상기 오픈 영역(132)에서의 상기 제1 몰딩층(131)은 상기 돌기부의 제2 절연층(102)의 상면 사이의 공간의 일부를 채우며 형성될 수 있다.

다음으로 도 13을 참조하면, 실시 예에서는 상기 제1 몰딩층(131)의 오픈 영역(132)을 통해 노출된 제1 패드(113a) 상에 제1 접속부(141)를 배치한다. 그리고, 실시 예에서는 상기 제1 접속부(141)를 이용하여 상기 제1 패드(113a) 상에 제2 소자(C2)를 실장하는 공정을 진행할 수 있다.

또한, 실시 예에서는 상기 제3 절연층(103)의 하면에 배치된 제4 회로 패턴(114) 중 제2 패드 아래에 제2 접속부(142)를 배치하고, 상기 제2 접속부(142)를 이용하여 제3 소자(C3)를 실장하는 공정을 진행할 수 있다.

구체적으로, 상기 제1 몰딩층(131)의 오픈 영역(132)은 상기 제2 절연층(102)의 상부 영역 중 제2 소자(C2)가 배치될 영역을 오픈할 수 있다. 이때, 상기 제1 몰딩층(131)의 오픈 영역(132)은 상기 제2 절연층(102)의 상면을 덮으면서, 상기 제1 패드(113a)를 노출하며 형성될 수 있다.

상기 제1 몰딩층(131)의 제1 부분은 가장자리 영역에 대응하는 제1-1 부분과, 내측 영역에 대응하는 제1-2 부분을 포함할 수 있다. 이때, 상기 제1 몰딩층(131)의 제1-1 부분의 상면(S1)은 상기 제1 몰딩층(131)의 제1-2 부분의 상면(S2)과 서로 다른 높이를 가질 수 있다.

이때, 상기 제1 몰딩층(131)의 상기 제1-1 부분과 제1-2 부분 각각의 상면(S1, S2)은 전체 영역에서 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1-1 부분의 상면(S1)은 편평할 수 있다. 예를 들어, 상기 제1 소자(C1)의 상기 제1-1 부분의 상면(S1)은 전체 영역에서 서로 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(131)의 제1-2 부분의 상면(S2)은 편평할 수 있다. 예를 들어, 상기 제1 소자(C1)의 상기 제1-2 부분의 상면(S2)은 전체 영역에서 서로 동일한 높이를 가질 수 있다.

이와 다르게, 제1 몰딩층(131)의 제1-1 부분과, 제1-2 부분의 각각의 상면(S1, S2)은 외측에서 내측으로 갈수록 높이가 변화할 수 있다. 한편, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 95% 이하의 수준을 가질 수 있다. 이때, 상기 제1 몰딩층(131)의 제-1 부분의 제1 상면(S1)과 제1-2 부분의 제2 상면(S2)은 위치 별로 서로 다른 높이를 가질 수 있다. 이에 따라, 상기 제2 높이(H2)는 상기 제1 상면(S1)의 평균 높이를 의미할 수 있다. 또한, 이와 다르게, 상기 제2 높이(H2)는 상기 제1 상면(S1)의 위치 별 높이 중 가장 큰 높이 값을 의미할 수 있다.

다음으로, 도 14 및 도 15를 참조하면, 실시 예에서는 상기 제4 회로 패턴(114)의 하면 아래에 제1 포스트 범프(150) 및 제2 포스트 범프(160)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(103) 아래에, 상기 제1 포스트 범프(150)의 하면과 상기 제2 포스트 범프(160)의 하면을 노출하면서, 상기 제3 소자(C3)를 덮는 제2 몰딩층(133)을 형성하는 공정을 진행할 수 있다.

도 16은 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 16을 참조하면, 실시 예에서의 패키지 기판은, 도 2에 도시된 인쇄회로기판의 제1 포스트 범프(150) 및 제2 포스트 범프(160) 아래에 제3 접속부(220)가 배치될 수 있다.

또한, 상기 제3 접속부(220)를 통해, 상기 인쇄회로기판의 아래에는 메인 보드(200)가 부착될 수 있다. 이때, 메인 모드(200)의 상면에는 상기 제1 포스트 범프(150)와 직접 연결되는 패드와, 상기 제2 포스트 범프(160)와 직접 연결되는 패드를 각각 포함할 수 있다.

상기 제2 포스트 범프(160)는 상기 인쇄회로기판의 제1 절연층(101) 내에 매립된 제1 소자(C1)와 수직 방향에서 오버랩되어 배치된다. 즉, 제2 포스트 범프(160)는 제3 비아(123)와 제4 회로 패턴(114)을 통해 상기 제1 소자(C1)와 직접 연결될 수 있다. 여기에서, 직접 연결이란, 상기 제1 소자(C1)의 단자(T1)와 연결된 신호 라인이 수평 방향으로 제공되지 않고, 수직 방향으로 상기 제3 비아(123) 및 제4 회로 패턴(114)을 통해 상기 제2 포스트 범프(160)에 직접 연결되는 것을 의미할 수 있다.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

캐비티를 포함하는 제1 절연층;
상기 제1 절연층의 상기 캐비티 내에 배치된 제1 소자;
상기 제1 절연층의 상면 위에 배치된 제2 절연층;
상기 제1 절연층의 하면 아래에 배치된 제3 절연층;
상기 제3 절연층의 하면 아래에 배치되고, 상기 제1 소자의 단자와 수직 방향 내에서 오버랩되는 제4-1 패턴과 상기 제4-1 패턴 이외의 제4-2 패턴을 포함하는 제4 회로 패턴;
상기 제4-2 패턴의 하면 아래에 배치되는 제1 포스트 범프; 및
상기 제4-1 패턴의 하면 아래에 배치되는 제2 포스트 범프를 포함하고,
상기 제1 포스트 범프의 폭은, 상기 제2 포스트 범프의 폭과 다른
인쇄회로기판.
제1항에 있어서,
상기 제1 포스트 범프의 폭은, 상기 제2 포스트 범프의 폭보다 큰
인쇄회로기판.
제2항에 있어서,
상기 제1 포스트 범프의 폭은 150㎛ 내지 300㎛ 범위를 만족하고,
상기 제2 포스트 범프의 폭은 은 50㎛ 내지 120㎛ 범위를 만족하는,
인쇄회로기판.
제1항에 있어서,
상기 제1 절연층의 상면 위에 배치된 제1 회로 패턴; 및
상기 제2 절연층의 하면 아래에 배치된 제2 회로 패턴을 포함하고,
상기 제1 소자의 단자의 상면은 상기 제2 회로 패턴의 상면과 동일 평면 상에 배치되는
인쇄회로기판.
제4항에 있어서,
상기 제1 소자의 단자는 상기 제2 절연층 내에 배치되는
인쇄회로기판.
제1항에 있어서,
상기 제2 절연층의 상면 위에 배치되고, 오픈 영역을 포함하는 제1 몰딩층; 및
상기 제3 절연층의 하면 아래에 배치되고, 상기 제1 포스트 범프의 하면 및 상기 제2 포스트 범프의 하면을 노출하는 제2 몰딩층을 포함하는,
인쇄회로기판.
제6항에 있어서,
상기 제1 몰딩층의 오픈 영역 내에 배치되는 제2 소자; 및
상기 제2 몰딩층 내에 배치되는 제3 소자를 포함하는
인쇄회로기판.
제7항에 있어서,
상기 제2 몰딩층의 하면은, 상기 제3 소자의 하면과 동일 평면 상에 위치하는
인쇄회로기판.
제7항에 있어서,
상기 제2 몰딩층의 하면은, 상기 제1 포스트 범프의 하면 및 상기 제2 포스트 범프의 하면보다 낮게 위치하는
인쇄회로기판.
제6항에 있어서,
상기 제1 몰딩층은,
상기 오픈 영역을 포함하며, 상기 오픈 영역을 통해 상기 제2 절연층의 상면 위에 배치된 제1 패드의 상면을 노출하는 제1 부분과,
상기 제1 부분 이외의 제2 부분을 포함하고,
상기 제1 몰딩층의 상기 제1 부분의 상면은 상기 제1 패드의 상면보다 낮게 위치하는
인쇄회로기판.
제10항에 있어서,
상기 제1 몰딩층의 제1 부분은,
상기 오픈 영역의 가장자리 영역에 대응하는 제1 상면과,
상기 오픈 영역의 중앙 영역에 대응하는 제2 상면을 포함하고,
상기 제1 상면의 높이는, 상기 제2 상면의 높이와 다른,
인쇄회로기판.
제11항에 있어서,
상기 제1 몰딩층의 제1 부분의 제1 상면은, 상기 패드에 인접할수록 높이가 낮아지는,
인쇄회로기판.
제11항에 있어서,
상기 제1 몰딩층의 제1 부분의 제2 상면은, 외측에서 내측으로 갈수록 높이가 낮아지는
인쇄회로기판.
제11항에 있어서,
상기 제1 몰딩층의 제1 부분은 V자 형상을 가지는
인쇄회로기판.
제1항에 있어서,
상기 제2 절연층 내에 배치되고, 상면이 상기 제1 소자의 단자와 직접 연결된 비아를 포함하고,
상기 단자, 상기 비아 및 상기 제2 포스트 범프는 수직 방향 내에서 정렬되는,
인쇄회로기판.
제1항 내지 제15항 중 어느 한 항에 기재된 인쇄회로기판; 및
상기 인쇄회로기판의 상기 제1 포스트 범프 및 상기 제2 포스트 범프에 연결되는 메인 보드를 포함하는,
패키지 기판.