KR20220085270A

KR20220085270A - 회로기판 및 이의 제조 방법

Info

Publication number: KR20220085270A
Application number: KR1020200175195A
Authority: KR
Inventors: 이상명
Original assignee: 엘지이노텍 주식회사
Priority date: 2020-12-15
Filing date: 2020-12-15
Publication date: 2022-06-22

Abstract

실시 예에 따른 회로 기판은 캐비티를 포함하는 제1 절연층; 상기 제1 절연층의 상기 제1 캐비티 내에 배치되는 전자 소자; 상기 캐비티를 채우며 상기 제1 절연층의 상면 위에 배치된 제2 절연층; 및 상기 제1 절연층의 하면 아래에 배치된 제3 절연층을 포함하고, 상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하고, 상기 전자 소자가 수동 소자이면, 상기 캐비티는 제1 형상을 가지고, 상기 전자 소자가 능동 소자이면, 상기 캐비티는 상기 제1 형상과 다른 제2 형상을 가진다.

Description

회로기판 및 이의 제조 방법{CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}

실시 예는 인쇄회로기판에 관한 것으로, 특히 전자소자 내장형 인쇄회로기판 및 이의 제조 방법에 관한 것이다.

수동소자와 능동소자가 인쇄회로기판의 표면을 공유하고 있는 종래의 인쇄회로기판과는 달리 임베디드(Embedded) 인쇄회로기판(Printed Circuit Board)은 저항이나 커패시터 등과 같은 소자가 기판에 내장되어 있어 인쇄회로기판의 표면에 여유공간을 확보할 수 있어 종래의 인쇄회로기판에 비하여 배선밀도를 높일 수 있어 더욱 컴팩트한 전자기기의 개발이 가능하게 된다.

또한, 이러한 임베디드 인쇄회로기판은 소자가 수직방향으로 연결되어 배선 길이가 크게 감소되어 고주파 신호를 사용하는 전자기기에서 기생효과(Parasitic Effect)에 의한 임피던스 발생 및 신호지연 등의 문제를 줄이는 효과가 있다.

이러한, 임베디드 인쇄회로기판의 핵심기술은, 기판 내부에 소자를 내장하는 기술과, 상기 내장되는 소자와 배선 회로를 정밀하게 연결하는 기술이다.

일반적으로, 임베디드 인쇄회로기판은 절연층을 형성한 후에 소자 실장 영역을 제거하는 캐비티 형성 공정을 진행한다. 그리고, 종래에서는 상기 형성된 캐비티 내에 소자를 실장시키고, 상기 소자가 실장된 절연층의 상부 및 하부에 각각 추가 절연층을 적층하는 공정을 진행하여 임베디드 인쇄회로기판을 제조한다.

실시 예에서는 새로운 구조의 회로 기판 및 이의 제조 방법을 제공하고자 한다.

또한, 실시 예에서는 회로기판의 캐비티 내에 레진을 채우는 과정에서 발생하는 칩 쉬프트 현상을 최소화할 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.

또한, 실시 예에서는 회로기판에 내장되는 전자소자의 종류에 따라 서로 다른 형상의 캐비티를 포함하는 회로 기판 및 이의 제조 방법을 제공하고자 한다.

또한, 실시 예에서는 회로기판에 내장되는 전자 소자의 실장 방향의 구분이 가능한 회로기판 및 이의 제조 방법을 제공하고자 한다.

한편, 제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들인 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 제1 절연층은 복수의 층으로 구성되고, 상기 제1 절연층의 층 수는 홀수이다.

또한, 상기 캐비티는, 상기 제1 절연층의 상면에 형성된 제1 파트와, 상기 제1 절연층의 하면에 형성되고, 상기 제1 파트와 연결되는 제2 파트를 포함하고, 상기 제1 파트의 내벽은 상기 제1 절연층의 상면에 대해 제1 경사각을 가지고, 상기 제2 파트의 내벽은 상기 제1 절연층의 상면에 대해 상기 제1 경사각과 다른 제2 경사각을 가진다.

또한, 상기 전자 소자는 수동 소자이고, 상기 캐비티의 상기 제1 파트는, 상기 제1 파트와 상기 제2 파트가 만나는 중심부를 기준으로 상기 제2 파트와 대칭 형상을 가진다.

또한, 상기 전자 소자는 능동 소자이고, 상기 캐비티의 상기 제1 파트는, 상기 제1 파트와 상기 제2 파트가 만나는 중심부를 기준으로 상기 제2 파트와 비대칭 형상을 가진다.

또한, 상기 능동 소자는 소자 몸체 및 상기 소자 몸체의 일면에 배치된 칩 단자를 포함하고, 상기 제1 파트는 제1 면적을 가지고, 상기 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며, 상기 능동 소자의 상기 칩 단자는, 상기 제2 면적을 가지는 상기 제2 파트와 인접하게 위치한다.

또한, 상기 제1 파트가 가지는 상기 제1 면적은, 상기 제2 파트가 가지는 상기 제2 면적보다 작다.

또한, 상기 제1 파트가 가지는 상기 제1 면적은, 상기 제2 파트가 가지는 상기 제2 면적보다 크다.

또한, 상기 캐비티는 제1 캐비티 및 제2 캐비티를 포함하고, 상기 전자 소자는 상기 제1 캐비티 내에 배치되는 제1 능동 소자와, 상기 제2 캐비티 내에 배치되는 제2 능동 소자를 포함하고, 상기 제1 캐비티의 제1 파트는 제1 면적을 가지고, 상기 제1 캐비티의 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며, 상기 제2 캐비티의 제1 파트는 상기 제2 면적을 가지고, 상기 제1 캐비티의 제2 파트는 상기 제1 면적을 가지며, 상기 제1 능동 소자의 칩 단자는 상기 제1 캐비티의 상기 제2 파트에 인접하게 배치되고, 상기 제2 능동 소자의 칩 단자는 상기 제2 캐비티의 상기 제1 파트에 인접하게 배치된다.

한편, 실시 예에 따른 회로 기판의 제조 방법은 제1 절연층을 준비하고, 상기 제1 절연층의 상측에서 캐비티의 제1 파트를 형성하고, 상기 제1 절연층의 하측에서 상기 제1 파트와 연통하는 캐비티의 제2 파트를 형성하고, 상기 제1 파트와 상기 제2 파트를 포함하는 상기 캐비티 내에 전자 소자를 배치하고, 상기 캐비티의 내부 및 상기 제1 절연층의 상면에 제2 절연층을 형성하고, 상기 제1 절연층의 하면에 제3 절연층을 포함하는 것을 포함하고, 상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하고, 상기 제1 파트 및 상기 제2 파트를 형성하는 것은, 상기 전자 소자가 수동 소자이면, 상기 제1 파트와 상기 제2 파트가 상호 대칭 형상을 가지도록 상기 캐비티를 형성하고, 상기 전자 소자가 능동 소자이면, 상기 제1 파트와 상기 제2 파트가 상호 비대칭 형상을 가지도록 상기 캐비티를 형성하는 것을 포함한다.

또한, 상기 캐비티의 상기 제1 파트의 내벽은 상기 제1 절연층의 상면에 대해 제1 경사각을 가지고, 상기 캐비티의 상기 제2 파트의 내벽은 상기 제1 절연층의 상면에 대해 상기 제1 경사각과 다른 제2 경사각을 가진다.

또한, 상기 전자 소자는 수동 소자이고, 상기 캐비티의 상기 제1 파트가 가지는 면적은, 상기 캐비티의 상기 제2 파트가 가지는 면적과 동일하다.

또한, 상기 전자 소자는 능동 소자이고, 상기 능동 소자는 소자 몸체 및 상기 소자 몸체의 일면에 배치된 칩 단자를 포함하고, 상기 캐비티의 상기 제1 파트는 제1 면적을 가지고, 상기 캐비티의 상기 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며, 상기 전자 소자를 배치하는 것은, 상기 능동 소자의 상기 칩 단자가 상기 제2 면적을 가지는 상기 제2 파트와 인접하게 위치하도록 배치하는 것을 포함한다.

또한, 상기 캐비티를 형성하는 것은, 상호 이격되는 제1 캐비티 및 제2 캐비티를 형성하는 것을 포함하고, 상기 제1 캐비티의 제1 파트는 제1 면적을 가지고, 상기 제1 캐비티의 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며, 상기 제2 캐비티의 제1 파트는 상기 제2 면적을 가지고, 상기 제1 캐비티의 제2 파트는 상기 제1 면적을 가지며, 상기 전자 소자를 배치하는 것은, 상기 제1 캐비티 내에, 칩 단자가 상기 제1 캐비티의 상기 제2 파트에 인접하도록 제1 능동 소자를 배치하고, 상기 제2 캐비티 내에, 칩 단자가 상기 제2 캐비티의 상기 제1 파트에 인접하도록 제2 능동 소자를 배치하는 것을 포함한다.

실시 예에서는 상기 제1 기판부(100)가 홀수의 복수의 절연층을 포함하도록 하고, 상기 홀수의 복수의 절연층에 캐비티(C)를 형성하도록 한다. 이때, 실시 예에서는 상기 캐비티(C)의 형상이 전자 소자(200)의 종류에 따라 서로 다른 형상을 가지도록 하여, 이에 따른 회로 전자 소자(200)의 실장 공정에서의 용이성을 제공할 수 있다. 또한, 실시 예에서는 상기 전자 소자(200)의 종류에 따라 상기 캐비티(C)의 형상을 다양하게 변화시킬 수 있도록 하고, 이에 따라 상기 회로 기판(1000)의 디자인 자유도를 향상시킬 수 있도록 한다.

예를 들어, 상기 전자 소자(200)가 수동 소자인 경우, 상기 수동 소자가 배치되는 캐비티(C)가 중심부(CL)를 기준으로 상부의 제1 파트(C1)와 하부의 제2 파트(C2)가 상호 대칭되는 형상을 가지도록 한다. 이에 따라, 실시 예에서는 상기 캐비티(C)의 형상만으로도 상기 캐비티(C) 내에 배치된 전자 소자(200)의 종류를 용이하게 파악할 수 있다. 이에 따라, 실시 예에서는 회로 기판(1000) 내에 다수의 전자 소자가 내장되는 경우, 수동 소자가 배치될 영역에 능동 소자를 배치하는 것과 같은 작업자 실수를 해결할 수 있으며, 이에 따른 공정의 용이성을 향상시킬 수 있다.

도 1a 및 도 1b는 비교 예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3 내지 도 12는 도 2에 도시된 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 13은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 14 내지 도 20은 도 13에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.
도 21은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 22는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

도 1a 및 도 1b는 비교 예에 따른 인쇄회로기판을 설명하기 위한 도면이다.

도 1a 및 도 1b에 따른 인쇄회로기판은 제1 절연층(1), 제2 절연층(2), 회로 패턴(3) 및 비아(4)를 포함한다.

제1 절연층(1)과 제2 절연층(2)은 상호 적층 구조를 가지며, 전자 소자(6, 7)가 배치될 캐비티(Ca)를 포함한다.

그리고, 제1 절연층(1) 및 제2 절연층(2)의 표면 중 적어도 하나에는 회로 패턴(3)이 배치된다.

또한, 상기 제1 절연층(1) 및 제2 절연층(2) 내에는 서로 다른 층에 배치된 회로패턴을 전기적으로 연결하기 위한 비아(4)가 배치된다.

이때, 전자 소자 내장형 인쇄회로기판의 경우, 기판내부에 전자 소자를 삽입하기 위해, 상기 전자 소자(6, 7)가 삽입될 영역을 레이저로 가공하여 해당 영역을 제거하는 공정이 필요하다. 그리고, 이러한 공정을 캐비티 가공이라고 한다.

또한, 상기와 같이 제1 절연층(1) 및 제2 절연층(2)에 캐비티(Ca)가 형성되면, 상기 캐비티(Ca)의 일면을 막는 캐리어 필름(5)을 배치한다.

상기 캐리어 필름(5)은 상기 캐비티(Ca)의 일면을 폐쇄하여 상기 전자 소자(6, 7)가 상기 캐비티(Ca) 내에 고정 배치될 수 있도록 한다.

그리고, 상기 캐리어 필름(5)이 배치된 상태에서, 상기 캐비티(Ca)의 상부에 절연물질을 충진하여 상기 캐비티(Ca)를 절연물질로 채우는 공정을 진행한다.

이때, 도 1a에 따른 비교 예에서의 인쇄회로기판은 캐비티(Ca)의 양면을 중심으로 캐리어 필름(5)이 배치된 면의 폭이 이의 반대면의 폭보다 좁다. 다시 말해서, 캐비티(Ca) 내를 채우는 절연물질이 투입되는 부분의 폭이 이의 반대 부분의 폭보다 크다.

또한, 도 1b에 따른 비교 예에서의 캐비티(Ca)의 경우, 캐비티(Ca)는 상하부의 폭이 서로 동일한 대칭 구조를 가지고, 이에 따라 캐비티(Ca)의 내벽은 실질적으로 수직에 가까운 형상을 가지고 있다.

이때, 상기와 같은 도 1a 및 도 1b에서의 비교 예의 캐비티(Ca)의 경우, 상기 절연물질의 적층 과정에서 압력을 가할 시, 상기 캐비티(Ca)의 가장자리 영역보다 상기 전자 소자(6, 7)가 위치한 방향으로 보다 많은 양의 절연물질이 투입될 수 있고, 상기 절연물질의 흐름에 의해 상기 전자 소자(6, 7)가 처음 위치에서 중앙쪽으로 이동하는 쉬프트 문제가 발생하게 된다.

다시 말해서, 비교 예의 캐비티(Ca)는 절연 물질의 적층 시에, 상기 캐비티(Ca)가 가지는 형상의 특성에 의해, 중앙쪽보다 상기 전자 소자(6, 7)의 양쪽으로 많은 양의 레진 흐름이 발생하고, 상기 레진 흐름에 의해 상기 캐리어 필름(5)에 의해 고정된 전자 소자(6, 7)의 위치가 쉬프트되는 문제가 발생한다.

또한, 상기 전자 소자(6, 7)의 위치가 쉬프트되는 경우, 상기 전자 소자(6, 7)와 연결되는 패드나 비아의 정렬에 틀어짐이 발생하게 되며, 이에 따른 전기 접속 신뢰성에 치명적인 문제를 일으키게 된다.

도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 2에 도시된 제1 실시 예에 따른 회로 기판(1000)은 내부에 전자소자가 내장된 임베디드 기판일 수 있다.

도 2를 참조하면, 회로 기판(1000)은 복수의 기판부를 포함할 수 있다. 상기 기판부는 절연층, 회로 패턴 및 비아를 포함할 수 있다.

예를 들어, 상기 회로 기판(1000)은 제1 기판부(100), 제2 기판부(300) 및 제3 기판부(400)를 포함할 수 있다.

상기 제1 기판부(100)는 회로기판의 적층 구조에서, 중앙에 배치될 수 있다. 또한, 상기 제2 기판부(300)는 회로기판의 적층 구조에서, 상기 제1 기판부(100) 위에 배치될 수 있다. 또한, 상기 제3 기판부(400)는 회로 기판의 적층 구조에서, 상기 제1 기판부(100) 아래에 배치될 수 있다.

이에 따라, 상기 제1 기판부(100)는 중앙 기판부라 할 수 있고, 상기 제2 기판(300)는 상부 기판부라 할 수 있으며, 상기 제3 기판부(400)는 하부 기판부라 할 수 있을 것이다.

상기 제1 기판부(100)는 전자 소자(200)를 매립하는 절연층을 포함할 수 있다. 이를 위해, 상기 제1 기판부(100)는 복수의 절연층을 포함할 수 있다.

예를 들어, 상기 제1 기판부(100)는 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150)을 포함할 수 있다. 구체적으로, 상기 제1 기판부(100)는 홀수의 절연층을 포함할 수 있다. 다시 말해서, 상기 제1 기판부(100)는 3층의 절연층을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 기판부(100)는 5층 또는 7층의 절연층을 포함할 수 있다. 실시 예에서는 상기 제1 기판부(100)가 홀수의 복수의 절연층을 포함하도록 하고, 상기 홀수의 복수의 절연층에 캐비티(C)를 형성하도록 한다. 따라서, 실시 예에서는 상기 캐비티(C)의 형상이 전자 소자(200)의 종류에 따라 서로 다른 형상을 가지도록 하여, 이에 따른 회로 전자 소자(200)의 실장 공정에서의 용이성을 제공할 수 있다. 또한, 실시 예에서는 상기 전자 소자(200)의 종류에 따라 상기 캐비티(C)의 형상을 다양하게 변화시킬 수 있도록 하고, 이에 따라 상기 회로 기판(1000)의 디자인 자유도를 향상시킬 수 있도록 한다.

상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150)에는 캐비티(C)가 형성될 수 있다. 예를 들어, 상기 캐비티(C)는 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 상기 제1-3 절연층(150)을 관통하며 형성될 수 있다. 따라서, 상기 캐비티(C)는 상기 제1-1 절연층(110)에 형성된 제1 부분과, 상기 제1-2 절연층(130)에 형성된 제2 부분과, 상기 제1-3 절연층(150)에 형성된 제3 부분을 포함할 수 있다. 이때, 상기와 같은 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150)을 포함하는 제1 기판부(100)는 코어부라고도 할 수 있으며, 이에 따라 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150)은 코어 절연층이라고 할 수 있다.

상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 적어도 하나의 회로 기판을 형성할 수 있는 절연재료로 만들어진 프린트, 배선판 및 절연 기판들을 모두 포함할 수 있다.

예를 들어, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

또한, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나는, 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.

상기 제1-1 절연층(110), 제1-2 절연층(130) 및 제1-3 절연층(150) 중 적어도 하나의 표면에는 회로 패턴이 형성될 수 있다.

예를 들어, 상기 제1-1 절연층(110)의 상면 및 하면에는 제1-1 회로 패턴(120)이 배치될 수 있다. 또한, 상기 제1-2 절연층(130)의 상면에는 제1-2 회로 패턴(140)이 배치될 수 있다. 또한, 상기 제1-3 절연층(150)의 하면에는 제1-3 회로 패턴(160)이 배치될 수 있다.

상기 제1-1 회로 패턴(120)은 상기 제1-1 절연층(110)의 상면 및 하면으로부터 각각 돌출되어 형성될 수 있다. 그리고, 상기 제1-1 절연층(110)의 상면에 배치된 제1-1 회로 패턴은 상기 제1-2 절연층(130) 내에 매립될 수 있다. 또한, 상기 제1-1 절연층(110)의 하면에 배치된 제1-1 회로 패턴은 상기 제1-3 절연층(150) 내에 매립될 수 있다. 또한, 상기 제1-2 회로 패턴(140)은 상기 제1-2 절연층(130)의 상면으로부터 상측 방향으로 돌출되어 형성될 수 있다. 또한, 상기 제1-3 회로 패턴(160)은 상기 제1-3 절연층(150)의 하면으로부터 하측 방향으로 돌출되어 형성될 수 있다. 그리고, 상기 제1-2 회로 패턴(140)은 제2 기판부(300)의 제2 절연층(310) 내에 매립될 수 있다. 또한, 상기 제1-3 회로 패턴(160)은 제3 기판부(400)의 제3 절연층(410) 내에 매립될 수 있다.

상기 제1-1 회로 패턴(120), 상기 제1-2 회로 패턴(140) 및 상기 제1-3 회로 패턴(160)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다.

이를 위해, 상기 제1-1 회로 패턴(120), 상기 제1-2 회로 패턴(140) 및 상기 제1-3 회로 패턴(160)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1-1 회로 패턴(120), 상기 제1-2 회로 패턴(140) 및 상기 제1-3 회로 패턴(160)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1-1 회로 패턴(120), 상기 제1-2 회로 패턴(140) 및 상기 제1-3 회로 패턴(160)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1-1 회로 패턴(120), 상기 제1-2 회로 패턴(140) 및 상기 제1-3 회로 패턴(160)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 제1 기판부(100)는 비아를 포함한다. 예를 들어, 상기 제1-1 절연층(110) 내에는 제1-1 비아(V1)가 형성될 수 있다. 또한, 상기 제1-2 절연층(130) 내에는 제1-2 비아(V2)가 형성될 수 있다. 또한, 상기 제1-3 절연층(150) 내에는 제1-3 비아(V3)가 형성될 수 있다. 상기 제1-1 비아(V1), 상기 제1-2 비아(V2) 및 상기 제1-3 비아(V3)는 서로 다른 층에 배치된 회로 패턴을 상호 전기적으로 연결한다.

예를 들어, 상기 제1-1 비아(V1)는 상기 제1-1 절연층(110)을 관통하며 배치되고, 상기 제1-1 절연층(110)의 상면 및 하면에 각각 배치된 제1-1 회로 패턴(120)을 전기적으로 연결한다. 예를 들어, 상기 제1-2 비아(V2)는 상기 제1-2 절연층(130)을 관통하며 배치되고, 상기 제1-1 절연층(110)의 상면에 배치된 제1-1 회로 패턴(120)과 상기 제1-2 절연층(130)의 상면에 배치된 제1-2 회로 패턴(140)을 전기적으로 연결한다. 예를 들어, 상기 제1-3 비아(V3)는 상기 제1-3 절연층(150)을 관통하며 배치되고, 상기 제1-1 절연층(110)의 하면에 배치된 제1-1 회로 패턴(120)과 상기 제1-3 절연층(150)의 하면에 배치된 제1-3 회로 패턴(160)을 전기적으로 연결한다.

상기 제1-1 비아(V1), 상기 제1-2 비아(V2) 및 상기 제1-3 비아(V3)는 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1-1 비아(V1), 상기 제1-2 비아(V2) 및 상기 제1-3 비아(V3)를 형성할 수 있다. 상기 제1-1 비아(V1), 상기 제1-2 비아(V2) 및 상기 제1-3 비아(V3)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150)에는 캐비티(C)가 형성될 수 있다. 상기 캐비티(C)는 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150)을 공통으로 관통하며 형성될 수 있다. 상기 캐비티(C) 내에는 전자 소자(200)가 배치될 수 있다.

상기 전자 소자(200)는 칩과 같은 전자부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 상기 능동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있다. 또한, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 회로 기판에 실장될 수 있다.

이때, 상기 능동 소자와 수동 소자는 서로 다른 단자 구조를 가질 수 있다. 상기 능동 소자는 칩 단자가 소자의 일면에 배치될 수 있다. 또한, 상기 수동 소자는 칩 단자가 소자의 측면을 둘러싸는 구조로 형성될 수 있다. 또한, 상기 전자 소자(200)는 회로 기판(1000)이 적용되는 어플리케이션에 따라 달라질 수 있다. 예를 들어, 상기 회로 기판(1000)이 스마트폰에 적용되는 낸드 플래시(nand flash) 메모리 제품에 적용될 경우, 상기 전자 소자(200)는 제어소자를 포함할 수 있다.

그리고, 제1 실시 예에서의 회로 기판(1000)에 포함된 전자 소자(200)는 수동 소자일 수 있다. 그리고, 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150)에 형성된 캐비티(C)는 상기 수동 소자에 대응하는 전자 소자(200)를 위한 것일 수 있다. 이에 따라, 상기 캐비티(C)는 상기 전자 소자(200)의 종류에 대응하는, 수동 소자를 위한 형상을 가질 수 있다.

즉, 상기 전자 소자(200)는 수동 소자이다. 이에 따라, 상기 전자 소자(200)는 소자 몸체(210) 및 상기 소자 몸체(210)의 측면을 둘러싸며 형성된 칩 단자(220)를 포함할 수 있다. 상기와 같은 칩 단자(220)는 상기와 같이 소자 몸체(210)의 측면을 둘러싸는 구조로 형성되기 때문에, 회로 기판(1000)의 상측 또는 하측에서 모두 전기적 연결이 가능하다.

이에 따라, 상기 캐비티(C)는 제1 형상을 가질 수 있다. 상기 제1 형상은 모래시계 형상이면서, 중심부를 기준으로 상부 영역 및 하부 영역이 대칭 형상인 것을 의미할 수 있다.

예를 들어, 상기 캐비티(C)는 제1 파트(C1) 및 제2 파트(C2)로 구분될 수 있다. 상기 캐비티(C)의 제1 파트(C1)는 상기 제1-1 절연층(110) 및 상기 제1-2 절연층(130)에 형성될 수 있다. 다시 말해서, 상기 캐비티(C)의 상기 제1 파트(C1)는 상기 제1-1 절연층(110)의 일부 및 상기 제1-2 절연층(130)의 전체를 개방하여 형성될 수 있다. 상기 캐비티(C)의 상기 제1 파트(C1)는 사다리꼴 형상을 가질 수 있다. 이에 따라, 상기 캐비티(C)의 상기 제1 파트(C1)는 상부 폭과 하부 폭이 서로 다를 수 있다. 상기 캐비티(C)의 제2 파트(C2)는 상기 제1-1 절연층(110)의 나머지 일부 및 상기 제1-3 절연층(150)의 전체를 개방하여 형성될 수 있다. 상기 캐비티(C)의 상기 제2 파트(C2)는 사다리꼴 형상을 가질 수 있다. 이에 따라, 상기 캐비티(C)의 상기 제2 파트(C2)는 상부 폭과 하부 폭이 다를 수 있다. 여기에서, 상기 캐비티(C)의 제1 파트(C1)의 하부 폭은 상기 캐비티(C)의 제2 파트(C2)의 상부 폭에 대응할 수 있다.

이때, 실시 예에서의 상기 제1 파트(C1)는 제1 면적을 가질 수 있고, 상기 제2 파트(C2)는 제2 면적을 가질 수 있다. 이때, 상기 제1 파트(C1)가 차지하는 제1 면적은 상기 캐비티(C)의 전체 면적의 1/2일 수 있다. 또한, 상기 제2 파트(C2)가 차지하는 제2 면적은 상기 캐비티(C)의 전체 면적의 1/2일 수 있다. 다시 말해서, 상기 제1 파트(C1)의 제1 면적과 상기 제2 파트(C2)의 상기 제2 면적은 서로 동일할 수 있다. 따라서, 상기 캐비티(C)의 중심부를 기준으로 상기 제1 파트(C1)와 상기 제2 파트(C2)는 상호 대칭 형상을 가질 수 있다.

상기 제1 파트(C1)의 상부 폭은 상기 제1 파트(C1)의 하부 폭의 1.5배 내지 2.5배일 수 있다. 상기 제1 파트(C1)의 상부 폭이 이의 하부폭의 1.5배보다 작은 경우, 상기 캐비티(C)의 가장자리 영역으로 레진의 흐름이 이루어질 수 없고, 이에 따른 전자소자의 실장 위치에 대한 시프트가 발생할 수 있다. 또한, 상기 제1 파트(C1)의 상부 폭이 이의 하부 폭의 2.5배보다 크면, 상기 캐비티(C)의 전체 면적이 증가하고, 이에 따라 상기 캐비티(C)의 내부를 채우기 위한 절연물질의 낭비가 발생할 수 있다. 또한, 상기 제1 파트(C1)의 상부 폭이 이의 하부폭의 2.5배보다 크면, 상기 캐비티(C)의 내부를 채우는 제2 절연층(310)의 상면에 굴곡이 형성될 수 있고, 이에 따른 신뢰성 문제가 발생할 수 있다.

이에 대응하게, 상기 제2 파트(C2)의 하부 폭은 상기 제2 파트(C2)의 상부 폭의 1.5배 내지 2.5배일 수 있다. 상기 제2 파트(C2)의 하부 폭이 이의 상부폭의 1.5배보다 작은 경우, 상기 캐비티(C)의 가장자리 영역으로의 레진 흐름이 이루어질 수 없고, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 제2 파트(C2)의 하부 폭이 이의 상부 폭의 2.5배보다 크면, 상기 캐비티(C)의 전체 면적이 증가하고, 이에 따라 상기 캐비티(C)의 내부를 채우기 위한 절연물질의 낭비가 발생할 수 있다.

이에 따라, 실시 예에서의 상기 캐비티(C)의 내벽은 경사각을 가질 수 있다. 예를 들어, 상기 캐비티(C)의 제1 파트(C1)는 제1 경사각을 가질 수 있다. 또한, 상기 캐비티(C)의 제2 파트(C2)는 제2 경사각을 가질 수 있다. 이때, 상기 제1 경사각과 상기 제2 경사각은 서로 다를 수 있다. 즉, 상기 캐비티(C)의 내벽은 중심부(CL, 도 6 참조)에 변곡점을 가질 수 있고, 상기 변곡점을 중심으로 상기 제1 파트(C1)에 대응하는 제1 경사각과, 상기 제2 파트(C2)에 대응하는 제2 경사각으로 구분될 수 있다. 그리고, 상기 캐비티(C)의 상기 제1 파트(C1)가 가지는 상기 제1 경사각은 상기 중심부(CL)를 기준으로 상기 제2 파트(C2)가 가지는 상기 제2 경사각에 대응할 수 있다. 다시 말해서, 상기 캐비티(C)의 상기 제1 파트(C1)의 내벽은 상기 중심부(CL)를 기준으로 상기 제2 파트(C2)의 내벽과 대칭일 수 있다.

실시 예에서는, 상기 전자 소자(200)가 수동 소자인 경우, 상기 수동 소자가 배치되는 캐비티(C)가 중심부(CL)를 기준으로 상부의 제1 파트(C1)와 하부의 제2 파트(C2)가 상호 대칭되는 형상을 가지도록 한다. 이에 따라, 실시 예에서는 상기 캐비티(C)의 형상만으로도 상기 캐비티(C) 내에 배치된 전자 소자(200)의 종류를 용이하게 파악할 수 있다. 이에 따라, 실시 예에서는 회로 기판(1000) 내에 다수의 전자 소자가 내장되는 경우, 수동 소자가 배치될 영역에 능동 소자를 배치하는 것과 같은 작업자 실수를 해결할 수 있으며, 이에 따른 공정의 용이성을 향상시킬 수 있다.

상기 제1 기판부(100) 위에는 제2 기판부(300)가 배치된다.

구체적으로, 상기 제1-2 절연층(130) 위에는 제2 절연층(310)이 배치될 수 있다. 상기 제2 절연층(310)은 상기 제1-2 절연층(130)의 상면에 배치된 제1-2 회로 패턴(140)을 덮으며 배치될 수 있다. 또한, 상기 제2 절연층(310)은 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150)에 형성된 캐비티(C)를 채우며 형성될 수 있다.

상기 제2 절연층(310)은 상기 제1 기판부(110)를 구성하는 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150)과는 다른 절연물질을 포함할 수 있다. 예를 들어, 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150) 중 적어도 하나는 유리 섬유를 포함하는 프리프레그로 형성될 수 있다.

이와 다르게, 상기 제2 절연층(310)은 RCC(Resin coated Cu)를 포함할 수 있다. 즉, 상기 제2 절연층(310)은 상기 제1-2 절연층(130) 위에 배치되면서, 상기 캐비티(C)를 채우게 된다. 이때, 상기 제2 절연층(310)이 유리 섬유를 포함하는 경우, 상기 유리 섬유에 의해 상기 캐비티(C) 내에 배치된 전자 소자(200)의 위치 틀어짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기 제2 절연층(310)이 유리 섬유를 포함하지 않는 절연물질로 구성되도록 하여, 상기와 같은 신뢰성 문제를 해결할 수 있도록 한다. 다만, 실시 예에서 상기 제2 절연층(310)을 구성하는 절연 물질은 이에 한정되지 않으며, 상기 제2 절연층(310)은 유리 섬유를 포함하지 않는 필름 타입의 레진, 예를 들어, ABF(Aginomoto Build-up Film)나 감광성 절연재료인 PID(Photo Imagable Dielectric))를 포함할 수도 있을 것이다.

상기 제2 절연층(310) 위에는 제2 회로 패턴(330)이 배치될 수 있다.

또한, 상기 제2 절연층(310) 내에는 제2 비아(320)가 배치될 수 있다. 상기 제2 비아(320)는 상기 제1-2 절연층(130)의 상면에 배치된 제1-2 회로 패턴(140)과 상기 제2 절연층(310)의 상면에 배치된 제2 회로 패턴(330)을 전기적으로 연결할 수 있다.

상기 제1 기판부(100) 아래에는 제3 기판부(400)가 배치된다.

구체적으로, 상기 제1-3 절연층(150) 아래에는 제3 절연층(410)이 배치될 수 있다. 상기 제3 절연층(410)은 상기 제1-3 절연층(150)의 하면에 배치된 제1-3 회로 패턴(160)을 덮으며 배치될 수 있다.

상기 제3 절연층(410)은 상기 제2 절연층(310)과 동일한 절연물질을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 제1 기판부(100)를 중심으로, 이의 상부 및 하부에 각각 배치된 절연층들이 상호 동일한 절연물질로 구성되도록 하여, 열팽창계수의 불균형으로 인한 뒤틀림과 같은 신뢰성 문제를 해결할 수 있도록 한다.

이에 따라, 상기 제3 절연층(410)은 RCC(Resin coated Cu)를 포함할 수 있다. 또한, 상기 제3 절연층(410)은 유리 섬유를 포함하지 않는 필름 타입의 레진, 예를 들어, ABF(Aginomoto Build-up Film)나 감광성 절연재료인 PID(Photo Imagable Dielectric))를 포함할 수도 있을 것이다.

상기 제3 절연층(410) 위에는 제3 회로 패턴(430)이 배치될 수 있다.

또한, 상기 제3 절연층(410) 내에는 제3 비아(420)가 배치될 수 있다. 상기 제3 비아(420)는 상기 제1-3 절연층(150)의 하면에 배치된 제1-3 회로 패턴(160)과 상기 제3 절연층(410)의 하면에 배치된 제3 회로 패턴(430)을 전기적으로 연결할 수 있다.

실시 예의 회로 기판(1000)은 보호층을 포함할 수 있다.

예를 들어, 상기 제2 절연층(310)의 상면에는 제1 보호층(SR1)이 배치될 수 있다. 또한, 상기 제3 절연층(410)의 하면에는 제2 보호층(SR2)이 배치될 수 잇다.

상기 제1 보호층(SR1) 및 상기 제2 보호층(SR2)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(SR1) 및 상기 제2 보호층(SR2)은 솔더 레지스트일 수 있다.

상기 제1 보호층(SR1)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(SR1)은 상기 제2 절연층(310)의 상면에 배치된 제2 회로 패턴(330)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다.

또한, 상기 제2 보호층(SR2)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제2 보호층(SR2)은 상기 제3 절연층(410)의 하면에 배치된 제3 회로 패턴(440)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다.

상기와 같이, 실시 예에서는 상기 제1 기판부(100)가 홀수의 복수의 절연층을 포함하도록 하고, 상기 홀수의 복수의 절연층에 캐비티(C)를 형성하도록 한다. 이때, 실시 예에서는 상기 캐비티(C)의 형상이 전자 소자(200)의 종류에 따라 서로 다른 형상을 가지도록 하여, 이에 따른 회로 전자 소자(200)의 실장 공정에서의 용이성을 제공할 수 있다. 또한, 실시 예에서는 상기 전자 소자(200)의 종류에 따라 상기 캐비티(C)의 형상을 다양하게 변화시킬 수 있도록 하고, 이에 따라 상기 회로 기판(1000)의 디자인 자유도를 향상시킬 수 있도록 한다.

이하에서는 도 2에 도시된 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 3 내지 도 12는 도 2에 도시된 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

먼저, 실시 예에서는 제1 기판부(100)를 제조하는 공정을 진행할 수 있다.

구체적으로, 도 3을 참조하면, 실시 예에서는 제1-1 절연층(110)을 준비할 수 있다.

다음으로, 실시 예에서는상기 제1-1 절연층(110)에 회로 패턴을 형성하는 공정을 진행할 수 있다. 구체적으로, 상기 제1-1 절연층(110)에 관통 홀(미도시)을 형성하는 공정을 진행하고, 그에 따라 도금 공정을 진행하여, 상기 관통 홀 내부를 채우는 제1-1 비아(V1)와, 상기 제1-1 절연층(110)의 표면에 제1-1 회로 패턴(120)을 형성하는 공정을 진행할 수 있다.

이후, 도 4를 참조하면, 실시 예에서는 상기 제1-1 절연층(110)의 상부 및 하부에 각각 제1-2 절연층(130) 및 제1-3 절연층(150)을 적층하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 상기 제1-2 절연층(130)에 관통 홀(미도시)을 형성할 수 있다. 그리고, 실시 예에서는 도금 공정을 진행하여, 상기 제1-2 절연층(130)에 형성된 관통 홀 내부를 채우는 제1-2 비아(V2)와, 상기 제1-2 절연층(130)의 상면에 제1-2 회로 패턴(140)을 형성하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 상기 제1-3 절연층(150)에 관통 홀(미도시)을 형성할 수 있다. 그리고, 실시 예에서는 도금 공정을 진행하여, 상기 제1-3 절연층(150)에 형성된 관통 홀 내부를 채우는 제1-3 비아(V3)와, 상기 제1-3 절연층(150)의 하면에 제1-3 회로 패턴(160)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 5를 참조하면, 실시 예에서는 상기 제조된 제1 기판부(100)에 캐비티(C)를 형성하는 공정을 진행할 수 있다. 이때, 실시 예에서는 2단계로 나누어 상기 캐비티(C)를 형성하는 공정을 진행할 수 있다. 즉, 실시 예에서는 상기 제1 기판부(100)의 상측에서 캐비티(C)의 제1 파트(C1)를 형성하는 공정을 진행할 수 있다. 상기 캐비티(C)의 제1 파트(C1)는 상기 제1 기판부(100)는 비관통할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 캐비티(C)의 제1 파트(C1)가 상기 제1 기판부(100)를 관통하며 형성될 수도 있을 것이다.

다음으로, 도 6을 참조하면, 실시 예에서는 상기 제1 기판부(100)의 하측에서, 캐비티(C)의 제2 파트(C2)를 형성하는 공정을 진행할 수 있다. 상기 캐비티(C)의 제2 파트(C2)는 상기 캐비티(C)의 상기 제1 파트(C1)와 연통할 수 있다.

이때, 상기 캐비티(C)는 레이저 공정에 의해 형성될 수 있다. 그리고, 상기 제1 파트(C1)를 형성할 때의 상기 레이저 공정의 가공 조건은, 상기 제2 파트(C2)를 형성할 때의 레이저 공정의 가공 조건과 동일할 수 있다. 이에 따라, 상기 캐비티(C)는 상기 제1 파트(C1)와 상기 제2 파트(C2)가 만나는 경계면인 중심부(CL)를 기준으로 상호 대칭되는 형상을 가질 수 있다.

즉, 제1 실시 예에서의 회로 기판(1000) 내에 배치되는 전자 소자(200)는 수동 소자이다. 이에 따라, 상기 캐비티(C)는 수동 소자의 내장을 위한 형상을 가질 수 있다. 예를 들어, 상기 수동 소자의 내장을 위한 캐비티(C)의 형상은, 제1 형상일 수 있다. 상기 제1 형상은 모래시계 형상이면서, 중심부를 기준으로 상부 영역 및 하부 영역이 대칭 형상인 것을 의미할 수 있다.

이에 따라, 실시 예에서의 상기 캐비티(C)의 내벽은 경사각을 가질 수 있다. 예를 들어, 상기 캐비티(C)의 제1 파트(C1)는 제1 경사각을 가질 수 있다. 또한, 상기 캐비티(C)의 제2 파트(C2)는 제2 경사각을 가질 수 있다. 이때, 상기 제1 경사각과 상기 제2 경사각은 서로 다를 수 있다. 즉, 상기 캐비티(C)의 내벽은 중심부에 변곡점을 가질 수 있고, 상기 변곡점을 중심으로 상기 제1 파트(C1)에 대응하는 제1 경사각과, 상기 제2 파트(C2)에 대응하는 제2 경사각으로 구분될 수 있다. 그리고, 상기 캐비티(C)의 상기 제1 파트(C1)가 가지는 상기 제1 경사각은 상기 중심부(CL)를 기준으로 상기 제2 파트(C2)가 가지는 상기 제2 경사각에 대응할 수 있다. 다시 말해서, 상기 캐비티(C)의 상기 제1 파트(C1)의 내벽은 상기 중심부(CL)를 기준으로 상기 제2 파트(C2)의 내벽과 대칭일 수 있다.

다음으로, 도 7을 참조하면, 실시 예에서는 상기 제1 기판부(100)의 하면에 캐리어 필름(CF)을 부착할 수 있다. 상기 캐리어 필름(CF)은 상기 제1 기판부(100)의 일측에 배치되어, 상기 형성된 캐비티(C)의 일측을 덮을 수 있다.

다음으로, 도 8을 참조하면, 실시 예에서는 상기 캐비티(C) 내에 전자 소자(200)를 배치할 수 있다. 상기 전자 소자(200)는 수동 소자일 수 있다. 이에 따라, 상기 전자 소자(200)는 소자 몸체(210) 및 상기 소자 몸체(210)의 측면을 둘러싸며 배치되는 칩 단자(220)를 포함할 수 있다.

상기 전자 소자(200)는 상기 캐리어 필름(CF) 위에 고정될 수 있다. 예를 들어, 상기 캐리어 필름(CF)은 접착력을 가질 수 있다. 이에 따라, 상기 전자 소자(200)는 상기 캐리어 필름(CF) 위에 부착 또는 고정될 수 있다.

다음으로, 도 9를 참조하면, 실시 예에서는 상기 제1 기판부(100) 위에 제2 기판부(300)를 형성하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는 상기 제1 기판부(100)의 제1-2 절연층(130) 위에 제2 절연층(310)을 형성할 수 있다. 이때, 상기 제2 절연층(310)은 상기 제1 기판부(100)에 형성된 캐비티(C)를 채우며 형성될 수 있다. 다시 말해서, 상기 제1 기판부(100)의 캐비티(C)는 상기 제2 절연층(310)에 의해 채워진다. 이에 따라, 상기 제2 절연층(310)은 상기 캐비티(C) 내에 배치된 전자 소자(200)의 측면 및 상면을 둘러싸며 형성될 수 있다.

이때, 상기 제2 절연층(310)은 상기 제1 기판부(110)를 구성하는 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150)과는 다른 절연물질을 포함할 수 있다. 예를 들어, 상기 제1-1 절연층(110), 상기 제1-2 절연층(130) 및 상기 제1-3 절연층(150) 중 적어도 하나는 유리 섬유를 포함하는 프리프레그로 형성될 수 있다.

다음으로, 도 10을 참조하면, 실시 예에서는 상기 제1 기판부(100)의 하면에 배치된 캐리어 필름(CF)을 제거하는 공정을 진행할 수 있다.

이후, 실시 예에서는 상기 제1 기판부(100)의 하면에 제3 기판부(400)를 형성하는 공정을 진행할 수 있다.

구체적으로, 실시 예에서는 상기 제1-3 절연층(150)의 하면에 제3 절연층(410)을 적층하는 공정을 진행할 수 있다.

다음으로, 도 11을 참조하면, 실시 예에서는 상기 제2 기판부(300)를 구성하는 회로와, 상기 제3 기판부(400)를 구성하는 회로를 형성하는 공정을 진행할 수 있다.

예를 들어, 실시 예에서는 상기 제2 절연층(310)의 상면에 제2 회로 패턴(330)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 회로 패턴(330)과 함께, 상기 제2 절연층(310)을 관통하는 제2 비아(320)를 형성하는 공정을 진행할 수 있다.

상기 제2 비아(320)는 상기 제2 절연층(310)의 상면에 배치된 제2 회로 패턴(330)과, 상기 제1-2 절연층(130)의 상면에 배치된 제1-2 회로 패턴(140)을 서로 연결할 수 있다.

또한, 실시 예에서는 상기 제3 절연층(410)의 하면에 제3 회로 패턴(430)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 회로 패턴(430)과 함께, 상기 제3 절연층(410)을 관통하는 제3 비아(420)를 형성하는 공정을 진행할 수 있다.

상기 제3 비아(420)는 상기 제3 절연층(410)의 하면에 배치된 제3 회로 패턴(430)과, 상기 제1-3 절연층(150)의 하면에 배치된 제1-3 회로 패턴(160)을 서로 연결할 수 있다.

다음으로, 도 12를 참조하면, 실시 예에서는 상기 회로 기판(1000)의 최외측에 배치된 절연층 및 회로 패턴을 보호하는 보호층을 형성하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는 상기 제2 절연층(310)의 상면에 제1 보호층(SR1)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(410)의 하면에 제2 보호층(SR2)을 형성하는 공정을 진행할 수 있다.

이때, 상기 제1 보호층(SR1) 및 상기 제2 보호층(SR2)은 각각 적어도 하나의 개구부(미도시)를 포함할 수 있다.

상기 제1 보호층(SR1)에 형성된 개구부(미도시)는 상기 제2 절연층(310)의 상면에 배치된 제2 회로 패턴(330)의 상면의 적어도 일부를 노출할 수 있다. 또한, 상기 제2 보호층(SR2)에 형성된 개구부(미도시)는 상기 제3 절연층(410)의 하면에 배치된 제3 회로 패턴(430)의 하면의 적어도 일부를 노출할 수 있다.

이하에서는, 제2 실시 예에 따른 회로 기판에 대해 설명하기로 한다.

제2 실시 예에 따른 회로 기판에서, 도 2를 참조하여 설명한 제1 실시 예에 따른 회로 기판과 실질적으로 동일한 구성에 대해서는 이에 대한 상세한 설명은 생략하기로 한다.

제2 실시 예에 따른 회로 기판에서, 상기 제1 실시 예에 따른 회로 기판과 실질적으로 다른 부분은, 상기 회로 기판 내에 내장되는 전자 소자의 종류 및 이에 따른 캐비티의 형상에 있다.

도 13은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 13을 참조하면, 회로 기판은 제1 기판부(100), 제2 기판부(300) 및 제3 기판부(400)를 포함한다.

그리고, 상기 제1 기판부(100) 내에는 캐비티(Ca)가 형성될 수 있다. 상기 캐비티(Ca)는 도 2에 도시된 캐비티가 가지는 제1 형상과는 다른 제2 형상을 가질 수 있다.

구체적으로, 제2 실시 예의 회로 기판(1000A)에는 전자 소자(230)가 내장될 수 있다. 상기 전자 소자(230)는 능동 소자일 수 있다. 따라서, 상기 전자 소자(230)는 소자 몸체(240) 및 칩 단자(250)를 포함한다. 이때, 상기 전자 소자(230)는 능동 소자이기 때문에, 도 2에서 설명한 전자 소자와는 다른 칩 단자 구조를 가질 수 있다. 다시 말해서, 상기 전자 소자(230)는 소자 몸체(240) 및 상기 소자 몸체(240)의 일면에 배치된 칩 단자(250)를 포함할 수 있다.

다시 말해서, 제1 실시 예에서의 전자 소자는 수동 소자이고, 이에 따라 이의 칩 단자는 소자 몸체의 측면을 둘러싸며 형성되었다. 이와 다르게, 제2 실시 예에서의 전자 소자는 능동 소자이고, 이에 따라 이의 칩 단자(250)는 소자 몸체(240)의 일면에 배치된 구조를 가질 수 있다.

이에 따라, 실시 예에서의 전자 소자(230)가 매립되는 캐비티(Ca)의 형상은 상기에서 설명한 제1 형상과는 다른 제2 형상을 가질 수 있다.

이때, 상기 제2 형상은, 상기 제1 형상과 같은 모래시계를 가지지만, 중심부(CL)를 기준으로 상부의 파트와 하부의 파트가 서로 비대칭 형상을 가질 수 있다.

예를 들어, 상기 제2 형상을 가지는 캐비티(Ca)는 제1 파트(C1a) 및 제2 파트(C2a)를 포함할 수 있다.

상기 제1 파트(C1a)는 상기 제1-3 절연층(150)을 관통하며 형성될 수 있다. 예를 들어, 상기 제1 파트(C1a)는 상기 제1 기판부(100)를 구성하는 3층의 절연층 중 최상부에 배치된 제1-2 절연층(130)만을 개방하여 형성될 수 있다. 이에 따라, 상기 제1 파트(C1a)는 사다리꼴 형상을 가질 수 있다. 이에 따라, 상기 캐비티(Ca)의 상기 제1 파트(C1a)는 상부 폭과 하부 폭이 서로 다를 수 있다.

그리고, 상기 캐비티(Ca)의 제2 파트(C2a)는 상기 제1 기판부(100)를 구성하는 제1-1 절연층(110) 및 상기 제1-3 절연층(150)을 개방하여 형성될 수 있다. 다시 말해서, 상기 캐비티(Ca)의 제2 파트(C2a)는 상기 제1-1 절연층(110) 및 상기 제1-3 절연층(150)을 공통으로 개방하여 형성될 수 있다.

이에 따라, 상기 캐비티(Ca)의 상기 제2 파트(C2a)는 사다리꼴 형상을 가질 수 있다. 즉, 상기 캐비티(Ca)의 제2 파트(C2a)는 상부 폭과 하부 폭이 다를 수 있다. 이때, 상기 캐비티(Ca)의 제1 파트(C1a)의 하부 폭은 상기 캐비티(Ca)의 상기 제2 파트(C2a)의 상부 폭에 대응할 수 있다.

이때, 상기 제1 파트(C1a)는 제1 면적을 가질 수 있고, 상기 제2 파트(C2a)는 제2 면적을 가질 수 있다. 이때, 상기 제1 파트(C1a)가 차지하는 상기 제1 면적은 상기 캐비티(Ca)의 전체 면적의 1/3일 수 있다. 또한, 상기 제2 파트(C2a)가 차지하는 제2 면적은 상기 캐비티(Ca)의 전체 면적의 2/3일 수 있다.

이에 따라, 제2 실시 예에서의 캐비티(Ca)에서의 중심부(CL)는 상기 제1-1 절연층(110)의 상면과 상기 제1-2 절연층(130)의 하면 사이의 계면에 대응할 수 있다. 다시 말해서, 제1 실시 예에서의 캐비티의 중심부는 상기 제1-1 절연층(110)의 중심부에 대응하였다. 이와 다르게, 제2 실시 예에서의 캐비티(Ca)는 상기 제1 파트(C1a)가 상기 제1-2 절연층(130)만을 개방하여 형성되고, 이에 따라 상기 중심부(CL)는 상기 제1-2 절연층(130)의 하면과 상기 제1-1 절연층(110)의 상면 사이의 계면일 수 있다.

상기 제2 실시 예에서의 캐비티(Ca)의 내벽은 경사각을 가질 수 있다. 예를 들어, 상기 캐비티(Ca)의 상기 제1 파트(C1a)는 제1 경사각을 가질 수 있다. 또한, 상기 캐비티(Ca)의 제2 파트(C2a)는 제2 경사각을 가질 수 있다. 이때, 상기 제1 경사각과 상기 제2 경사각은 서로 다를 수 있다. 즉, 상기 캐비티(Ca)의 내벽은 상기 중심부(CL)에 변곡점을 가질 수 있고, 이에 따라 이를 중심으로 상기 제1 파트(C1a)에 대응하는 제1 경사각과 상기 제2 파트(C2a)에 대응하는 제2 경사각은 서로 다를 수 있다. 또한, 제2 실시 예에서의 상기 제1 경사각과 상기 제2 경사각은 상기 중심부(CL)를 중심으로 서로 대칭 관계를 가지지 않는다.

예를 들어, 상기 캐비티(Ca)의 상기 제1 파트(C1a)의 내벽은 상기 중심부(CL)를 기준으로 상기 제2 파트(C2a)의 내벽과 비대칭일 수 있다.

제2 실시 예에서는, 상기 전자 소자(230)가 능동소자인 경우, 상기 능동 소자에서 칩 단자(250)가 배치된 위치를 기준으로, 상기 캐비티(Ca)의 제1 파트(C1a) 및 상기 제2 파트(C2a)의 형상이 비대칭 구조를 가지도록 한다. 이에 따라, 실시 예에서는 상기 캐비티(Ca)의 형상만으로, 이의 내부에 배치되는 전자 소자(230)의 종류를 파악할 수 있다. 도한, 실시 예에서는 상기 캐비티(Ca)의 형상만으로, 이의 내부에 배치되는 전자 소자(230)의 칩 단자(250)의 위치를 판단할 수 있다.

예를 들어, 제2 실시 예에서는 상대적으로 면적이 넓은 캐비티(Ca)의 제2 파트(C2a)에 인접하게, 상기 전자 소자(230)의 칩 단자(250)가 위치하도록 할 수 있다. 다시 말해서, 제2 실시 예에서는 캐비티(Ca)의 제1 파트(C1a) 대비 제2 파트(C2a)의 면적이 넓다. 이에 따라, 제2 실시 예에서는 상기 캐비티(Ca) 내에 상기 전자 소자(230)를 내장할 때, 상기 전자 소자(230)의 칩 단자(250)가 상기 캐비티(Ca)의 상기 제2 파트(C2a)에 대응하게 배열되도록 할 수 있다. 예를 들어, 제2 실시 예에서는 상기 캐비티(Ca)의 제2 파트(C1a)에 대응하게, 상기 전자 소자(230)의 칩 단자가 하측 방향을 향하도록 할 수 있다.

이에 따라, 실시 예에서는 회로 기판(1000A) 내에 다수의 전자 소자가 내장되는 경우, 능동 소자가 배치될 영역에 수동 소자를 배치하는 것과 같은 작업자 실수를 해결할 수 있으며, 이에 따른 공정의 용이성을 향상시킬 수 있다. 나아가, 실시 예에서는 회로 기판(1000A)의 캐비티(Ca) 내에 능동 소자를 배치할 때, 상기 캐비티(Ca)의 형상에 대응하게, 상기 능동 소자의 칩 단자(250)가 배치될 방향을 결정할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.

이하에서는, 도 13에 도시된 회로 기판(1000A)의 제조 방법에 대해 설명하기로 한다.

도 14 내지 도 20은 도 13에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.

도 14를 참조하면, 실시 예에서는 제1 기판부(100)를 제조할 수 있다. 상기 제1 기판부(100)를 제조하는 방법은 상기에서 이미 설명하였으므로, 이에 대한 상세한 설명은 생략하기로 한다.

다음으로, 실시 예에서는 상기 제1 기판부(100)에 캐비티(Ca)의 제1 파트(C1a)를 형성하는 공정을 진행할 수 있다. 이때, 상기 캐비티(Ca)의 상기 제1 파트(C1a)는 상기 제1 기판부(100)의 일부를 개방하여 형성될 수 있다. 예를 들어, 상기 캐비티(Ca)의 제1 파트(C1a)는 제2 형상을 가지기 위해, 상기 설명한 바와 같이, 제1 기판부(100)의 제1-2 절연층(130)만을 개방하여 형성될 수 있다.

다음으로, 도 15를 참조하면, 실시 예에서는 상기 제1 기판부(100)의 하측에서, 상기 캐비티(Ca)의 상기 제1 파트(C1a)와 연통하는 제2 파트(C2a)를 형성하는 공정을 진행할 수 있다. 이때, 상기 캐비티(Ca)의 상기 제2 파트(C2a)는 상기 제1-1 절연층(110) 및 상기 제1-3 절연층(150)을 개방하며 형성될 수 있다.

이때, 상기 제1 파트(C1a)를 형성하기 위한 레이저 공정의 가공 조건은, 상기 제2 파트(C2a)를 형성하기 위한 레이저 공정의 가공 조건과 다를 수 있다. 이에 따라, 제2 실시 예에서의 상기 캐비티(Ca)의 상기 제1 파트(C1a) 및 상기 제2 파트(C2a)는 중심부(CL)를 기준으로 상호 비대칭 형상을 가질 수 있다. 예를 들어, 상기 중심부(CL)를 기준으로, 이의 상측에 배치되는 캐비티(Ca)의 상기 제1 파트(C1a)가 가지는 면적은, 이의 하측에 배치되는 캐비티(Ca)의 상기 제2 파트(C2a)가 가지는 면적보다 작을 수 있다.

다음으로, 도 16을 참조하면, 실시 예에서는 상기 제1 기판부(100)의 하면에 캐리어 필름(CF)을 부착할 수 있다. 상기 캐리어 필름(CF)은 상기 제1 기판부(100)의 일측에 배치되어, 상기 형성된 캐비티(Ca)의 일측을 덮을 수 있다.

다음으로, 도 17을 참조하면, 실시 예에서는 상기 캐비티(Ca) 내에 전자 소자(230)를 배치할 수 있다. 이때, 상기 전자 소자(230)는 능동소자일 수 있다. 이때, 상기 전자 소자(230)는 소자 몸체(240) 및 이의 일면에 배치된 칩 단자(250)를 포함할 수 있다.

여기에서, 실시 예에서는 상기와 같은 비대칭 구조를 가지는 캐비티(Ca)의 형상에 따라, 상기 캐비티(Ca) 내에서 상기 전자 소자(230)의 칩 단자(250)가 배치될 방향을 미리 결정할 수 있다. 예를 들어, 제2 실시 예에서는 상대적으로 면적이 넓은 상기 제2 파트(C2a)에 대응하는 방향으로, 상기 전자 소자(230)의 칩 단자(250)가 배치되도록 할 수 있다.

이에 따라, 제2 실시 예에서는 상기 캐비티(Ca) 내에서, 상기 전자 소자(230)의 칩 단자(250)가 하측 방향을 향하도록 배치할 수 있다. 예를 들어, 상기 캐비티(Ca) 내에서, 상기 전자 소자(230)의 칩 단자(250)는 상기 캐리어 필름(CF)과 접촉할 수 있다. 예를 들어, 상기 전자 소자(230)의 칩 단자(250)는 상기 캐비티(Ca) 위에 고정 또는 부착될 수 있다.

다음으로, 도 18을 참조하면, 실시 예에서는 상기 제1 기판부(100) 위에 제2 기판부(300)를 형성하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는 상기 제1 기판부(100)의 제1-2 절연층(130) 위에 제2 절연층(310)을 형성할 수 있다. 이때, 상기 제2 절연층(310)은 상기 제1 기판부(100)에 형성된 캐비티(Ca)를 채우며 형성될 수 있다. 다시 말해서, 상기 제1 기판부(100)의 캐비티(Ca)는 상기 제2 절연층(310)에 의해 채워진다. 이에 따라, 상기 제2 절연층(310)은 상기 캐비티(Ca) 내에 배치된 전자 소자(230)의 측면 및 상면을 둘러싸며 형성될 수 있다.

다음으로, 실시 예에서는 상기 제1 기판부(100)의 하면에 배치된 캐리어 필름(CF)을 제거하는 공정을 진행할 수 있다. 이후, 실시 예에서는 상기 제1 기판부(100)의 하면에 제3 기판부(400)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 19를 참조하면, 실시 예에서는 상기 제2 기판부(300)를 구성하는 회로와, 상기 제3 기판부(400)를 구성하는 회로를 형성하는 공정을 진행할 수 있다.

다음으로, 도 20을 참조하면, 실시 예에서는 상기 회로 기판(1000A)의 최외측에 배치된 절연층 및 회로 패턴을 보호하는 보호층을 형성하는 공정을 진행할 수 있다.

상기와 같이 제2 실시 예에서는, 캐비티(Ca)가 중심부(CL)를 중심으로 제1 파트(C1a) 및 제2 파트(C2a)가 상호 비대칭 구조를 가지도록 한다.

이에 따라, 제2 실시 예에서는 상대적으로 면적이 넓은 캐비티(Ca)의 제2 파트(C2a)에 인접하게, 상기 전자 소자(230)의 칩 단자(250)가 위치하도록 할 수 있다. 다시 말해서, 제2 실시 예에서는 캐비티(Ca)의 제1 파트(C1a) 대비 제2 파트(C2a)의 면적이 넓다. 이에 따라, 제2 실시 예에서는 상기 캐비티(Ca) 내에 상기 전자 소자(230)를 내장할 때, 상기 전자 소자(230)의 칩 단자(250)가 상기 캐비티(Ca)의 상기 제2 파트(C2a)에 대응하게 배열되도록 할 수 있다. 예를 들어, 제2 실시 예에서는 상기 캐비티(Ca)의 제2 파트(C1a)에 대응하게, 상기 전자 소자(230)의 칩 단자가 하측 방향을 향하도록 할 수 있다.

도 21은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 21을 참조하면, 회로 기판(1000B)은 캐비티(Cb)의 형상을 제외하면, 도 13에 도시된 제2 실시 예의 회로 기판(1000A)과 동일한 구조를 가진다.

이때, 상기 제2 실시 예의 회로 기판(1000A)에서는 캐비티(Ca) 내에서, 상대적으로 면적이 넓은 캐비티(Ca)의 제2 파트(C2a)에 인접하게, 상기 전자 소자(230)의 칩 단자(250)가 위치하도록 하였다.

이와 다르게, 제3 실시 예에서의 캐비티(Cb)는 제1 파트(C1b) 및 제2 파트(C2b)를 포함한다. 그리고, 상기 제1 파트(C1b)가 가지는 면적은 상기 제2 파트(C2b)가 가지는 면적보다 크다.

그리고, 제3 실시 예에서의 전자 소자(230)는 칩 단자(250)가 상대적으로 면적이 좁은 캐비티(Cb)의 제2 파트(C2b)와 인접하게 위치할 수 있다.

도 22는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 22를 참조하면, 회로 기판(1000C)은 캐비티의 개수 및 전자 소자의 개수를 제외하면, 도 13에 도시된 제2 실시 예의 회로 기판과 동일한 구조를 가진다.

도 13에서는, 회로 기판 내에 1개의 능동 소자만이 내장되었다.

이와 다르게, 제4 실시 예에서의 회로 기판 내에는 복수의 능동 소자가 내장될 수 있다.

예를 들어, 회로 기판(1000C)은 제1 전자 소자(500) 및 제2 전자 소자(600)를 포함할 수 있다. 그리고, 상기 제1 전자 소자(500)는 제1 소자 몸체(510) 및 상기 제1 소자 몸체(510)의 일면에 배치된 제1 칩 단자(520)를 포함할 수 있다. 또한, 상기 제2 전자 소자(600)는 제2 소자 몸체(610) 및 상기 제2 소자 몸체(610)의 일면에 배치된 제2 칩 단자(620)를 포함할 수 있다.

이때, 상기 제1 전자 소자(500) 및 상기 제2 전자 소자(600)는 상기 회로 기판(1000C) 내에 서로 다른 방향으로 내장될 수 있다.

예를 들어, 상기 제1 전자 소자(500)는 제1 캐비티(Cc) 내에 내장될 수 있다. 이때, 상기 제1 전자 소자(500)는 제1 칩 단자(520)가 하측 방향을 향하도록, 상기 제1 캐비티(Cc) 내에 배치될 수 있다. 이에 따라, 상기 제1 캐비티(Cc)는 제1 파트 및 제2 파트를 포함하며, 상기 제1 캐비티(Cc)의 제1 파트가 가지는 면적은 상기 제1 캐비티(Cc)의 제2 파트가 가지는 면적보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 제1 캐비티(Cc)에 제1 전자 소자(500)를 내장할 때, 상기 제1 전자 소자(500)의 제1 칩 단자(520)가 상대적으로 넓은 면적을 가진 제1 캐비티(Cc)의 제2 파트를 향하도록 하여 배치할 수 있다.

또한, 상기 제2 전자 소자(600)는 제2 캐비티(Cd) 내에 내장될 수 있다. 이때, 상기 제2 전자 소자(600)는 제2 칩 단자(620)가 상측 방향을 향하도록 하여, 상기 제2 캐비티(Cd) 내에 배치될 수 있다. 이에 따라, 상기 제2 캐비티(Cd)는 제1 파트 및 제2 파트를 포함하며, 상기 제2 캐비티(Cd)의 제1 파트가 가지는 면적은 상기 제2 캐비티(Cd)의 제2 파트가 가지는 면적보다 클 수 있다. 이에 따라, 실시 예에서는 상기 제2 캐비티(Cd)에 제2 전자 소자(600)를 내장할 때, 상기 제2 전자 소자(600)의 제2 칩 단자(620)가 상대적으로 넓은 면적을 가진 제2 캐비티(Cd)의 제1 파트를 향하도록 하여 배치할 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

캐비티를 포함하는 제1 절연층;
상기 제1 절연층의 상기 제1 캐비티 내에 배치되는 전자 소자;
상기 캐비티를 채우며 상기 제1 절연층의 상면 위에 배치된 제2 절연층; 및
상기 제1 절연층의 하면 아래에 배치된 제3 절연층을 포함하고,
상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하고,
상기 전자 소자가 수동 소자이면, 상기 캐비티는 제1 형상을 가지고,
상기 전자 소자가 능동 소자이면, 상기 캐비티는 상기 제1 형상과 다른 제2 형상을 가지는,
회로 기판.
제1항에 있어서,
상기 제1 절연층은 복수의 층으로 구성되고,
상기 제1 절연층의 층 수는 홀수인,
회로 기판.
제2항에 있어서,
상기 캐비티는,
상기 제1 절연층의 상면에 형성된 제1 파트와,
상기 제1 절연층의 하면에 형성되고, 상기 제1 파트와 연결되는 제2 파트를 포함하고,
상기 제1 파트의 내벽은 상기 제1 절연층의 상면에 대해 제1 경사각을 가지고,
상기 제2 파트의 내벽은 상기 제1 절연층의 상면에 대해 상기 제1 경사각과 다른 제2 경사각을 가지는,
회로 기판.
제3항에 있어서,
상기 전자 소자는 수동 소자이고,
상기 캐비티의 상기 제1 파트는,
상기 제1 파트와 상기 제2 파트가 만나는 중심부를 기준으로 상기 제2 파트와 대칭 형상을 가지는,
회로 기판.
제3항에 있어서,
상기 전자 소자는 능동 소자이고,
상기 캐비티의 상기 제1 파트는,
상기 제1 파트와 상기 제2 파트가 만나는 중심부를 기준으로 상기 제2 파트와 비대칭 형상을 가지는,
회로 기판.
제5항에 있어서,
상기 능동 소자는 소자 몸체 및 상기 소자 몸체의 일면에 배치된 칩 단자를 포함하고,
상기 제1 파트는 제1 면적을 가지고,
상기 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며,
상기 능동 소자의 상기 칩 단자는, 상기 제2 면적을 가지는 상기 제2 파트와 인접하게 위치하는,
회로 기판.
제6항에 있어서,
상기 제1 파트가 가지는 상기 제1 면적은,
상기 제2 파트가 가지는 상기 제2 면적보다 작은,
회로 기판.
제6항에 있어서,
상기 제1 파트가 가지는 상기 제1 면적은,
상기 제2 파트가 가지는 상기 제2 면적보다 큰,
회로 기판.
제5항에 있어서,
상기 캐비티는 제1 캐비티 및 제2 캐비티를 포함하고,
상기 전자 소자는 상기 제1 캐비티 내에 배치되는 제1 능동 소자와, 상기 제2 캐비티 내에 배치되는 제2 능동 소자를 포함하고,
상기 제1 캐비티의 제1 파트는 제1 면적을 가지고,
상기 제1 캐비티의 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며,
상기 제2 캐비티의 제1 파트는 상기 제2 면적을 가지고,
상기 제1 캐비티의 제2 파트는 상기 제1 면적을 가지며,
상기 제1 능동 소자의 칩 단자는 상기 제1 캐비티의 상기 제2 파트에 인접하게 배치되고,
상기 제2 능동 소자의 칩 단자는 상기 제2 캐비티의 상기 제1 파트에 인접하게 배치되는,
회로 기판.
제1 절연층을 준비하고,
상기 제1 절연층의 상측에서 캐비티의 제1 파트를 형성하고,
상기 제1 절연층의 하측에서 상기 제1 파트와 연통하는 캐비티의 제2 파트를 형성하고,
상기 제1 파트와 상기 제2 파트를 포함하는 상기 캐비티 내에 전자 소자를 배치하고,
상기 캐비티의 내부 및 상기 제1 절연층의 상면에 제2 절연층을 형성하고,
상기 제1 절연층의 하면에 제3 절연층을 포함하는 것을 포함하고,
상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하고,
상기 제1 파트 및 상기 제2 파트를 형성하는 것은,
상기 전자 소자가 수동 소자이면, 상기 제1 파트와 상기 제2 파트가 상호 대칭 형상을 가지도록 상기 캐비티를 형성하고,
상기 전자 소자가 능동 소자이면, 상기 제1 파트와 상기 제2 파트가 상호 비대칭 형상을 가지도록 상기 캐비티를 형성하는 것을 포함하는,
회로 기판의 제조 방법.
제10항에 있어서,
상기 제1 절연층은 복수의 층으로 구성되고,
상기 제1 절연층의 층 수는 홀수인,
회로 기판의 제조 방법.
제11항에 있어서,
상기 캐비티의 상기 제1 파트의 내벽은 상기 제1 절연층의 상면에 대해 제1 경사각을 가지고,
상기 캐비티의 상기 제2 파트의 내벽은 상기 제1 절연층의 상면에 대해 상기 제1 경사각과 다른 제2 경사각을 가지는,
회로 기판의 제조 방법.
제11항에 있어서,
상기 전자 소자는 수동 소자이고,
상기 캐비티의 상기 제1 파트가 가지는 면적은,
상기 캐비티의 상기 제2 파트가 가지는 면적과 동일한,
회로 기판의 제조 방법.
제3항에 있어서,
상기 전자 소자는 능동 소자이고,
상기 능동 소자는 소자 몸체 및 상기 소자 몸체의 일면에 배치된 칩 단자를 포함하고,
상기 캐비티의 상기 제1 파트는 제1 면적을 가지고,
상기 캐비티의 상기 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며,
상기 전자 소자를 배치하는 것은,
상기 능동 소자의 상기 칩 단자가 상기 제2 면적을 가지는 상기 제2 파트와 인접하게 위치하도록 배치하는 것을 포함하는,
회로 기판의 제조 방법.
제11항에 있어서,
상기 캐비티를 형성하는 것은,
상호 이격되는 제1 캐비티 및 제2 캐비티를 형성하는 것을 포함하고,
상기 제1 캐비티의 제1 파트는 제1 면적을 가지고,
상기 제1 캐비티의 제2 파트는 상기 제1 면적과 다른 제2 면적을 가지며,
상기 제2 캐비티의 제1 파트는 상기 제2 면적을 가지고,
상기 제1 캐비티의 제2 파트는 상기 제1 면적을 가지며,
상기 전자 소자를 배치하는 것은,
상기 제1 캐비티 내에, 칩 단자가 상기 제1 캐비티의 상기 제2 파트에 인접하도록 제1 능동 소자를 배치하고,
상기 제2 캐비티 내에, 칩 단자가 상기 제2 캐비티의 상기 제1 파트에 인접하도록 제2 능동 소자를 배치하는 것을 포함하는,
회로 기판의 제조 방법.