KR100923895B1 - 프린트 배선판 - Google Patents

프린트 배선판 Download PDF

Info

Publication number
KR100923895B1
KR100923895B1 KR1020087000898A KR20087000898A KR100923895B1 KR 100923895 B1 KR100923895 B1 KR 100923895B1 KR 1020087000898 A KR1020087000898 A KR 1020087000898A KR 20087000898 A KR20087000898 A KR 20087000898A KR 100923895 B1 KR100923895 B1 KR 100923895B1
Authority
KR
South Korea
Prior art keywords
printed wiring
wiring board
electrode
capacitor
pad
Prior art date
Application number
KR1020087000898A
Other languages
English (en)
Other versions
KR20080021136A (ko
Inventor
다카시 가리야
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Publication of KR20080021136A publication Critical patent/KR20080021136A/ko
Application granted granted Critical
Publication of KR100923895B1 publication Critical patent/KR100923895B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Power Sources (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

1 칩에 2 개의 프로세서 코어 (81A, 81B) 를 포함하는 듀얼 코어 프로세서 (80) 를 탑재할 수 있는 실장부 (60) 와, 각 프로세서 코어 (81A, 81B) 마다 독립적으로 형성된 전원 라인 (12A, 12B), 그라운드 라인 (11A, 11B), 제 1 및 제 2 층상 콘덴서 (40A, 40B) 를 구비한 것이다. 이 때문에, 각 프로세서 코어 (81A, 81B) 의 전위가 순간적으로 저하되더라도 그것에 대응하는 층상 콘덴서 (40A, 40B) 의 작용에 의해 전위의 순간적 저하를 억제할 수 있고, 1 개의 프로세서 코어의 전압이 변동되더라도 그 전압 변동이 나머지 프로세서 코어에 영향을 주지 않기 때문에 오동작이 발생하지도 않는다.
프린트 배선판, 빌드업부, 듀얼 코어 프로세서, 층상 콘덴서

Description

프린트 배선판{PRINTED WIRING BOARD}
기술분야
본 발명은, 절연층을 개재하여 복수 적층된 배선 패턴끼리를 상기 절연층 내의 비아홀에 의해 전기적으로 접속시킴으로써 구성되는 빌드업부를 구비한 다층 프린트 배선판에 관한 것이다.
배경기술
종래부터, 절연층을 개재하여 복수 적층된 배선 패턴끼리를 절연층 내의 비아홀에 의해 전기적으로 접속시킴으로써 구성되는 빌드업부를 구비한 프린트 배선판의 구조가 다양하게 제안되고 있다. 예를 들어, 이런 종류의 프린트 배선판에서는, 실장되는 반도체 소자가 고속으로 온오프되면 스위칭 노이즈가 발생하여 전원 라인의 전위가 순간적으로 저하되는 경우가 있는데, 이러한 전위의 순간적 저하를 억제하기 위해 전원 라인과 그라운드 라인 사이에 콘덴서부를 접속시켜 디커플링하는 것이 제안되고 있다. 이러한 콘덴서부로서, 특허 문헌 1 에는, 프린트 배선판 내에 층상 콘덴서를 형성하는 것이 제안되어 있다.
특허 문헌 1 : 일본 공개특허공보 2001-68858호
발명의 개시
최근, 프린트 배선판에 실장되는 IC 칩과 관련하여, 소비 전력의 저하와 시스템 성능의 향상을 목적으로 2 개 이상의 프로세서 코어를 1 개의 패키지에 넣은 마이크로 프로세서, 이른바 멀티 코어 프로세서가 개발되고 있다. 이러한 멀티 코어 프로세서를 상기 공보에 기재된 프린트 배선판에 탑재하면, 복수의 프로세서 코어를 공통의 층상 콘덴서에 접속시키게 되기 때문에, 그 중 하나의 프로세서 코어의 전압이 변동되면, 나머지 프로세서 코어의 전압도 그 영향을 받아 오동작이 발생하기 쉽다는 문제가 있었다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 멀티 코어 프로세서가 탑재되는 프린트 배선판에 있어서, 각 프로세서 코어의 전위의 순간적 저하를 억제할 수 있고, 게다가 1 개의 프로세서 코어의 전압 변동이 나머지 프로세서 코어에 영향을 주지 않는 것을 제공하는 것을 목적으로 한다.
본 발명은, 상기 서술한 목적의 적어도 일부를 달성하기 위해 이하의 수단을 채용하였다.
즉, 본 발명의 프린트 배선판은,
1 칩에 복수의 프로세서 코어를 포함하는 멀티 코어 프로세서를 탑재할 수 있는 실장부와,
상기 멀티 코어 프로세서의 각 프로세서 코어마다 독립적으로 형성된 전원 라인과,
상기 멀티 코어 프로세서의 각 프로세서 코어마다 독립적으로 형성된 그라운드 라인과,
상기 멀티 코어 프로세서의 각 프로세서 코어마다 독립적으로 형성되고, 고유전체층을 사이에 두는 상면 전극 및 하면 전극 중 일방이 소정의 프로세서 코어 의 전원 라인에 접속되고 상기 상면 전극 및 상기 하면 전극 중 다른 일방이 상기 프로세서 코어의 그라운드 라인에 접속된 층상 콘덴서를 구비한 것이다.
본 발명의 프린트 배선판에서는, 멀티 코어 프로세서에 포함되는 각 프로세서 코어마다, 전원 라인, 그라운드 라인 및 층상 콘덴서가 형성되어 있다. 이 때문에, 각 프로세서 코어의 전위가 순간적으로 저하되더라도 그것에 대응하는 층상 콘덴서의 작용에 의해 전위의 순간적 저하를 억제할 수 있고, 1 개의 프로세서 코어의 전압이 변동되더라도 그 전압 변동이 나머지 프로세서 코어에 영향을 주지 않기 때문에 오동작이 발생하지도 않는다.
본 발명의 프린트 배선판에 있어서, 상기 고유전체층은, 미리 고유전체 재료를 소성하여 제조한 세라믹제인 것을 이용하는 것이 바람직하다. 이렇게 하면, 전원 라인과 그라운드 라인 사이에 접속되는 층상 콘덴서의 고유전체층이 세라믹제이기 때문에, 종래와 같이 무기 필러가 배합된 유기 수지제의 경우에 비해 유전율을 높게 할 수 있어, 층상 콘덴서의 정전 용량을 크게 할 수 있다. 따라서, 반도체 소자의 온오프의 주파수가 수 ㎓ ∼ 수십 ㎓ (예를 들어 3㎓ ∼ 20㎓) 로 높아 전위의 순간적 저하가 발생하기 쉬운 상황하에서도 충분한 디커플링 효과를 나타낸다. 또한, 예를 들어, 이 프린트 배선판이 빌드업부를 갖는 경우에는, 그 빌드업부는 통상적으로 200℃ 이하의 온도 조건에서 제조되기 때문에, 고유전체 재료를 소성하여 세라믹으로 하는 것은 곤란하다는 점에서, 이 점에서도, 빌드업부와는 별도로 미리 고유전체 재료를 소성하여 제조한 세라믹제의 고유전체층을 사용하는 것이 바람직하다.
이러한 고유전체층으로는, 특별히 한정되는 것은 아니지만, 예를 들어, 티탄산바륨 (BaTiO3), 티탄산스트론튬 (SrTiO3), 산화탄탈 (TaO3, Ta2O5), 티탄산지르콘산납 (PZT), 티탄산지르콘산란탄납 (PLZT), 티탄산지르콘산니오브납 (PNZT), 티탄산지르콘산칼슘납 (PCZT) 및 티탄산지르콘산스트론튬납 (PSZT) 으로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 원료를 소성하여 제조한 것이 바람직하다.
본 발명의 프린트 배선판에 있어서, 상기 실장부는, 각 층상 콘덴서마다, 그 층상 콘덴서의 상면 전극과 동 (同) 전위가 되는 상면 전극용 패드와, 그 층상 콘덴서의 하면 전극과 동 전위가 되는 하면 전극용 패드를 갖고, 소정의 층상 콘덴서에 대응하는 하면 전극용 패드에는, 그 층상 콘덴서의 상면 전극을 비접촉 상태에서 관통하여 하면 전극에 도달하는 봉상 (棒狀) 도체를 통하여 그 하면 전극과 전기적으로 접속되는 직접 접속형 하면 전극용 패드와, 그 봉상 도체를 통하지 않고 상기 직접 접속형 하면 전극용 패드에 연결 도체를 통하여 전기적으로 접속되는 간접 접속형 하면 전극용 패드가 포함되도록 해도 된다. 이렇게 하면, 하면 전극용 패드 전부를 직접 접속형 하면 전극용 패드로 하는 경우에 비해, 상면 전극을 관통하는 봉상 도체의 수 나아가서는 상면 전극의 관통공의 수를 줄일 수 있기 때문에 상면 전극의 면적을 크게 할 수 있고, 그만큼 층상 콘덴서의 정전 용량을 크게 할 수 있다.
본 발명의 프린트 배선판에 있어서, 상기 하면 전극과 그 하면 전극의 하방 에 형성된 전원 라인 또는 그라운드 라인을 전기적으로 접속시키는 봉상 도체의 수는, 상기 하면 전극용 패드의 수보다 적어지도록 해도 된다. 이렇게 하면, 상기 봉상 도체의 수를 하면 전극용 패드의 수와 동수 (同數) 로 하는 경우에 비해, 도체 사용량이 줄기 때문에 비용의 저감화를 도모할 수 있다.
본 발명의 프린트 배선판에 있어서, 상기 실장부는, 각 층상 콘덴서마다, 그 층상 콘덴서의 상면 전극과 동 전위가 되는 상면 전극용 패드와, 그 층상 콘덴서의 하면 전극과 동 전위가 되는 하면 전극용 패드를 갖고, 소정의 층상 콘덴서에 대응하는 상면 전극으로부터 그 층상 콘덴서의 하면 전극을 비접촉 상태에서 관통하여 그 하면 전극 하방의 전원 라인 또는 그라운드 라인에 전기적으로 접속되는 봉상 도체의 수는, 상기 상면 전극용 패드의 수보다 적어지도록 해도 된다. 이렇게 하면, 상기 봉상 도체의 수를 상면 전극용 패드의 수와 동수로 하는 경우에 비해, 하면 전극을 비접촉 상태에서 관통하는 봉상 도체의 수 나아가서는 하면 전극의 관통공의 수를 줄일 수 있기 때문에 하면 전극의 면적을 크게 할 수 있고, 그만큼 층상 콘덴서의 정전 용량을 크게 할 수 있으며, 도체의 사용량이 줄기 때문에 비용의 저감화를 도모할 수도 있다.
본 발명의 프린트 배선판에 있어서, 각 층상 콘덴서는, 전극간 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리에 설정되어 있는 것이 바람직하다. 이렇게 하면, 층상 콘덴서의 전극간 거리가 충분히 작기 때문에, 이 층상 콘덴서의 정전 용량을 크게 할 수 있다.
본 발명의 프린트 배선판에 있어서, 각 층상 콘덴서는, 각각에 대응하는 프 로세서 코어의 바로 아래에 형성되어 있는 것이 바람직하다. 이렇게 하면, 각 프로세서 코어에 짧은 배선 길이로 전원을 공급하는 것이 가능해진다.
본 발명의 프린트 배선판은, 상기 실장부가 형성된 표면측에 설치되어 각 층상 콘덴서마다 각각 독립적으로 접속되는 칩 콘덴서를 구비하고 있어도 된다. 이렇게 하면, 층상 콘덴서만으로는 정전 용량이 부족한 경우에는 칩 콘덴서에 의해 그 부족분을 보충할 수 있다. 또한, 디커플링 효과는 칩 콘덴서와 프로세서 코어의 배선이 길수록 저하되는데, 여기에서는 실장부가 형성된 표면측에 칩 콘덴서를 설치하고 있기 때문에 프로세서 코어와의 배선을 짧게 할 수 있어, 디커플링 효과의 저하를 억제할 수 있다. 또한, 칩 콘덴서와 프로세서 코어를 층상 콘덴서를 통하여 접속시키게 되므로, 칩 콘덴서로부터 프로세서 코어에 대한 전원 공급의 손실이 작아진다.
본 발명의 프린트 배선판은, 상기 실장부의 하방에 탄성 재료로 형성된 응력 완화부를 구비하고 있어도 된다. 이렇게 하면, 실장부에 실장된 멀티 코어 프로세서와 응력 완화부를 제외한 프린트 배선판 사이에 열팽창 차 등에 의한 응력이 발생하더라도 응력 완화부가 그 응력을 흡수하기 때문에 접속 신뢰성의 저하나 절연 신뢰성의 저하 등의 문제가 발생하기 어렵다. 또한, 층상 콘덴서의 고유전체층으로서 세라믹을 사용하고 있는 경우에는, 그 고유전체층은 얇고 약하기 때문에 크랙이 발생하기 쉬운데, 응력 완화부가 있기 때문에 크랙이 발생하는 것을 방지할 수 있다.
이 때, 응력 완화부는, 상기 실장부에 실장되는 멀티 코어 프로세서의 바로 아래에만 형성되어 있어도 된다. 열팽창 차 등에 의한 응력이 문제가 되는 것은 주로 멀티 코어 프로세서의 바로 아래이기 때문에, 이 부분에 응력 완화부를 형성하면 재료 비용을 억제할 수 있다.
이러한 응력 완화부의 재료는, 특별히 한정되는 것은 아니지만, 예를 들어, 변성 에폭시계 수지 시트, 폴리페닐렌에테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 및 이미드계 수지 시트 등의 유기계 수지 시트를 들 수 있다. 이들 유기계 수지 시트는, 열가소성 수지인 폴리올레핀계 수지나 폴리이미드계 수지, 열경화성 수지인 실리콘 수지나 SBR, NBR, 우레탄 등의 고무계 수지를 함유하고 있어도 되고, 실리카, 알루미나, 지르코니아 등의 무기계의 섬유상(狀), 필러상, 편평상의 것을 함유하고 있어도 된다. 또한, 응력 완화부는 영률이 10 ∼ 1000MPa 가 바람직하다. 응력 완화부의 영률이 이 범위이면 실장부에 탑재되는 반도체 소자와 층상 콘덴서 사이에 열팽창 계수차에서 기인하는 응력이 발생하더라도 그 응력을 완화시킬 수 있기 때문이다.
도면의 간단한 설명
도 1 은 다층 프린트 배선판 (10) 의 종단면도이다.
도 2 는 층상 콘덴서 (40A) 를 모식적으로 나타낸 사시도이다.
도 3 은 다층 프린트 배선판 (10) 의 제조 공정을 나타내는 설명도이다.
도 4 는 다층 프린트 배선판 (10) 의 제조 공정을 나타내는 설명도이다.
도 5 는 다층 프린트 배선판 (10) 의 제조 공정을 나타내는 설명도이다.
도 6 은 다층 프린트 배선판 (10) 의 제조 공정을 나타내는 설명도이다.
도 7 은 다층 프린트 배선판 (10) 의 변형예의 종단면도이다.
도 8 은 제 2 실시형태의 다층 프린트 배선판 (110) 의 종단면도이다.
도 9 는 다층 프린트 배선판 (110) 의 제조 공정을 나타내는 설명도이다.
도 10 은 다층 프린트 배선판 (110) 의 제조 공정을 나타내는 설명도이다.
도 11 은 다층 프린트 배선판 (110) 의 제조 공정을 나타내는 설명도이다.
도 12 은 모서리부를 가지는 고유전체 시트 (520) 의 설명도이다.
도 13 은 제 3 실시형태의 다층 프린트 배선판 (210) 의 종단면도이다.
도 14 는 층상 콘덴서 (240A) 를 모식적으로 나타낸 설명도이다.
도 15 는 다층 프린트 배선판 (210) 의 제조 공정을 나타내는 설명도이다.
도 16 은 다층 프린트 배선판 (210) 의 제조 공정을 나타내는 설명도이다.
도 17 은 다층 프린트 배선판 (210) 의 제조 공정을 나타내는 설명도이다.
도 18 은 다른 다층 프린트 배선판 (210) 의 제조 공정을 나타내는 설명도이다.
발명을 실시하기 위한 최선의 형태
[제 1 실시형태]
다음으로, 본 발명의 실시형태를 도면에 기초하여 설명한다. 도 1 은 본 발명의 일 실시형태인 다층 프린트 배선판 (10) 의 개략 구성을 나타내는 종단면도, 도 2 는 제 1 층상 콘덴서 (40A) 를 모식적으로 나타낸 사시도이다.
다층 프린트 배선판 (10) 은, 표리(表裏)면에 형성된 배선 패턴 (22, 22) 끼리를 스루홀 도체 (24) 를 통하여 전기적으로 접속시키는 코어 기판 (20) 과, 이 코어 기판 (20) 의 상면에 수지 절연층 (36) 을 개재하여 복수 적층된 배선 패턴 (32, 32) 을 비아홀 (34) 에 의해 전기적으로 접속시킴으로써 구성한 빌드업부 (30) 와, 이 빌드업부 (30) 의 상면에 형성된 층간 절연층 (410) 상에 형성되고 고유전체층 (43A) 과 이 고유전체층 (43A) 을 사이에 두는 하면 전극 (41A) 및 상면 전극 (42A) 으로 구성된 층상 콘덴서 (40A) 와, 마찬가지로 층간 절연층 (410) 상에 형성되고 고유전체층 (43B) 과 이 고유전체층 (43B) 을 사이에 두는 하면 전극 (41B) 및 상면 전극 (42B) 으로 구성된 층상 콘덴서 (40B) 와, 탄성 재료로 형성된 응력 완화부 (50) 와, 1 개의 칩에 제 1 프로세서 코어 (81A) 및 제 2 프로세서 코어 (81B) 를 포함하는 듀얼 코어 프로세서 (80) 를 실장하는 실장부 (60) 를 구비하고 있다.
코어 기판 (20) 은, BT (비스말레이미드-트리아진) 수지나 유리 에폭시 기판 등으로 이루어지는 코어 기판 본체 (21) 의 표리 양면에 구리로 이루어지는 배선 패턴 (22, 22) 과, 코어 기판 본체 (21) 의 표리를 관통하는 스루홀의 내주면에 형성된 구리로 이루어지는 스루홀 도체 (24) 를 갖고 있고, 양 배선 패턴 (22, 22) 은 스루홀 도체 (24) 를 통하여 전기적으로 접속되어 있다.
빌드업부 (30) 는, 코어 기판 (20) 의 표리 양면에 수지 절연층 (36) 과 배선 패턴 (32) 을 교대로 적층하고, 수지 절연층 (36) 의 표리를 관통하는 비아홀 (34) 을 구비한 것이다. 여기서, 코어 기판 (20) 에서부터 세어 1 층째인 수지 절연층 (36) 의 표리를 관통하는 비아홀 (34) 은, 코어 기판 (20) 표면의 배선 패턴 (22) 과 1 층째의 수지 절연층 (36) 표면의 배선 패턴 (32) 을 전기적으로 접속 시키고, 코어 기판 (20) 에서부터 세어 2 층째인 수지 절연층 (36) 의 표리를 관통하는 비아홀 (34) 은, 1 층째의 수지 절연층 (36) 표면의 배선 패턴 (32) 과 2 층째의 수지 절연층 (36) 표면의 배선 패턴 (32) 을 전기적으로 접속시킨다. 이 빌드업부 (30) 는, 주지된 서브트랙티브법이나 애디티브법 (세미 애디티브법이나 풀 애디티브법을 포함한다) 에 의해 형성된다.
여기서, 코어 기판 (20) 및 빌드업부 (30) 에는, 제 1 프로세서 코어 (81A) 에 대응하는 제 1 그라운드 라인 (11A) 과 제 2 프로세서 코어 (81B) 에 대응하는 제 2 그라운드 라인 (11B) 이 서로 독립적으로 형성되고, 제 1 프로세서 코어 (81A) 에 대응하는 제 1 전원 라인 (12A) 과 제 2 프로세서 코어 (81B) 에 대응하는 제 2 전원 라인 (12B) 이 서로 독립적으로 형성되어 있다. 또한, 다층 프린트 배선판 (10) 내에는 이들 전원 라인이나 그라운드 라인 이외에 신호 라인도 존재하지만, 도 1 에서는 신호 라인을 생략하였다.
제 1 층상 콘덴서 (40A) 는, 도 1 및 도 2 에 나타내는 바와 같이, 제 1 프로세서 코어 (81A) 에 대응되게 형성되고, 세라믹계의 고유전체 재료를 고온에서 소성한 고유전체층 (43A) 과, 이 고유전체층 (43A) 을 사이에 두는 하면 전극 (41A) 및 상면 전극 (42A) 으로 구성되어 있다. 이 중, 하면 전극 (41A) 은, 고유전체층 (43A) 하면에 형성된 베타 패턴의 구리 전극이다. 이 하면 전극 (41A) 은, 제 1 프로세서 코어 (81A) 의 그라운드용 패드 (61A) 와 동 전위가 되도록, 상면 전극 (42A) 의 관통공 (44A) 을 비접촉 상태에서 통과하는 봉상 도체 (63A) 를 통하여 각 그라운드용 패드 (61A) 와 전기적으로 접속되어 있다. 또 한, 하면 전극 (41A) 은, 이 하면 전극 (41A) 의 하방에 형성된 그라운드 라인 (11A) 에, 층간 절연층 (410) 을 상하 방향으로 관통하는 봉상 도체 (64A) 를 통하여 전기적으로 접속되어 있다. 여기서, 하면 전극 (41A) 은 각 그라운드용 패드 (61A) 와 동 전위가 되도록 접속되어 있기 때문에, 봉상 도체 (63A, 64A) 는 적어도 하나 형성하기만 하면 모든 그라운드용 패드 (61A) 를 그라운드 라인 (11A) 에 접속시킬 수 있다. 한편, 상면 전극 (42A) 은, 고유전체층 (43A) 의 상면에 형성된 베타 패턴의 구리 전극이다. 이 상면 전극 (42A) 은, 실장부 (60) 중 제 1 프로세서 코어 (81A) 의 전원용 패드 (62A) 와 동 전위가 되도록, 봉상 도체 (65A) 를 통하여 각 전원용 패드 (62A) 와 전기적으로 접속되어 있다. 또한, 상면 전극 (42A) 은, 이 상면 전극 (42A) 의 하방에 형성된 전원 라인 (12A) 에, 하면 전극 (41A) 의 관통공 (45A) 을 비접촉 상태에서 통과하여 층간 절연층 (410) 을 상하 방향으로 관통하는 봉상 도체 (66A) 를 통하여 전기적으로 접속되어 있다. 여기서, 상면 전극 (42A) 은 각 전원용 패드 (62A) 와 동 전위가 되도록 접속되어 있기 때문에, 봉상 도체 (66A) 를 적어도 하나 형성하기만 하면 모든 전원용 패드 (62A) 를 전원 라인 (12A) 에 접속시킬 수 있다. 하면 전극 (41A) 및 상면 전극 (42A) 사이의 거리는 10㎛ 이하로서 실질적으로 단락되지 않는 거리에 설정되어 있다. 또한, 고유전체층 (43A) 은, BaTiO3, SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 고유전체 재료를 0.1 ∼ 10㎛ 의 박막상으로 한 후 소성 하여 세라믹으로 한 것이다. 이 고유전체층 (43A) 의 두께는, 10㎛ 이하로서 하면 전극 (41A) 과 상면 전극 (42A) 이 실질적으로 단락되지 않도록 설정되어 있다.
제 2 층상 콘덴서 (40B) 는, 도 1 에 나타내는 바와 같이, 제 2 프로세서 코어 (81B) 에 대응되게 형성되고, 세라믹계의 고유전체 재료를 고온에서 소성한 고유전체층 (43B) 과, 이 고유전체층 (43B) 을 사이에 두는 하면 전극 (41B) 및 상면 전극 (42B) 으로 구성되어 있다. 이 중, 하면 전극 (41B) 은, 고유전체층 (43B) 의 하면에 형성된 베타 패턴의 구리 전극이다. 이 하면 전극 (41B) 은, 실장부 (60) 중 제 2 프로세서 코어 (81B) 의 그라운드용 패드 (61B) 와 동 전위가 되도록, 상면 전극 (42B) 의 관통공 (44B) 을 비접촉 상태에서 통과하는 봉상 도체 (63B) 를 통하여 각 그라운드용 패드 (61B) 와 전기적으로 접속되어 있다. 또한, 하면 전극 (41B) 은, 이 하면 전극 (41B) 의 하방에 형성된 그라운드 라인 (11B) 에, 층간 절연층 (410) 을 상하 방향으로 관통하는 봉상 도체 (64B) 를 통하여 전기적으로 접속되어 있다. 여기서, 하면 전극 (41B) 은 각 그라운드용 패드 (61B) 와 동 전위가 되도록 접속되어 있기 때문에, 봉상 도체 (63B, 64B) 는 적어도 하나 형성하기만 하면 모든 그라운드용 패드 (61B) 를 그라운드 라인 (11B) 에 접속시킬 수 있다. 한편, 상면 전극 (42B) 은, 고유전체층 (43B) 의 상면에 형성된 베타 패턴의 구리 전극이다. 이 상면 전극 (42B) 은, 실장부 (60) 중 제 2 프로세서 코어 (81B) 의 전원용 패드 (62B) 와 동 전위가 되도록, 봉상 도체 (65B) 를 통하여 각 전원용 패드 (62B) 와 전기적으로 접속되어 있다. 또한, 상면 전극 (42B) 은, 이 상면 전극 (42B) 의 하방에 형성된 전원 라인 (12B) 에, 하면 전극 (41B) 의 관통공 (45B) 을 비접촉 상태에서 통과하여 층간 절연층 (410) 을 상하 방향으로 관통하는 봉상 도체 (66B) 를 통하여 전기적으로 접속되어 있다. 여기서, 상면 전극 (42B) 은 각 전원용 패드 (62B) 와 동 전위가 되도록 접속되어 있기 때문에, 봉상 도체 (66B) 를 적어도 하나 형성하기만 하면 모든 전원용 패드 (62B) 를 전원 라인 (12B) 에 접속시킬 수 있다. 하면 전극 (41B) 및 상면 전극 (42B) 사이의 거리는 10㎛ 이하로서 실질적으로 단락되지 않는 거리에 설정되어 있다. 또한, 고유전체층 (43B) 은, BaTiO3, SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 고유전체 재료를 0.1 ∼ 10㎛ 의 박막상으로 한 후 소성하여 세라믹으로 한 것이다. 이 고유전체층 (43B) 의 두께는, 10㎛ 이하로서 하면 전극 (41B) 과 상면 전극 (42B) 이 실질적으로 단락되지 않도록 설정되어 있다. 이 제 2 층상 콘덴서 (40B) 도 도 2 의 사시도에 나타내는 구조를 갖는다.
또한, 제 1 및 제 2 층상 콘덴서 (40A, 40B) 의 관통공 (44A, 44B, 45A, 45B) 이나 그 주위는, 고유전체층간 충전층 (452) 에 의해 충전되어 있다.
응력 완화부 (50) 는 탄성 재료로 형성되어 있다. 탄성 재료로는 특별히 한정되지 않지만, 예를 들어, 변성 에폭시계 수지 시트, 폴리페닐렌에테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 및 이미드계 수지 시트 등의 유기계 수지 시트를 들 수 있다. 이들 유기계 수지 시트는, 열가소성 수지인 폴리올레핀계 수지나 폴리이미드계 수지, 열경화성 수지인 실리콘 수지나 SBR, NBR, 우레탄 등의 고무계 수지를 함유하고 있어도 되고, 실리카, 알루미나, 지르코니아 등의 무기계의 섬유상, 필러상, 편평상의 것을 함유하고 있어도 된다. 이 응력 완화부 (50) 는 영률이 10 ∼ 1000MPa 로 낮은 값인 것이 바람직하다. 응력 완화부 (50) 의 영률이 이 범위이면 실장부 (60) 에 탑재되는 반도체 소자와 층상 콘덴서 사이에 열팽창 계수차에서 기인하는 응력이 발생하더라도 그 응력을 완화시킬 수 있다. 또한, 응력 완화부 (50) 에는, 앞에서 나온 봉상 도체 (63A, 65A) 가 상하 방향으로 관통하도록 형성되어 있다.
실장부 (60) 는 듀얼 코어 프로세서 (80) 를 실장하는 영역으로, 다층 프린트 배선판 (10) 의 표면에 형성되어 있다. 이 실장부 (60) 에는, 듀얼 코어 프로세서 (80) 의 제 1 프로세서 코어 (81A) 에 대응하는 그라운드용 패드 (61A) 및 전원용 패드 (62A) 가 배치됨과 함께, 듀얼 코어 프로세서 (80) 의 제 2 프로세서 코어 (81B) 에 대응하는 그라운드용 패드 (61B) 및 전원용 패드 (62B) 가 배치되어 있다. 그라운드용 패드 (61A) 및 전원용 패드 (62A) 는, 실장부 (60) 를 평면에서 봤을 때에 중앙 부근에 격자상 또는 지그재그상으로 배열되고, 마찬가지로 그라운드용 패드 (61B) 및 전원용 패드 (62B) 도, 실장부 (60) 를 평면에서 봤을 때에 중앙 부근에 격자상 또는 지그재그상으로 배열되며, 그 둘레에 도시하지 않은 신호용 패드가 격자상, 지그재그상 또는 랜덤으로 배열되어 있다. 또한, 그라운드용 패드 (61A) 와 전원용 패드 (62A) 를 교대로 배열하고, 마찬가지로 그라운드용 패드 (61B) 와 전원용 패드 (62B) 를 교대로 배열하는 것이, 루프 인덕턴스가 낮아져 전원 전위의 순간적 저하를 방지하기 쉬워지므로 바람직하다.
다음으로, 이와 같이 구성된 다층 프린트 배선판 (10) 의 사용예에 대해 설명한다. 우선, 이면에 다수의 땜납 범프가 배열된 듀얼 코어 프로세서 (80) 를 실장부 (60) 에 탑재한다. 이 때, 제 1 프로세서 코어 (81A) 의 그라운드용 단자, 전원용 단자를 실장부 (60) 의 그라운드용 패드 (61A), 전원용 패드 (62A) 와 접촉시키고, 제 2 프로세서 코어 (81B) 의 그라운드용 단자, 전원용 단자를 실장부 (60) 의 그라운드용 패드 (61B), 전원용 패드 (62B) 와 접촉시킨다. 이어서, 리플로우에 의해 각 단자를 땜납으로 접합시킨다. 그 후, 다층 프린트 배선판 (10) 을 마더보드 등의 다른 프린트 배선판에 접합시킨다. 이 때, 미리 다층 프린트 배선판 (10) 의 이면에 형성된 패드에 땜납 범프를 형성해 두고, 다른 프린트 배선판 상의 대응하는 패드와 접촉시킨 상태에서 리플로우에 의해 접합시킨다. 또한, 제 1 프로세서 코어 (81A) 에 대응하는 그라운드 라인 (11A) 과 제 2 프로세서 코어 (81B) 에 대응하는 그라운드 라인 (11B) 은, 마더보드 등의 다른 프린트 배선판에 있어서도 독립적으로 배선된다. 또한, 제 1 프로세서 코어 (81A) 에 대응하는 전원 라인 (12A) 과 제 2 프로세서 코어 (81B) 에 대응하는 전원 라인 (12B) 도, 마더보드 등의 다른 프린트 배선판에 있어서도 독립적으로 배선된다. 이렇게 함으로써, 제 1 및 제 2 프로세서 코어 (81A, 81B) 의 일방의 전위가 순간적으로 저하되더라도 그것에 대응하는 층상 콘덴서 (40A, 40B) 의 작용에 의해 전위의 순간적 저하를 억제할 수 있고, 일방의 전압이 변동되더라도 그 전압 변동이 타방에 영향을 주지 않기 때문에 오동작이 발생하기 쉬워지지도 않는다.
다음으로, 본 실시형태의 다층 프린트 배선판 (10) 의 제조 순서에 대해 설명한다. 코어 기판 (20) 및 빌드업부 (30) 의 제조 순서는 주지된 것, 제 1 층상 콘덴서 (40A) 와 제 2 층상 콘덴서 (40B) 는 동일한 구조를 갖기 때문에, 제 1 층상 콘덴서 (40A) 및 응력 완화부 (50) 를 제조하는 순서를 중심으로 설명한다. 도 3 ∼ 도 6 은 이 순서의 설명도이다.
우선, 도 3(a) 에 나타내는 바와 같이, 빌드업부 (30) 가 형성된 코어 기판을 준비하고, 빌드업부 (30) 상에 진공 라미네이터를 사용하여 층간 절연층 (410) 을 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시켰다. 또한, 빌드업부 (30) 에는, 제 1 그라운드 라인 (11A), 제 1 전원 라인 (12A) 이 형성되어 있는 것 이외에, 도시하지 않지만 이들과 독립된 제 2 그라운드 라인 (11B), 제 2 전원 라인 (12B) 도 형성되어 있다. 이어서, 미리 제조해 둔 고유전체 시트 (420) 를 층간 절연층 (410) 상에 진공 라미네이터를 사용하여 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시키고, 그 후 150℃ 에서 3 시간 경화시켰다 (도 3(b) 참조). 여기서, 고유전체 시트 (420) 는 다음과 같이 하여 제조된다. 즉, 두께 12㎛ 의 구리박 (422) (이후에 하면 전극 (41A) 이 된다) 에, BaTiO3, SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 고유전체 재료를 롤 코터, 닥터 블레이드 등의 인쇄기를 사용하여, 두께 0.1 ∼ 10㎛ 의 박막상으로 인쇄하여 미소성층 (未燒成層) 으로 한다. 인쇄 후, 이 미소성층을 진공 중 또는 N2 가스 등의 비산화 분위기에서 600 ∼ 950℃ 의 온도 범위에서 소성하여, 고유전체층 (424) 으로 한다. 그 후, 스퍼터 등의 진공 증착 장치를 사용하여 고유전체층 (424) 상에 구리, 백금, 금 등의 금속층을 형성하고 다시 이 금속층 상에 전해 도금 등으로 구리, 니켈, 주석 등의 금속을 10㎛ 정도 더함으로써, 상부 금속층 (426) (이후에 상면 전극 (42A) 의 일부를 이룬다) 을 형성한다. 이 결과, 고유전체 시트 (420) 가 얻어진다.
다음으로, 고유전체 시트 (420) 를 적층한 제조 도중의 기판 상에 시판되는 드라이 필름 (430) 을 접착시키고 (도 3(c) 참조), 다층 프린트 배선판의 패턴 형성시에 통상적으로 실시되는 노광·현상 (도 3(d) 참조), 에칭 (도 3(e) 참조) 및 필름 박리 (도 3(f) 참조) 에 의해, 고유전체 시트 (420) 의 패턴 형성을 실시하였다. 또한, 에칭 공정에서는 염화 제 2 구리 에칭액을 사용하였다.
다음으로, 고유전체 시트 (420) 를 패턴 형성한 제조 도중의 기판 상에 다시 드라이 필름 (440) 을 접착시키고 (도 4(a) 참조), 노광·현상 (도 4(b) 참조), 에칭 (도 4(c) 참조) 및 필름 박리 (도 4(d) 참조)에 의해, 고유전체 시트 (420) 상의 금속층 (426) 및 고유전체층 (424) 의 패턴 형성을 실시하였다. 또한, 에칭 공정에서는 염화 제 2 구리 에칭액을 사용하였는데, 금속층 (426) 및 고유전체층 (424) 까지 에칭된 후 구리박 (422) 이 약간 에칭된 상태가 되도록 단시간에 처리하였다.
다음으로, 금속층 (426) 및 고유전체층 (424) 을 패턴 형성한 제조 도중의 기판 상에 층간 충전용 수지 (450) 를 스퀴지를 사용하여 충전하고 (도 4(e) 참조), 100℃ 에서 20 분간 건조시켰다. 여기서, 층간 충전용 수지 (450) 는, 비스페놀 F 형 에폭시 모노머 (유화 쉘사 제조, 분자량 310, 상품명 YL983U) 100 중량부, 표면에 실란커플링재가 코팅된 평균 입경이 1.6㎛ 이고 최대 입자 직경이 15㎛ 이하인 SiO2 구상(球狀) 입자 (애드텍사 제조, 상품명 CRS1101-CE) 72 중량부 및 레벨링제 (산노프코사 제조, 상품명 펠레놀 S4) 1.5 중량부를 용기에 넣고 교반 혼합함으로써 조제하였다. 이 때의 점도는 23 ± 1℃ 에서 30 ∼ 60Pa／s 이었다. 또한, 경화제로서 이미다졸 경화제 (시코쿠카세이사 제조, 상품명 2E4MZ-CN) 를 6.5 중량부 사용하였다. 이 수지 (450) 를 충전하고 건조시킨 후, 제조 도중의 기판 표면을 고유전체 시트 (420) 의 상부 금속층 (426) 표면이 노출될 때까지 연마하여 평탄화시키고, 이어서 100℃ 에서 1 시간, 150℃ 에서 1 시간의 가열 처리를 실시함으로써, 이 수지 (450) 를 경화시켜 고유전체층간 충전층 (452) 으로 하였다 (도 4(f) 참조).
다음으로, 고유전체층간 충전층 (452) 을 형성한 제조 도중의 기판 표면의 소정 위치에 탄산가스 레이저나 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 빌드업부 (30) 의 배선 패턴 (32) 표면에 이르는 스루홀 (454) 을 형성하였다 (도 5(a) 참조). 이어서, 이 제조 도중의 기판 표면에 무전해 도금 촉매를 부여한 후, 무전해 구리 도금 수용액 중에 그 기판을 침지시켜, 스루홀 (454) 의 내벽, 고유전체 시트 (420) 의 표면 및 고유전체층간 충전층 (452) 의 표면에 두께 0.6 ∼ 3.0㎛ 의 무전해 구리 도금막 (456) 을 형성하였다 (도 5(b) 참조). 또한, 무전해 도금 수용액은 이하의 조성의 것을 사용하였다. 황산구리 : 0.03㏖/L, EDTA : 0.200㏖/L, HCHO : 0.1g/L, NaOH : 0.1㏖/L, α,α'-비피리딜 : 100㎎/L, 폴리에틸렌글리콜 (PEG) 0.1g/L.
다음으로, 무전해 구리 도금막 (456) 상에 시판되는 드라이 필름 (460) 을 접착시키고 (도 5(c) 참조), 노광·현상 및 에칭에 의해 도금 레지스트 (462) 를 형성하고 (도 5(d) 참조), 도금 레지스트 (462) 가 형성되어 있지 않은 노출면에 두께 25㎛ 의 전해 구리 도금막 (464) 을 형성하였다 (도 5(e) 참조). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 : 200g/L, 황산구리 : 80g/L, 첨가제 : 19.5㎖/L (아토테크 재팬사 제조, 카파라시드 GL). 또한, 전해 구리 도금은 이하의 조건에서 실시하였다. 전류 밀도 1A/d㎡, 시간 115 분, 온도 23 ± 2℃. 이어서, 드라이 필름 (460) 을 박리하고, 그 드라이 필름 (460) 이 남아있던 부분, 즉 전해 구리 도금막 (464) 끼리 사이에 존재하는 무전해 구리 도금막 (456) 과 고유전체 시트 (420) 의 상부 금속층 (426) 중 노출되어 있는 부분을 황산-과산화수소계의 에칭액으로 에칭하였다 (도 5(f) 참조). 이러한 공정을 거침으로써, 빌드업부 (30) 상에 제 1 층상 콘덴서 (40A) 가 형성되었다. 즉, 구리박 (422) 이 하면 전극 (41A) 에 상당하고, 고유전체층 (424) 이 고유전체층 (43A) 에 상당하며, 상부 금속층 (426), 무전해 구리 도금막 (456) 및 전해 구리 도금막 (464) 이 상면 전극 (42A) 에 상당한다. 또한, 제 2 층상 콘덴서 (40B) 에 대해서도, 제 1 층상 콘덴서 (40A) 와 동시 병행적으로 형성하였다.
다음으로, 전해 구리 도금막 (464) 을 형성한 제조 도중의 기판을 NaOH (10g/L), NaClO2 (40g/L), Na3PO4 (6g/L) 를 함유하는 수용액을 흑화욕 (黑化浴) (산화욕) 으로 하는 흑화 처리, 및, NaOH (10g/L), NaBH4 (6g/L) 를 함유하는 수용액을 환원욕으로 하는 환원 처리를 실시하여, 전해 구리 도금막 (464) 표면에 조화면을 형성하였다 (도시 생략). 그 후, 제 1 층상 콘덴서 (40A) 및 도시하지 않은 제 2 층상 콘덴서 (40B) 상에 수지 절연 시트 (470) 를 진공 라미네이터로 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시키고, 150℃ 에서 3 시간 경화시켰다 (도 6(a) 참조). 이 수지 절연 시트 (470) 는, 변성 에폭시계 수지 시트, 폴리페닐렌에테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 또는 이미드계 수지 시트이며, 열가소성 수지인 폴리올레핀계 수지나 폴리이미드계 수지, 열경화성 수지인 실리콘 수지나 SBR, NBR, 우레탄 등의 고무계 수지를 함유하고 있어도 되고, 실리카, 알루미나, 지르코니아 등의 무기계의 섬유상, 필러상, 편평상의 것이 분산되어 있어도 된다. 또한, 이 수지 절연 시트 (470) 의 영률은 10 ∼ 1000MPa 가 바람직하다. 수지 절연 시트 (470) 의 영률이 이 범위이면 듀얼 코어 프로세서 (80) 와 다층 프린트 배선판 (10) 사이의 열팽창 계수차에서 기인하는 응력을 완화시킬 수 있기 때문이다.
이 수지 절연 시트 (470) 에, CO2 레이저로 φ1.4㎜ 의 마스크 직경을 통하여 2.0mj 의 에너지 밀도, 2 쇼트의 조건에서 φ65㎛ 의 스루홀 (472) 을 형성하였다 (도 6(b) 참조). 그 후, 60g/L 의 과망간산을 함유하는 80℃ 의 용액에 10 분간 침지시켜 수지 절연 시트 (470) 의 표면을 조화 (粗化) 시켰다. 다음으로, 조화시킨 후의 제조 도중의 기판을, 중화 용액 (쉬플리사 제조, 상품명 서큐포지트 MLB 뉴트라라이저) 에 침지시키고 나서 물 세정하였다. 또한, 기판을 염화팔라듐 (PdCl2) 과 염화 제 1 주석 (SnCl2) 을 함유하는 촉매액 중에 침지시켜 팔라듐 금속을 석출시킴으로써, 수지 절연 시트 (470) 의 표면 (스루홀 (472) 의 내벽을 포함한다) 에 팔라듐 촉매를 부여하였다. 다음으로, 무전해 구리 도금 수용액 중에 기판을 침지시키고, 34℃ 의 액온도에서 40 분 처리함으로써, 수지 절연 시트 (470) 의 표면 및 스루홀 (472) 의 벽면에 두께 0.6 ∼ 3.0㎛ 의 무전해 구리 도금막을 형성하였다 (도시 생략). 또한, 무전해 구리 도금 수용액은 이하의 조성의 것을 사용하였다. 황산구리 : 0.03㏖/L, EDTA : 0.200㏖/L, HCHO : 0.1g/L, NaOH : 0.1㏖/L, α,α'-비피리딜 : 100㎎/L, 폴리에틸렌글리콜 (PEG) 0.1g/L. 다음으로, 무전해 구리 도금막 상에 드라이 필름을 형성하고, 이하의 조건에서 두께 25㎛ 의 전해 구리 도금막을 형성하였다 (도시 생략). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 : 200g/L, 황산구리 : 80g/L, 첨가제 : 19.5㎖/L (아토테크 재팬사 제조, 카파라시드 GL). 또한, 전해 구리 도금은 이하의 조건에서 실시하였다. 전류 밀도 1A/d㎡, 시간 115 분 , 온도 23 ± 2℃. 이어서, 드라이 필름을 박리하여, 도 1 의 다층 프린트 배선판 (10) 을 얻었다 (도 6(c) 참조). 여기서, 수지 절연 시트 (470) 가 응력 완화부 (50) 에 상당한다. 또한, 스루홀 (472) 을 매립한 구리 도금막 (474) 의 상부가 그라운드용 패드 (61A), 전원용 패드 (62A) 에 상당한다. 또한, 이와 동시 병행적으로 그라운드용 패드 (61B), 전원용 패드 (62B) 도 형성하였다.
그 후, 시판되는 솔더 레지스트 조성물을 도포하고 건조 처리를 실시한 후, 크롬층에 의해 솔더 레지스트 개구부의 원 패턴 (마스크 패턴) 이 묘화된 소다석회 유리 기판을, 크롬층이 형성된 측을 솔더 레지스트층에 밀착시켜 탑재하고, 자외선으로 노광·현상한 후 가열 처리하여, 각 패드 (61A, 62A) 의 상면을 개구시킨 솔더 레지스트층의 패턴을 형성하고, 그 후 무전해 니켈 도금, 다시 무전해 금 도금을 실시하여, 니켈 도금 층 및 금 도금층을 형성하고, 땜납 페이스트를 인쇄하여 리플로우함으로써 땜납 범프를 형성해도 된다. 또한, 솔더 레지스트층은 형성해도 되고 형성하지 않아도 된다.
이상 상세히 서술한 다층 프린트 배선판 (10) 에 의하면, 각 프로세서 코어 (81A, 81B) 마다 독립적으로 형성된 그라운드 라인 (11A, 11B) 이나 전원 라인 (12A, 12B) 을 다층 프린트 배선판 (10) 을 탑재하는 마더보드 등에서도 독립성을 유지하며 배선되도록 하면, 각 프로세서 코어 (81A, 81B) 의 전위가 순간적으로 저하되더라도 그것에 대응하는 층상 콘덴서 (40A, 40B) 의 작용에 의해 전위의 순간적 저하를 억제할 수 있고, 프로세서 코어 (81A, 81B) 의 일방의 전압이 변동되더라도 그 전압 변동이 다른 일방에 영향을 주지 않기 때문에 오동작이 발생하지도 않는다.
또한, 제 1 및 제 2 층상 콘덴서 (40A, 40B) 의 고유전체층 (43A, 43B) 은 세라믹제이기 때문에, 종래와 같이 무기 필러가 배합된 유기 수지제인 경우에 비해 유전율을 높일 수 있고, 게다가 전극간 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리에 설정되어 있기 때문에, 제 1 및 제 2 층상 콘덴서 (40A, 40B) 의 정전 용량을 크게 할 수 있다. 따라서, 듀얼 코어 프로세서 (80) 의 제 1 프로세서 코어 (81A) 나 제 2 프로세서 코어 (81B) 의 온오프의 주파수가 수 ㎓ ∼ 수십 ㎓ (3㎓ ∼ 20㎓) 로 높은 상황하이어도 충분한 디커플링 효과를 나타내기 때문에, 전위의 순간적 저하가 발생하기 어렵다. 그런데, 일반적으로 빌드업부 (30) 는 통상적으로 200℃ 이하의 온도 조건에서 제조되기 때문에, 빌드업부 (30) 의 형성 도중에 고유전체 재료를 소성하여 세라믹으로 하는 것은 곤란하지만, 제 1 및 제 2 층상 콘덴서 (40A, 40B) 의 고유전체층 (43A, 43B) 은 빌드업부 (30) 와는 별도로 고유전체 재료를 소성하여 세라믹으로 한 것이기 때문에, 유전율을 충분히 높이기 쉽다.
또한, 제 1 층상 콘덴서 (40A) 의 상면 전극 (42A) 으로부터 하면 전극 (41A) 의 관통공 (45A) 을 비접촉 상태에서 관통하여 전원 라인 (12A) 에 전기적으로 접속되는 봉상 도체 (66A) 의 수는, 제 1 전원용 패드 (62A) 의 수보다 적기 때문에, 봉상 도체 (66A) 의 수를 제 1 전원용 패드 (62A) 의 수와 동수로 하는 경우에 비해, 하면 전극 (41A) 의 관통공 (45A) 의 수를 줄일 수 있다. 이로써, 하면 전극 (41A) 의 면적을 크게 할 수 있고, 그만큼 제 1 층상 콘덴서 (40A) 의 정전 용량을 크게 할 수 있으며, 도체의 사용량이 줄기 때문에 비용의 저감화를 도모할 수도 있다. 이 점은 제 2 층상 콘덴서 (40B) 에 대해서도 동일하다.
나아가 또한, 각 층상 콘덴서 (40A, 40B) 는, 각각에 대응하는 프로세서 코 어 (81A, 81B) 의 바로 아래에 형성되어 있기 때문에, 각 프로세서 코어 (81A, 81B) 에 짧은 배선 길이로 전원을 공급하는 것이 가능해진다.
그리고 또, 실장부 (60) 에 실장된 듀얼 코어 프로세서 (80) 와 다층 프린트 배선판 (10) 사이에 열팽창 차에 의한 응력이 발생하더라도 응력 완화부 (50) 가 그 응력을 흡수하기 때문에 문제 (예를 들어 세라믹제의 고유전체층 (43A, 43B) 에 있어서의 크랙) 가 발생하기 어렵다. 또한, 응력 완화부 (50) 는, 실장부 (60) 에 실장되는 듀얼 코어 프로세서 (80) 의 바로 아래에만 형성되어 있어도 된다. 열팽창 차에 의한 응력이 문제가 되는 것은 주로 듀얼 코어 프로세서 (80) 의 바로 아래이기 때문에, 이 부분에 응력 완화부 (50) 를 형성하면 재료 비용을 억제할 수 있다.
또한, 본 발명은 상기 서술한 실시형태에 조금도 한정되지 않고, 본 발명의 기술적 범위에 속하는 한 다양한 양태로 실시할 수 있다는 것은 말할 필요도 없다.
예를 들어, 도 7 에 나타내는 바와 같이, 실장부 (60) 에 칩 콘덴서 (73A) 를 탑재하기 위한 패드 (71A, 72A) 를 형성하고, 패드 (71A) 를 하면 전극 (41A) 을 통하여 그라운드 라인 (11A) 에 접속시키고, 패드 (72A) 를 상면 전극 (42A) 을 통하여 전원 라인 (12A) 에 접속시켜도 된다. 이렇게 하면, 제 1 층상 콘덴서 (40A) 만으로는 정전 용량이 부족한 경우에는 칩 콘덴서 (73A) 에 의해 그 부족분을 보충할 수 있다. 또한, 디커플링 효과는 칩 콘덴서 (73A) 와 제 1 프로세서 코어 (81A) 의 배선이 길수록 저하되는데, 여기에서는 실장부 (60) 가 형성된 표면측에 칩 콘덴서 (73A) 를 설치하고 있기 때문에 제 1 프로세서 코어 (81A) 와의 배 선을 짧게 할 수 있어, 디커플링 효과의 저하를 억제할 수 있다. 또한, 도시하지 않지만, 제 2 프로세서 코어 (81B) 측에 대해서도 이와 동일하게 하여 칩 콘덴서를 탑재해도 된다.
또한, 상기 서술한 실시형태에서는, 그라운드용 패드 (61A) 로부터 상면 전극 (42A) 의 관통공 (44A) 을 비접촉 상태에서 관통하여 하면 전극 (41A) 에 도달하는 봉상 도체 (63A) 를 각 그라운드용 패드 (61A) 마다 형성하였지만, 이 봉상 도체 (63A) 의 수를 그라운드용 패드 (61A) 의 수보다 적게 함으로써 관통공 (44A) 의 수를 적게 하고 상면 전극 (42A) 의 면적을 크게 하여, 제 1 층상 콘덴서 (40A) 의 정전 용량을 크게 해도 된다. 이 때, 봉상 도체 (63A) 를 갖지 않는 그라운드용 패드 (61A) 에 대해서는, 봉상 도체 (63A) 를 갖는 그라운드용 패드 (61A) 에, 가로 방향으로 배선된 연결 도체 (예를 들어 응력 완화부 (50) 의 내부 등에 형성된다) 를 통하여 전기적으로 접속시킨다. 또한, 제 2 층상 콘덴서 (40B) 에 대해서도 이와 동일하게 하여 정전 용량을 크게 해도 된다.
[제 2 실시형태]
도 8 은 제 2 실시형태의 다층 프린트 배선판 (110) 의 부분적인 종단면도이다. 이 다층 프린트 배선판 (110) 은, 제 1 실시형태와 같이, 1 칩에 제 1 및 제 2 프로세서 코어 (81A, 81B) 를 포함하는 듀얼 코어 프로세서 (80) (도 1 참조) 를 탑재할 수 있는 실장부 (160) 와, 각 프로세서 코어마다 독립적으로 형성된 전원 라인과, 각 프로세서 코어마다 독립적으로 형성된 그라운드 라인과, 각 프로세서 코어마다 독립적으로 형성된 층상 콘덴서를 구비한 것인데, 여기에서는 설명의 편의상, 제 1 프로세서 코어 (81A) 에 대응하는 제 1 층상 콘덴서 (140A) 를 중심으로 설명하는 것으로 한다. 또한, 제 2 층상 콘덴서의 구성은 제 1 층상 콘덴서 (140A) 와 거의 동일하다.
본 실시형태의 다층 프린트 배선판 (110) 은, 도 8 에 나타내는 바와 같이, 제 1 실시형태와 동일한 빌드업부 (30) 에 적층된 층간 절연층 (120) 과, 이 층간 절연층 (120) 에 적층되고 고유전체층 (143A) 과 이 고유전체층 (143A) 을 사이에 두는 하면 전극 (141A), 상면 전극 (142A) 으로 구성된 제 1 층상 콘덴서 (140A) 와, 마찬가지로 층간 절연층 (120) 에 적층되고 제 1 층상 콘덴서 (140A) 와 동일한 구성인 제 2 층상 콘덴서 (도시 생략) 와, 제 1 층상 콘덴서 (140A) 및 제 2 층상 콘덴서에 적층되고 탄성 재료로 형성된 응력 완화부 (150) 와, 듀얼 코어 프로세서 (80) (도 1 참조) 를 실장하는 실장부 (160) 와, 이 실장부 (160) 주위에 형성된 칩 콘덴서 배치 영역 (170A) 을 구비하고 있다.
제 1 층상 콘덴서 (140A) 중, 하면 전극 (141A) 은 구리 전극이고 실장부 (160) 의 그라운드용 패드 (161A) 에 봉상 도체 (163A, 164A) 를 통하여 전기적으로 접속되며, 상면 전극 (142A) 은 구리 전극이고 실장부 (160) 의 전원용 패드 (162A) 에 봉상 도체 (165A) 를 통하여 전기적으로 접속되어 있다.
또한, 하면 전극 (141A) 은, 고유전체층 (143A) 의 하면에 형성된 베타 패턴으로서 상면 전극 (142A) 에 접속된 봉상 도체 (166A) 를 비접촉 상태에서 관통하는 통과공 (通過孔) (145A) 을 갖고 있다. 봉상 도체 (166A) 는 모든 전원용 패드 (162A) 에 대응되게 형성되어 있어도 되지만, 여기에서는 일부 전원용 패드 (162A) 에 대응되게 형성되어 있다. 그 이유는 이하와 같다. 즉, 모든 전원용 패드 (162A) 중, 몇 개의 전원용 패드 (162A) 는 봉상 도체 (165A) 를 통하여 상면 전극 (142A) 에 전기적으로 접속되고, 나머지 전원용 패드 (162A) 는 봉상 도체 (165A) 를 통하여 상면 전극 (142A) 에 전기적으로 접속된 다른 전원용 패드 (162A) 와 도시하지 않은 배선 (예를 들어 실장부 (160) 에 형성된 배선) 에 의해 전기적으로 접속되어 있기 때문에, 결국 모든 전원용 패드 (162A) 는 상면 전극 (142A) 에 접속되게 된다. 또한, 상면 전극 (142A) 으로부터 하방으로 연장되는 봉상 도체 (166A) 가 적어도 하나 있으면, 그 봉상 도체 (166A) 를 통해서 모든 전원용 패드 (162A) 를 외부의 전원 라인에 접속시킬 수 있다. 즉, 일부 전원용 패드 (162A) 에 대응되게 봉상 도체 (166A) 를 형성함으로써 하면 전극 (141A) 에 형성하는 통과공 (145A) 의 수가 적어도 되므로, 하면 전극 (141A) 의 면적이 커져, 제 1 층상 콘덴서 (140A) 의 정전 용량을 크게 할 수 있다. 또한, 통과공 (145A) 의 수나 통과공 (145A) 을 형성하는 위치는, 제 1 층상 콘덴서 (140A) 의 정전 용량이나 봉상 도체 (165A) 의 배치 등을 고려하여 결정된다.
한편, 상면 전극 (142A) 은, 고유전체층 (143A) 상면에 형성된 베타 패턴으로서 그라운드용 패드 (161A) 에 접속된 봉상 도체 (163A, 164A) 를 비접촉 상태에서 관통하는 통과공 (144A) 을 갖고 있다. 봉상 도체 (163A, 164A) 는 모든 그라운드용 패드 (161A) 에 대응되게 형성되어 있어도 되지만, 여기에서는 일부 그라운드용 패드 (161A) 에 대응되게 형성되어 있다. 그 이유는 이하와 같다. 즉, 그라운드용 패드 (161A) 끼리는 도시하지 않은 배선 (예를 들어 실장부 (160) 에 형성된 배선) 에 의해 전기적으로 접속되어 있기 때문에, 그라운드용 패드 (161A) 로부터 하방으로 연장되어 상면 전극 (142A) 에 접촉되지 않고 하면 전극 (141A) 에 접촉되는 봉상 도체 (163A, 164A) 가 적어도 하나 있으면 그 봉상 도체 (163A, 164A) 를 통해서 모든 그라운드용 패드 (161A) 를 외부의 그라운드 라인으로 접속시킬 수 있다. 그리고, 일부 그라운드용 패드 (161A) 에 대응되게 봉상 도체 (163A, 164A) 를 형성함으로써 상면 전극 (142A) 에 형성하는 통과공 (144A) 의 수가 적어도 되므로, 상면 전극 (142A) 의 면적이 커져, 제 1 층상 콘덴서 (140A) 의 정전 용량을 크게 할 수 있다. 또한, 통과공 (144A) 의 수나 통과공 (144A) 을 형성하는 위치는, 제 1 층상 콘덴서 (140A) 의 정전 용량이나 봉상 도체 (163A, 164A) 의 배치 등을 고려하여 결정된다.
이와 같이, 제 1 층상 콘덴서 (140A) 의 정전 용량을 크게 할 수 있으므로, 충분한 디커플링 효과를 나타내는 것이 가능해져, 실장부 (160) 에 실장한 듀얼 코어 프로세서 (80) 의 트랜지스터가 전원 부족이 되기 어렵다. 또한, 바로 아래에 봉상 도체 (163A, 164A) 를 갖지 않는 그라운드용 패드 (161A) 와 바로 아래에 봉상 도체 (163A, 164A) 를 갖는 그라운드용 패드 (161A) 를 전기적으로 연결하는 배선이나, 바로 아래에 봉상 도체 (165A) 를 갖지 않는 전원용 패드 (162A) 와 바로 아래에 봉상 도체 (165A) 를 갖는 전원용 패드 (162A) 를 전기적으로 연결하는 배선은, 실장부 (60) 에 형성해도 되지만, 코어 기판 (20) (도 1 참조) 의 표면이나 빌드업부 (30) 에 형성해도 되고, 제 1 층상 콘덴서 (140A) 와 실장부 (160) 사이에 다시 배선층을 형성하여 그 층에서 연결할 수도 있다.
응력 완화부 (150) 는, 제 1 실시형태와 동일한 탄성 재료로 형성되어 있다. 또한, 실장부 (160) 에 형성된 그라운드용 패드 (161A), 전원용 패드 (162A), 시그널용 패드 (169A) 는, 격자상 또는 지그재그상으로 배열되어 있다. 또한, 그라운드용 패드 (161A) 와 전원용 패드 (162A) 를 중앙 부근에 격자상 또는 지그재그상으로 배열하고, 그 둘레에 시그널용 패드 (169A) 를 격자상 또는 지그재그상 또는 랜덤으로 배열해도 된다. 실장부 (160) 의 단자 수는 1000 ∼ 30000 이다. 이 실장부 (160) 주위에는 칩 콘덴서 배치 영역 (170A) 이 복수 형성되고, 이 칩 콘덴서 배치 영역 (170A) 에는, 칩 콘덴서 (173A) 의 그라운드용 단자 및 전원용 단자와 각각 접속시키기 위한 그라운드용 패드 (171A) 및 전원용 패드 (172A) 가 형성되어 있다. 그라운드용 패드 (171A) 는 제 1 층상 콘덴서 (140A) 의 하면 전극 (141A) 을 통하여 외부 전원의 부극 (負極) 에 접속되고, 전원용 패드 (172A) 는 상면 전극 (142A) 을 통하여 외부 전원의 정극 (正極) 에 접속된다.
다음으로, 본 실시형태의 다층 프린트 배선판 (110) 의 제조 순서에 대해, 도 9 ∼ 도 11 에 기초하여 설명한다. 또한, 도 9 ∼ 도 11 에서는, 설명의 편의상, 도 8 과는 다른 절단면을 나타냈다.
우선, 도 9(a) 에 나타내는 바와 같이, 코어 기판의 편면에 빌드업부 (30) 를 형성한 기판 (500) 을 준비하고, 빌드업부 (30) 상에 진공 라미네이터를 사용하여 층간 절연층 (510) (도 8 의 층간 절연층 (120) 이 되는 것, 열경화성 절연 필름 ; 아지노모토사 제조, ABF-45SH) 을 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시켰다. 이어서, 미리 제조해 둔 구리박 (522) 과 구리박 (526) 으로 고유전체층 (524) 을 샌드위치한 구조의 고유전체 시트 (520) 를 층간 절연층 (510) 상에 진공 라미네이터를 사용하여 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시키고, 그 후 150℃ 에서 1 시간 건조시켰다 (도 9(b) 참조). 라미네이트할 때의 고유전체 시트 (520) 의 양 구리박 (522, 526) 은, 모두 회로 형성되어 있지 않은 베타층인 것이 바람직하다. 양 구리박 (522, 526) 의 일부를 에칭 등으로 제거하면, (ⅰ) 표리에서 금속의 잔존률이 변하거나, 제거한 부분이 기점이 되어 고유전체 시트가 구부러지거나 부러지거나 하는 경우가 있는 것, (ⅱ) 구리박의 일부를 제거하면 모서리부 (도 12 참조) 가 존재하게 되어, 그 부분에 라미네이트 압력이 집중되는 것, (ⅲ) 고유전체층에 직접 라미네이터가 접촉되게 되는 것 등이 원인이 되어, 고유전체층에 크랙이 발생하기 쉬워지고, 그 크랙 부분에 이후의 도금 공정에서 도금이 충전되면 양 구리박 사이에서 쇼트되어 버린다. 또한, 라미네이트 전에 전극의 일부를 제거하면, 고유전체 시트의 정전 용량이 감소된다는 문제도 발생하고, 그 고유전체 시트를 라미네이트하는 경우, 고유전체 시트와 빌드업부를 위치 맞춤하여 접촉시킬 필요성도 발생한다. 또한, 고유전체 시트가 얇아 강성이 없기 때문에, 구리박의 일부를 제거할 때의 위치 정밀도가 악화된다. 그뿐만 아니라, 얼라인먼트 정밀도를 고려하여 구리박의 일부를 제거할 필요가 있으므로, 큼직하게 구리박을 제거할 필요가 있고, 얼라인먼트 정밀도도 고유전체 시트가 얇기 때문에 나쁘다. 이상의 점에서, 라미네이트할 때의 고유전체 시트 (520) 의 양 구리박 (522, 526) 은, 모두 회로 형성되어 있지 않은 베타층인 것이 바람직한 것이다.
다음으로, 고유전체 시트 (520) 의 제조 순서에 대해 설명한다.
(1) 건조 질소 중에서, 농도 1.0몰/리터가 되도록 칭량한 디에톡시바륨과 비테트라이소프로폭시드티탄을, 탈수시킨 메탄올과 2-메톡시에탄올의 혼합 용매 (체적비 3 : 2) 에 용해시키고, 실온의 질소 분위기하에서 3 일간 교반하여 바륨과 티탄의 알콕시드 전구체 조성물 용액을 조정하였다. 이어서, 이 전구체 조성물 용액을 0℃ 로 유지하면서 교반하고, 미리 탈탄산시킨 물을 0.5 마이크로리터/분의 속도로 질소 기류 중에서 분무하여 가수분해하였다.
(2) 이와 같이 하여 제조된 졸-겔 용액을, 0.2 미크론의 필터를 통과시켜, 석출물 등을 여과하였다.
(3) 상기 (2) 에서 제조한 여과액을 두께 12㎛ 의 구리박 (522) (이후에 하면 전극 (141A) 이 된다) 상에 1500rpm 으로 1 분간 스핀코트하였다. 용액을 스핀코트한 기판을 150℃ 로 유지된 핫 플레이트 상에 3 분간 두고 건조시켰다. 그 후 기판을 850℃ 로 유지된 전기로 중에 삽입하고, 15 분간 소성을 실시하였다. 여기서, 1 회의 스핀코트/건조/소성으로 얻어지는 막두께가 0.03㎛ 가 되도록 졸-겔액의 점도를 조정하였다. 또한, 하면 전극 (141A) 으로는 구리 이외에, 니켈, 백금, 금, 은 등을 사용할 수도 있다.
(4) 스핀코트/건조/소성을 40 회 반복하여 1.2㎛ 의 고유전체층 (524) 을 얻었다.
(5) 그 후, 스퍼터 등의 진공 증착 장치를 사용하여 고유전체층 (524) 상에 구리층을 형성하고 다시 이 구리층 상에 전해 도금 등으로 구리를 10㎛ 정도 더함 으로써, 구리박 (526) (이후에 상면 전극 (142A) 의 일부를 이룬다) 을 형성하였다. 이와 같이 하여 고유전체 시트 (520) 를 얻었다. 유전 특성은, INPEDANCE/GAIN PHASE ANALYZER (휴렛팩커드사 제조, 품명 : 4194A) 를 사용하여 주파수 1㎑, 온도 25℃, OSC 레벨 1V 라는 조건에서 측정한 결과, 그 비유전율은 1,850 이었다. 또한, 진공 증착은 구리 이외에 백금, 금 등의 금속층을 형성해도 되고, 전해 도금도 구리 이외에 니켈, 주석 등의 금속층을 형성해도 된다. 또한, 고유전체층을 티탄산바륨으로 하였으나, 다른 졸-겔 용액을 사용함으로써, 고유전체층을 티탄산스트론튬 (SrTiO3), 산화탄탈 (TaO3, Ta2O5), 티탄산지르콘산납 (PZT), 티탄산지르콘산란탄납 (PLZT), 티탄산지르콘산니오브납 (PNZT), 티탄산지르콘산칼슘납 (PCZT) 및 티탄산지르콘산스트론튬납 (PSZT) 중 어느 하나로 할 수도 있다.
또한, 고유전체 시트 (520) 의 기타 제조 방법으로서 이하의 방법도 있다. 즉, 티탄산바륨 분말 (후지 티탄 공업 주식회사 제조, HPBT 시리즈) 을, 티탄산바륨 분말의 전체 중량에 대하여, 폴리비닐알코올 5 중량부, 순수 50 중량부 및 용제계 가소제로서 프탈산디옥틸 또는 프탈산디부틸 1 중량부의 비율로 혼합된 바인더 용액에 분산시키고, 이것을 롤 코터, 닥터 블레이드, α 코터 등의 인쇄기를 사용하여, 두께 12㎛ 의 구리박 (522) (이후에 하면 전극 (141A) 이 된다) 에, 두께 5 ∼ 7㎛ 정도의 박막상으로 인쇄하고, 60℃ 에서 1 시간, 80℃ 에서 3 시간, 100℃ 에서 1 시간, 120℃ 에서 1 시간, 150℃ 에서 3 시간 건조시켜 미소성층으로 한 다. BaTiO3 이외에 SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 페이스트를 롤 코터, 닥터 블레이드 등의 인쇄기를 사용하여, 두께 0.1 ∼ 10㎛ 의 박막상으로 인쇄, 건조시켜 미소성층으로 해도 된다. 인쇄 후, 이 미소성층을 600 ∼ 950℃ 의 온도 범위에서 소성하여, 고유전체층 (524) 으로 한다. 그 후, 스퍼터 등의 진공 증착 장치를 사용하여 고유전체층 (524) 상에 구리층을 형성하고 다시 이 구리층 상에 전해 도금 등으로 구리를 10㎛ 정도 더함으로써, 구리박 (526) (이후에 상면 전극 (142A) 의 일부를 이룬다) 을 형성한다. 또한, 진공 증착은 구리 이외에 백금, 금 등의 금속층을 형성해도 되고, 전해 도금도 구리 이외에 니켈, 주석 등의 금속층을 형성해도 된다. 그 이외에, 티탄산바륨을 타겟으로 한 스퍼터법으로도 할 수 있다.
다음으로, 고유전체 시트 (520) 를 적층한 제조 도중의 기판의 소정 위치에 탄산가스 레이저나 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 스루홀 (530, 531) 을 형성하였다 (도 9(c) 참조). 깊이가 깊은 스루홀 (530) 은, 고유전체 시트 (520) 및 층간 절연층 (510) 을 관통하여 빌드업부 (30) 의 배선 패턴 (32) 표면에 이르는 스루홀이다. 깊이가 얕은 스루홀 (531) 은, 구리박 (526) 과 고유전체층 (524) 을 관통하여 구리박 (522) 표면에 이르는 스루홀이다. 여기서, 스루홀 형성은, 우선 깊은 스루홀 (530) 을 형성하고, 이어서 얕은 스루홀 (531) 을 형성하였다. 깊이 조정은 레이저 쇼트 수를 변경함으로써 실시하였다. 구체적으로는, 스루홀 (531) 은 히타치 비아메카닉스 (주) 제조의 UV 레이저로, 출력 3 ∼ 10W, 주파수 30 ∼ 60㎑, 쇼트 수 4 라는 조건에서 실시하고, 스루홀 (530) 은 쇼트 수 31 로 한 것 이외에는 동일한 조건에서 실시하였다. 그 후, 스루홀 (530, 531) 내에 후술하는 스루홀 충전용 수지 (532) 를 충전하고, 80℃ 에서 1 시간, 120℃ 에서 1 시간, 150℃ 에서 30 분 건조시켰다 (도 9(d) 참조). 또한, 스루홀 (530, 531) 은, 도 8 에 나타낸 전원용 패드 (162A) 와 그라운드용 패드 (161A) 전부 (30000 개) 에 대응되게는 형성하지 않았다.
스루홀 충전용 수지는, 이하와 같이 하여 제조하였다. 비스페놀 F 형 에폭시 모노머 (유화 쉘 제조, 분자량 : 310, 상품명 : E-807) 100 중량부와, 이미다졸 경화제 (시코쿠 화성 제조, 상품명 : 2E4MZ-CN) 6 중량부를 혼합하고, 추가로 이 혼합물에 대하여, 평균 입경 1.6㎛ 의 SiO2 구상 입자 170 중량부를 혼합하고, 3 개 롤로 혼련함으로써 그 혼합물의 점도를, 23 ± 1℃ 에서 45000 ∼ 49000cps 로 조정하여, 스루홀 충전용 수지를 얻었다.
이어서, 전 (前) 공정에서 충전한 스루홀 충전용 수지 (532) 에 스루홀 (530a, 531a) 을 형성하고, 과망간산 용액에 침지시켜 조화시키고, 그 후, 170℃ 에서 3 시간 건조 경화시켜 완전 경화시켰다 (도 9(e) 참조). 스루홀 (530a) 은, 스루홀 충전용 수지 (532) 를 관통하여 빌드업부 (30) 의 배선 패턴 (32) 표면에 이르는 스루홀이다. 다른 일방의 스루홀 (531a) 은, 스루홀 충전용 수지 (532), 구리박 (522) 및 층간 절연층 (510) 을 관통하여 빌드업부 (30) 의 배선 패 턴 (32) 표면에 이르는 스루홀이다. 또한, 스루홀 (530a) 은, CO2 레이저로 φ1.4㎜ 의 마스크 직경을 통하여 2.0mj 의 에너지 밀도, 2 쇼트라는 조건에서 형성하고, 스루홀 (531a) 은 UV 레이저로 52 쇼트로 한 것 이외에는 동일한 조건에서 형성하였다 (출력 : 3 ∼ 10w, 주파수 : 30 ∼ 60㎑).
그 후, 기판 표면에 무전해 구리 도금용 촉매를 부여하고, 이하의 무전해 구리 도금액에 침지시켜 기판 표면에 0.6 ∼ 3.0㎛ 의 무전해 구리 도금막 (540) 을 형성하였다 (도 10(a) 참조). 또한, 무전해 구리 도금 수용액은 이하의 조성의 것을 사용하였다. 황산구리 : 0.03㏖/L, EDTA : 0.200㏖/L, HCHO : 0.1g/L, NaOH : 0.1㏖/L, α,α'-비피리딜 : 100㎎/L, 폴리에틸렌글리콜 (PEG) 0.1g/L.
다음으로, 무전해 구리 도금막 (540) 상에 시판되는 드라이 필름을 접착시키고, 노광·현상에 의해 도금 레지스트 (541) 를 형성하고 (도 10(b) 참조), 도금 레지스트 비형성부에 두께 25㎛ 의 전해 구리 도금막 (542) 을 형성하였다 (도 10(c) 참조). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 : 200g/L, 황산구리 : 80g/L, 첨가제 : 19.5㎖/L (아토테크 재팬사 제조, 카파라시드 GL). 또한, 전해 구리 도금은 이하의 조건에서 실시하였다. 전류 밀도 1A/d㎡, 시간 115 분 , 온도 23 ± 2℃. 이어서, 도금 레지스트 (541) 를 박리하고, 그 도금 레지스트 (541) 가 남아있던 부분, 즉 전해 구리 도금막 (542) 끼리 사이에 존재하는 무전해 구리 도금막 (540) 을 황산-과산화수소계의 에칭액으로 에칭 (퀵 에칭) 하여, 상부 전극 (543) 및 구리박 (522) 과 접속되어 있는 랜드 (544) 를 형성하였다 (도 10(d) 참조).
이어서, 상부 전극 (543), 랜드 (544) 상에 하기의 응력 완화 시트 (550) (도 8 의 응력 완화부 (150) 가 되는 것) 를 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시키고, 150 도에서 1 시간 건조시켰다 (도 10(e) 참조).
응력 완화 시트 (550) 는 이하와 같이 하여 제조하였다. 즉, 나프탈렌형의 에폭시 수지 (닛폰 화약 (주) 제조, 상품명 : NC-7000L) 100 중량부, 페놀-자일리렌글리콜 축합 수지 (미츠이 화학 제조, 상품명 : XLC-LL) 20 중량부, 가교 고무 입자로서 Tg 가 －50℃ 인 카르복실산 변성 NBR (JSR (주) 제조, 상품명 : XER-91) 90 중량부, 1-시아노에틸-2-에틸-4-메틸이미다졸 4 중량부를 락트산에틸 300 중량부에 용해시킨 수지 조성물을 롤 코터 (서마트로닉스 무역 제조) 를 사용하여, 폴리메틸펜텐 (TPX) (미츠이 석유 화학 공업 제조, 상품명 : 오퓨런 X-88) 제의 42 ∼ 45㎛ 두께의 필름 상에 도포하고, 그 후, 80℃ 에서 2 시간, 120℃ 에서 1 시간, 150℃ 에서 30 분 건조시켜 두께 40㎛ 의 응력 완화 시트로 하였다. 또한, 이 응력 완화 시트는 30℃ 에서 영률이 500MPa 이다.
이어서, 응력 완화 시트 (550) 의 소정 위치에 CO2 레이저로, φ1.4㎜ 의 마스크 직경을 통하여 2.0mj 의 에너지 밀도, 1 쇼트로 비아홀 (560) 을 형성하였다 (도 11(a) 참조). 이어서, 조화 처리하고, 150℃ 에서 3 시간 건조 경화시켜 응력 완화 시트 (550) 를 완전 경화시켰다. 그 후, 촉매 부여, 화학 구리, 도 금 레지스트 형성, 전기 구리 도금, 도금 레지스트 박리, 퀵 에칭의 공정을 실시함으로써, 비아홀 (560) 을 금속으로 충전함과 함께 최표층에 각 비아홀 (560) 상면에 패드 (그라운드용 패드 (161A), 전원용 패드 (162A)) 를 형성하여, 실장부 (160) 를 갖는 다층 프린트 배선판 (110) 을 얻었다 (도 11(b)). 또한, 랜드 (544) 및 구리박 (542) 에 접속되어 있는 그라운드용 패드 (161A) 는 그라운드 라인에 접속되고, 상부 전극 (543) 에 접속되어 있는 전원용 패드 (162A) 는 전원 라인에 접속된다.
그 후, 실장부 (60) 의 각 단자 상에 땜납 범프를 형성해도 된다 (형성 방법은 제 1 실시형태를 참조). 또한, 도 8 과 같이 칩 콘덴서 (173A) 를 실장하는 경우, 도 9(b) 공정 후, 칩 콘덴서 (173A) 일방의 단자와 하면 전극 (141A) 이 도체 (562) 로 전기적으로 연결되도록 에칭 공정 (소위 텐팅법) 을 실시하였다. 그 에칭 공정에서는, 염화 제 2 구리 에칭액을 사용하였는데, 구리박 (526) 및 고유전체층 (524) 까지 에칭된 후 구리박 (522) 이 약간 에칭된 상태가 되도록 단시간에 처리하였다. 그리고, 최종적으로는 이 구리박 (522) 에 연결되는 금속층을 응력 완화 시트 (550) 에 형성하고, 그 금속층의 상면에 패드 (171A) 를 형성하였다. 또한, 칩 콘덴서 (173A) 의 다른 일방의 단자와 접속시키기 위한 패드 (172A) 는, 응력 완화 시트 (550) 에 형성한 비아홀 (560) 중 하나에 충전한 금속의 상면에 형성하였다.
이상 상세히 서술한 제 2 실시형태의 다층 프린트 배선판 (110) 에 의하면, 상기 서술한 제 1 실시형태와 동일한 효과가 얻어진다. 본 실시형태에서는, 제 1 층상 콘덴서 (140A) 의 정전 용량 C 가 다이 바로 아래에서 0.5㎌ 가 되도록 하면 전극 (141A) 과 상면 전극 (142A) 의 대향 면적 S 를 결정하고, 그 대향 면적 S 에 기초하여 하면 전극 (141A) 의 통과공 (145A) 의 수와 위치 및 상면 전극 (142A) 의 통과공 (144A) 의 수와 위치를 결정하였다. 여기서, 대향 면적 S 는 C ＝ ε0·εr·d/S 로부터 산출하였다. 즉, 고유전체층 (143A) 의 비유전율 εr 은 1850 이고 그 두께 d 는 1.2㎛ 이기 때문에 이들 값을 앞에서 나온 식에 대입함과 함께, 정전 용량 C 에 0.5㎌ 를 대입하여 대향 면적 S 를 산출하였다. 또한, ε0 은 진공시의 유전율 (상수) 이다.
[제 3 실시형태]
도 13 은 제 3 실시형태의 다층 프린트 배선판 (210) 의 부분적인 종단면도이다. 이 다층 프린트 배선판 (210) 은, 제 1 실시형태와 같이, 1 칩에 제 1 및 제 2 프로세서 코어 (81A, 81B) 를 포함하는 듀얼 코어 프로세서 (80) (도 1 참조) 를 탑재할 수 있는 실장부 (260) 와, 각 프로세서 코어마다 독립적으로 형성된 전원 라인과, 각 프로세서 코어마다 독립적으로 형성된 그라운드 라인과, 각 프로세서 코어마다 독립적으로 형성된 층상 콘덴서를 구비한 것인데, 여기에서는 설명의 편의상, 제 1 프로세서 코어 (81A) 에 대응하는 제 1 층상 콘덴서 (240A) 를 중심으로 설명하는 것으로 한다. 또한, 제 2 층상 콘덴서의 구성은 제 1 층상 콘덴서 (240A) 와 거의 동일하다.
본 실시형태의 다층 프린트 배선판 (210) 은, 도 13 에 나타내는 바와 같이, 제 1 실시형태와 동일한 빌드업부 (30) 에 적층된 층간 절연층 (220) 과, 이 층간 절연층 (220) 에 적층되고 고유전체층 (243A) 과 이 고유전체층 (243A) 을 사이에 두는 하면 전극 (241A), 상면 전극 (242A) 으로 구성된 제 1 층상 콘덴서 (240A) 와, 마찬가지로 층간 절연층 (220) 에 적층되고 제 1 층상 콘덴서 (240A) 와 동일한 구성인 제 2 층상 콘덴서 (도시 생략) 와, 제 1 층상 콘덴서 (240A) 및 제 2 층상 콘덴서에 적층된 층간 절연층 (245) 과, 이 층간 절연층 (245) 에 적층되고 탄성 재료로 형성된 응력 완화부 (250) 와, 듀얼 코어 프로세서 (80) (도 1 참조) 를 실장하는 실장부 (260) 와, 이 실장부 (260) 주위에 형성된 칩 콘덴서 배치 영역 (270A) 를 구비하고 있다.
제 1 층상 콘덴서 (240A) 중, 하면 전극 (241A) 은 고유전체층 (243A) 의 하면에 형성된 베타 패턴의 구리 전극이며, 실장부 (260) 의 그라운드용 패드 (261A) 에 전기적으로 접속되어 있다. 설명상, 그라운드용 패드 (261A) 를 그라운드용 패드 (261Ax) 와 그라운드용 패드 (261Ay) 의 2 종류로 분류한다. 이 중, 그라운드용 패드 (261Ax) 는, 봉상 도체 (281A) 를 통하여 랜드 (266Ax) 에 전기적으로 접속되어 있다. 이 랜드 (266Ax) 는 바로 아래에 봉상 도체를 갖고 있지 않다. 또한, 그라운드용 패드 (261Ay) 는, 봉상 도체 (281A) 를 통하여 랜드 (266Ay) 에 접속되고 그 랜드 (266Ay) 가 봉상 도체 (282A) 를 통하여 하면 전극 (241A) 및 빌드업부 (30) 의 배선 패턴 (32) 의 그라운드 라인에 전기적으로 접속되어 있다. 또한, 봉상 도체 (282A) 에 접속된 랜드 (268A) 는, 상면 전극 (242A) 과는 전기적으로 독립되어 있다. 또한, 그라운드용 패드 (261Ax) 에 연결되는 랜드 (266Ax) 와 그라운드용 패드 (261Ay) 에 연결되는 랜드 (266Ay) 는, 배선 (246A) (도 14 참조) 에 의해 전기적으로 접속되어 있다. 이 결과, 모든 그라운드용 패드 (261A) 는 동 전위가 된다. 이와 같이 하여, 하면 전극 (241A) 은, 각 그라운드용 패드 (261A) 에 접속됨과 함께 빌드업부 (30) 의 배선 패턴 (32) 의 그라운드 라인에 접속되고, 이 그라운드 라인을 통하여 외부의 그라운드 라인에 접속되어 있다. 또한, 하면 전극 (241A) 은, 후술하는 봉상 도체 (285A) 를 비접촉 상태에서 관통하는 통과공 (245A) 을 갖고 있지만, 봉상 도체 (285A) 는, 후술하는 바와 같이 한정된 전원용 패드 (262Ay) 에 대응되게 형성되어 있는 것이기 때문에 통과공 (245A) 의 수는 적어도 된다. 이 결과, 하면 전극 (241A) 의 면적이 커져, 제 1 층상 콘덴서 (240A) 의 정전 용량을 크게 할 수 있다. 또한, 통과공 (245A) 의 수나 통과공 (245A) 을 형성하는 위치는, 제 1 층상 콘덴서 (240A) 의 정전 용량 등을 고려하여 결정된다.
한편, 상면 전극 (242A) 은 고유전체층 (243A) 의 상면에 형성된 베타 패턴의 구리 전극이며, 실장부 (260) 의 전원용 패드 (262A) 에 전기적으로 접속되어 있다. 설명상, 전원용 패드 (262A) 를 전원용 패드 (262Ax) 와 전원용 패드 (262Ay) 의 2 종류로 분류한다. 이 중, 전원용 패드 (262Ax) 는, 봉상 도체 (283A) 를 통하여 랜드 (267Ax) 에 접속되고 그 랜드 (267Ax) 가 봉상 도체 (284A) 를 통하여 상면 전극 (242A) 에 전기적으로 접속되어 있다. 또한, 전원용 패드 (262Ay) 는, 봉상 도체 (283A) 를 통하여 랜드 (267Ay) 에 접속되고 그 랜드 (267Ay) 가 봉상 도체 (285A) 를 통하여 하면 전극 (241A) 및 상면 전극 (242A) 중 어느 것에도 접촉되지 않고 빌드업부 (30) 의 배선 패턴 (32) 중 전원 라인에 전기 적으로 접속되어 있다. 또한, 전원용 패드 (262Ax) 에 연결되는 랜드 (267Ax) 와 전원용 패드 (262Ay) 에 연결되는 랜드 (267Ay) 는, 배선 (247A) (도 14 참조) 에 의해 전기적으로 접속되어 있다. 이 결과, 모든 전원용 패드 (262A) 는 동 전위가 된다. 이와 같이 하여, 상면 전극 (242A) 은, 각 전원용 패드 (262A) 에 접속됨과 함께 빌드업부 (30) 의 배선 패턴 (32) 의 전원 라인에 접속되고, 이 전원 라인을 통하여 외부의 전원 라인에 접속되어 있다. 이 때문에, 상면 전극 (242A) 에는, 빌드업부 (30) 의 배선 패턴 (32) 의 전원 라인으로부터 비아홀 (285A), 배선 (247A) 및 봉상 도체 (283A) 를 거쳐 전원이 공급된다. 또한, 상면 전극 (242A) 은, 봉상 도체 (285A) 를 비접촉 상태에서 관통하는 통과공 (244Aa) 이나 랜드 (268A) 와의 절연을 확보하기 위한 통과공 (246A) 을 갖고 있지만, 봉상 도체 (285A) 는 전원용 패드 (262A) 중 일부 전원용 패드 (262Ay) 에 형성되고, 통과공 (246A) 은 그라운드용 패드 (261A) 중 일부 그라운드용 패드 (261Ay) 에 대응되게 형성되어 있는 것이기 때문에, 통과공 (244A, 246A) 의 수는 적어도 된다. 이 결과, 상면 전극 (242A) 의 면적이 커져, 제 1 층상 콘덴서 (240A) 의 정전 용량을 크게 할 수 있다. 또한, 통과공 (244A, 246A) 의 수나 통과공 (244A, 246A) 을 형성하는 위치는, 제 1 층상 콘덴서 (240A) 의 정전 용량 등을 고려하여 결정된다.
이와 같이, 제 1 층상 콘덴서 (240A) 의 정전 용량을 크게 할 수 있으므로, 충분한 디커플링 효과를 나타내는 것이 가능해져, 실장부 (260) 에 실장한 듀얼 코어 프로세서 (80) (도 1 참조) 의 트랜지스터가 전원 부족이 되기 어렵다. 또 한, 그라운드용 패드 (261Ax) 와 그라운드용 패드 (261Ay) 는 층간 절연층 (245) 상의 배선 (246A) 을 통하여 접속되고, 전원용 패드 (262Ax) 와 전원용 패드 (262Ay) 는 층간 절연층 (245) 상의 배선 (247A) 을 통하여 접속되는데, 이러한 배선을 상면 전극보다 위인 어느 하나의 층 (실장부이어도 된다) 이나 코어 기판의 표면이나 빌드업부 (30) 에 형성해도 된다. 또한, 그라운드용 패드 (261Ax) 와 그라운드용 패드 (261Ay), 전원용 패드 (262Ax) 와 전원용 패드 (262Ay) 를 어느 하나의 층의 배선으로 결선 (結線) 함에 따라, 봉상 도체 (281A) 를 모든 그라운드용 패드 (261A) 바로 아래에 형성하거나 봉상 도체 (283A) 를 모든 전원용 패드 (262A) 바로 아래에 형성하거나 할 필요가 없다. 그에 따라 실장부 바로 아래의 층에서의 랜드 수도 줄이는 것이 가능해진다. 따라서, 형성해야 하는 비아홀 수나 랜드 수가 적어지므로 고밀도화가 가능해진다.
응력 완화부 (250) 는, 제 1 실시형태와 동일한 탄성 재료로 형성되어 있다. 또한, 실장부 (260) 에 형성된 그라운드용 패드 (261A), 전원용 패드 (262A), 시그널용 패드 (263A) 는, 격자상 또는 지그재그상으로 배열되어 있다. 또한, 그라운드용 패드 (261A) 와 전원용 패드 (262A) 를 중앙 부근에 격자상 또는 지그재그상으로 배열하고, 그 둘레에 시그널용 패드 (263A) 를 격자상 또는 지그재그상 또는 랜덤으로 배열해도 된다. 실장부 (260) 의 단자 수는 1000 ∼ 30000 이다. 이 실장부 (260) 주위에는, 칩 콘덴서 배치 영역 (270A) 이 복수 형성되고, 이 칩 콘덴서 배치 영역 (270A) 에는, 칩 콘덴서 (273A) 의 그라운드용 단자 및 전원용 단자와 각각 접속시키기 위한 그라운드용 패드 (271A) 및 전원용 패드 (272A) 가 형성되어 있다. 그라운드용 패드 (271A) 는 제 1 층상 콘덴서 (240A) 의 하면 전극 (241A) 을 통하여 외부 전원의 부극에 접속되고, 전원용 패드 (272A) 는 상면 전극 (242A) 을 통하여 외부 전원의 정극에 접속된다.
다음으로, 본 실시형태의 다층 프린트 배선판 (210) 의 제조 순서에 대해, 도 15 ∼ 도 17 에 기초하여 설명한다. 또한, 도 13 은 듀얼 코어 프로세서 (80) 의 바로 아래 즉 다이 바로 아래의 전원용 패드 (261A) 및 그라운드용 패드 (262A) 가 교대로 격자상 또는 지그재그상으로 배열된 부분을 절단하였을 때의 단면도이고, 도 14 는 제 1 층상 콘덴서 (240A) 를 모식적으로 나타낸 사시도이며, 도 15 ∼ 도 17 은 전원용 패드 (261) 및 그라운드용 패드 (262) 가 교대로 배치되어 있지 않은 부분을 절단하였을 때의 단면도이다.
우선, 도 15(a) 에 나타내는 바와 같이, 코어 기판의 편면에 빌드업부 (30) 를 형성한 기판 (600) 을 준비하고, 빌드업부 (30) 상에 진공 라미네이터를 사용하여 층간 절연층 (610) (열경화성 절연 필름 ; 아지노모토사 제조, ABF-45SH) 을 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시켰다. 이어서, 미리 제조해 둔 고유전체 시트 (620) (제조 순서는 제 2 실시형태의 고유전체 시트 (520) 와 동일) 를 층간 절연층 (610) (도 13 의 층간 절연층 (220) 이 되는 것) 상에 진공 라미네이터를 사용하여 온도 50 ∼ 150℃, 압력 0.5 ∼ 1.5MPa 라는 라미네이트 조건하에서 접착시키고, 그 후 150℃ 에서 1 시간 건조시켰다 (도 15(b) 참조). 고유전체 시트 (620) 의 구리박 (622, 626) 은 모두 회로 형성되어 있지 않은 베타층으로 하였다. 그 후, 텐팅법으로 고유전체 시트 (620) 를 에칭하였다. 그 에칭 공정에서는, 염화 제 2 구리 에칭액을 사용하였는데, 구리박 (626) 및 고유전체층 (624) 까지 에칭한 후 구리박 (622) 이 약간 에칭된 상태가 되도록 단시간에 처리하였다 (도 15(c) 참조). 도 15(c) 에서는, 구리박 (626) 의 일부를 에칭에 의해 분리하여 고립된 랜드 (626a) (도 13 의 랜드 (268A) 가 되는 것) 를 형성하였다. 그 후, 고유전체 시트 (620) 상에 층간 절연층 (도 13 의 층간 절연층 (245) 이 되는 것, 열경화성 절연 필름 ; 아지노모토사 제조, ABF-45SH) (628) 을 라미네이트하였다 (도 15(d)). 다음으로, 층간 절연층 (628) 을 적층한 제조 도중의 기판의 소정 위치에 탄산가스 레이저나 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 스루홀 (630) 을 형성하였다 (도 15(e) 참조). 스루홀 (630) 은, 층간 절연층 (628), 고유전체 시트 (620) 및 층간 절연층 (610) 을 관통하여 빌드업부 (30) 의 배선 패턴 (32) 표면에 이르도록 형성하였다. 레이저 조건은, 히타치 비아메카닉스 (주) 사 제조의 UV 레이저로, 출력 3 ∼ 10㎾, 주파수 30 ∼ 60㎑, 쇼트 수 54 로 하였다.
스루홀 (630) 을 형성한 후, 이 스루홀 (630) 에 스루홀 충전용 수지 (640) (제조 순서는 제 2 실시형태의 스루홀 충전용 수지 (532)) 를 충전하고 건조시켰다 (도 16(a) 참조). 이어서, 이 제조 도중의 기판의 소정 위치에 탄산가스 레이저나 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 스루홀 (651, 652, 653) 을 형성하였다 (도 16(b) 참조). 스루홀 (651) 은, 스루홀 충전용 수지 (640) 를 관통하여 빌드업부 (30) 의 배선 패턴 (32) 표면에 이르도록 형성하고, 스루홀 (652) 은, 층간 절연층 (628) 을 관통하여 구리박 (626) 표면에 이르도록 형성하였 으며, 스루홀 (653) 은, 층간 절연층 (628), 고유전체 시트 (620) (랜드 (626a), 고유전체층 (624) 및 구리박 (622)) 및 층간 절연층 (610) 을 관통하여 빌드업부 (30) 의 배선 패턴 (32) 표면에 이르도록 형성하였다. 이들 스루홀 (651, 652, 653) 의 형성은, 우선 스루홀 (651) 을 형성하고, 이어서 스루홀 (652, 653) 의 순서로 형성하였다. 그 스루홀의 깊이 조정은 레이저 종류, 레이저 쇼트 수를 변경하여 조정하였다. 예를 들어, 스루홀 (651) 은, CO2 레이저로 φ1.4㎜ 의 마스크 직경을 통하여 2.0mj 의 에너지 밀도, 3 쇼트라는 조건을 채용하고, 스루홀 (652) 은, 1 쇼트로 한 것 이외에는 상기 조건과 동일한 조건을 채용하였으며, 스루홀 (653) 은 UV 레이저로 56 쇼트로 한 것 이외에는 상기 조건과 동일한 조건을 채용하였다 (출력 : 3 ∼ 10W, 주파수 : 30 ∼ 60㎑). 또한, 스루홀 (630) 은, 도 13 에 나타낸 전원용 패드 (262A) 전부가 아니라 일부 즉 전원용 패드 (262Ay) 에 대응되게 형성하고, 스루홀 (653) 은, 도 13 에 나타낸 그라운드용 패드 (261A) 전부가 아니라 일부 즉 그라운드용 패드 (261Ay) 에 대응되게 형성하였다.
그 후, 170℃ 에서 3 시간 건조 경화시켜 완전 경화시켰다. 이어서, 기판 표면에 촉매 부여하고, 통상의 세미 애디티브법을 실시함으로써, 스루홀 (651, 652, 653) 을 각각 금속으로 충전하여 봉상 도체 (285A, 284A, 282A) 를 형성함과 함께 이들 봉상 도체 (285A, 284A, 282A) 의 상면에 랜드 (266Ay, 267Ax, 267Ay) 를 형성하고, 나아가서는 랜드 (267Ax) 와 랜드 (267Ay) 를 연결하는 배선 (247A) 도 형성하였다 (도 16(c) 참조). 이 배선 (247A) 을 통하여 빌드업부 (30) 의 배선 패턴 (32) 과 구리박 (626) (상면 전극 (242A) 이 된다) 이 접속되게 된다. 또한, 여기에서는 도시를 생략하였지만, 도 14 의 랜드 (266Ax) 나 배선 (246A) 도 동시에 형성하였다. 다음으로, 응력 완화 시트 (670) (도 13 의 응력 완화부 (250) 가 되는 것, 제조 순서는 제 2 실시형태의 응력 완화 시트 (550) 를 참조) 를 라미네이트하였다 (도 16(d) 참조).
이어서, 응력 완화 시트 (670) 중 각 랜드 (267Ay, 267Ax, 266Ay) 의 바로 위 위치에 각각 스루홀 (680) 을 형성하고 (도 17(a) 참조), 조화, 완전 경화, 촉매 부여, 화학 구리, 도금 레지스트, 전기 구리 도금, 도금 레지스트 박리, 퀵 에칭을 실시함으로써, 각 스루홀 (680) 을 금속으로 충전함과 함께 충전된 금속의 상면에 패드를 형성하였다 (도 17(b) 참조). 이로써, 랜드 (267Ay) 상에 봉상 도체 (283A) 및 전원용 패드 (262Ay) 를 형성하고, 랜드 (267Ax) 상에 봉상 도체 (283A) 및 전원용 패드 (262Ax) 를 형성하였으며, 랜드 (266Ay) 상에 봉상 도체 (281A) 및 그라운드용 패드 (261Ay) 를 형성하였다. 또한, 여기에서는 도시를 생략하였지만, 도 13 및 도 14 의 랜드 (266Ax) 상에 봉상 도체 (281A) 및 그라운드용 패드 (261Ax) 도 형성하였다. 이와 같이 하여 도 13 의 다층 프린트 배선판 (210) 을 얻었다. 또한, 구리박 (622) 이 하면 전극 (241A) 에 상당하고, 구리박 (626) 이 상면 전극 (242A) 에 상당하며, 고유전체층 (624) 이 고유전체층 (243A) 에 상당하고, 이들이 제 1 층상 콘덴서 (240A) 가 된다. 제 3 실시형태에 있어서, 그라운드용 패드 (261Ax) 가 어느 하나의 층 (예를 들어 실장부 (260)) 에서 그라운드용 패드 (261Ay) 에 접속되어 있는 경우, 봉상 도체 (281A), 랜드 (266Ax) 는 불필요해진다. 마찬가지로, 전극용 패드 (262Ax) 가 어느 하나의 층 (예를 들어 실장부 (260)) 에서 전극용 패드 (262Ay) 에 접속되어 있는 경우, 전원용 패드 (262Ax) 바로 아래의 봉상 도체 (283A) 나 랜드 (267Ax), 봉상 도체 (284A) 도 불필요해진다. 이렇게 함으로써 비아홀이나 랜드를 줄이는 것이 가능해진다.
그 후, 실장부 (260) 의 각 단자 상에 땜납 범프를 형성해도 된다 (형성 방법은 제 1 실시형태를 참조). 또한, 도 13 과 같이 칩 콘덴서 (273A) 를 실장하는 경우에는, 제 2 실시형태와 동일하게 하여 패드 (271A, 272A) 를 형성하면 된다.
이상 상세히 서술한 제 3 실시형태의 다층 프린트 배선판 (210) 에 의하면, 상기 서술한 제 1 실시형태와 동일한 효과가 얻어진다. 그뿐만 아니라, 본 실시형태에서는, 빌드업부 (30) 로부터, 제 1 층상 콘덴서 (240) 를 우회하지 않고 봉상 도체 (285A, 284A) 를 통하여 외부의 전원 공급원으로부터 고유전체 시트 (620) 에 전하가 차지 (charge) 되기 때문에, 외부의 전원 공급원과 제 1 층상 콘덴서 (240A) 의 전원 전극인 상면 전극 (242A) 을 연결하는 배선 길이나 그라운드 전극인 하면 전극 (241A) 을 연결하는 배선 길이가 짧아지므로, 고속 구동하는 듀얼 코어 프로세서 (80) (도 1 참조) 를 실장부 (260) 에 실장하더라도 제 1 층상 콘덴서 (240A) 가 차지 부족이 되기 어렵다. 이 점은 도시하지 않은 제 2 층상 콘덴서도 동일하다. 또한, 본 실시형태에서는, 제 1 층상 콘덴서 (240A) 의 정전 용량 C 가 다이 바로 아래에서 0.5㎌ 가 되도록 하면 전극 (241A) 과 상면 전극 (242A) 의 대향 면적 S 를 결정하고, 그 대향 면적 S 에 기초하여 하면 전극 (241A) 의 통과공 (245A) 의 수와 위치 및 상면 전극 (242A) 의 통과공 (244A, 246A) 의 수와 위치를 결정하였다. 여기서, 대향 면적 S 는 C ＝ ε0·εr·d/S 로부터 산출하였다. 즉, 고유전체층 (242A) 의 비유전율 εr 은 1850 이고 그 두께 d 는 1.2㎛ 이기 때문에 이들 값을 앞에서 나온 식에 대입함과 함께, 정전 용량 C 에 0.5㎌ 를 대입하여 대향 면적 S 를 산출하였다. 또한, ε0 은 진공시의 유전율 (상수) 이다.
또한, 상기 서술한 제조 순서에서는, 도 15(c) 의 공정 후에 층간 절연층 (628) 을 라미네이트하고 (도 15(d) 참조), 그 층간 절연층 (628) 의 소정 위치에 스루홀 (630) 을 형성하고 (도 15(e) 참조), 스루홀 (630) 에 스루홀 충전용 수지 (640) 를 충전하여 건조시킨 후 (도 16(a) 참조), 그 스루홀 충전용 수지 (640) 에 스루홀 (651) 을 형성하였으나 (도 16(b) 참조), 그 대신 다음과 같이 해도 된다. 즉, 도 15(c) 의 공정 후에, 기판 표면에 시판되는 드라이 필름을 접착시키고, 그 후, 텐팅법으로 봉상 도체 (285A) (도 16(c) 참조) 를 형성하는 위치의 고유전체 시트 (620) 를 봉상 도체 (285A) 보다 크게 에칭 제거함으로써 확대 홀 (632) 을 형성하고 (도 18(a) 참조), 그 후, 고유전체 시트 (620) 상에 층간 절연층 (628) 을 라미네이트하고, 앞서 에칭 제거하여 형성한 확대 홀 (632) 에도 층간 절연층 (628) 을 충전하고, 그 후 건조시킨다 (도 18(b)). 그리고, 그 후에는, 제 3 실시형태의 스루홀 (651, 652, 653) 을 형성하는 공정 이후의 공정을 실시해도 된다. 이로써, 스루홀 (630) 에 대한 충전 공정을 삭제하는 것이 가능해진 다.
본 발명은, 2005년 6월 13일에 출원된 일본 특허출원 2005-172444호를 우선권 주장의 기초로 하고 있으며, 그 내용 전부가 편입된다.
산업상이용가능성
본 발명의 프린트 배선판은, IC 칩 등의 반도체 소자를 탑재하기 위해 사용되는 것으로, 예를 들어 전기 관련 산업이나 통신 관련 산업 등에 이용할 수 있다.

Claims (15)

1 칩에 복수의 프로세서 코어를 포함하는 멀티 코어 프로세서를 탑재할 수 있는 실장부와,
상기 멀티 코어 프로세서의 각 프로세서 코어마다 독립적으로 형성된 전원 라인과,
상기 멀티 코어 프로세서의 각 프로세서 코어마다 독립적으로 형성된 그라운드 라인과,
상기 멀티 코어 프로세서의 각 프로세서 코어마다 독립적으로 형성되고, 고유전체층을 사이에 두는 상면 전극 및 하면 전극 중 일방이 소정의 프로세서 코어의 전원 라인에 접속되고 상기 상면 전극 및 상기 하면 전극 중 다른 일방이 상기 프로세서 코어의 그라운드 라인에 접속된 층상 콘덴서를 구비한, 프린트 배선판.
제 1 항에 있어서,
상기 고유전체층은, 미리 고유전체 재료를 소성하여 제조한 세라믹제인 것인, 프린트 배선판.
제 2 항에 있어서,
상기 고유전체층은, 티탄산바륨 (BaTiO3), 티탄산스트론튬 (SrTiO3), 산화탄 탈 (TaO3, Ta2O5), 티탄산지르콘산납 (PZT), 티탄산지르콘산란탄납 (PLZT), 티탄산지르콘산니오브납 (PNZT), 티탄산지르콘산칼슘납 (PCZT) 및 티탄산지르콘산스트론튬납 (PSZT) 으로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 원료를 소성하여 제조한 것인, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 실장부는, 각 층상 콘덴서마다, 그 층상 콘덴서의 상면 전극과 동 전위가 되는 상면 전극용 패드와, 그 층상 콘덴서의 하면 전극과 동 전위가 되는 하면 전극용 패드를 갖고,
소정의 층상 콘덴서에 대응하는 하면 전극용 패드에는, 그 층상 콘덴서의 상면 전극을 비접촉 상태에서 관통하여 하면 전극에 도달하는 봉상 도체를 통하여 그 하면 전극과 전기적으로 접속되는 직접 접속형 하면 전극용 패드와, 그 봉상 도체를 통하지 않고 상기 직접 접속형 하면 전극용 패드에 연결 도체를 통하여 전기적으로 접속되는 간접 접속형 하면 전극용 패드가 포함되는, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 하면 전극과 그 하면 전극의 하방에 형성된 전원 라인 또는 그라운드 라인을 전기적으로 접속시키는 봉상 도체의 수는, 상기 하면 전극용 패드의 수보다 적은, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 실장부는, 각 층상 콘덴서마다, 그 층상 콘덴서의 상면 전극과 동 전위가 되는 상면 전극용 패드와, 그 층상 콘덴서의 하면 전극과 동 전위가 되는 하면 전극용 패드를 갖고,
소정의 층상 콘덴서에 대응하는 상면 전극으로부터 그 층상 콘덴서의 하면 전극을 비접촉 상태에서 관통하여 그 하면 전극 하방의 전원 라인 또는 그라운드 라인에 전기적으로 접속되는 봉상 도체의 수는, 상기 상면 전극용 패드의 수보다 적은, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
각 층상 콘덴서는, 전극간 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리에 설정되어 있는, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
각 층상 콘덴서는, 각각에 대응하는 프로세서 코어의 바로 아래에 형성되어 있는, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 실장부가 형성된 표면측에 설치되어 각 층상 콘덴서마다 각각 독립적으로 접속되는 칩 콘덴서를 구비한, 프린트 배선판.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 실장부의 하방에 탄성 재료로 형성된 응력 완화부를 구비한, 프린트 배선판.
제 10 항에 있어서,
상기 응력 완화부는, 상기 실장부에 실장되는 멀티 코어 프로세서의 바로 아래에만 형성되어 있는, 프린트 배선판.
제 10 항에 있어서,
상기 응력 완화부를 형성하는 재료는, 변성 에폭시계 수지 시트, 폴리페닐렌에스테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 및 이미드계 수지 시트로 이루어지는 유기계 수지 시트군에서 선택되는 적어도 1 종인, 프린트 배선판.
제 12 항에 있어서,
상기 유기계 수지 시트는, 열가소성 수지인 폴리올레핀계 수지 및 폴리이미드계 수지, 열경화성 수지인 실리콘 수지, 그리고 고무계 수지인 SBR, NBR 및 우레탄으로 이루어지는 군에서 선택되는 적어도 1 종이 함유되어 이루어지는, 프린트 배선판.
제 12 항에 있어서,
상기 유기계 수지 시트는, 실리카, 알루미나, 지르코니아로 이루어지는 군에서 선택되는 적어도 1 종이 함유되어 이루어지는, 프린트 배선판.
제 10 항에 있어서,
상기 응력 완화부의 영률은, 10 ∼ 1000MPa 인, 프린트 배선판.
KR1020087000898A 2005-06-13 2006-06-13 프린트 배선판 KR100923895B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005172444 2005-06-13
JPJP-P-2005-00172444 2005-06-13

Publications (2)

Publication Number Publication Date
KR20080021136A KR20080021136A (ko) 2008-03-06
KR100923895B1 true KR100923895B1 (ko) 2009-10-28

Family

ID=37532272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087000898A KR100923895B1 (ko) 2005-06-13 2006-06-13 프린트 배선판

Country Status (7)

Country Link
US (1) US8164920B2 (ko)
EP (1) EP1909546A4 (ko)
JP (1) JP4971152B2 (ko)
KR (1) KR100923895B1 (ko)
CN (2) CN101199247B (ko)
TW (2) TW201141328A (ko)
WO (1) WO2006134914A1 (ko)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
WO2006058221A2 (en) 2004-11-24 2006-06-01 Abdou Samy M Devices and methods for inter-vertebral orthopedic device placement
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7808797B2 (en) * 2006-12-11 2010-10-05 Intel Corporation Microelectronic substrate including embedded components and spacer layer and method of forming same
JP4975507B2 (ja) * 2007-04-17 2012-07-11 日本特殊陶業株式会社 キャパシタ内蔵配線基板
US7799608B2 (en) 2007-08-01 2010-09-21 Advanced Micro Devices, Inc. Die stacking apparatus and method
US20090168391A1 (en) * 2007-12-27 2009-07-02 Kouichi Saitou Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same
JP5405749B2 (ja) * 2008-01-15 2014-02-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の配線基板、半導体装置、電子装置およびマザーボード
KR100966638B1 (ko) * 2008-03-25 2010-06-29 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
US8409963B2 (en) 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
JP2011082450A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
US8795335B1 (en) 2009-11-06 2014-08-05 Samy Abdou Spinal fixation devices and methods of use
US8764806B2 (en) 2009-12-07 2014-07-01 Samy Abdou Devices and methods for minimally invasive spinal stabilization and instrumentation
US8299633B2 (en) 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8450619B2 (en) * 2010-01-07 2013-05-28 International Business Machines Corporation Current spreading in organic substrates
JP5322061B2 (ja) * 2010-01-30 2013-10-23 京セラＳｌｃテクノロジー株式会社 配線基板
JP5115578B2 (ja) * 2010-03-26 2013-01-09 Ｔｄｋ株式会社 多層配線板及び多層配線板の製造方法
JP5598253B2 (ja) * 2010-10-25 2014-10-01 富士通セミコンダクター株式会社 半導体装置用基板及び半導体装置
JP5609757B2 (ja) * 2011-04-21 2014-10-22 富士通セミコンダクター株式会社 キャパシタおよび半導体装置
US8845728B1 (en) 2011-09-23 2014-09-30 Samy Abdou Spinal fixation devices and methods of use
US20130226240A1 (en) 2012-02-22 2013-08-29 Samy Abdou Spinous process fixation devices and methods of use
CN103579731B (zh) * 2012-08-03 2018-04-03 Tdk株式会社 层叠构造型平衡‑不平衡变换器
US9198767B2 (en) 2012-08-28 2015-12-01 Samy Abdou Devices and methods for spinal stabilization and instrumentation
US9320617B2 (en) 2012-10-22 2016-04-26 Cogent Spine, LLC Devices and methods for spinal stabilization and instrumentation
JP5942814B2 (ja) * 2012-11-22 2016-06-29 富士ゼロックス株式会社 多層配線基板
JP6136061B2 (ja) * 2012-12-13 2017-05-31 株式会社村田製作所 半導体装置
JP2014229698A (ja) * 2013-05-21 2014-12-08 イビデン株式会社 配線板及び配線板の製造方法
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
TWI491875B (zh) * 2013-12-26 2015-07-11 Taiwan Green Point Entpr Co Electrochemical sensing test piece and its manufacturing method
JP6165640B2 (ja) * 2014-01-10 2017-07-19 株式会社東芝 配線基板およびその製造方法
CN106575172B (zh) * 2014-07-31 2022-04-29 住友金属矿山股份有限公司 触控面板用导电性基板、触控面板用导电性基板的制造方法
KR102295103B1 (ko) * 2015-02-24 2021-08-31 삼성전기주식회사 회로기판 및 회로기판 조립체
JP6123831B2 (ja) * 2015-03-30 2017-05-10 日本電気株式会社 電子回路、演算処理制御方法、プログラム、マルチコアプロセッサ
US10043769B2 (en) 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
JP6628544B2 (ja) * 2015-10-07 2020-01-08 富士通株式会社 配線基板の製造方法
US10857003B1 (en) 2015-10-14 2020-12-08 Samy Abdou Devices and methods for vertebral stabilization
WO2017134761A1 (ja) * 2016-02-03 2017-08-10 富士通株式会社 キャパシタ内蔵多層配線基板及びその製造方法
JP6801705B2 (ja) 2016-03-11 2020-12-16 株式会社村田製作所 複合基板及び複合基板の製造方法
JP6605400B2 (ja) * 2016-06-17 2019-11-13 日立オートモティブシステムズ株式会社 電子制御装置、車両および電子制御装置製造方法
US20180089466A1 (en) * 2016-09-28 2018-03-29 Texas Instruments Incorporated Method and System for Secure Communication
US10744000B1 (en) 2016-10-25 2020-08-18 Samy Abdou Devices and methods for vertebral bone realignment
US10973648B1 (en) 2016-10-25 2021-04-13 Samy Abdou Devices and methods for vertebral bone realignment
TWI615927B (zh) * 2017-07-14 2018-02-21 矽品精密工業股份有限公司 電子封裝件暨基板結構及其製法
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
CN211909269U (zh) * 2017-11-16 2020-11-10 株式会社村田制作所 树脂多层基板、电子部件及其安装构造
JP6950747B2 (ja) * 2017-11-16 2021-10-13 株式会社村田製作所 樹脂多層基板、電子部品およびその実装構造
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US11011315B2 (en) * 2018-06-20 2021-05-18 Tdk Corporation Thin film capacitor, manufacturing method therefor, and multilayer circuit board embedded with thin film capacitor
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US11179248B2 (en) 2018-10-02 2021-11-23 Samy Abdou Devices and methods for spinal implantation
US10517167B1 (en) * 2018-10-19 2019-12-24 Eagle Technology, Llc Systems and methods for providing a high speed interconnect system with reduced crosstalk
JP7279464B2 (ja) * 2019-03-28 2023-05-23 株式会社アイシン 電子基板
CN116387270A (zh) * 2019-06-11 2023-07-04 群创光电股份有限公司 电子装置
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11056850B2 (en) 2019-07-26 2021-07-06 Eagle Technology, Llc Systems and methods for providing a soldered interface on a printed circuit board having a blind feature
US11602800B2 (en) 2019-10-10 2023-03-14 Eagle Technology, Llc Systems and methods for providing an interface on a printed circuit board using pin solder enhancement
CN113098234B (zh) 2020-01-08 2022-11-01 台达电子企业管理（上海）有限公司 供电系统
US11812545B2 (en) * 2020-01-08 2023-11-07 Delta Electronics (Shanghai) Co., Ltd Power supply system and electronic device
US11283204B1 (en) 2020-11-19 2022-03-22 Eagle Technology, Llc Systems and methods for providing a composite connector for high speed interconnect systems
US11728260B2 (en) * 2020-12-17 2023-08-15 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP2022097857A (ja) * 2020-12-21 2022-07-01 イビデン株式会社 プリント配線板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068858A (ja) * 1999-08-27 2001-03-16 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法並びに半導体装置
JP2001326293A (ja) * 2000-03-06 2001-11-22 Ngk Spark Plug Co Ltd 配線基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536857A (ja) * 1991-07-30 1993-02-12 Toshiba Corp 半導体集積回路実装基板
JP3710835B2 (ja) * 1994-07-15 2005-10-26 京セラケミカル株式会社 コンデンサー内蔵の多層銅張積層板及び銅張積層板の製造方法
JPH104176A (ja) * 1996-06-14 1998-01-06 Nec Shizuoka Ltd 半導体集積装置
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP4945842B2 (ja) * 2000-04-05 2012-06-06 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2002076637A (ja) * 2000-08-29 2002-03-15 Matsushita Electric Ind Co Ltd チップ部品内蔵基板及びその製造方法
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP3956851B2 (ja) * 2003-01-21 2007-08-08 凸版印刷株式会社 受動素子内蔵基板及びその製造方法
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US7475175B2 (en) * 2003-03-17 2009-01-06 Hewlett-Packard Development Company, L.P. Multi-processor module
JP4365166B2 (ja) * 2003-08-26 2009-11-18 新光電気工業株式会社 キャパシタ、多層配線基板及び半導体装置
JP4700332B2 (ja) 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068858A (ja) * 1999-08-27 2001-03-16 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法並びに半導体装置
JP2001326293A (ja) * 2000-03-06 2001-11-22 Ngk Spark Plug Co Ltd 配線基板

Also Published As

Publication number Publication date
US20090290316A1 (en) 2009-11-26
CN101917819A (zh) 2010-12-15
JPWO2006134914A1 (ja) 2009-01-08
JP4971152B2 (ja) 2012-07-11
EP1909546A1 (en) 2008-04-09
WO2006134914A1 (ja) 2006-12-21
TWI367701B (ko) 2012-07-01
CN101917819B (zh) 2013-04-03
US8164920B2 (en) 2012-04-24
TW200731886A (en) 2007-08-16
KR20080021136A (ko) 2008-03-06
CN101199247B (zh) 2010-09-29
TWI367700B (ko) 2012-07-01
EP1909546A4 (en) 2009-11-11
TW201141328A (en) 2011-11-16
CN101199247A (zh) 2008-06-11

Similar Documents

Publication Publication Date Title
KR100923895B1 (ko) 프린트 배선판
KR101045505B1 (ko) 다층 프린트 배선판
JP4700332B2 (ja) 多層プリント配線板
US7888803B2 (en) Printed circuit board
JP5080144B2 (ja) コンデンサ内蔵配線基板
US7480150B2 (en) Printed wiring board and method of manufacturing the same
KR101100557B1 (ko) 다층 인쇄 배선판 및 그의 제조 방법
TWI397362B (zh) Multilayer printed wiring board

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 7