JP2001068858A

JP2001068858A - 多層配線基板及びその製造方法並びに半導体装置

Info

Publication number: JP2001068858A
Application number: JP24207199A
Authority: JP
Inventors: Akio Mutsukawa; 昭雄六川; Yasuyoshi Horikawa; 泰愛堀川; Masayuki Sasaki; 正行佐々木; Akira Fujisawa; 晃藤沢
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 1999-08-27
Filing date: 1999-08-27
Publication date: 2001-03-16
Anticipated expiration: 2019-08-27
Also published as: JP3976954B2

Abstract

(57)【要約】【課題】多層配線基板において、信号遅延やクロスト
ークノイズの発生、電源ラインの電位の変動等を抑制す
るのに十分なデカップリング効果を奏し、搭載する半導
体素子（チップ）の動作信頼性の向上に寄与することを
目的とする。【解決手段】電源用の配線パターン２２ｂとグランド
用の配線パターン２５ｂとの間に挟まれている部分の樹
脂層２３を、厚さが１０μｍ以下で、且つ誘電率が２０
以上の無機フィラーが配合された有機樹脂からなる高誘
電体層によって形成すると共に、信号用の配線パターン
１５，２７と電源用の配線パターン２２ｂ又はグランド
用の配線パターン２５ｂとの間に挟まれている部分の樹
脂層１６，２６、及び信号用の配線パターン２７，２
９，３１間に挟まれている部分の樹脂層２８，３０を、
厚さが１０μｍよりも厚く、且つ高誘電体層２３よりも
低い誘電率を有する有機樹脂からなる低誘電体層によっ
て形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層配線基板及び
その製造方法並びに半導体装置に関し、より詳細には、
半導体素子を搭載するパッケージとして供されるビルド
アップ多層配線基板において信号ライン間のクロストー
クノイズや電源ライン等の電位の変動を防止するのに有
用な技術に関する。

【０００２】

【従来の技術】近年、プリント配線基板は軽量化が要求
され、かつ、小型・多ピン化されたＰＧＡ（ピン・グリ
ッド・アレイ）やＢＧＡ（ボール・グリッド・アレイ）
等を搭載すべく、配線の微細化及び高密度化が要求され
ている。しかし、従来のプリント配線基板は、ビア・ホ
ールの形成に多くの面積を必要としていたため、設計の
自由度が制限され、配線の微細化が困難であった。そこ
で、近年実用化が進んできたのが、ビルドアップ法を用
いたプリント配線基板（ビルドアップ多層配線基板）で
ある。

【０００３】ビルドアップ多層配線基板は、層間絶縁層
の材料とビア・ホール形成プロセスの組合せにより多種
類のものが作製可能であり、その製造プロセスは、一般
的には、絶縁層の形成、絶縁層におけるビア・ホールの
形成、及び、ビア・ホールの内部を含めた導体層（配線
パターン）の形成を順次繰り返して積み上げていくもの
である。このようなビルドアップ法によって得られた多
層配線基板では、集積度等が進展した半導体素子（デバ
イス）でも搭載することが可能である。

【０００４】しかしその反面、かかる多層配線基板では
配線パターンが高密度に（つまり互いに近接して）形成
されているため、信号ラインを構成する配線パターン間
でクロストークノイズが生じたり、また電源ラインを構
成する配線パターンではその電源電位が変動したりする
などの問題が生じる。そのため、これに対処するための
手段として、従来より、半導体素子（デバイス）を搭載
した多層配線基板にチップコンデンサ等の容量素子を付
設して信号ラインや電源ラインをデカップリングするこ
とが行われている。

【０００５】しかしながら、このような多層配線基板で
は、チップコンデンサを設けた分だけ配線パターンの設
計自由度が制限されたり、或いはチップコンデンサと半
導体素子の電源／グランド端子との間を接続する配線パ
ターンの引き回し距離が長くなってインピーダンス（特
にインダクタンス）の増大を招くことがある。インダク
タンスが大きいと、チップコンデンサによる「デカップ
リング」効果が薄れてしまうので、インダクタンスは出
来るだけ小さい方が望ましい。つまり、チップコンデン
サ等の容量素子は半導体素子に出来るだけ近くに配置す
ることが望ましい。

【０００６】また、チップコンデンサ等の容量素子を多
層配線基板に付設するため、多層配線基板が全体として
大型化し、また重くなるおそれもある。これは、最近の
半導体パッケージの小型化の要求に応えることを困難に
するものである。特に、高速のスイッチング動作が要求
される高周波用の半導体素子を搭載する多層配線基板で
は、周波数の上昇に伴いクロストークノイズが発生し易
くなり、またスイッチング素子が高速にオン／オフする
ことにより電源ライン等の電位が変動し易くなるため、
チップコンデンサ等を多層配線基板に設ける必要性はよ
り一層高くなり、上述したような問題は一層顕在化す
る。

【０００７】そこで、かかる問題点に対処するために、
従来技術の一例として、チップコンデンサ等の容量素子
を多層配線基板に付設する代わりに、同等の容量素子を
多層配線基板内に形成する（つまり内装する）ことが提
案されている。その技術の一例は、例えば特開平１０−
９３２４６号公報に開示されている。この公報に開示さ
れた技術では、多層配線基板内に特定値以上の比誘電率
をもつ高誘電率樹脂層を形成し、この高誘電率樹脂層を
容量素子（コンデンサ部）の誘電体層として用いてい
る。従って、チップコンデンサ等の容量素子を付設した
従来の多層配線基板に比べて、配線パターンの引き回し
距離を相対的に短くすることができ、また、容量素子が
多層配線基板に内装されているので基板全体として小型
化及び軽量化を図ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
従来技術（特開平１０−９３２４６号公報）では、チッ
プコンデンサ等の容量素子を付設した従来の多層配線基
板がかかえる問題点に対処するために、容量素子（コン
デンサ部）を多層配線基板内に形成することを開示して
いるに留まり、その容量素子（コンデンサ部）を多層配
線基板内のどの部分に設けるか、またどのような形態で
設けるかについては、特定的に明示されていない。

【０００９】例えば、電源用の導体層とグランド用の導
体層の間に高誘電率樹脂層（コンデンサ部の誘電体層）
を設けた場合にはデカップリング効果は期待できるが、
電源用又はグランド用の導体層と信号用の導体層との
間、又は信号用の導体層間に高誘電率樹脂層を設けた場
合には、大きなキャパシタンスをもつ素子（高誘電率樹
脂層）が信号ライン（信号用の導体層）に接続されるこ
とになり、これによって信号の遅延や信号ライン間のク
ロストークノイズが増大したり、電源ラインの電位が変
動したりするなどの不都合が生じる。

【００１０】つまり、多層配線基板内で容量素子（コン
デンサ部）を設ける場所によっては上記のような問題が
発生し、容量素子を設けることによって本来奏すべきデ
カップリング効果が薄れてしまうという課題があった。
デカップリング効果が十分でないと、多層配線基板に搭
載する半導体素子が誤動作するおそれもある。このよう
な点について、上記の従来技術（特開平１０−９３２４
６号公報）は一切言及しておらず、また示唆すらしてい
ない。

【００１１】本発明は、かかる従来技術における課題に
鑑み創作されたもので、信号遅延やクロストークノイズ
の発生、電源ラインの電位の変動等を抑制するのに十分
なデカップリング効果を奏し、ひいては搭載する半導体
素子の動作信頼性の向上に寄与することができる多層配
線基板及びその製造方法並びに半導体装置を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明の一形態によれば、配線パター
ンが形成された導体層が樹脂層を介して多層に形成さ
れ、前記配線パターン間が前記樹脂層を貫通するビア・
ホールによって電気的に接続されている多層配線基板に
おいて、電源用の配線パターンとグランド用の配線パタ
ーンとの間に挟まれている部分の樹脂層が、厚さが１０
μｍ以下で、且つ誘電率が２０以上の無機フィラーが配
合された有機樹脂からなる高誘電体層であると共に、信
号用の配線パターンと前記電源用の配線パターン又はグ
ランド用の配線パターンとの間に挟まれている部分の樹
脂層、及び信号用の配線パターン間に挟まれている部分
の樹脂層が、厚さが１０μｍよりも厚く、且つ前記高誘
電体層よりも低い誘電率を有する有機樹脂からなる低誘
電体層であることを特徴とする多層配線基板が提供され
る。

【００１３】本発明に係る多層配線基板によれば、電源
用の配線パターンが形成された導体層とグランド用の配
線パターンが形成された導体層との間に高誘電体層（コ
ンデンサ部の誘電体層）が設けられているので、デカッ
プリング効果を奏することができる。この場合、高誘電
体層は、比較的高い誘電率（一般に誘電体と呼ばれてい
る物質の誘電率は３〜４程度であるのに対し、本発明の
場合には２０以上）をもって、比較的薄く（１０μｍ以
下）形成されているので、コンデンサ部のキャパシタン
スを相対的に大きくすることができ、デカップリング効
果をより一層高めることが可能となる。

【００１４】一方、信号用の配線パターンが形成された
導体層と電源用又はグランド用の配線パターンが形成さ
れた導体層との間、及び信号用の配線パターンが形成さ
れた導体層間には、上記コンデンサ部の誘電体層（高誘
電体層）よりも低い誘電率をもつ低誘電体層が比較的厚
く（１０μｍよりも厚く）形成されているので、この部
分に形成されるキャパシタンスの大きさを相対的に小さ
くすることができる。これによって、従来技術に見られ
たような不都合（信号遅延やクロストークノイズの増
大、電源ラインの電位の変動など）を解消することがで
きる。

【００１５】このように本発明によれば、信号遅延やク
ロストークノイズの発生、電源ラインの電位の変動等を
抑制するのに十分なデカップリング効果を奏することが
できるので、本多層配線基板に搭載される半導体素子の
動作信頼性を高めることが可能となる。また、本発明の
他の形態によれば、配線パターンが形成された導体層が
樹脂層を介して多層に形成され、前記配線パターン間が
前記樹脂層を貫通するビア・ホールによって電気的に接
続されている多層配線基板の一方の面が、搭載される半
導体素子の電極端子と接続される半導体素子用パッドが
形成された半導体素子搭載面であり、多層配線基板の他
方の面が、外部接続端子と接合される外部接続端子用パ
ッドが形成された外部接続端子接合面である、多層配線
基板を製造する方法であって、前記半導体素子用パッド
が形成された半導体素子搭載層から前記外部接続端子用
パッドが形成された外部接続端子接合層の方向に、導体
層及び樹脂層を順次形成する際に、電源用の配線パター
ンを含む導体層とグランド用の配線パターンを含む導体
層との間の樹脂層を、厚さが１０μｍ以下で、且つ誘電
率が２０以上の無機フィラーが配合された有機樹脂から
なる高誘電体層によって形成すると共に、信号用の配線
パターンを含む導体層と前記電源用の配線パターン又は
グランド用の配線パターンを含む導体層との間の樹脂
層、及び信号用の配線パターンを含む導体層間の樹脂層
を、厚さが１０μｍよりも厚く、且つ前記高誘電体層よ
りも低い誘電率を有する有機樹脂からなる低誘電体層に
よって形成することを特徴とする多層配線基板の製造方
法が提供される。

【００１６】さらに、本発明の他の形態によれば、上述
した多層配線基板に半導体素子が搭載されていることを
特徴とする半導体装置が提供される。

【００１７】

【発明の実施の形態】図１は本発明の一実施形態に係る
ビルドアップ多層配線基板の構成を示したものである。
本実施形態のビルドアップ多層配線基板１０は、基本的
には銅（Ｃｕ）の導体層（パッド１５，２２ａ，２５
ａ，２７ａ，２９ａ，３１ａ、又は配線パターン２２
ｂ，２５ｂ，２７，２９，３１）が有機樹脂からなる絶
縁層１６，２４，２６，２８，３０を介して多層に積層
されたものであり、特に、コンデンサ部（２２ｂ，２
３，２５ｂ）が特定の厚さで且つ特定の誘電率をもって
基板１０に内装されていることを特徴とするものであ
る。

【００１８】後で詳述するように、コンデンサ部を構成
する誘電体層は、厚さが１０μｍ以下で、且つ誘電率が
２０以上の無機フィラーが配合された有機樹脂からなる
高誘電体層２３によって形成されており、またコンデン
サ部を構成する誘電体層（高誘電体層２３）を挟む両側
の電極は、その上下にそれぞれ形成された電源用の配線
パターン２２ｂを含む導体層２２とグランド用の配線パ
ターン２５ｂを含む導体層２５とによって構成されてい
る。

【００１９】また、電源用の配線パターン２２ｂ又はグ
ランド用の配線パターン２５ｂを含む導体層２２，２５
と信号用の配線パターンを含む導体層１５，２７との間
に挟まれている樹脂層（絶縁層１６，２６）、及び信号
用の配線パターンを含む導体層２７，２９，３１間に挟
まれている樹脂層（絶縁層２８，３０）は、厚さが１０
μｍよりも厚く、且つコンデンサ部の高誘電体層２３よ
りも低い誘電率を有する有機樹脂からなる低誘電体層に
よって形成されている。

【００２０】誘電率が２０以上の無機フィラー（誘電
材）としては、粒径が５μｍ以下のセラミック粉末が用
いられ、好適にはペロブスカイト型構造のセラミック粉
末が用いられる。具体例としては、ＢａＴｉＯ₃、ＰＺ
Ｔ、ＳｒＴｉＯ₃等を挙げることができる。これら誘電
材粉末は、市販品のものを用いることができるが、加熱
処理を施してから使用することが好ましい。例えば、誘
電材粉末としてＳｒＴｉＯ₃を用いる場合、大気中にお
いて６００℃以上の加熱温度で１時間以上の処理を行う
ことが望ましい。

【００２１】また、コンデンサ部の高誘電体層２３に含
まれる有機樹脂としては、例えば、ポリフェニレンエー
テル（ＰＰＥ）、イミド構造を有する樹脂、フルオレン
構造を有する樹脂等を好適に用いることができる。低誘
電体層（絶縁層１６，２６，２８，３０）を構成する有
機樹脂についても、同様の樹脂を好適に用いることがで
きる。

【００２２】また、２４はコンデンサ部の高誘電体層２
３との間に段差が生じないようにするためにコンデンサ
部の周囲に形成された絶縁層を示し、上記の低誘電体層
と同じ有機樹脂からなっている。また、ビルドアップ多
層配線基板１０の一方の面は外部接続端子接合面として
用いられ、他方の面は半導体素子搭載面として用いられ
る。外部接続端子接合面には、その露出した部分に外部
接続端子用パッド３１ａが形成され、外部接続端子用パ
ッド３１ａの領域を除いて、保護膜としてのソルダレジ
スト層４０が形成されている。外部接続端子用パッド３
１ａには、破線で示すように外部接続端子としてのはん
だボール５０が接合されるようになっている。他方、半
導体素子搭載面には、その露出した部分に半導体素子用
パッド１５が形成され、その露出した部分を除いて、金
属薄膜１２ａ及び補強板としてのＣｕ板１１ａが形成さ
れている。半導体素子用パッド１５には、破線で示すよ
うに本基板１０に搭載されるべき半導体素子（チップ）
５１の電極端子（はんだボール）５２が接続されるよう
になっている。

【００２３】さらに、各絶縁層１６，２４，２６，２
８，３０の両面に形成されたＣｕの導体層（パッド又は
配線パターン）は、各絶縁層を貫通して形成された「埋
め込みビア」の形態をもつ層間接続部２１，３２〜３７
を介して電気的に接続されている。本実施形態のビルド
アップ多層配線基板１０は、本出願人が以前に提案した
技術（特願平１１−６４２４８号）に基づいて作製する
ことができ、具体的には、半導体素子搭載面が形成され
た半導体素子搭載層（絶縁層１６）から外部接続端子接
合面が形成された外部接続端子接合層（絶縁層３０）の
方向に、つまり通常行われている積層順序とは逆の方向
に、導体層（パッド又は配線パターン）及び絶縁層を順
次積層することにより製造され得る。以下、その製造方
法を工程順に従って示す図２〜図５を参照しながら説明
する。

【００２４】先ず、最初の工程では（図２（ａ）参
照）、配線基板の補強板として用いられる金属板、例え
ば厚さ０．５ｍｍ程度のＣｕ板１１を用意し、このＣｕ
板１１の一方の面に金属薄膜１２を形成する。なお、Ｃ
ｕ板に代えて、ステンレス（ＳＵＳ）鋼板やアルミニウ
ム（Ａｌ）板等を用いてもよい。金属薄膜１２を形成す
る側のＣｕ板１１の表面の平均粗さ（Ｒａ）は０．１μ
ｍ以下であることが望ましい。もし平均粗さ（Ｒａ）が
０．１μｍを越える場合は、０．１μｍ以下となるよう
にＣｕ板１１の金属薄膜１２の形成面に研磨を施すこと
が好ましい。

【００２５】金属薄膜１２は、図示のように２層構造か
らなり、本実施形態ではＣｕ板１１の上にクロム（Ｃ
ｒ）又はチタン（Ｔｉ）をスパッタリングにより厚さ
０．０１μｍ程度に堆積させ（Ｃｒ層（又はＴｉ層）１
３）、更にその上にＣｕをスパッタリングにより厚さ
０．１μｍ程度に堆積させる（Ｃｕ層１４）ことにより
形成される。Ｃｒ層１３は、その上下の層との密着性を
向上させるための密着層として機能し、後述するように
Ｃｕ板１１をエッチング除去する際にそのエッチングを
止めるストッパ層としての機能も果たす。また、金属薄
膜１２（特にＣｕ層１４）は、後の工程でパッドや配線
パターンを形成する際に必要な電解めっき処理のための
給電層として機能する。

【００２６】次の工程では（図２（ｂ）参照）、金属薄
膜１２の上に、最終的に半導体素子５１の電極端子５２
が接続される半導体素子用パッド１５を形成する。具体
的には、先ず金属薄膜１２の上にドライフィルム等の感
光性のレジストを形成し、更に半導体素子用パッド１５
の形状に従うように露光及び現像（レジストのパターニ
ング）を行い、半導体素子用パッド１５を形成する部分
の金属薄膜１２を露出させた後、給電層（金属薄膜１
２）からの給電によるＣｕの電解めっきにより、パター
ニングされたレジストをマスクにしてＣｕの半導体素子
用パッド１５を厚さ１０μｍ程度に形成する。

【００２７】なお、半導体素子用パッド１５の形成に際
し、電解めっきの代わりに、例えば錫−銀（Ｓｎ−Ａ
ｇ）めっき等のはんだめっきを行ってもよい。この場合
には、半導体素子を搭載する際に、半導体素子用パッド
１５へのプリソルダの必要が無くなり、コストと工数の
削減に寄与することができる。次の工程では（図２
（ｃ）参照）、半導体素子用パッド１５及び金属薄膜１
２を覆うように熱硬化性の樹脂（例えば、熱硬化型のポ
リイミド樹脂、エポキシ樹脂、フェノール樹脂、ポリフ
ェニレンエーテル（ＰＰＥ）等）をスクリーン印刷によ
り厚さ２５μｍ程度に塗布し、更に熱硬化させて絶縁層
１６を形成する。

【００２８】なお、この工程では絶縁層１６を形成する
材料として熱硬化性の樹脂を用いているが、これに代え
て、感光性の樹脂を用いてもよい。次の工程では（図２
（ｄ）参照）、レーザによる穴明け処理により、金属薄
膜１２上の半導体素子用パッド１５の位置に対応する部
分の絶縁層１６にビア・ホール１７を円錐台状に形成す
る。すなわち、絶縁層１６の表面に開口される面積が半
導体素子用パッド１５の面によって規定される底面の面
積よりも大きくなるようにビア・ホール１７を形成す
る。レーザとしては、ＹＡＧレーザ、エキシマレーザ又
はＣＯ₂レーザが用いられる。

【００２９】なお、この工程ではビア・ホール１７をレ
ーザによる穴明け処理により形成しているが、かかる処
理に代えて、エッチングを行ってもよい。また、絶縁層
１６を形成する材料として感光性の樹脂を用いた場合に
は、フォトリソグラフィによりビア・ホール１７を形成
することができる。次の工程では（図３（ａ）参照）、
ビア・ホール１７（図２（ｄ）参照）の内壁面及び絶縁
層１６の表面を覆うようにＣｕをスパッタリングにより
堆積させて薄膜状Ｃｕ層１８を形成する。

【００３０】次の工程では（図３（ｂ）参照）、薄膜状
Ｃｕ層１８の上に、この薄膜状Ｃｕ層１８を給電層とし
てＣｕの電解めっきにより、ビア・ホールを埋め込む程
度の厚さにＣｕ層１９を形成する。この結果、図示のよ
うに、ビア・ホールの位置に対応する部分のＣｕ層１９
の表面に僅かな窪み２０ができる。つまり、Ｃｕ層１９
の表面に凹凸部分が残る。

【００３１】次の工程では（図３（ｃ）参照）、Ｃｕ層
１９の表面の凹凸部分を例えば機械研磨等により研磨し
て平坦にした後、更に、ウエットエッチングにより絶縁
層１６の表面が露出するまでレベリング（Ｃｕ層１９の
表面部分の除去）を行う。これによって、図示のよう
に、ビア・ホール内にＣｕが充填されて形成された層間
接続部（埋め込みビア）２１の端面が、絶縁層１６の表
面と同じレベルで平坦に形成される。

【００３２】次の工程では（図３（ｄ）参照）、層間接
続部（埋め込みビア）２１の端面及び絶縁層１６の上
に、給電層（金属薄膜１２）からの給電によるＣｕの電
解めっきにより、厚さ１０μｍ程度にＣｕ層を形成した
後、図２（ｂ）の工程で行った処理と同様にして、フォ
トリソグラフィによりパターニングされた導体層２２を
形成する。この導体層２２は、部分的にパッド２２ａを
構成すると共に、コンデンサ部の高誘電体層２３を挟む
一方の電極となる電源用の配線パターン２２ｂを構成す
る。

【００３３】次の工程では（図４（ａ）参照）、電源用
の配線パターン２２ｂ上に、コンデンサ部の高誘電体層
２３を厚さ５μｍ程度に形成する。具体的な方法として
は、誘電率が２０以上の無機フィラーを含んだ樹脂ペー
ストをスクリーン印刷により塗布するか、或いは、誘電
率が２０以上の無機フィラーを含んだ感光性の樹脂ペー
スト又は樹脂フィルム（半硬化状態のもの）を「ベタ」
状に塗布し又は積層した後、露光及び現像により樹脂層
をパターニングする。なお、図示の例では、本発明の特
徴がよく表れるように電源用の配線パターン２２ｂに比
べて高誘電体層２３の方を厚めに示している。

【００３４】次の工程では（図４（ｂ）参照）、コンデ
ンサ部の周囲にコンデンサ部の高誘電体層２３の表面と
同じレベルまで絶縁層２４を形成する。つまり、高誘電
体層２３との間に段差が生じないように平坦化を行う。
絶縁層２４は、例えば、樹脂ペーストをスクリーン印刷
により塗布することで形成され得る。次の工程では（図
４（ｃ）参照）、高誘電体層２３及び絶縁層２４の上
に、給電層（金属薄膜１２）からの給電によるＣｕの電
解めっきにより、厚さ１０μｍ程度にＣｕ層を形成し、
更に図２（ｂ）の工程で行った処理と同様にして、フォ
トリソグラフィによりパターニングされた導体層２５を
形成する。この導体層２５は、部分的にパッド２５ａを
構成すると共に、コンデンサ部の高誘電体層２３を挟む
他方の電極となるグランド用の配線パターン２５ｂを構
成する。

【００３５】これによって、本発明の特徴をなすコンデ
ンサ部（２２ｂ，２３，２５ｂ）が特定の厚さで且つ特
定の誘電率をもって基板１０に内装されたことになる。
次の工程では（図５（ａ）参照）、図２（ｃ）〜図３
（ｄ）の工程で行った処理を適宜繰り返し、半導体素子
搭載層側から外部接続端子接合層側の方向に（図示の例
では上側から下側に向かう方向に）順次各層を形成する
ことで、ビルドアップ多層配線基板の中間体１０ａを得
る。

【００３６】図示のように、得られた中間体１０ａの一
方の面には、半導体素子用パッド１５が形成された半導
体素子搭載面に金属薄膜１２を介してＣｕ板１１が接合
されており、中間体１０ａの他方の面には外部接続端子
用パッド３１ａが形成されている。ここに、Ｃｕ板１１
は、中間体１０ａ等の補強板としての役割を果たすと共
に、中間体１０ａ等の搬送等の取扱いを容易にするもの
である。

【００３７】最後の工程では（図５（ｂ）参照）、先ず
エッチングにより、半導体素子を搭載する領域に対応す
る部分のＣｕ板１１及び金属薄膜１２を除去し、半導体
素子搭載面を露出させる。かかる処理は以下のように行
われる。先ずＣｕ板１１の上に感光性のレジスト（図示
せず）を形成し、更に半導体素子を搭載する領域に対応
する部分の形状に従うようにレジストのパターニングを
行い、当該部分のＣｕ板１１を露出させた後、Ｃｕのみ
を溶かすエッチング液により、露出したＣｕ板１１を除
去する。この際、Ｃｕ板１１のエッチングの完了時期を
厳密に管理することは困難である。しかし、上述したよ
うにＣｕ板１１のエッチングの際に金属薄膜１２の一部
であるＣｒ層１３がストッパ層として機能するので（図
２（ａ）参照）、Ｃｕ板１１のエッチングが完了した際
に半導体素子用パッド１５が更にエッチングされるのを
防止することができる。

【００３８】次いで、Ｃｒのみを溶かすエッチング液に
より金属薄膜１２のＣｒ層１３を除去し、更にＣｕのみ
を溶かすエッチング液により金属薄膜１２のＣｕ層１４
も除去する。これによって、半導体素子搭載面が露出す
る。なお、Ｃｕを溶かすエッチング液により金属薄膜１
２のＣｕ層１４を除去した時、半導体素子用パッド１５
を構成するＣｕも同様に除去されて不都合が生じるよう
に見えるが、上述したようにＣｕ層１４の膜厚は０．１
μｍ程度であるのに対し、半導体素子用パッド１５の膜
厚は１０μｍ程度であるので、実質上問題とはならな
い。

【００３９】以上のエッチング処理により、中間体１０
ａの半導体素子搭載面側で周縁に沿って枠状にＣｕ板１
１ａ及び金属薄膜１２ａが残留する。このＣｕ板１１ａ
は、ビルドアップ多層配線基板１０の補強板すなわちス
ティフナとして機能する。次いで、外部接続端子接合面
に感光性のソルダレジスト層４０を形成し、更に外部接
続端子用パッド３１ａの形状に従うように露光及び現像
（ソルダレジスト層のパターニング）を行い、外部接続
端子用パッド３１ａの領域に対応する部分のソルダレジ
スト層４０に開口部を形成する。これによって、外部接
続端子用パッド３１ａが露出し、他の部分の外部接続端
子接合面がソルダレジスト層４０によって覆われたこと
になる。このソルダレジスト層４０は、ビルドアップ多
層配線基板１０の保護膜として機能する。

【００４０】以上の工程により、図１に示すビルドアッ
プ多層配線基板１０を得ることができる。なお、本実施
形態では絶縁層等を構成する材料として有機樹脂を用い
ているため、プロセス温度は出来るだけ低い方が望まし
く、好適には２００℃以下のプロセス温度で形成するの
が好ましい。本実施形態のビルドアップ多層配線基板１
０をマザーボード等の他のプリント配線基板に搭載する
際には、外部接続端子接合面側に接着されるはんだボー
ル５０を介して行う。すなわち、ビルドアップ多層配線
基板１０とマザーボード等の他のプリント配線基板の接
続は、当該基板１０から露出した外部接続端子用パッド
３１ａ上にはんだボール５０をリフローにより接着した
後、はんだボール５０を他のプリント配線基板の対応す
るパッド上にリフローにより接着することで行われる。
同様に、ビルドアップ多層配線基板１０に半導体素子５
１を搭載する際にも、両者間の接続は、半導体素子５１
の電極端子（はんだボール）５２をビルドアップ多層配
線基板１０の対応する半導体素子用パッド１５上にリフ
ローにより接着することで行われる。

【００４１】以上説明したように、本実施形態に係るビ
ルドアップ多層配線基板及びその製造方法によれば、電
源用の配線パターン２２ｂが形成された導体層２２とグ
ランド用の配線パターン２５ｂが形成された導体層２５
との間に高誘電体層２３が設けられ、この高誘電体層２
３を、２０以上の高い誘電率をもって、５μｍ程度に薄
く形成しているので、コンデンサ部（２２ｂ，２３，２
５ｂ）のキャパシタンスを相対的に大きくすることがで
きる。これによって、十分なデカップリング効果を奏す
ることができる。

【００４２】また、信号用の配線パターンが形成された
導体層１５，２７と電源用又はグランド用の配線パター
ンが形成された導体層２２，２５との間、及び信号用の
配線パターンが形成された導体層２７，２９，３１間に
は、高誘電体層２３よりも低い誘電率をもつ低誘電体層
１６，２６，２８，３０が１０μｍよりも厚く形成され
ているので、この部分に形成されるキャパシタンスの大
きさを相対的に小さくすることができる。これによっ
て、従来技術に見られたような信号遅延やクロストーク
ノイズの増大、電源ラインの電位の変動等の不都合を解
消することができる。

【００４３】このように、信号遅延やクロストークノイ
ズの発生、電源ラインの電位の変動等を抑制するのに十
分なデカップリング効果を奏することができるので、多
層配線基板１０に搭載する半導体素子５１が誤動作する
おそれも無くなり、その動作信頼性を高めることが可能
となる。また、従来のビルドアップ法を用いて製造した
多層配線基板に比べて、半導体素子搭載面を可及的に平
坦面とすることができる。

【００４４】すなわち、従来のビルドアップ法による多
層配線基板では、外部接続端子接合面が形成された外部
接続端子接合層から半導体素子搭載面が形成された半導
体素子搭載層の方向に順次導体層及び絶縁層を形成して
いたため、最後に形成される半導体素子搭載層では、そ
れまでに形成した層の凹凸が積層されて拡大し、半導体
素子搭載面の平坦性が損なわれることがあった。

【００４５】これに対し本実施形態では、従来の積層順
序とは逆の方向にしているので、半導体素子搭載層は最
初に形成されることになり、従来のように半導体素子搭
載面の平坦性が損なわれるといった不都合を解消するこ
とができる。この場合、最後に形成される外部接続端子
接合層では、それまでに形成した層の凹凸の影響を受け
ているが、一般に外部接続端子（はんだボール）のサイ
ズは半導体素子の電極端子（はんだボール）のそれより
も大きいので、外部接続端子接合面での多少の凹凸は吸
収することができ、実質上問題とはならない。

【００４６】また、図３（ｃ）に示すように層間接続部
２１を、ビア・ホール内にＣｕを充填して形成した中実
体、すなわち「埋め込みビア」の構造としているので、
外部接続端子接合面の平坦性を向上させることができ
る。かかる構造は、外部接続端子用パッド３１ａに接合
されるはんだボール５０の小粒化が進み、外部接続端子
接合面の平坦性がより一層厳密に要求される場合には、
特に有利である。

【００４７】さらに、コンデンサ部を構成する高誘電体
層２３の大きさを必要に応じて変えることでその容量を
容易に調整することができるので、従来のように所要の
容量に応じてチップコンデンサの実装数を調整しなけれ
ばならないといった手間が無くなる。さらに、コンデン
サ部（２２ｂ，２３，２５ｂ）を形成する工程は多層配
線基板１０を製造する工程の一部に含まれているので、
従来のように別工程でチップコンデンサを実装する場合
に比べて、工程の簡略化を図ることができる。

【００４８】さらに、多層配線基板（パッケージ）１０
内にコンデンサ部を内装しているので、従来形に比し
て、パッケージの小型化を図ることができる。図６は本
発明の他の実施形態に係るビルドアップ多層配線基板の
構成を示したものである。図示のビルドアップ多層配線
基板１００において、１０１は配線基板のベースとなる
厚さ０．４ｍｍ程度のコア基板（例えば、ガラス−エポ
キシ樹脂複合板、ガラスＢＴ〔ビスマレイミド−トリア
ジン〕樹脂複合板、ポリイミド樹脂等の有機樹脂からな
る樹脂フィルム等）、１０２はコア基板１０１に形成さ
れたスルーホールの内壁を含めて基板両面にパターニン
グにより形成された導体層（パッド１０２ａを含む）、
１０３はスルーホールに充填された樹脂（絶縁体）、１
０４は配線基板の２層目を構成する厚さ３０μｍ程度の
絶縁層としての樹脂層、１０５は樹脂層１０４に形成さ
れたビア・ホール、１０６はビア・ホール１０５の内壁
を含めて樹脂層１０４の上にパターニングにより形成さ
れた導体層（パッド１０６ａを含む）、１０７は配線基
板の３層目を構成する厚さ３０μｍ程度の絶縁層として
の樹脂層、１０８は樹脂層１０７に形成されたビア・ホ
ール、１０９はビア・ホール１０８の内壁を含めて樹脂
層１０７の上にパターニングにより形成された導体層
（パッド１０９ａと、コンデンサ部の一方の電極となる
グランド用の配線パターン１０９ｂを含む）、１１０は
コンデンサ部の誘電体層を構成する厚さ１０μｍ以下の
高誘電体層（樹脂層）、１１１はコンデンサ部の高誘電
体層１１０との間に段差が生じないようにするためにコ
ンデンサ部の周囲に形成された絶縁層としての樹脂層、
１１２は樹脂層１１１及び１０７に形成されたビア・ホ
ール、１１３はビア・ホール１１２の内壁を含めて樹脂
層１１１の上にパターニングにより形成された導体層
（パッド１１３ａと、コンデンサ部の他方の電極となる
電源用の配線パターン１１３ｂを含む）、１１４は配線
基板の上側の４層目を構成する厚さ３０μｍ程度の絶縁
層としての樹脂層、１１５は樹脂層１１４及び１１１に
形成された埋め込みビア、１１６は樹脂層１１４に形成
された埋め込みビア、１１７は配線基板の下側の樹脂層
１０７に形成された埋め込みビア、１１８は埋め込みビ
ア１１５，１１６に接続されるように半導体素子搭載面
上にパターニングにより形成された導体層（半導体素子
用パッド１１８ａを含む）、１１９は埋め込みビア１１
７に接続されるように外部接続端子接合面上にパターニ
ングにより形成された導体層（外部接続端子用パッド１
１９ａを含む）、１２０は保護膜としてのソルダレジス
ト層を示す。

【００４９】このように本実施形態のビルドアップ多層
配線基板１００は、図１に示す実施形態のビルドアップ
多層配線基板１０と比べて、本発明の特徴をなすコンデ
ンサ部（１０９ｂ，１１０，１１３ｂ）の配置形態を含
めた基本的な構成に関して同じである。構成上の相違点
は、半導体素子搭載面に補強板としてのＣｕ板１１ａと
金属薄膜１２ａが形成されておらず、その代わりに、保
護膜としてのソルダレジスト層１２０が形成されている
点、半導体素子搭載層（樹脂層１１４）と外部接続端子
接合層（下側の樹脂層１０７）を除く他の樹脂層におけ
る層間接続部が、「埋め込みビア」の構造ではなく、ビ
ア・ホールの内壁面に形成された導体層によって構成さ
れている点、補強板としての役割を果たすコア基板１０
１の両面にビルドアップ層が積層されている点、であ
る。

【００５０】また、プロセスに関しては、図１に示す実
施形態では半導体素子搭載層（絶縁層１６）から外部接
続端子接合層（絶縁層３０）の方向に絶縁層及び導体層
を順次積層したが、本実施形態（図６）ではコア基板１
０１の両面に絶縁層及び導体層を順次積層している点
で、両者は相違する。本実施形態で用いている方法、す
なわち絶縁層（樹脂層）の形成、絶縁層（樹脂層）にお
けるビア・ホールの形成、及び、ビア・ホールの内部を
含めた導体層の形成を適宜繰り返して積み上げていく方
法は、当業者には一般に知られている典型的なビルドア
ップ法である。よって、ここでは特に図示はしていな
い。

【００５１】但し、本実施形態では、かかる周知のビル
ドアップ法のプロセスにおいて、適当な段階で、図３
（ｄ）〜図４（ｃ）の工程で行った処理と同様にしてコ
ンデンサ部（１０９ｂ，１１０，１１３ｂ）を形成す
る。上述した各実施形態では（図１，図６参照）、コン
デンサ部を半導体素子５１の出来るだけ近くに配置して
インダクタンスを小さくするという観点から、コンデン
サ部をパッケージ（多層配線基板）内の特定の部分、す
なわち半導体素子５１が搭載される領域の直下の部分に
形成しているが、コンデンサ部を形成する場所はこれに
限定されないことはもちろんである。本配線基板に搭載
する半導体素子５１の電気的な特性等を考慮して、パッ
ケージ内でコンデンサ部を形成する場所を適宜選定する
必要があることは、当業者には明らかであろう。

【００５２】いずれにせよ、コンデンサ部はパッケージ
内の特定の層中に部分的に形成するのが電気的な特性の
面では理想的である。しかし、プロセス上、コンデンサ
部の高誘電体層（２３，１１０）をパターン形成できな
い場合には、１層分全体、いわゆる「ベタ」の層、をコ
ンデンサ部の高誘電体層としてもよい。但しこの場合、
容量素子としての効果を十分に発揮させるためには、そ
の高誘電体層の厚さをできるだけ薄くする必要がある。
形成方法としては、誘電率が２０以上の無機フィラーを
含んだ樹脂ペースト又は樹脂フィルム（半硬化状態のも
の）を「ベタ」状に塗布し又は積層する。

【００５３】また、上述した各実施形態では（図１，図
６参照）、外部接続端子としてはんだボール５０を用い
た場合について説明したが、外部接続端子の形態はこれ
に限定されず、例えばピンの形態とすることも可能であ
る。かかるピンをビルドアップ多層配線基板の外部接続
端子として用いる場合、ピンの接合は以下のようにして
行われる。例えば、図１の実施形態を参照すると、図５
（ｂ）の工程において外部接続端子用パッド３１ａの領
域に対応する部分のソルダレジスト層４０に開口部を形
成した後、この開口部において露出した外部接続端子用
パッド３１ａ上に適量のはんだペーストを載せ、その上
に径大の頭部を有するＴ字状のピンの頭部を配置し、更
にリフローによりはんだペーストを固め、ピンを接合す
る。

【００５４】

【発明の効果】以上説明したように本発明によれば、多
層配線基板内の特定の部分にコンデンサ部を特定の厚さ
で且つ特定の誘電率をもって内装することにより、信号
遅延やクロストークノイズの発生、電源ラインの電位の
変動等を抑制するのに十分なデカップリング効果を奏す
ることができる。これは、多層配線基板に搭載する半導
体素子の動作信頼性の向上に大いに寄与するものであ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るビルドアップ多層配
線基板の構成を示す断面図である。

【図２】図１のビルドアップ多層配線基板の製造工程を
示す断面図である。

【図３】図２の製造工程に続く製造工程を示す断面図で
ある。

【図４】図３の製造工程に続く製造工程を示す断面図で
ある。

【図５】図４の製造工程に続く製造工程を示す断面図で
ある。

【図６】本発明の他の実施形態に係るビルドアップ多層
配線基板の構成を示す断面図である。

【符号の説明】

１０，１００…ビルドアップ多層配線基板１１，１１ａ…Ｃｕ板（補強板）１２，１２ａ…金属薄膜（Ｃｒ層１３／Ｃｕ層１４）１５…導体層（半導体素子用パッド）１６，２４，２６，２８，３０…樹脂層（低誘電体層）１７…ビア・ホール２１，３２〜３７…層間接続部（埋め込みビア）２２ａ，２５ａ，２７ａ，２９ａ…導体層（パッド）２２ｂ…導体層（電源用の配線パターン）２３…樹脂層（高誘電体層）２５ｂ…導体層（グランド用の配線パターン）２７，２９，３１…導体層（配線パターン）３１ａ…導体層（外部接続端子用パッド）４０…ソルダレジスト層（保護膜）５０…はんだボール（外部接続端子）５１…半導体素子（チップ）５２…電極端子（はんだボール）

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木正行長野県長野市大字栗田字舎利田711番地新光電気工業株式会社内 (72)発明者藤沢晃長野県長野市大字栗田字舎利田711番地新光電気工業株式会社内Ｆターム(参考） 5E346 AA12 AA13 AA15 AA23 AA33 AA43 BB02 BB03 BB04 BB06 BB16 BB20 CC08 CC21 CC31 CC40 DD03 DD07 DD17 DD22 DD33 EE31 EE35 FF04 FF45 GG01 GG15 GG17 GG25 HH01 HH04

Claims

【特許請求の範囲】

【請求項１】配線パターンが形成された導体層が樹脂
層を介して多層に形成され、前記配線パターン間が前記
樹脂層を貫通するビア・ホールによって電気的に接続さ
れている多層配線基板において、電源用の配線パターンとグランド用の配線パターンとの
間に挟まれている部分の樹脂層が、厚さが１０μｍ以下
で、且つ誘電率が２０以上の無機フィラーが配合された
有機樹脂からなる高誘電体層であると共に、信号用の配
線パターンと前記電源用の配線パターン又はグランド用
の配線パターンとの間に挟まれている部分の樹脂層、及
び信号用の配線パターン間に挟まれている部分の樹脂層
が、厚さが１０μｍよりも厚く、且つ前記高誘電体層よ
りも低い誘電率を有する有機樹脂からなる低誘電体層で
あることを特徴とする多層配線基板。
【請求項２】前記高誘電体層は、前記多層配線基板の
半導体素子搭載面の樹脂層の直下の領域に設けられてい
ることを特徴とする請求項１に記載の多層配線基板。
【請求項３】前記無機フィラーは、粒径が５μｍ以下
のセラミック粉末であることを特徴とする請求項１に記
載の多層配線基板。
【請求項４】前記高誘電体層の有機樹脂は、ポリフェ
ニレンエーテル、イミド構造を有する樹脂又はフルオレ
ン構造を有する樹脂からなることを特徴とする請求項１
に記載の多層配線基板。
【請求項５】前記低誘電体層の有機樹脂は、ポリフェ
ニレンエーテル、イミド構造を有する樹脂又はフルオレ
ン構造を有する樹脂からなることを特徴とする請求項１
に記載の多層配線基板。
【請求項６】前記高誘電体層は、前記電源用の配線パ
ターンが形成された導体層と前記グランド用の配線パタ
ーンが形成された導体層との間に挟まれた樹脂層の一部
分により構成され、該樹脂層の一部分以外の部分は、前
記高誘電体層との間に段差が生じないように前記高誘電
体層よりも低い誘電率を有する有機樹脂により形成され
ていることを特徴とする請求項１に記載の多層配線基
板。
【請求項７】前記高誘電体層は、前記電源用の配線パ
ターンが形成された導体層と前記グランド用の配線パタ
ーンが形成された導体層との間に挟まれた樹脂層の全体
により構成されていることを特徴とする請求項１に記載
の多層配線基板。
【請求項８】配線パターンが形成された導体層が樹脂
層を介して多層に形成され、前記配線パターン間が前記
樹脂層を貫通するビア・ホールによって電気的に接続さ
れている多層配線基板の一方の面が、搭載される半導体
素子の電極端子と接続される半導体素子用パッドが形成
された半導体素子搭載面であり、多層配線基板の他方の
面が、外部接続端子と接合される外部接続端子用パッド
が形成された外部接続端子接合面である、多層配線基板
を製造する方法であって、前記半導体素子用パッドが形成された半導体素子搭載層
から前記外部接続端子用パッドが形成された外部接続端
子接合層の方向に、導体層及び樹脂層を順次形成する際
に、電源用の配線パターンを含む導体層とグランド用の配線
パターンを含む導体層との間の樹脂層を、厚さが１０μ
ｍ以下で、且つ誘電率が２０以上の無機フィラーが配合
された有機樹脂からなる高誘電体層によって形成すると
共に、信号用の配線パターンを含む導体層と前記電源用
の配線パターン又はグランド用の配線パターンを含む導
体層との間の樹脂層、及び信号用の配線パターンを含む
導体層間の樹脂層を、厚さが１０μｍよりも厚く、且つ
前記高誘電体層よりも低い誘電率を有する有機樹脂から
なる低誘電体層によって形成することを特徴とする多層
配線基板の製造方法。
【請求項９】前記多層配線基板の配線パターンが形成
された導体層を２００℃以下の温度で形成することを特
徴とする請求項８に記載の多層配線基板の製造方法。
【請求項１０】請求項１から７のいずれか一項に記載
の多層配線基板又は請求項８又は９に記載の多層配線基
板の製造方法によって製造された多層配線基板に半導体
素子が搭載されていることを特徴とする半導体装置。