JP4213529B2 - 積層モジュール基板及びその製造方法並びに半導体ｉｃ搭載モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は積層モジュール基板及びその製造方法に関し、特に、デカップリングコンデンサを内蔵した積層モジュール基板及びその製造方法に関する。また、本発明は半導体ＩＣ搭載モジュールに関し、特に、デカップリングコンデンサを内蔵した積層モジュール基板を有する半導体ＩＣ搭載モジュールに関する。
【０００２】
【従来の技術】
近年、ＣＰＵ（Central Processing Unit）に代表される半導体ＩＣの動作周波数や、パワーアンプＩＣが取り扱う高周波信号の周波数はますます高くなっている。動作周波数の高い半導体ＩＣや高周波信号を取り扱うパワーアンプＩＣは電源ノイズが非常に発生しやすく、これが発生すると電源配線やグランド配線の寄生抵抗及び寄生インダクタンスの影響により電圧降下が生じ、当該半導体ＩＣが誤動作を起こす可能性がある。電源ノイズに起因するこのような電圧降下を防止するため、一般に、半導体ＩＣの電源間（電源電位（Ｖｃｃ）に接続される電源端子とグランド電位（ＧＮＤ）に接続されるグランド端子との間）にはデカップリングコンデンサが接続される。半導体ＩＣの電源間にデカップリングコンデンサを接続すれば、電源配線やグランド配線のインピーダンスが低下することから、電源ノイズに起因する電圧降下を効果的に抑制することができる。
【０００３】
電源配線やグランド配線に要求されるインピーダンスは、半導体ＩＣの動作電圧に比例するとともに、半導体ＩＣの集積度、スイッチング電流及び動作周波数に反比例する。したがって、集積度が高く、動作電圧が低く、動作周波数や取り扱う高周波信号の周波数が高い近年の半導体ＩＣにおいては、電源配線やグランド配線に要求されるインピーダンスは非常に小さくなる。このような低インピーダンスを達成するためには、デカップリングコンデンサを大容量化するとともに、半導体ＩＣの電源端子やグランド端子とデカップリングコンデンサとを接続する配線のインダクタンスをできる限り小さくする必要がある。
【０００４】
大容量のデカップリングコンデンサとしては、電解コンデンサや積層セラミックコンデンサが一般に用いられ、配線のインダクタンスを抑えるためにはできる限り半導体ＩＣの電源端子やグランド端子の近傍にこれらを配置する必要がある。しかしながら、レイアウト上の制約により、電解コンデンサや積層セラミックコンデンサ等を半導体ＩＣの電源端子やグランド端子の近傍に配置することが困難な場合がある。しかも、より大きな容量を得るためには、これら電解コンデンサや積層セラミックコンデンサを多数個用いなければならず、この場合には部品コストが大幅に高くなるという問題が生じる。
【０００５】
このような問題を解決する手法として、特許文献１には、半導体ＩＣを搭載する積層モジュール基板にデカップリングコンデンサを内蔵する手法が提案されている。このような手法によれば、別部品として電解コンデンサや積層セラミックコンデンサを用いる必要が無くなるので、部品点数を削減することが可能となる。
【０００６】
【特許文献１】
特開平６−３３８５８７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に示す積層モジュール基板は、デカップリングコンデンサを構成する容量電極及び容量絶縁膜の積層面が半導体ＩＣの搭載面に対して平行であることから、大容量のデカップリングコンデンサを構成するためには平面方向のサイズを大きくする必要が生じ、積層モジュール基板の小型化が困難となってしまう。また、積層モジュール基板に多数のビアホールやビアホール導体を形成しなければならないことから、製造コストが高くなるという問題もあった。
【０００８】
したがって、本発明の目的は、小型化及びデカップリングコンデンサの大容量化が容易であり、且つ、製造コストの低い積層モジュール基板びその製造方法を提供することである。
【０００９】
また、本発明の他の目的は、上記の積層モジュール基板を有する半導体ＩＣ搭載モジュールを提供することである。
【００１０】
【課題を解決するための手段】
本発明による積層モジュール基板は、交互に積層された複数の絶縁層及び複数の導電層を備え、隣り合う導電層とこれら導電層間に存在する絶縁層によって容量素子が構成される積層モジュール基板であって、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面に、半導体ＩＣとの電気的接続を行うための複数の電極パッドが設けられていることを特徴とする。
【００１１】
このように、本発明による積層モジュール基板は、特許文献１に記載された積層モジュール基板とは異なり、絶縁層及び導電層の積層面に対して実質的に垂直な面が半導体ＩＣの搭載面となっていることから、平面方向のサイズをそれほど大きくしなくても十分な容量が得られることになる。これにより、小型で大容量のデカップリングコンデンサを内蔵させることができるので、ＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣを搭載した場合であっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。しかも、積層方向が上記の通りであることから、多数のビアホールやビアホール導体を形成する必要がなく、製造コストを抑制することも可能となる。
【００１２】
本発明の好ましい実施形態においては、前記複数の電極パッドの少なくとも一つが隣り合う導電層の一方に接続され、前記複数の電極パッドの他の少なくとも一つが隣り合う導電層の他方に接続されている。また、本発明の好ましい実施形態においては、前記複数の絶縁層及び前記複数の導電層によって構成される積層基体の表面のうち、前記積層面に対して実質的に垂直な面の少なくとも一部が絶縁体によって覆われており、前記絶縁体の表面に前記電極パッドが設けられている。また、本発明の好ましい実施形態においては、前記絶縁体の前記表面に形成された導電パターンを介して前記電極パッドと前記導電層が接続されており、本発明の好ましい別の実施形態においては、前記絶縁体を貫通して設けられたメッキ導体又はスルーホール電極をさらに介して前記電極パッドと前記導電層が接続されている。
【００１３】
さらに、本発明の好ましい実施形態においては、電極パッドが設けられている面と同じ面に放熱用のグランドパターンがさらに設けられており、前記グランドパターンは１又は２以上の導電層に接続されている。このような構成とすれば、半導体ＩＣが発する熱を積層モジュール基板へ効率よく放熱させることが可能となる。
【００１４】
本発明による積層モジュール基板の製造方法は、複数の絶縁層と複数の導電層を交互に積層することによって積層母体を形成する工程と、前記積層母体の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面に絶縁体を形成する工程と、前記絶縁体の表面に半導体ＩＣとの電気的接続を行うための複数の電極パッド及び前記電極パッドと前記導電層とを接続するための導電パターンを形成する工程と、前記積層母体を切断することにより積層モジュール基板を取り出す工程とを備えることを特徴とする。本発明によれば、上記の作用を有する積層モジュール基板を多数個取りすることができるので、製造コストを削減することが可能となる。
【００１５】
また、本発明の好ましい実施形態においては、前記積層母体に、少なくとも外部端子用のスルーホールを含む複数のスルーホールを形成する工程と、前記複数のスルーホールの内部に導体を形成する工程とをさらに備え、前記積層モジュール基板を取り出す工程においては、前記外部端子用のスルーホールに沿って前記積層母体を切断することにより外部端子を形成している。このような方法によれば、切断によりスルーホールの内部に形成された導体が半スルーホール導体となることから、隣り合う積層モジュール基板間でスルーホールを共用することが可能となり、形成すべきスルーホール数を少なくすることが可能となる。
【００１６】
また、本発明の好ましい実施形態においては、前記積層母体の表面のうち前記積層面に対して実質的に垂直な面の一部を研削することにより切り欠きを形成する工程をさらに備え、前記絶縁体を形成する工程は、前記切り欠きに絶縁体を充填することにより行う。一方、本発明の好ましい別の実施形態においては、前記積層母体の表面のうち前記積層面に対して実質的に垂直な面より露出する前記導電層の一部にメッキを選択的に施し、これによってメッキ導体を選択的に形成する工程をさらに備え、前記絶縁体を形成する工程は、前記メッキ導体を絶縁体によって覆う工程であり、さらに、前記絶縁体の表面を研磨することにより前記メッキ導体の先端部分を露出させる工程を備える。
【００１７】
本発明による半導体ＩＣ搭載モジュールは、交互に積層された複数の絶縁層及び複数の導電層を有する積層モジュール基板と、前記積層モジュール基板の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面に搭載された半導体ＩＣとを備え、前記半導体ＩＣの電源端子は隣り合う導電層の一方に接続され、前記半導体ＩＣのグランド端子は隣り合う導電層の他方に接続されていることを特徴とする。本発明によれば、積層モジュール基板に小型で大容量のデカップリングコンデンサが内蔵されていることから、この半導体ＩＣがＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣであっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。
【００１８】
また、本発明の好ましい実施形態においては、前記積層モジュール基板の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面には、前記半導体ＩＣの放熱パターンに接続されたグランドパターンが設けられており、前記グランドパターンが１又は２以上の導電層に接続されている。このような構成とすれば、上述の通り、半導体ＩＣが発する熱を積層モジュール基板へ効率よく放熱させることが可能となる。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図１は本発明の好ましい実施の形態による積層モジュール基板１００を示す略斜視図であり、図２は積層モジュール基板１００を図１に示すＡ−Ａ線に沿って切断した場合の略断面図であり、図３は積層モジュール基板１００を図１に示すＢ−Ｂ線に沿って切断した場合の略断面図である。
【００２１】
図１に示すように、本実施形態による積層モジュール基板１００は、積層基体１１０と、積層基体１１０の一方の主面１１０ａ及び他方の主面１１０ｂに設けられた切り欠き１１１を埋めるように設けられた絶縁体１２０と、絶縁体１２０の表面に設けられた導電パターン１３０と、積層基体１１０の側面に設けられた半スルーホール導体（外部端子）１４０とを備えており、搭載面１００ａに半導体ＩＣが搭載されることによって半導体ＩＣ搭載モジュールが構成される。
【００２２】
積層基体１１０は、絶縁層と導電層が搭載面１００ａに対して実質的に直交する方向に交互に積層された構造を有している。より具体的には、図２及び図３に示すように、６つの積層ユニット１１２と３つの厚膜絶縁層１１３によって構成され、厚膜絶縁層１１３間にそれぞれ３つの積層ユニット１１２が挟まれた構成を有している。各積層ユニット１１２は、導電層１１４と薄膜絶縁層１１５が積層された構成を有しており、隣り合う導電層１１４の一方は電源用導電層１１４ａとして用いられ、他方はグランド用導電層１１４ｂとして用いられる。本実施形態においては、連続する３つの積層ユニット１１２に含まれる導電層１１４のうち、両端の導電層が電源用導電層１１４ａであり、中央の導電層がグランド用導電層１１４ｂである。尚、本明細書において単に「導電層」と言うときには、電源用導電層とグランド用導電層の両方を指している。
【００２３】
厚膜絶縁層１１３及び薄膜絶縁層１１５の材料としては、樹脂又は樹脂にセラミック等の機能性材料粉末（磁性体粉末又は誘電体粉末）を混合した複合材料を用いることが好ましい。樹脂としては、熱硬化性樹脂又は熱可塑性樹脂を用いることが好ましい。
【００２４】
具体的には、熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ホリフェニレレンエテール（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ポリビニルベンジルエーテル化合物樹脂等を用いることができる。
【００２５】
また、熱可塑性樹脂としては、ポリブタジエン樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリフェニレレンエテール（オキサイド）樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルテーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、ポリエーテルテーテルケトン樹脂、ポリテトラフルオロエチレン樹脂グラフト樹脂、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等を用いることができ、この中でも、特に、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等をベースレジンとして用いることが好ましい。これらの樹脂は単独で使用しても良いし、２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００２６】
また、複合材料を構成する場合の無機材料としては、比較的高い誘電率を得るためには、チタン−バリウム−ネオジム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックスを用いることが好ましい。
【００２７】
なお、二酸化チタン系セラミックスとは、二酸化チタンのみを含有するものの他、他の少量の添加物を含有するものも含み、二酸化チタンの結晶構造が保持されているものをいう。また、他のセラミックスも同様である。特に二酸化チタン系セラミックスはルチル構造を有するものが好ましい。
【００２８】
また、誘電率をあまり高くせず、高いＱを持たせるためには、樹脂材料に混合する誘電体粉末としては、シリカ、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチョップ、ガラスビーズ、カーボン繊維、酸化マグネシウム（タルク）等を用いることが好ましい。これらの樹脂は単独で使用しても良いし２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００２９】
また、樹脂材料に混合する無機材料に磁性体を用いる場合は、フェライトとしてはＭｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系等が好ましい。また、磁性体としては強磁性金属を用いることができる。この場合、カーボニル鉄、鉄−シリコン系合金、鉄−アルミニウム−珪素系合金（商標名：センダスト）、鉄−ニッケル系合金（商標名：パーマロイ）。アモルファス系（鉄系、コバルト系）等を用いることが好ましい。
【００３０】
厚膜絶縁層１１３の厚さは、積層モジュール基板１００に要求される大きさに応じて適宜選択すれば良く、薄膜絶縁層１１５の厚さとしては５μｍ以上、１００μｍ未満に設定することが好ましい。尚、絶縁体１２０の材料についても、厚膜絶縁層１１３及び薄膜絶縁層１１５の好ましい材料として列挙した材料を用いることができる。
【００３１】
導電層１１４の材料としては、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）もしくはこれらの合金等を用いることが好ましく、導電性やコストを考慮すれば、銅（Ｃｕ）又はその合金を用いることが最も好ましい。導電層１１４の厚みとしては、５μｍ以上、７５μｍ未満に設定することが好ましい。
【００３２】
導電パターン１３０は、図１に示すように、グランド配線パターン１３１、電源配線パターン１３２、信号配線パターン１３３、電極パッド１３４及び後述するグランドベタパターン１３５からなり、いずれも絶縁体１２０の表面に設けられる。グランド配線パターン１３１は、グランド端子となる電極パッド１３４とこれに対応する導電層１１４（グランド用導電層１１４ｂ）とを接続する配線であり、電源配線パターン１３２は、電源端子となる電極パッド１３４とこれに対応する導電層１１４（電源用導電層１１４ａ）とを接続する配線である。また、信号配線パターン１３３は、信号端子となる電極パッド１３４と半スルーホール導体１４０とを接続する配線である。
【００３３】
導電パターン１３０の材料としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、アルミニウム（Ａｌ）又はその合金（銀パラジウム、銀白金等）を用いることが好ましい。
【００３４】
図４は、本実施形態による積層モジュール基板１００を裏面方向から見た略斜視図である。ここで「裏面」とは、搭載面１００ａと対向する表面であり、積層基体１１０の他方の主面１１０ｂが露出する側の表面である。
【００３５】
図４に示すように、積層モジュール基板１００の裏面では、絶縁体１２０の表面にグランド配線パターン１３１及びグランドベタパターン１３５が設けられており、グランド配線パターン１３１は、グランドベタパターン１３５とこれに対応する導電層１１４とを接続している。
【００３６】
図１乃至図４に示すように、本実施形態による積層モジュール基板１００では、薄膜絶縁層１１５を介して設けられた複数の導電層１１４のうち、隣り合う導電層１１４の一方が電源用導電層１１４ａとして用いられ、他方がグランド用導電層１１４ｂとして用いられている。そして、これら電源用導電層１１４ａとグランド用導電層１１４ｂとの間には薄膜絶縁層１１５が設けられていることから、積層基体１１０全体が大きな容量素子として機能することになる。ここで、本実施形態による積層モジュール基板１００では、容量電極として機能する導電層１１４と容量絶縁膜として機能する容量絶縁膜の積層面が搭載面１００ａに対して実質的に垂直であることから、平面方向のサイズをそれほど大きくしなくても十分な容量が得られることになる。しかも、本実施形態においては、導電層１１４と電極パッド１３４との接続を絶縁体１２０上において平面的に行っていることから、積層モジュール基板１００に多数のビアホールやビアホール導体を形成する必要がなく、製造コストを抑制することが可能となる。
【００３７】
図５は、本実施形態による積層モジュール基板１００に半導体ＩＣ１５０を搭載した状態を示す略斜視図である。
【００３８】
図５に示すように、本実施形態による積層モジュール基板１００に半導体ＩＣ１５０を搭載する場合、搭載面１００ａに半導体ＩＣ１５０を載置し、半田等を用いて半導体ＩＣ１５０に備えられた各電極端子（図示せず）と各電極パッド１３４とを電気的及び機械的に接続する。これにより、半導体ＩＣ搭載モジュールが完成する。このようにして作製された半導体ＩＣモジュールは、図示しないマザーボード上に実装されて使用される。
【００３９】
このようにして半導体ＩＣ１５０が搭載されると、半導体ＩＣ１５０の電極端子のうち、電源端子が電源用導電層１１４ａに接続され、グランド端子がグランド用導電層１１４ｂに接続されるので、積層モジュール基板１００に内蔵された上記容量素子はデカップリングコンデンサとして機能することになる。そして、このデカップリングコンデンサは上述の通り大容量であることから、電源配線やグランド配線のインピーダンスが大幅に低減され、これにより電源ノイズに起因する電圧降下を効果的に抑制することができる。したがって、ＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣを搭載した場合であっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。
【００４０】
次に、本実施形態による積層モジュール基板１００の製造方法について、図６乃至図１３を用いて説明する。
【００４１】
まず、樹脂又は樹脂に機能性材料粉末を混合した材料を溶剤及びバインダに分散させてペースト状とし、これを図６に示すようにドクターブレード法等により導電層１１４の母材である金属シート１１４’上に塗布して薄膜絶縁シート１１５’を形成する。形成された薄膜絶縁シート１１５’は、最終的に薄膜絶縁層１１５となる。これにより、金属シート１１４’と薄膜絶縁シート１１５’からなる積層シート１１２’が形成される。
【００４２】
次に、積層シート１１２’を所定の大きさに切断し、これを図７に示すように複数枚（本例では３枚）重ね合わせて、熱圧着または必要な場合には接着層を介して一体化し、積層体１６０を作製する。
【００４３】
次に、図８に示すように、積層体１６０と厚膜絶縁シート１１３’を熱圧着または必要な場合には接着層を介して交互に重ね合わせ、積層母材１７０を作製する。積層母材１７０を横に倒した状態が図９に示されており、図９には最終的に積層モジュール基板１００となる領域１００’も示されている。
【００４４】
次に、図１０に示すように、積層母材１７０の表面１７０ａ及び裏面１７０ｂを積層面に対して直交する方向にダイシングにより研削し、切り欠き１１１を形成する。次いで、図１１に示すように切り欠き１１１の内部に絶縁材料を充填し、絶縁体１２０を形成する。絶縁体１２０の形成は、上述した樹脂材料又は樹脂に機能材料粉末を混合した複合材料を溶剤やバインダに分散させたものを印刷等により塗布し、乾燥させることによって行うことができる。その後、積層母材１７０の表面１７０ａ及び裏面１７０ｂを研磨し、整面（平滑化）する。
【００４５】
次に、図１２に示すように、絶縁体１２０の表面に導電パターン１３０を形成する。導電パターン１３０の形成は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、アルミニウム（Ａｌ）又はその合金（銀パラジウム、銀白金等）等を印刷法、メッキ法、蒸着法、スパッタリング法等を用いて形成した後、パターニング法によって所定の形状にパターニングすることにより行えばよい。
【００４６】
次に、図１３に示すように、絶縁体１２０が形成された領域のうち所定の部分に外部端子用スルーホール１８０を形成し、その内部に導体を形成する。外部端子用スルーホール１８０の内部に導体を形成する方法としては、メッキ法を用いることができる。
【００４７】
そして、図１３に示すＣ−Ｃ線及びＤ−Ｄ線に沿って積層母材１７０をダイシングにより分割し、複数個（本例では９個）の積層モジュール基板１００と取り出す。以上により、積層モジュール基板１００が完成する。積層母材１７０を分割すると、外部端子用スルーホール１８０は半分に分割されて半スルーホールとなり、その内部に形成された導体は、図１に示す半スルーホール導体（外部端子）１４０となる。
【００４８】
このようにして製造された積層モジュール基板１００に対しては、すでに説明したように搭載面１００ａに半導体ＩＣ１５０を搭載することによって、半導体ＩＣ搭載モジュールを構成することができ、積層モジュール基板１００に内蔵された大容量のデカップリングコンデンサによって電源配線やグランド配線のインピーダンスが大幅に低減される。これにより、電源ノイズに起因する電圧降下を効果的に抑制することができる。
【００４９】
次に、本発明の好ましい他の実施形態について説明する。
【００５０】
図１４は、本発明の好ましい他の実施形態による積層モジュール基板２００を示す略斜視図である。上述した積層モジュール基板１００と同じ又は実質的に同じ要素については同じ符号を付し、重複する説明は省略する。
【００５１】
図１４に示すように、本実施形態による積層モジュール基板２００は、上述した積層モジュール基板１００とほぼ同様の構造を有しているが、絶縁体１２０の表面のうち、搭載される半導体ＩＣの放熱パターンに対応する領域に大面積のグランドパターン２０１が形成されている点において主に異なる。このグランドパターン２０１は、複数（本例では３つ）の放熱用導電層１１４ｃに接続されており、このため、非常に大きな熱容量を有している。これら放熱用導電層１１４ｃは、隣り合う導電層同士がいずれもグランド電位となることからデカップリングコンデンサとしては機能しないが、その両側に設けられた導電層１１４ａ、１１４ｂによりデカップリングコンデンサが構成される。
【００５２】
このような構造を有する積層モジュール基板２００に半導体ＩＣが搭載されると、半導体ＩＣの放熱パターンとグランドパターン２０１とが半田等の導電性ペーストを介して接続され、これにより半導体ＩＣが発する熱を積層モジュール基板２００へ効率よく放熱させることが可能となる。したがって、本実施形態は、大きな発熱を伴う半導体ＩＣを搭載する場合において特に効果的である。
【００５３】
このように、本実施形態によれば、図１に示した積層モジュール基板１００による効果に加え、優れた放熱性を有するという効果を得ることが可能となる。
【００５４】
次に、本発明の好ましいさらに他の実施形態について説明する。
【００５５】
図１５は、本発明の好ましいさらに他の実施形態による積層モジュール基板３００を示す略斜視図である。上述した積層モジュール基板１００と同じ又は実質的に同じ要素については同じ符号を付し、重複する説明は省略する。
【００５６】
図１５に示すように、本実施形態による積層モジュール基板３００は、上述した積層モジュール基板１００とは異なり、積層基体１１０の主面１１０ａ及び他方の主面１１０ｂのほぼ全面を覆う絶縁層３０１、３０２を備えており、導体パターンのうち、グランド配線パターン１３１及び電源配線パターン１３２の末端は、メッキ導体３０３を介して対応する導電層１１４に接続されている。このような構成を有する積層モジュール基板３００は、上述した積層モジュール基板１００と同じ効果を有しており、以下の方法により製造することができる。
【００５７】
まず、図９に示す積層母材１７０を作製した後、積層母材１７０の表面１７０ａの全面にフォトレジストを塗布し、フォトリソグラフィ法によって、メッキ導体３０３を形成すべき領域のレジスト膜を除去する。これにより、積層母材１７０の表面１７０ａの表面においては、メッキ導体３０３を形成すべき領域において金属シート１１４’が露出し、その他の領域はレジスト膜に覆われた状態となる。
【００５８】
次に、金属シート１１４’の露出した部分に対してメッキを行い、これによりメッキ導体３０３を形成した後、レジスト膜を除去する。図１６は、レジスト膜を除去した状態における積層母材１７０の要部拡大図である。
【００５９】
そして、メッキ導体３０３が形成された積層母材１７０の表面１７０ａの実質的に全面に、絶縁材料を塗布し或いは絶縁シートを被せ、その表面を研磨することによりメッキ導体３０３の先端部分を露出させる。このような工程を積層母材１７０の裏面１７０ｂに対しても行う。
【００６０】
その後の工程は、図１２及び図１３に示す工程と同様であり、導電パターン１３０の形成や外部端子用スルーホール１８０の形成等を行った後、ダイシングにより積層母材１７０を分割して、複数の積層モジュール基板３００を得る。
【００６１】
このように、本実施形態における積層モジュール基板３００の製造工程には、切り欠き１１１を形成する工程が存在しないという特徴を有している。したがって、切り欠き１１１の形成が困難あるいは切り欠き１１１の形成に時間がかかるような場合において、本実施形態は特に有効である。
【００６２】
次に、本発明の好ましいさらに他の実施形態について説明する。
【００６３】
図１７は、本発明の好ましいさらに他の実施形態による積層モジュール基板４００を示す略斜視図である。上述した積層モジュール基板１００，２００又は３００と同じ又は実質的に同じ要素については同じ符号を付し、重複する説明は省略する。
【００６４】
図１７に示すように、本実施形態による積層モジュール基板４００は、図１４に示した積層モジュール基板２００の特徴と、図１５に示した積層モジュール基板３００の特徴を兼ね備えている。つまり、本実施形態においては、グランドパターン２０１が絶縁層３０１の表面に形成されており、このグランドパターン２０１と放熱用導電層１１４ｃとがメッキ導体４０１によって接続されている。これにより、図１４に示した積層モジュール基板２００と同様、半導体ＩＣが発する熱を積層モジュール基板４００へ効率よく放熱させることが可能となる。この場合、放熱性をより高めるためには、図１７に示すように、グランドパターン２０１と放熱用導電層１１４ｃと結ぶメッキ導体４０１の幅を十分に太くすることが好ましい。
【００６５】
本発明は、以上説明した実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記各実施形態では、複数の積層ユニット１１２と複数の厚膜絶縁層１１３を用いて積層基体１１０を構成しているが、本発明において厚膜絶縁層１１３を用いることは必須でなく、複数の積層ユニット１１２のみによって積層基体１１０を構成しても構わない。この場合、積層数が多くなることから製造コストが増大するものの、デカップリングコンデンサの容量や熱容量を非常に大きくすることが可能となる。
【００６７】
また、上記各実施形態では、連続する３つの積層ユニット１１２に含まれる導電層１１４のうち、両端の導電層を電源用導電層１１４ａとして用い、中央の導電層をグランド用導電層１１４ｂとして用いているが、これを逆にしても構わない。また、連続する積層ユニット１１２の数としては３に限らず、２以上であればいくつであっても構わない。
【００６８】
また、積層モジュール基板３００及び４００においては、いずれもフォトリソグラフィ工程を用いて形成したメッキ導体３０３又は４０１によって、導電層１１４と導電パターン１３０との接続を行っているが、このようなメッキ導体を用いるのではなく、絶縁層にスルーホールを形成し、その内部にスルーホール電極を形成することによって導電パターン１３０と導電層１１４との接続を行っても構わない。この場合、スルーホール電極３０３と導電層１１４との接続をより確実に行うためには、積層基体１１０の主面１１０ａ及び他方の主面１１０ｂの対応する領域にランドパターンを形成しておくことが好ましい。
【００６９】
【発明の効果】
以上説明したように、本発明では、容量電極として機能する導電層と容量絶縁膜として機能する容量絶縁膜の積層面が半導体ＩＣを搭載する面（搭載面）に対して実質的に垂直であることから、平面方向のサイズをそれほど大きくしなくても十分な容量が得られることになる。これにより、小型で大容量のデカップリングコンデンサを内蔵させることができるので、ＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣを搭載した場合であっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。
【００７０】
しかも、積層方向が上記の通りであることから、多数のビアホールやビアホール導体を形成する必要がなく、製造コストを抑制することも可能となる。
【００７１】
また、搭載される半導体ＩＣの放熱パターンに対応する領域にグランドパターンを設け、これに１又は２以上の導電層を接続すれば、半導体ＩＣが発する熱を積層モジュール基板へ効率よく放熱させることが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態による積層モジュール基板１００を示す略斜視図である。
【図２】図１に示すＡ−Ａ線に沿って切断した場合の略断面図である。
【図３】図１に示すＢ−ＢＡ線に沿って切断した場合の略断面図である。
【図４】積層モジュール基板１００を裏面方向から見た略斜視図である。
【図５】積層モジュール基板１００に半導体ＩＣ１５０を搭載した状態（半導体ＩＣ搭載モジュール）を示す略斜視図である。
【図６】積層モジュール基板１００の製造工程の一部（積層シート１１２’の形成）を示す図である。
【図７】積層モジュール基板１００の製造工程の一部（積層体１６０の形成）を示す図である。
【図８】積層モジュール基板１００の製造工程の一部（積層母材１７０の形成）を示す図である。
【図９】積層モジュール基板１００の製造工程の一部（積層母材１７０を横に倒した状態）を示す図である。
【図１０】積層モジュール基板１００の製造工程の一部（切り欠き１１１の形成）を示す図である。
【図１１】積層モジュール基板１００の製造工程の一部（絶縁体１２０の形成）を示す図である。
【図１２】積層モジュール基板１００の製造工程の一部（導電パターン１３０の形成）を示す図である。
【図１３】積層モジュール基板１００の製造工程の一部（外部端子用スルーホール１８０の形成）を示す図である。
【図１４】本発明の好ましい他の実施の形態による積層モジュール基板２００を示す略斜視図である。
【図１５】本発明の好ましいさらに他の実施の形態による積層モジュール基板３００を示す略斜視図である。
【図１６】積層モジュール基板３００の製造工程の一部（メッキ導体３０３の形成）を示す図である。
【図１７】本発明の好ましいさらに他の実施の形態による積層モジュール基板４００を示す略斜視図である。
【符号の説明】
１００，２００，３００，４００ 積層モジュール基板
１００ａ 搭載面
１００’ 最終的に積層モジュール基板１００となる領域
１１０ 積層基体
１１０ａ，１１０ｂ 積層基体の主面
１１１ 切り欠き
１１２ 積層ユニット
１１２’ 積層シート
１１３ 厚膜絶縁シート
１１３’ 厚膜絶縁層
１１４ 導電層
１１４’ 金属シート
１１４ａ 電源用導電層
１１４ｂ グランド用導電層
１１４ｃ 放熱用導電層
１１５ 薄膜絶縁層
１１５’ 薄膜絶縁シート
１２０ 絶縁体
１３０ 導電パターン
１３１ グランド配線パターン
１３２ 電源配線パターン
１３３ 信号配線パターン
１３４ 電極パッド
１３５ グランドベタパターン
１４０ 半スルーホール導体
１５０ 半導体ＩＣ
１６０ 積層体
１７０ 積層母材
１７０ａ 積層母材の表面
１７０ｂ 積層母材の裏面
１８０ 外部端子用スルーホール
２０１ グランドパターン
３０１，３０２ 絶縁層
３０３ スルーホール電極
３０３ メッキ導体
４０１ メッキ導体
【発明の属する技術分野】
本発明は積層モジュール基板及びその製造方法に関し、特に、デカップリングコンデンサを内蔵した積層モジュール基板及びその製造方法に関する。また、本発明は半導体ＩＣ搭載モジュールに関し、特に、デカップリングコンデンサを内蔵した積層モジュール基板を有する半導体ＩＣ搭載モジュールに関する。
【０００２】
【従来の技術】
近年、ＣＰＵ（Central Processing Unit）に代表される半導体ＩＣの動作周波数や、パワーアンプＩＣが取り扱う高周波信号の周波数はますます高くなっている。動作周波数の高い半導体ＩＣや高周波信号を取り扱うパワーアンプＩＣは電源ノイズが非常に発生しやすく、これが発生すると電源配線やグランド配線の寄生抵抗及び寄生インダクタンスの影響により電圧降下が生じ、当該半導体ＩＣが誤動作を起こす可能性がある。電源ノイズに起因するこのような電圧降下を防止するため、一般に、半導体ＩＣの電源間（電源電位（Ｖｃｃ）に接続される電源端子とグランド電位（ＧＮＤ）に接続されるグランド端子との間）にはデカップリングコンデンサが接続される。半導体ＩＣの電源間にデカップリングコンデンサを接続すれば、電源配線やグランド配線のインピーダンスが低下することから、電源ノイズに起因する電圧降下を効果的に抑制することができる。
【０００３】
電源配線やグランド配線に要求されるインピーダンスは、半導体ＩＣの動作電圧に比例するとともに、半導体ＩＣの集積度、スイッチング電流及び動作周波数に反比例する。したがって、集積度が高く、動作電圧が低く、動作周波数や取り扱う高周波信号の周波数が高い近年の半導体ＩＣにおいては、電源配線やグランド配線に要求されるインピーダンスは非常に小さくなる。このような低インピーダンスを達成するためには、デカップリングコンデンサを大容量化するとともに、半導体ＩＣの電源端子やグランド端子とデカップリングコンデンサとを接続する配線のインダクタンスをできる限り小さくする必要がある。
【０００４】
大容量のデカップリングコンデンサとしては、電解コンデンサや積層セラミックコンデンサが一般に用いられ、配線のインダクタンスを抑えるためにはできる限り半導体ＩＣの電源端子やグランド端子の近傍にこれらを配置する必要がある。しかしながら、レイアウト上の制約により、電解コンデンサや積層セラミックコンデンサ等を半導体ＩＣの電源端子やグランド端子の近傍に配置することが困難な場合がある。しかも、より大きな容量を得るためには、これら電解コンデンサや積層セラミックコンデンサを多数個用いなければならず、この場合には部品コストが大幅に高くなるという問題が生じる。
【０００５】
このような問題を解決する手法として、特許文献１には、半導体ＩＣを搭載する積層モジュール基板にデカップリングコンデンサを内蔵する手法が提案されている。このような手法によれば、別部品として電解コンデンサや積層セラミックコンデンサを用いる必要が無くなるので、部品点数を削減することが可能となる。
【０００６】
【特許文献１】
特開平６−３３８５８７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に示す積層モジュール基板は、デカップリングコンデンサを構成する容量電極及び容量絶縁膜の積層面が半導体ＩＣの搭載面に対して平行であることから、大容量のデカップリングコンデンサを構成するためには平面方向のサイズを大きくする必要が生じ、積層モジュール基板の小型化が困難となってしまう。また、積層モジュール基板に多数のビアホールやビアホール導体を形成しなければならないことから、製造コストが高くなるという問題もあった。
【０００８】
したがって、本発明の目的は、小型化及びデカップリングコンデンサの大容量化が容易であり、且つ、製造コストの低い積層モジュール基板びその製造方法を提供することである。
【０００９】
また、本発明の他の目的は、上記の積層モジュール基板を有する半導体ＩＣ搭載モジュールを提供することである。
【００１０】
【課題を解決するための手段】
本発明による積層モジュール基板は、交互に積層された複数の絶縁層及び複数の導電層を備え、隣り合う導電層とこれら導電層間に存在する絶縁層によって容量素子が構成される積層モジュール基板であって、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面に、半導体ＩＣとの電気的接続を行うための複数の電極パッドが設けられていることを特徴とする。
【００１１】
このように、本発明による積層モジュール基板は、特許文献１に記載された積層モジュール基板とは異なり、絶縁層及び導電層の積層面に対して実質的に垂直な面が半導体ＩＣの搭載面となっていることから、平面方向のサイズをそれほど大きくしなくても十分な容量が得られることになる。これにより、小型で大容量のデカップリングコンデンサを内蔵させることができるので、ＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣを搭載した場合であっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。しかも、積層方向が上記の通りであることから、多数のビアホールやビアホール導体を形成する必要がなく、製造コストを抑制することも可能となる。
【００１２】
本発明の好ましい実施形態においては、前記複数の電極パッドの少なくとも一つが隣り合う導電層の一方に接続され、前記複数の電極パッドの他の少なくとも一つが隣り合う導電層の他方に接続されている。また、本発明の好ましい実施形態においては、前記複数の絶縁層及び前記複数の導電層によって構成される積層基体の表面のうち、前記積層面に対して実質的に垂直な面の少なくとも一部が絶縁体によって覆われており、前記絶縁体の表面に前記電極パッドが設けられている。また、本発明の好ましい実施形態においては、前記絶縁体の前記表面に形成された導電パターンを介して前記電極パッドと前記導電層が接続されており、本発明の好ましい別の実施形態においては、前記絶縁体を貫通して設けられたメッキ導体又はスルーホール電極をさらに介して前記電極パッドと前記導電層が接続されている。
【００１３】
さらに、本発明の好ましい実施形態においては、電極パッドが設けられている面と同じ面に放熱用のグランドパターンがさらに設けられており、前記グランドパターンは１又は２以上の導電層に接続されている。このような構成とすれば、半導体ＩＣが発する熱を積層モジュール基板へ効率よく放熱させることが可能となる。
【００１４】
本発明による積層モジュール基板の製造方法は、複数の絶縁層と複数の導電層を交互に積層することによって積層母体を形成する工程と、前記積層母体の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面に絶縁体を形成する工程と、前記絶縁体の表面に半導体ＩＣとの電気的接続を行うための複数の電極パッド及び前記電極パッドと前記導電層とを接続するための導電パターンを形成する工程と、前記積層母体を切断することにより積層モジュール基板を取り出す工程とを備えることを特徴とする。本発明によれば、上記の作用を有する積層モジュール基板を多数個取りすることができるので、製造コストを削減することが可能となる。
【００１５】
また、本発明の好ましい実施形態においては、前記積層母体に、少なくとも外部端子用のスルーホールを含む複数のスルーホールを形成する工程と、前記複数のスルーホールの内部に導体を形成する工程とをさらに備え、前記積層モジュール基板を取り出す工程においては、前記外部端子用のスルーホールに沿って前記積層母体を切断することにより外部端子を形成している。このような方法によれば、切断によりスルーホールの内部に形成された導体が半スルーホール導体となることから、隣り合う積層モジュール基板間でスルーホールを共用することが可能となり、形成すべきスルーホール数を少なくすることが可能となる。
【００１６】
また、本発明の好ましい実施形態においては、前記積層母体の表面のうち前記積層面に対して実質的に垂直な面の一部を研削することにより切り欠きを形成する工程をさらに備え、前記絶縁体を形成する工程は、前記切り欠きに絶縁体を充填することにより行う。一方、本発明の好ましい別の実施形態においては、前記積層母体の表面のうち前記積層面に対して実質的に垂直な面より露出する前記導電層の一部にメッキを選択的に施し、これによってメッキ導体を選択的に形成する工程をさらに備え、前記絶縁体を形成する工程は、前記メッキ導体を絶縁体によって覆う工程であり、さらに、前記絶縁体の表面を研磨することにより前記メッキ導体の先端部分を露出させる工程を備える。
【００１７】
本発明による半導体ＩＣ搭載モジュールは、交互に積層された複数の絶縁層及び複数の導電層を有する積層モジュール基板と、前記積層モジュール基板の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面に搭載された半導体ＩＣとを備え、前記半導体ＩＣの電源端子は隣り合う導電層の一方に接続され、前記半導体ＩＣのグランド端子は隣り合う導電層の他方に接続されていることを特徴とする。本発明によれば、積層モジュール基板に小型で大容量のデカップリングコンデンサが内蔵されていることから、この半導体ＩＣがＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣであっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。
【００１８】
また、本発明の好ましい実施形態においては、前記積層モジュール基板の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面には、前記半導体ＩＣの放熱パターンに接続されたグランドパターンが設けられており、前記グランドパターンが１又は２以上の導電層に接続されている。このような構成とすれば、上述の通り、半導体ＩＣが発する熱を積層モジュール基板へ効率よく放熱させることが可能となる。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図１は本発明の好ましい実施の形態による積層モジュール基板１００を示す略斜視図であり、図２は積層モジュール基板１００を図１に示すＡ−Ａ線に沿って切断した場合の略断面図であり、図３は積層モジュール基板１００を図１に示すＢ−Ｂ線に沿って切断した場合の略断面図である。
【００２１】
図１に示すように、本実施形態による積層モジュール基板１００は、積層基体１１０と、積層基体１１０の一方の主面１１０ａ及び他方の主面１１０ｂに設けられた切り欠き１１１を埋めるように設けられた絶縁体１２０と、絶縁体１２０の表面に設けられた導電パターン１３０と、積層基体１１０の側面に設けられた半スルーホール導体（外部端子）１４０とを備えており、搭載面１００ａに半導体ＩＣが搭載されることによって半導体ＩＣ搭載モジュールが構成される。
【００２２】
積層基体１１０は、絶縁層と導電層が搭載面１００ａに対して実質的に直交する方向に交互に積層された構造を有している。より具体的には、図２及び図３に示すように、６つの積層ユニット１１２と３つの厚膜絶縁層１１３によって構成され、厚膜絶縁層１１３間にそれぞれ３つの積層ユニット１１２が挟まれた構成を有している。各積層ユニット１１２は、導電層１１４と薄膜絶縁層１１５が積層された構成を有しており、隣り合う導電層１１４の一方は電源用導電層１１４ａとして用いられ、他方はグランド用導電層１１４ｂとして用いられる。本実施形態においては、連続する３つの積層ユニット１１２に含まれる導電層１１４のうち、両端の導電層が電源用導電層１１４ａであり、中央の導電層がグランド用導電層１１４ｂである。尚、本明細書において単に「導電層」と言うときには、電源用導電層とグランド用導電層の両方を指している。
【００２３】
厚膜絶縁層１１３及び薄膜絶縁層１１５の材料としては、樹脂又は樹脂にセラミック等の機能性材料粉末（磁性体粉末又は誘電体粉末）を混合した複合材料を用いることが好ましい。樹脂としては、熱硬化性樹脂又は熱可塑性樹脂を用いることが好ましい。
【００２４】
具体的には、熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ホリフェニレレンエテール（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ポリビニルベンジルエーテル化合物樹脂等を用いることができる。
【００２５】
また、熱可塑性樹脂としては、ポリブタジエン樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリフェニレレンエテール（オキサイド）樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルテーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、ポリエーテルテーテルケトン樹脂、ポリテトラフルオロエチレン樹脂グラフト樹脂、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等を用いることができ、この中でも、特に、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等をベースレジンとして用いることが好ましい。これらの樹脂は単独で使用しても良いし、２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００２６】
また、複合材料を構成する場合の無機材料としては、比較的高い誘電率を得るためには、チタン−バリウム−ネオジム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックスを用いることが好ましい。
【００２７】
なお、二酸化チタン系セラミックスとは、二酸化チタンのみを含有するものの他、他の少量の添加物を含有するものも含み、二酸化チタンの結晶構造が保持されているものをいう。また、他のセラミックスも同様である。特に二酸化チタン系セラミックスはルチル構造を有するものが好ましい。
【００２８】
また、誘電率をあまり高くせず、高いＱを持たせるためには、樹脂材料に混合する誘電体粉末としては、シリカ、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチョップ、ガラスビーズ、カーボン繊維、酸化マグネシウム（タルク）等を用いることが好ましい。これらの樹脂は単独で使用しても良いし２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００２９】
また、樹脂材料に混合する無機材料に磁性体を用いる場合は、フェライトとしてはＭｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系等が好ましい。また、磁性体としては強磁性金属を用いることができる。この場合、カーボニル鉄、鉄−シリコン系合金、鉄−アルミニウム−珪素系合金（商標名：センダスト）、鉄−ニッケル系合金（商標名：パーマロイ）。アモルファス系（鉄系、コバルト系）等を用いることが好ましい。
【００３０】
厚膜絶縁層１１３の厚さは、積層モジュール基板１００に要求される大きさに応じて適宜選択すれば良く、薄膜絶縁層１１５の厚さとしては５μｍ以上、１００μｍ未満に設定することが好ましい。尚、絶縁体１２０の材料についても、厚膜絶縁層１１３及び薄膜絶縁層１１５の好ましい材料として列挙した材料を用いることができる。
【００３１】
導電層１１４の材料としては、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）もしくはこれらの合金等を用いることが好ましく、導電性やコストを考慮すれば、銅（Ｃｕ）又はその合金を用いることが最も好ましい。導電層１１４の厚みとしては、５μｍ以上、７５μｍ未満に設定することが好ましい。
【００３２】
導電パターン１３０は、図１に示すように、グランド配線パターン１３１、電源配線パターン１３２、信号配線パターン１３３、電極パッド１３４及び後述するグランドベタパターン１３５からなり、いずれも絶縁体１２０の表面に設けられる。グランド配線パターン１３１は、グランド端子となる電極パッド１３４とこれに対応する導電層１１４（グランド用導電層１１４ｂ）とを接続する配線であり、電源配線パターン１３２は、電源端子となる電極パッド１３４とこれに対応する導電層１１４（電源用導電層１１４ａ）とを接続する配線である。また、信号配線パターン１３３は、信号端子となる電極パッド１３４と半スルーホール導体１４０とを接続する配線である。
【００３３】
導電パターン１３０の材料としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、アルミニウム（Ａｌ）又はその合金（銀パラジウム、銀白金等）を用いることが好ましい。
【００３４】
図４は、本実施形態による積層モジュール基板１００を裏面方向から見た略斜視図である。ここで「裏面」とは、搭載面１００ａと対向する表面であり、積層基体１１０の他方の主面１１０ｂが露出する側の表面である。
【００３５】
図４に示すように、積層モジュール基板１００の裏面では、絶縁体１２０の表面にグランド配線パターン１３１及びグランドベタパターン１３５が設けられており、グランド配線パターン１３１は、グランドベタパターン１３５とこれに対応する導電層１１４とを接続している。
【００３６】
図１乃至図４に示すように、本実施形態による積層モジュール基板１００では、薄膜絶縁層１１５を介して設けられた複数の導電層１１４のうち、隣り合う導電層１１４の一方が電源用導電層１１４ａとして用いられ、他方がグランド用導電層１１４ｂとして用いられている。そして、これら電源用導電層１１４ａとグランド用導電層１１４ｂとの間には薄膜絶縁層１１５が設けられていることから、積層基体１１０全体が大きな容量素子として機能することになる。ここで、本実施形態による積層モジュール基板１００では、容量電極として機能する導電層１１４と容量絶縁膜として機能する容量絶縁膜の積層面が搭載面１００ａに対して実質的に垂直であることから、平面方向のサイズをそれほど大きくしなくても十分な容量が得られることになる。しかも、本実施形態においては、導電層１１４と電極パッド１３４との接続を絶縁体１２０上において平面的に行っていることから、積層モジュール基板１００に多数のビアホールやビアホール導体を形成する必要がなく、製造コストを抑制することが可能となる。
【００３７】
図５は、本実施形態による積層モジュール基板１００に半導体ＩＣ１５０を搭載した状態を示す略斜視図である。
【００３８】
図５に示すように、本実施形態による積層モジュール基板１００に半導体ＩＣ１５０を搭載する場合、搭載面１００ａに半導体ＩＣ１５０を載置し、半田等を用いて半導体ＩＣ１５０に備えられた各電極端子（図示せず）と各電極パッド１３４とを電気的及び機械的に接続する。これにより、半導体ＩＣ搭載モジュールが完成する。このようにして作製された半導体ＩＣモジュールは、図示しないマザーボード上に実装されて使用される。
【００３９】
このようにして半導体ＩＣ１５０が搭載されると、半導体ＩＣ１５０の電極端子のうち、電源端子が電源用導電層１１４ａに接続され、グランド端子がグランド用導電層１１４ｂに接続されるので、積層モジュール基板１００に内蔵された上記容量素子はデカップリングコンデンサとして機能することになる。そして、このデカップリングコンデンサは上述の通り大容量であることから、電源配線やグランド配線のインピーダンスが大幅に低減され、これにより電源ノイズに起因する電圧降下を効果的に抑制することができる。したがって、ＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣを搭載した場合であっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。
【００４０】
次に、本実施形態による積層モジュール基板１００の製造方法について、図６乃至図１３を用いて説明する。
【００４１】
まず、樹脂又は樹脂に機能性材料粉末を混合した材料を溶剤及びバインダに分散させてペースト状とし、これを図６に示すようにドクターブレード法等により導電層１１４の母材である金属シート１１４’上に塗布して薄膜絶縁シート１１５’を形成する。形成された薄膜絶縁シート１１５’は、最終的に薄膜絶縁層１１５となる。これにより、金属シート１１４’と薄膜絶縁シート１１５’からなる積層シート１１２’が形成される。
【００４２】
次に、積層シート１１２’を所定の大きさに切断し、これを図７に示すように複数枚（本例では３枚）重ね合わせて、熱圧着または必要な場合には接着層を介して一体化し、積層体１６０を作製する。
【００４３】
次に、図８に示すように、積層体１６０と厚膜絶縁シート１１３’を熱圧着または必要な場合には接着層を介して交互に重ね合わせ、積層母材１７０を作製する。積層母材１７０を横に倒した状態が図９に示されており、図９には最終的に積層モジュール基板１００となる領域１００’も示されている。
【００４４】
次に、図１０に示すように、積層母材１７０の表面１７０ａ及び裏面１７０ｂを積層面に対して直交する方向にダイシングにより研削し、切り欠き１１１を形成する。次いで、図１１に示すように切り欠き１１１の内部に絶縁材料を充填し、絶縁体１２０を形成する。絶縁体１２０の形成は、上述した樹脂材料又は樹脂に機能材料粉末を混合した複合材料を溶剤やバインダに分散させたものを印刷等により塗布し、乾燥させることによって行うことができる。その後、積層母材１７０の表面１７０ａ及び裏面１７０ｂを研磨し、整面（平滑化）する。
【００４５】
次に、図１２に示すように、絶縁体１２０の表面に導電パターン１３０を形成する。導電パターン１３０の形成は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、アルミニウム（Ａｌ）又はその合金（銀パラジウム、銀白金等）等を印刷法、メッキ法、蒸着法、スパッタリング法等を用いて形成した後、パターニング法によって所定の形状にパターニングすることにより行えばよい。
【００４６】
次に、図１３に示すように、絶縁体１２０が形成された領域のうち所定の部分に外部端子用スルーホール１８０を形成し、その内部に導体を形成する。外部端子用スルーホール１８０の内部に導体を形成する方法としては、メッキ法を用いることができる。
【００４７】
そして、図１３に示すＣ−Ｃ線及びＤ−Ｄ線に沿って積層母材１７０をダイシングにより分割し、複数個（本例では９個）の積層モジュール基板１００と取り出す。以上により、積層モジュール基板１００が完成する。積層母材１７０を分割すると、外部端子用スルーホール１８０は半分に分割されて半スルーホールとなり、その内部に形成された導体は、図１に示す半スルーホール導体（外部端子）１４０となる。
【００４８】
このようにして製造された積層モジュール基板１００に対しては、すでに説明したように搭載面１００ａに半導体ＩＣ１５０を搭載することによって、半導体ＩＣ搭載モジュールを構成することができ、積層モジュール基板１００に内蔵された大容量のデカップリングコンデンサによって電源配線やグランド配線のインピーダンスが大幅に低減される。これにより、電源ノイズに起因する電圧降下を効果的に抑制することができる。
【００４９】
次に、本発明の好ましい他の実施形態について説明する。
【００５０】
図１４は、本発明の好ましい他の実施形態による積層モジュール基板２００を示す略斜視図である。上述した積層モジュール基板１００と同じ又は実質的に同じ要素については同じ符号を付し、重複する説明は省略する。
【００５１】
図１４に示すように、本実施形態による積層モジュール基板２００は、上述した積層モジュール基板１００とほぼ同様の構造を有しているが、絶縁体１２０の表面のうち、搭載される半導体ＩＣの放熱パターンに対応する領域に大面積のグランドパターン２０１が形成されている点において主に異なる。このグランドパターン２０１は、複数（本例では３つ）の放熱用導電層１１４ｃに接続されており、このため、非常に大きな熱容量を有している。これら放熱用導電層１１４ｃは、隣り合う導電層同士がいずれもグランド電位となることからデカップリングコンデンサとしては機能しないが、その両側に設けられた導電層１１４ａ、１１４ｂによりデカップリングコンデンサが構成される。
【００５２】
このような構造を有する積層モジュール基板２００に半導体ＩＣが搭載されると、半導体ＩＣの放熱パターンとグランドパターン２０１とが半田等の導電性ペーストを介して接続され、これにより半導体ＩＣが発する熱を積層モジュール基板２００へ効率よく放熱させることが可能となる。したがって、本実施形態は、大きな発熱を伴う半導体ＩＣを搭載する場合において特に効果的である。
【００５３】
このように、本実施形態によれば、図１に示した積層モジュール基板１００による効果に加え、優れた放熱性を有するという効果を得ることが可能となる。
【００５４】
次に、本発明の好ましいさらに他の実施形態について説明する。
【００５５】
図１５は、本発明の好ましいさらに他の実施形態による積層モジュール基板３００を示す略斜視図である。上述した積層モジュール基板１００と同じ又は実質的に同じ要素については同じ符号を付し、重複する説明は省略する。
【００５６】
図１５に示すように、本実施形態による積層モジュール基板３００は、上述した積層モジュール基板１００とは異なり、積層基体１１０の主面１１０ａ及び他方の主面１１０ｂのほぼ全面を覆う絶縁層３０１、３０２を備えており、導体パターンのうち、グランド配線パターン１３１及び電源配線パターン１３２の末端は、メッキ導体３０３を介して対応する導電層１１４に接続されている。このような構成を有する積層モジュール基板３００は、上述した積層モジュール基板１００と同じ効果を有しており、以下の方法により製造することができる。
【００５７】
まず、図９に示す積層母材１７０を作製した後、積層母材１７０の表面１７０ａの全面にフォトレジストを塗布し、フォトリソグラフィ法によって、メッキ導体３０３を形成すべき領域のレジスト膜を除去する。これにより、積層母材１７０の表面１７０ａの表面においては、メッキ導体３０３を形成すべき領域において金属シート１１４’が露出し、その他の領域はレジスト膜に覆われた状態となる。
【００５８】
次に、金属シート１１４’の露出した部分に対してメッキを行い、これによりメッキ導体３０３を形成した後、レジスト膜を除去する。図１６は、レジスト膜を除去した状態における積層母材１７０の要部拡大図である。
【００５９】
そして、メッキ導体３０３が形成された積層母材１７０の表面１７０ａの実質的に全面に、絶縁材料を塗布し或いは絶縁シートを被せ、その表面を研磨することによりメッキ導体３０３の先端部分を露出させる。このような工程を積層母材１７０の裏面１７０ｂに対しても行う。
【００６０】
その後の工程は、図１２及び図１３に示す工程と同様であり、導電パターン１３０の形成や外部端子用スルーホール１８０の形成等を行った後、ダイシングにより積層母材１７０を分割して、複数の積層モジュール基板３００を得る。
【００６１】
このように、本実施形態における積層モジュール基板３００の製造工程には、切り欠き１１１を形成する工程が存在しないという特徴を有している。したがって、切り欠き１１１の形成が困難あるいは切り欠き１１１の形成に時間がかかるような場合において、本実施形態は特に有効である。
【００６２】
次に、本発明の好ましいさらに他の実施形態について説明する。
【００６３】
図１７は、本発明の好ましいさらに他の実施形態による積層モジュール基板４００を示す略斜視図である。上述した積層モジュール基板１００，２００又は３００と同じ又は実質的に同じ要素については同じ符号を付し、重複する説明は省略する。
【００６４】
図１７に示すように、本実施形態による積層モジュール基板４００は、図１４に示した積層モジュール基板２００の特徴と、図１５に示した積層モジュール基板３００の特徴を兼ね備えている。つまり、本実施形態においては、グランドパターン２０１が絶縁層３０１の表面に形成されており、このグランドパターン２０１と放熱用導電層１１４ｃとがメッキ導体４０１によって接続されている。これにより、図１４に示した積層モジュール基板２００と同様、半導体ＩＣが発する熱を積層モジュール基板４００へ効率よく放熱させることが可能となる。この場合、放熱性をより高めるためには、図１７に示すように、グランドパターン２０１と放熱用導電層１１４ｃと結ぶメッキ導体４０１の幅を十分に太くすることが好ましい。
【００６５】
本発明は、以上説明した実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記各実施形態では、複数の積層ユニット１１２と複数の厚膜絶縁層１１３を用いて積層基体１１０を構成しているが、本発明において厚膜絶縁層１１３を用いることは必須でなく、複数の積層ユニット１１２のみによって積層基体１１０を構成しても構わない。この場合、積層数が多くなることから製造コストが増大するものの、デカップリングコンデンサの容量や熱容量を非常に大きくすることが可能となる。
【００６７】
また、上記各実施形態では、連続する３つの積層ユニット１１２に含まれる導電層１１４のうち、両端の導電層を電源用導電層１１４ａとして用い、中央の導電層をグランド用導電層１１４ｂとして用いているが、これを逆にしても構わない。また、連続する積層ユニット１１２の数としては３に限らず、２以上であればいくつであっても構わない。
【００６８】
また、積層モジュール基板３００及び４００においては、いずれもフォトリソグラフィ工程を用いて形成したメッキ導体３０３又は４０１によって、導電層１１４と導電パターン１３０との接続を行っているが、このようなメッキ導体を用いるのではなく、絶縁層にスルーホールを形成し、その内部にスルーホール電極を形成することによって導電パターン１３０と導電層１１４との接続を行っても構わない。この場合、スルーホール電極３０３と導電層１１４との接続をより確実に行うためには、積層基体１１０の主面１１０ａ及び他方の主面１１０ｂの対応する領域にランドパターンを形成しておくことが好ましい。
【００６９】
【発明の効果】
以上説明したように、本発明では、容量電極として機能する導電層と容量絶縁膜として機能する容量絶縁膜の積層面が半導体ＩＣを搭載する面（搭載面）に対して実質的に垂直であることから、平面方向のサイズをそれほど大きくしなくても十分な容量が得られることになる。これにより、小型で大容量のデカップリングコンデンサを内蔵させることができるので、ＣＰＵやパワーアンプＩＣ等、動作周波数が高い半導体ＩＣや高周波信号を取り扱う半導体ＩＣを搭載した場合であっても、当該半導体ＩＣの誤動作を効果的に抑制することが可能となる。
【００７０】
しかも、積層方向が上記の通りであることから、多数のビアホールやビアホール導体を形成する必要がなく、製造コストを抑制することも可能となる。
【００７１】
また、搭載される半導体ＩＣの放熱パターンに対応する領域にグランドパターンを設け、これに１又は２以上の導電層を接続すれば、半導体ＩＣが発する熱を積層モジュール基板へ効率よく放熱させることが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態による積層モジュール基板１００を示す略斜視図である。
【図２】図１に示すＡ−Ａ線に沿って切断した場合の略断面図である。
【図３】図１に示すＢ−ＢＡ線に沿って切断した場合の略断面図である。
【図４】積層モジュール基板１００を裏面方向から見た略斜視図である。
【図５】積層モジュール基板１００に半導体ＩＣ１５０を搭載した状態（半導体ＩＣ搭載モジュール）を示す略斜視図である。
【図６】積層モジュール基板１００の製造工程の一部（積層シート１１２’の形成）を示す図である。
【図７】積層モジュール基板１００の製造工程の一部（積層体１６０の形成）を示す図である。
【図８】積層モジュール基板１００の製造工程の一部（積層母材１７０の形成）を示す図である。
【図９】積層モジュール基板１００の製造工程の一部（積層母材１７０を横に倒した状態）を示す図である。
【図１０】積層モジュール基板１００の製造工程の一部（切り欠き１１１の形成）を示す図である。
【図１１】積層モジュール基板１００の製造工程の一部（絶縁体１２０の形成）を示す図である。
【図１２】積層モジュール基板１００の製造工程の一部（導電パターン１３０の形成）を示す図である。
【図１３】積層モジュール基板１００の製造工程の一部（外部端子用スルーホール１８０の形成）を示す図である。
【図１４】本発明の好ましい他の実施の形態による積層モジュール基板２００を示す略斜視図である。
【図１５】本発明の好ましいさらに他の実施の形態による積層モジュール基板３００を示す略斜視図である。
【図１６】積層モジュール基板３００の製造工程の一部（メッキ導体３０３の形成）を示す図である。
【図１７】本発明の好ましいさらに他の実施の形態による積層モジュール基板４００を示す略斜視図である。
【符号の説明】
１００，２００，３００，４００ 積層モジュール基板
１００ａ 搭載面
１００’ 最終的に積層モジュール基板１００となる領域
１１０ 積層基体
１１０ａ，１１０ｂ 積層基体の主面
１１１ 切り欠き
１１２ 積層ユニット
１１２’ 積層シート
１１３ 厚膜絶縁シート
１１３’ 厚膜絶縁層
１１４ 導電層
１１４’ 金属シート
１１４ａ 電源用導電層
１１４ｂ グランド用導電層
１１４ｃ 放熱用導電層
１１５ 薄膜絶縁層
１１５’ 薄膜絶縁シート
１２０ 絶縁体
１３０ 導電パターン
１３１ グランド配線パターン
１３２ 電源配線パターン
１３３ 信号配線パターン
１３４ 電極パッド
１３５ グランドベタパターン
１４０ 半スルーホール導体
１５０ 半導体ＩＣ
１６０ 積層体
１７０ 積層母材
１７０ａ 積層母材の表面
１７０ｂ 積層母材の裏面
１８０ 外部端子用スルーホール
２０１ グランドパターン
３０１，３０２ 絶縁層
３０３ スルーホール電極
３０３ メッキ導体
４０１ メッキ導体
Claims (9)
- 交互に積層された複数の絶縁層及び複数の導電層を備え、隣り合う導電層とこれら導電層間に存在する絶縁層によって容量素子が構成される積層モジュール基板であって、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面の一部を研削することにより形成された切り欠きと、前記切り欠きに充填された絶縁体とを備え、半導体ＩＣとの電気的接続を行うための複数の電極パッド及び前記電極パッドと前記導電層との接続を行うための導電パターンが前記絶縁体の表面に設けられていることを特徴とする積層モジュール基板。
- 前記複数の電極パッドの少なくとも一つが隣り合う導電層の一方に接続され、前記複数の電極パッドの他の少なくとも一つが隣り合う導電層の他方に接続されていることを特徴とする請求項１に記載の積層モジュール基板。
- 前記導電パターンを介して前記電極パッドと前記導電層が接続されていることを特徴とする請求項１又は２に記載の積層モジュール基板。
- 前記絶縁体を貫通して設けられたメッキ導体又はスルーホール電極をさらに介して前記電極パッドと前記導電層が接続されていることを特徴とする請求項３に記載の積層モジュール基板。
- 前記電極パッドが設けられている面と同じ面に放熱用のグランドパターンがさらに設けられており、前記グランドパターンは１又は２以上の導電層に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の積層モジュール基板。
- 複数の絶縁層と複数の導電層を交互に積層することによって積層母体を形成する工程と、前記積層母体の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面の一部を研削することにより切り欠きを形成する工程と、前記切り欠きに絶縁体を充填することにより、前記積層面に対して実質的に垂直な面に絶縁体を形成する工程と、前記絶縁体の表面に半導体ＩＣとの電気的接続を行うための複数の電極パッド及び前記電極パッドと前記導電層とを接続するための導電パターンを形成する工程と、前記積層母体を切断することにより積層モジュール基板を取り出す工程とを備えることを特徴とする積層モジュール基板の製造方法。
- 前記積層母体に、少なくとも外部端子用のスルーホールを含む複数のスルーホールを形成する工程と、前記複数のスルーホールの内部に導体を形成する工程とをさらに備え、前記積層モジュール基板を取り出す工程においては、前記外部端子用のスルーホールに沿って前記積層母体を切断することにより外部端子を形成することを特徴とする請求項６に記載の積層モジュール基板の製造方法。
- 交互に積層された複数の絶縁層及び複数の導電層を有する積層モジュール基板と、前記積層モジュール基板の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面の一部を研削することにより形成された切り欠きと、前記切り欠きに充填された絶縁体と、前記絶縁体の表面に搭載された半導体ＩＣとを備え、前記半導体ＩＣの電源端子は隣り合う導電層の一方に接続され、前記半導体ＩＣのグランド端子は隣り合う導電層の他方に接続されていることを特徴とする半導体ＩＣ搭載モジュール。
- 前記積層モジュール基板の表面のうち、前記絶縁層及び前記導電層の積層面に対して実質的に垂直な面には、前記半導体ＩＣの放熱パターンに接続されたグランドパターンが設けられており、前記グランドパターンが１又は２以上の導電層に接続されていることを特徴とする請求項８に記載の半導体ＩＣ搭載モジュール。
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