JP2000353765A - 配線基板及びこれを使用したチップモジュール - Google Patents
配線基板及びこれを使用したチップモジュールInfo
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 本発明は配線基板に関し、現在よりも電極の
ピッチが狭い将来的なＬＳＩチップを搭載することを可
能にすることを課題とする。 【解決手段】 一層の配線層を有するガラスエポキシ製
のリジッド基板５１とこの上面に接着固定された二層の
配線層を有するフレキシブル基板５２とよりなる複合構
造である。フレキシブル基板５２は、フィルムの表面に
配線パターンを有し、且つ上面にＬＳＩチップ搭載部を
有する。配線パターン５５は幅が約２０μｍと従来に比
べて約半分と狭い。よって、電極パッド５４の並びのピ
ッチは従来のピッチより狭くなっている。
ピッチが狭い将来的なＬＳＩチップを搭載することを可
能にすることを課題とする。 【解決手段】 一層の配線層を有するガラスエポキシ製
のリジッド基板５１とこの上面に接着固定された二層の
配線層を有するフレキシブル基板５２とよりなる複合構
造である。フレキシブル基板５２は、フィルムの表面に
配線パターンを有し、且つ上面にＬＳＩチップ搭載部を
有する。配線パターン５５は幅が約２０μｍと従来に比
べて約半分と狭い。よって、電極パッド５４の並びのピ
ッチは従来のピッチより狭くなっている。
Description
【０００１】
【発明の属する技術分野】本発明は配線基板及びこれを
使用したチップモジュールに係り、特にＬＳＩチップを
搭載して実装するための配線基板に関する。
使用したチップモジュールに係り、特にＬＳＩチップを
搭載して実装するための配線基板に関する。
【０００２】ＬＳＩチップは、将来的に、パターンが微
細化して、電極が狭ピッチ化する傾向にある。ＬＳＩチ
ップを搭載して実装するための配線基板はこれに対応で
きる構造である必要がある。
細化して、電極が狭ピッチ化する傾向にある。ＬＳＩチ
ップを搭載して実装するための配線基板はこれに対応で
きる構造である必要がある。
【０００３】
【従来の技術】図１（Ａ）は従来のＬＳＩチップ搭載実
装用配線基板１０を示す。この配線基板１０は、ビルド
アップ基板であり、ガラスエポキシ製のリジッド基板１
１の上下面にビルドアップ層１２、１３が形成してあ
り、下面にはバンプ１４が形成してあり、上面にはＬＳ
Ｉチップ搭載部１５を有する構成である。ＬＳＩチップ
搭載部１５は、同図（Ｂ）に併せて示すように、複数の
電極パッド１６が並んでおり、各電極パッド１６から配
線パターン１７がＬＳＩチップ搭載部１５の外側に延び
ている構成である。
装用配線基板１０を示す。この配線基板１０は、ビルド
アップ基板であり、ガラスエポキシ製のリジッド基板１
１の上下面にビルドアップ層１２、１３が形成してあ
り、下面にはバンプ１４が形成してあり、上面にはＬＳ
Ｉチップ搭載部１５を有する構成である。ＬＳＩチップ
搭載部１５は、同図（Ｂ）に併せて示すように、複数の
電極パッド１６が並んでおり、各電極パッド１６から配
線パターン１７がＬＳＩチップ搭載部１５の外側に延び
ている構成である。
【０００４】ＬＳＩチップ２０は、フリップチップ形態
で、ＬＳＩチップ搭載部１５に搭載実装される。即ち、
ＬＳＩチップ２０の下面のバンプ２１が対応する電極パ
ッド１６と半田付け接続してあり、且つ、ＬＳＩチップ
２０と配線基板１０との間には封止剤２２が充填されて
いる。
で、ＬＳＩチップ搭載部１５に搭載実装される。即ち、
ＬＳＩチップ２０の下面のバンプ２１が対応する電極パ
ッド１６と半田付け接続してあり、且つ、ＬＳＩチップ
２０と配線基板１０との間には封止剤２２が充填されて
いる。
【０００５】ＬＳＩチップ２０が搭載実装された配線基
板１０は、バンプ１４を利用してマザーボード３０に搭
載される。
板１０は、バンプ１４を利用してマザーボード３０に搭
載される。
【０００６】上記配線基板１０は、図２（Ａ）〜（Ｆ）
に示すようにして製造される。先ず、同図（Ａ），
（Ｂ）に示すように、リジッド基板１１に穴あけし、パ
ターン４０を形成し、充填材で穴埋めする。次いで、同
図（Ｃ）に示すように、絶縁層４１を形成し、次いで、
同図（Ｄ）に示すように、Ｃｕメッキを全面に形成し、
これをパターニングしてビア４２及び配線パターン１７
を形成する。同図（Ｃ）に示す工程と同図（Ｄ）に示す
工程とを層数分繰り返し、同図（Ｅ）に示すようにビル
ドアップ層１２、１３が完成する。最後に、上下面にソ
ルダレジルトを塗布してソルダレジルト膜４４を形成す
る。
に示すようにして製造される。先ず、同図（Ａ），
（Ｂ）に示すように、リジッド基板１１に穴あけし、パ
ターン４０を形成し、充填材で穴埋めする。次いで、同
図（Ｃ）に示すように、絶縁層４１を形成し、次いで、
同図（Ｄ）に示すように、Ｃｕメッキを全面に形成し、
これをパターニングしてビア４２及び配線パターン１７
を形成する。同図（Ｃ）に示す工程と同図（Ｄ）に示す
工程とを層数分繰り返し、同図（Ｅ）に示すようにビル
ドアップ層１２、１３が完成する。最後に、上下面にソ
ルダレジルトを塗布してソルダレジルト膜４４を形成す
る。
【０００７】
【発明が解決しようとする課題】上記のビルドアップ構
造の配線基板１０においては、配線パターン１７は幅ｗ
１が１５〜２５μｍが限度であり、これ以上は狭くする
ことが困難である。これは、以下の二つの理由による。
造の配線基板１０においては、配線パターン１７は幅ｗ
１が１５〜２５μｍが限度であり、これ以上は狭くする
ことが困難である。これは、以下の二つの理由による。
【０００８】第１の理由：配線パターン１７はＣｕメッ
キの一部が残ったものである。Ｃｕメッキの絶縁層４１
への密着強度は十分に強くはない。よって、配線パター
ン１７を１５〜２５μｍより狭くすると、配線パターン
１７の絶縁層４１への密着強度が弱くなって、配線パタ
ーン１７が絶縁層４１から剥離する虞れがある。
キの一部が残ったものである。Ｃｕメッキの絶縁層４１
への密着強度は十分に強くはない。よって、配線パター
ン１７を１５〜２５μｍより狭くすると、配線パターン
１７の絶縁層４１への密着強度が弱くなって、配線パタ
ーン１７が絶縁層４１から剥離する虞れがある。
【０００９】第２の理由：層を重ねて形成するため、表
面にどうしてもうねりが現れる。このうねりが存在する
ため、マスクをレジスト膜に露光する場合に、焦点が合
わない部分ができ、これが原因で配線パターン１７はそ
の縁の線が曲線となる部分ができ、これによって幅が狭
くなる部分が形成されてしまう場合がある。このため、
配線パターン４３を１５〜２５μｍより狭くすると、幅
が狭くなった部分で断線が発生してしまう危険がある。
面にどうしてもうねりが現れる。このうねりが存在する
ため、マスクをレジスト膜に露光する場合に、焦点が合
わない部分ができ、これが原因で配線パターン１７はそ
の縁の線が曲線となる部分ができ、これによって幅が狭
くなる部分が形成されてしまう場合がある。このため、
配線パターン４３を１５〜２５μｍより狭くすると、幅
が狭くなった部分で断線が発生してしまう危険がある。
【００１０】以上のように、密着強度と断線の危険性と
の関係で、配線パターン１７の幅ｗ１を１５〜２５μｍ
より狭くすることは困難である。
の関係で、配線パターン１７の幅ｗ１を１５〜２５μｍ
より狭くすることは困難である。
【００１１】また、図１（Ｂ）に示すように、ＬＳＩチ
ップ搭載部１５の複数の電極パッド１６と配線パターン
１７とは、内側の電極パッドから引き出される配線パタ
ーン１７が外側の隣合う電極パッド１６の間を通る構造
となっている。即ち、ＬＳＩチップ搭載部１５の複数の
電極パッド１６は、電極パッド１６の並びのピッチｐ１
を狭くすることが、配線パターン１７の幅によって制限
を受ける構造である。ここで、配線パターン１７の幅ｗ
１が１５〜２５μｍであり、これ以上狭くすることは困
難であるため、電極パッド１６の並びのピッチｐ１を現
在より更に狭くすることは困難であった。
ップ搭載部１５の複数の電極パッド１６と配線パターン
１７とは、内側の電極パッドから引き出される配線パタ
ーン１７が外側の隣合う電極パッド１６の間を通る構造
となっている。即ち、ＬＳＩチップ搭載部１５の複数の
電極パッド１６は、電極パッド１６の並びのピッチｐ１
を狭くすることが、配線パターン１７の幅によって制限
を受ける構造である。ここで、配線パターン１７の幅ｗ
１が１５〜２５μｍであり、これ以上狭くすることは困
難であるため、電極パッド１６の並びのピッチｐ１を現
在より更に狭くすることは困難であった。
【００１２】なお、内側の電極パッドから引き出される
配線パターンを表面の層の下側の層に形成することによ
って、電極パッド１６の並びのピッチｐ１を現在より狭
くすることは可能となる。しかし、このようにすると、
層数が増え、この分、配線基板１０の歩留りが低下して
しまい、好ましくない。
配線パターンを表面の層の下側の層に形成することによ
って、電極パッド１６の並びのピッチｐ１を現在より狭
くすることは可能となる。しかし、このようにすると、
層数が増え、この分、配線基板１０の歩留りが低下して
しまい、好ましくない。
【００１３】また、ＬＳＩチップにおいては、電子装置
の放熱性を考慮して、電源消費量を１００Ｗ程度に抑え
た状態で、動作周波数を例えば１ＧＨｚに上げて高速化
を図ることが求められている。一般にＬＳＩチップにお
いて、動作周波数を上げるとそれにつれて電源消費量が
増加する。そこで、動作周波数を上げてもＬＳＩチップ
の電源消費量が増加しないように、ＬＳＩチップの動作
電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げ
ることがなされる。しかし、ＬＳＩチップの動作電源電
圧を下げた場合には、ＬＳＩチップの動作時に発生する
ノイズの電圧も下げる必要がある。ノイズがＬＳＩチッ
プの誤動作を引き起こしやすくなるからである。
の放熱性を考慮して、電源消費量を１００Ｗ程度に抑え
た状態で、動作周波数を例えば１ＧＨｚに上げて高速化
を図ることが求められている。一般にＬＳＩチップにお
いて、動作周波数を上げるとそれにつれて電源消費量が
増加する。そこで、動作周波数を上げてもＬＳＩチップ
の電源消費量が増加しないように、ＬＳＩチップの動作
電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げ
ることがなされる。しかし、ＬＳＩチップの動作電源電
圧を下げた場合には、ＬＳＩチップの動作時に発生する
ノイズの電圧も下げる必要がある。ノイズがＬＳＩチッ
プの誤動作を引き起こしやすくなるからである。
【００１４】このノイズの電圧を低く抑えるためには、
ＬＳＩチップが搭載された個所における電源層とグラン
ド層との間のインピーダンスを低く抑える必要がある。
このようにインピーダンスを低く抑えるためには、ＬＳ
Ｉチップが搭載された個所における電源層とグランド層
との間のインダクタンスを例えば数ｐＨレベルにまで低
く抑える必要がある。
ＬＳＩチップが搭載された個所における電源層とグラン
ド層との間のインピーダンスを低く抑える必要がある。
このようにインピーダンスを低く抑えるためには、ＬＳ
Ｉチップが搭載された個所における電源層とグランド層
との間のインダクタンスを例えば数ｐＨレベルにまで低
く抑える必要がある。
【００１５】ＬＳＩチップが搭載された個所における電
源層とグランド層との間のインダクタンスを例えば数ｐ
Ｈレベルにまで低く抑えて電源層とグランド層との間の
インピーダンスを低く抑えた配線基板としては、セラミ
ック配線基板がある。このセラミック配線基板は、セラ
ミック製の基板本体と、この上面に薄膜形成技術によっ
て電源層、絶縁層、グランド層が積層形成されている薄
膜回路部とよりなる構成である。
源層とグランド層との間のインダクタンスを例えば数ｐ
Ｈレベルにまで低く抑えて電源層とグランド層との間の
インピーダンスを低く抑えた配線基板としては、セラミ
ック配線基板がある。このセラミック配線基板は、セラ
ミック製の基板本体と、この上面に薄膜形成技術によっ
て電源層、絶縁層、グランド層が積層形成されている薄
膜回路部とよりなる構成である。
【００１６】しかし、このセラミック配線基板の歩留ま
りは、基板本体の歩留まりと薄膜回路部の歩留まりとを
掛け算した積となるため、相当に低くなって、セラミッ
ク配線基板は高価となってしまう。
りは、基板本体の歩留まりと薄膜回路部の歩留まりとを
掛け算した積となるため、相当に低くなって、セラミッ
ク配線基板は高価となってしまう。
【００１７】そこで、本発明は、上記課題を解決した配
線基板及びこれを使用したチップモジュールを提供する
ことを目的とする。
線基板及びこれを使用したチップモジュールを提供する
ことを目的とする。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、プリント基板に搭載される配線
基板において、リジット基板と、フィルムと該フィルム
に形成された配線パターンと該フィルムの上面に形成さ
れた半導体チップ搭載部とよりなる構成のフレキシブル
基板とを有し、該フレキシブル基板が、該リジット基板
と電気的に接続されて該リジット基板の上面に積層固定
された複合構造であるようにしたものである。
に、請求項１の発明は、プリント基板に搭載される配線
基板において、リジット基板と、フィルムと該フィルム
に形成された配線パターンと該フィルムの上面に形成さ
れた半導体チップ搭載部とよりなる構成のフレキシブル
基板とを有し、該フレキシブル基板が、該リジット基板
と電気的に接続されて該リジット基板の上面に積層固定
された複合構造であるようにしたものである。
【００１９】フレキシブル基板は、配線パターンのフィ
ルムへの密着強度が高いこと及び表面が平坦でありマス
ク露光のときの焦点のずれが発生しないこと等の理由に
よって、配線パターンを幅が従来のビルドアップ法によ
って形成した場合より細く形成することが可能である。
これによってＬＳＩチップ等の半導体チップ搭載部の電
極パッドのピッチを狭くすることが可能となり、現在の
半導体チップは勿論、現在よりも電極のピッチが狭い将
来的な半導体チップを搭載することが可能となり、将来
的な半導体チップの電極の狭ピッチ化に対応することが
可能である。
ルムへの密着強度が高いこと及び表面が平坦でありマス
ク露光のときの焦点のずれが発生しないこと等の理由に
よって、配線パターンを幅が従来のビルドアップ法によ
って形成した場合より細く形成することが可能である。
これによってＬＳＩチップ等の半導体チップ搭載部の電
極パッドのピッチを狭くすることが可能となり、現在の
半導体チップは勿論、現在よりも電極のピッチが狭い将
来的な半導体チップを搭載することが可能となり、将来
的な半導体チップの電極の狭ピッチ化に対応することが
可能である。
【００２０】請求項２の発明は、配線基板とこれに搭載
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、フィルムと該フィルムに形成された配線
パターンと該フィルムの上面に形成された半導体チップ
搭載部とよりなる構成のフレキシブル基板とを有し、該
フレキシブル基板が、該リジット基板と電気的に接続さ
れて該リジット基板の上面に積層固定された複合構造で
あり、上記半導体チップが上記半導体チップ搭載部に搭
載してある構成としたものである。
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、フィルムと該フィルムに形成された配線
パターンと該フィルムの上面に形成された半導体チップ
搭載部とよりなる構成のフレキシブル基板とを有し、該
フレキシブル基板が、該リジット基板と電気的に接続さ
れて該リジット基板の上面に積層固定された複合構造で
あり、上記半導体チップが上記半導体チップ搭載部に搭
載してある構成としたものである。
【００２１】半導体チップ搭載部がフレキシブル基板に
形成してあるため、現在の半導体チップは勿論、現在よ
りも電極のピッチが狭い将来的な半導体チップを搭載す
ることが可能となり、将来的な半導体チップが搭載され
たチップモジュールを実現することが可能となる。
形成してあるため、現在の半導体チップは勿論、現在よ
りも電極のピッチが狭い将来的な半導体チップを搭載す
ることが可能となり、将来的な半導体チップが搭載され
たチップモジュールを実現することが可能となる。
【００２２】請求項３の発明は、プリント基板に搭載さ
れる配線基板において、リジット基板と、フィルムと該
フィルムに形成された配線パターンと該フィルムの上面
に形成された半導体チップ搭載部とよりなる構成のフレ
キシブル基板とを有し、該フレキシブル基板が、該リジ
ット基板と電気的に接続されて該リジット基板の上面と
下面とに積層固定された複合構造である構成としたもの
である。
れる配線基板において、リジット基板と、フィルムと該
フィルムに形成された配線パターンと該フィルムの上面
に形成された半導体チップ搭載部とよりなる構成のフレ
キシブル基板とを有し、該フレキシブル基板が、該リジ
ット基板と電気的に接続されて該リジット基板の上面と
下面とに積層固定された複合構造である構成としたもの
である。
【００２３】現在の半導体チップは勿論、現在よりも電
極のピッチが狭い将来的な半導体チップを両面側に搭載
することが可能となる。
極のピッチが狭い将来的な半導体チップを両面側に搭載
することが可能となる。
【００２４】請求項４の発明は、リジット基板と、フィ
ルムの面に配線パターンを有し、該リジット基板と電気
的に接続されて該リジット基板の上面に積層固定された
フレキシブル基板とよりなる複合構造である配線基板
と、該配線基板の上記フレキシブル基板上に搭載して実
装してある半導体チップとよりなる構成としたものであ
る。
ルムの面に配線パターンを有し、該リジット基板と電気
的に接続されて該リジット基板の上面に積層固定された
フレキシブル基板とよりなる複合構造である配線基板
と、該配線基板の上記フレキシブル基板上に搭載して実
装してある半導体チップとよりなる構成としたものであ
る。
【００２５】この構成によれば、フレキシブル基板を利
用することによって、半導体チップが搭載されたチップ
モジュールを簡単に実現することが出来る。
用することによって、半導体チップが搭載されたチップ
モジュールを簡単に実現することが出来る。
【００２６】請求項５の発明は、フィルムの面に配線パ
ターンを有し、中央に配されたフレキシブル基板と、該
フレキシブル基板を挟んで該フレキシブル基板と電気的
に接続されて該フレキシブル基板と固定された上面側及
び下面側のリジット基板とよりなる複合構造であるもの
である。
ターンを有し、中央に配されたフレキシブル基板と、該
フレキシブル基板を挟んで該フレキシブル基板と電気的
に接続されて該フレキシブル基板と固定された上面側及
び下面側のリジット基板とよりなる複合構造であるもの
である。
【００２７】この構成によれば、上下面側にリジッド基
板を有する構造の配線基板を安定に製造することが出来
る。
板を有する構造の配線基板を安定に製造することが出来
る。
【００２８】請求項６の発明は、プリント基板に搭載さ
れる配線基板において、リジット基板と、該リジット基
板の上面に積層固定された薄膜多層箔とよりなる複合構
造であり、上記リジット基板は、下面に上記プリント基
板に搭載するためのプリント基板搭載部を有し、上面に
上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有
する構成であり、上記薄膜多層箔は、膜よりなる電源
層、膜よりなる絶縁層、膜よりなるグランド層が積層さ
れている構成であり、半導体チップに対応した大きさを
有し、上面に半導体チップ搭載部を有し、下面に上記リ
ジット基板に搭載するためのリジット基板搭載部を有す
る構成としたものである。
れる配線基板において、リジット基板と、該リジット基
板の上面に積層固定された薄膜多層箔とよりなる複合構
造であり、上記リジット基板は、下面に上記プリント基
板に搭載するためのプリント基板搭載部を有し、上面に
上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有
する構成であり、上記薄膜多層箔は、膜よりなる電源
層、膜よりなる絶縁層、膜よりなるグランド層が積層さ
れている構成であり、半導体チップに対応した大きさを
有し、上面に半導体チップ搭載部を有し、下面に上記リ
ジット基板に搭載するためのリジット基板搭載部を有す
る構成としたものである。
【００２９】薄膜多層箔が、夫々膜よりなる電源層、絶
縁層、及びグランド層が積層された構成は、半導体チッ
プが搭載された個所における電源層とグランド層との間
のインピーダンスを低くするように作用する。半導体チ
ップが搭載された個所における電源層とグランド層との
間のインピーダンスが低く抑えられることによって、発
生するノイズ電圧が低く抑えられる。よって、搭載され
る半導体チップの動作周波数を例えば１ＧＨｚに上げて
高速化を図り、且つ、半導体チップの電源消費量が増加
しないように、半導体チップの動作電源電圧を、一般的
な５Ｖから例えば１．５Ｖへと下げた状況においても、
搭載された半導体チップが安定に動作するように出来
る。
縁層、及びグランド層が積層された構成は、半導体チッ
プが搭載された個所における電源層とグランド層との間
のインピーダンスを低くするように作用する。半導体チ
ップが搭載された個所における電源層とグランド層との
間のインピーダンスが低く抑えられることによって、発
生するノイズ電圧が低く抑えられる。よって、搭載され
る半導体チップの動作周波数を例えば１ＧＨｚに上げて
高速化を図り、且つ、半導体チップの電源消費量が増加
しないように、半導体チップの動作電源電圧を、一般的
な５Ｖから例えば１．５Ｖへと下げた状況においても、
搭載された半導体チップが安定に動作するように出来
る。
【００３０】薄膜多層箔の大きさが半導体チップに対応
した大きさである構成は、配線基板のコストを安価とす
る。
した大きさである構成は、配線基板のコストを安価とす
る。
【００３１】請求項７の発明は、配線基板とこれに搭載
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、該リジット基板の上面に積層固定された
薄膜多層箔とよりなる複合構造であり、上記リジット基
板は、下面に上記プリント基板に搭載するためのプリン
ト基板搭載部を有し、上面に上記薄膜多層箔を搭載する
ための薄膜多層箔搭載部を有する構成であり、上記薄膜
多層箔は、膜よりなる電源層、膜よりなる絶縁層、膜よ
りなるグランド層が積層されている構成であり、上記半
導体チップに対応した大きさを有し、上面に半導体チッ
プ搭載部を有し、下面に上記リジット基板に搭載するた
めのリジット基板搭載部を有する構成としたものであ
り、上記半導体チップが上記半導体チップ搭載部に搭載
してある構成としたものである。
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、該リジット基板の上面に積層固定された
薄膜多層箔とよりなる複合構造であり、上記リジット基
板は、下面に上記プリント基板に搭載するためのプリン
ト基板搭載部を有し、上面に上記薄膜多層箔を搭載する
ための薄膜多層箔搭載部を有する構成であり、上記薄膜
多層箔は、膜よりなる電源層、膜よりなる絶縁層、膜よ
りなるグランド層が積層されている構成であり、上記半
導体チップに対応した大きさを有し、上面に半導体チッ
プ搭載部を有し、下面に上記リジット基板に搭載するた
めのリジット基板搭載部を有する構成としたものであ
り、上記半導体チップが上記半導体チップ搭載部に搭載
してある構成としたものである。
【００３２】薄膜多層箔が、夫々膜よりなる電源層、絶
縁層、及びグランド層が積層された構成は、半導体チッ
プが搭載された個所における電源層とグランド層との間
のインピーダンスを低くするように作用する。半導体チ
ップが搭載された個所における電源層とグランド層との
間のインピーダンスが低く抑えられることによって、発
生するノイズ電圧が低く抑えられる。よって、搭載され
た半導体チップの動作周波数を例えば１ＧＨｚに上げて
高速化を図り、且つ、半導体チップの電源消費量が増加
しないように、半導体チップの動作電源電圧を、一般的
な５Ｖから例えば１．５Ｖへと下げた状況においても、
半導体チップが安定に動作するように出来る。薄膜多層
箔の大きさが半導体チップに対応した大きさである構成
は、配線基板のコストを安価とする。
縁層、及びグランド層が積層された構成は、半導体チッ
プが搭載された個所における電源層とグランド層との間
のインピーダンスを低くするように作用する。半導体チ
ップが搭載された個所における電源層とグランド層との
間のインピーダンスが低く抑えられることによって、発
生するノイズ電圧が低く抑えられる。よって、搭載され
た半導体チップの動作周波数を例えば１ＧＨｚに上げて
高速化を図り、且つ、半導体チップの電源消費量が増加
しないように、半導体チップの動作電源電圧を、一般的
な５Ｖから例えば１．５Ｖへと下げた状況においても、
半導体チップが安定に動作するように出来る。薄膜多層
箔の大きさが半導体チップに対応した大きさである構成
は、配線基板のコストを安価とする。
【００３３】
【発明の実施の形態】〔第１実施例〕図３（Ａ），
（Ｂ）及び図４は本発明の第１実施例になるＬＳＩチッ
プ搭載実装用配線基板５０及びマルチチップモジュール
９０を示す。
（Ｂ）及び図４は本発明の第１実施例になるＬＳＩチッ
プ搭載実装用配線基板５０及びマルチチップモジュール
９０を示す。
【００３４】先ず、ＬＳＩチップ搭載実装用配線基板５
０について説明する。配線基板５０は、図５に併せて示
すように、一層の配線層を有するガラスエポキシ製のリ
ジッド基板５１とこの上面に接着固定された二層の配線
層を有するフレキシブル基板５２とよりなる複合構造で
ある。配線基板５０の上面には、図３（Ａ）に示すよう
に、ＬＳＩチップ搭載部５３が形成してある。ＬＳＩチ
ップ搭載部５３は、複数の電極パッド５４が並んでお
り、各電極パッド５４から配線パターン５５がＬＳＩチ
ップ搭載部５３の外側に延びている構成である。配線基
板５０の下面にはバンプ５６が形成してある。後述する
ように、配線パターン５５は幅ｗ２が約２０μｍと従来
に比べて約半分と狭く、よって、電極パッド５４の並び
のピッチｐ２は従来のピッチｐ１より狭くなっている。
なお、フレキシブル基板５２を２枚重ねてもよい。
０について説明する。配線基板５０は、図５に併せて示
すように、一層の配線層を有するガラスエポキシ製のリ
ジッド基板５１とこの上面に接着固定された二層の配線
層を有するフレキシブル基板５２とよりなる複合構造で
ある。配線基板５０の上面には、図３（Ａ）に示すよう
に、ＬＳＩチップ搭載部５３が形成してある。ＬＳＩチ
ップ搭載部５３は、複数の電極パッド５４が並んでお
り、各電極パッド５４から配線パターン５５がＬＳＩチ
ップ搭載部５３の外側に延びている構成である。配線基
板５０の下面にはバンプ５６が形成してある。後述する
ように、配線パターン５５は幅ｗ２が約２０μｍと従来
に比べて約半分と狭く、よって、電極パッド５４の並び
のピッチｐ２は従来のピッチｐ１より狭くなっている。
なお、フレキシブル基板５２を２枚重ねてもよい。
【００３５】配線基板５０は、図５に示すように、リジ
ッド基板５１とフレキシブル基板５２とを別々に製造し
て、フレキシブル基板５２をリジッド基板５１の上面に
接着して製造される。
ッド基板５１とフレキシブル基板５２とを別々に製造し
て、フレキシブル基板５２をリジッド基板５１の上面に
接着して製造される。
【００３６】リジッド基板５１は、図５（Ａ）〜（Ｆ）
に示すようにして製造される。同図（Ａ）は元のリジッ
ド基板６０であり、ガラスエポキシ製である。先ず、同
図（Ｂ）に示すように、元のリジッド基板６０に穴あけ
し、次いで、同図（Ｃ）に示すようにＣｕメッキをして
Ｃｕメッキ膜６１を形成してスルーホール６２を形成
し、次いで、同図（Ｄ）に示すようにパターニングして
パターン６３を形成し、次いで、同図（Ｅ）に示すよう
にスルーホール６２に導体の充填剤を埋めて穴埋めてビ
ア６７を形成する。最後に、同図（Ｆ）に示すように、
導体スタッド６４を立て、上下面にソルダレジルトを塗
布してソルダレジルト膜６５を形成する。導体スタッド
６４は導電性ペースト又は導電性エラストマシートであ
る。
に示すようにして製造される。同図（Ａ）は元のリジッ
ド基板６０であり、ガラスエポキシ製である。先ず、同
図（Ｂ）に示すように、元のリジッド基板６０に穴あけ
し、次いで、同図（Ｃ）に示すようにＣｕメッキをして
Ｃｕメッキ膜６１を形成してスルーホール６２を形成
し、次いで、同図（Ｄ）に示すようにパターニングして
パターン６３を形成し、次いで、同図（Ｅ）に示すよう
にスルーホール６２に導体の充填剤を埋めて穴埋めてビ
ア６７を形成する。最後に、同図（Ｆ）に示すように、
導体スタッド６４を立て、上下面にソルダレジルトを塗
布してソルダレジルト膜６５を形成する。導体スタッド
６４は導電性ペースト又は導電性エラストマシートであ
る。
【００３７】フレキシブル基板５２は、図５（Ｇ）〜
（Ｌ）に示すようにして製造される。図５（Ｇ）は元の
フレキシブル基板７０であり、絶縁性のフィルム７１の
上下面にＣｕ膜７２，７３が形成してある。先ず、同図
（Ｈ）に示すように、元のフレキシブル基板７０に穴あ
けし、次いで、同図（Ｉ）に示すようにＣｕメッキをし
Ｃｕメッキ膜７４を形成して上下の導通をとるスルーホ
ール７５を形成し、次いで、同図（Ｊ）に示すようにス
ルーホール７５に導体の充填剤を埋めて穴埋めしてビア
７９を形成する。次いで、レジスト塗布、マスク露光、
現像等を行なってパターニングして、同図（Ｋ）に示す
ように上面に電極パッド５４及び配線パターン５５、下
面に電極パッド７６及び配線パターン７７等を形成す
る。最後に、同図（Ｌ）に示すように、上下面にソルダ
レジルトを塗布してソルダレジルト膜７８を形成する。
（Ｌ）に示すようにして製造される。図５（Ｇ）は元の
フレキシブル基板７０であり、絶縁性のフィルム７１の
上下面にＣｕ膜７２，７３が形成してある。先ず、同図
（Ｈ）に示すように、元のフレキシブル基板７０に穴あ
けし、次いで、同図（Ｉ）に示すようにＣｕメッキをし
Ｃｕメッキ膜７４を形成して上下の導通をとるスルーホ
ール７５を形成し、次いで、同図（Ｊ）に示すようにス
ルーホール７５に導体の充填剤を埋めて穴埋めしてビア
７９を形成する。次いで、レジスト塗布、マスク露光、
現像等を行なってパターニングして、同図（Ｋ）に示す
ように上面に電極パッド５４及び配線パターン５５、下
面に電極パッド７６及び配線パターン７７等を形成す
る。最後に、同図（Ｌ）に示すように、上下面にソルダ
レジルトを塗布してソルダレジルト膜７８を形成する。
【００３８】図５（Ｍ）に示すようにリジッド基板５１
の上面に絶縁性の接着剤を塗布して接着剤層６６を形成
し、フレキシブル基板５２をリジッド基板５１の上面に
位置合わせして積層する。フレキシブル基板５２は接着
剤層６６によってリジッド基板５１の上面に接着され
る。接着されると、フレキシブル基板５２はリジッド基
板５１と一体となって可撓性は失われる。また、フレキ
シブル基板５２の下面の電極パッド７６がリジッド基板
５１の上面の導体スタッド６４と密着して、厚さ方向の
電気的接続がなされており、フレキシブル基板５２はリ
ジッド基板５１と電気的に接続される。
の上面に絶縁性の接着剤を塗布して接着剤層６６を形成
し、フレキシブル基板５２をリジッド基板５１の上面に
位置合わせして積層する。フレキシブル基板５２は接着
剤層６６によってリジッド基板５１の上面に接着され
る。接着されると、フレキシブル基板５２はリジッド基
板５１と一体となって可撓性は失われる。また、フレキ
シブル基板５２の下面の電極パッド７６がリジッド基板
５１の上面の導体スタッド６４と密着して、厚さ方向の
電気的接続がなされており、フレキシブル基板５２はリ
ジッド基板５１と電気的に接続される。
【００３９】ここで、電極パッド５４及び配線パターン
５５について見てみる。図５（Ｇ）のＣｕ膜７２は一般
にはスパッタリングによって形成してあり、Ｃｕ膜７２
のフィルム７１に対する密着強度は、メッキにより形成
したＣｕ膜の場合より相当に強い。よって、配線パター
ン５５は従来の１５〜２５μｍより更に狭い幅にするこ
とが可能である。
５５について見てみる。図５（Ｇ）のＣｕ膜７２は一般
にはスパッタリングによって形成してあり、Ｃｕ膜７２
のフィルム７１に対する密着強度は、メッキにより形成
したＣｕ膜の場合より相当に強い。よって、配線パター
ン５５は従来の１５〜２５μｍより更に狭い幅にするこ
とが可能である。
【００４０】また、図５（Ｊ）の状態で、上面にうねり
はない。よって、マスクのレジスト膜への露光は全体的
に焦点が合った状態でなされ、このため、配線パターン
５５はその縁の線が直線となり、曲線となる部分は形成
されない。よって、配線パターン５５は全長に亘って同
じ幅で形成され、くびれるように幅が狭くなる部分は形
成されない。このため、配線パターン５５は従来の１５
〜２５μｍより更に狭い幅にすることが可能である。
はない。よって、マスクのレジスト膜への露光は全体的
に焦点が合った状態でなされ、このため、配線パターン
５５はその縁の線が直線となり、曲線となる部分は形成
されない。よって、配線パターン５５は全長に亘って同
じ幅で形成され、くびれるように幅が狭くなる部分は形
成されない。このため、配線パターン５５は従来の１５
〜２５μｍより更に狭い幅にすることが可能である。
【００４１】よって、配線パターン５５は従来の１５〜
２５μｍの約半分の約５〜１０μｍの幅ｗ２となってい
る。
２５μｍの約半分の約５〜１０μｍの幅ｗ２となってい
る。
【００４２】配線パターン５５の幅ｗ２が約５〜１０μ
ｍと狭いため、電極パッド５４の並びのピッチｐ２は従
来のピッチｐ１より狭くなっている。よって、現在のＬ
ＳＩチップは勿論、電極が現在よりも狭ピッチである将
来のＬＳＩチップも搭載して実装することが可能である
ＬＳＩチップ搭載部５３を実現可能である。また、従来
に比べて配線を高密度とすることが可能である。
ｍと狭いため、電極パッド５４の並びのピッチｐ２は従
来のピッチｐ１より狭くなっている。よって、現在のＬ
ＳＩチップは勿論、電極が現在よりも狭ピッチである将
来のＬＳＩチップも搭載して実装することが可能である
ＬＳＩチップ搭載部５３を実現可能である。また、従来
に比べて配線を高密度とすることが可能である。
【００４３】なお、上記の配線基板５０は、図５に示す
ように、リジッド基板５１とフレキシブル基板５２とを
別々に製造して、フレキシブル基板５２をリジッド基板
５１の上面に接着して製造される構成であるため、従来
のビルドアップ法によって製造した配線基板に比べて、
高密度配線が可能である他に、以下の特長を有する。
ように、リジッド基板５１とフレキシブル基板５２とを
別々に製造して、フレキシブル基板５２をリジッド基板
５１の上面に接着して製造される構成であるため、従来
のビルドアップ法によって製造した配線基板に比べて、
高密度配線が可能である他に、以下の特長を有する。
【００４４】・製造の歩留りが良い。層を一層づつ積み
重ねる必要がないからである。
重ねる必要がないからである。
【００４５】・製造途中での設計変更が容易である。フ
レキシブル基板５２のみを設計変更すれば足り、リジッ
ド基板５１はそのままで済むからである。
レキシブル基板５２のみを設計変更すれば足り、リジッ
ド基板５１はそのままで済むからである。
【００４６】・ターンアラウンドタイム（製造に要する
時間）が短くなる。リジッド基板５１とフレキシブル基
板５２とを独立して別々に製造するからである。
時間）が短くなる。リジッド基板５１とフレキシブル基
板５２とを独立して別々に製造するからである。
【００４７】図３（Ａ）及び図４に示すように、配線基
板５０には、共にＬＳＩチップ等の半導体チップである
一つのＣＰＵ８０と二つのメモリ８１、８２とが、下面
のバンプ８３を対応する電極パッド５４と接続され、且
つ、接着剤８４によって配線基板５０と接着されて実装
してある。これによって、マルチチップモジュール９０
が構成してある。
板５０には、共にＬＳＩチップ等の半導体チップである
一つのＣＰＵ８０と二つのメモリ８１、８２とが、下面
のバンプ８３を対応する電極パッド５４と接続され、且
つ、接着剤８４によって配線基板５０と接着されて実装
してある。これによって、マルチチップモジュール９０
が構成してある。
【００４８】このマルチチップモジュール９０は、バン
プ５６を利用してマザーボード１００に搭載されて実装
されている。
プ５６を利用してマザーボード１００に搭載されて実装
されている。
【００４９】次に、上記の配線基板５０の変形例及びそ
の使用態様について説明する。各図中、図３（Ａ）に示
す構成部分と対応する部分には添字Ａ等を付した同じ符
号を付す。
の使用態様について説明する。各図中、図３（Ａ）に示
す構成部分と対応する部分には添字Ａ等を付した同じ符
号を付す。
【００５０】図６は第１の変形例である。配線基板５０
Ａは、リジッド基板５１Ａの上面にフレキシブル基板５
２Ａがリジッド基板５１Ａと電気的に接続されて接着し
てある構成である。この配線基板５０Ａは、リジッド基
板５１Ａの配線層にフレキシブル基板５２Ａの配線層の
数が付加されている構成であり、配線層の数を増やす場
合に有効である。この配線基板５０Ａは、マザーボード
１００Ａ上に搭載されて実装されて使用される。
Ａは、リジッド基板５１Ａの上面にフレキシブル基板５
２Ａがリジッド基板５１Ａと電気的に接続されて接着し
てある構成である。この配線基板５０Ａは、リジッド基
板５１Ａの配線層にフレキシブル基板５２Ａの配線層の
数が付加されている構成であり、配線層の数を増やす場
合に有効である。この配線基板５０Ａは、マザーボード
１００Ａ上に搭載されて実装されて使用される。
【００５１】図７は第２の変形例である。配線基板５０
Ｂは、リジッド基板５１Ｂの上面のうち特定の領域にフ
レキシブル基板５２Ｂがリジッド基板５１Ｂと電気的に
接続されて接着してある構成である。この配線基板５０
Ｂは、特定の領域について、リジッド基板５１Ｂの配線
層にフレキシブル基板５２Ｂの配線層の数が付加されて
いる構成であり、部分的に配線層の数を増やす場合に、
無駄が無く合理的であり、有効である。この配線基板５
０Ｂは、マザーボード１００Ｂ上に搭載されて実装され
て使用される。
Ｂは、リジッド基板５１Ｂの上面のうち特定の領域にフ
レキシブル基板５２Ｂがリジッド基板５１Ｂと電気的に
接続されて接着してある構成である。この配線基板５０
Ｂは、特定の領域について、リジッド基板５１Ｂの配線
層にフレキシブル基板５２Ｂの配線層の数が付加されて
いる構成であり、部分的に配線層の数を増やす場合に、
無駄が無く合理的であり、有効である。この配線基板５
０Ｂは、マザーボード１００Ｂ上に搭載されて実装され
て使用される。
【００５２】図８は第３の変形例である。チップモジュ
ール９０Ｃは、配線基板５０ＣにＬＳＩチップ８５が実
装してある構成である。配線基板５０Ｃは、リジッド基
板５１Ｃの上面のうちＬＳＩチップ８５を搭載する部分
に限定してフレキシブル基板５２Ｃがリジッド基板５１
Ｃと電気的に接続されて接着してある構成である。この
配線基板５０Ｃは、マザーボード１００Ｃ上に搭載され
て実装されて使用される。この構造の配線基板５０Ｃ
は、少ない数のＬＳＩチップ、例えば一つのＬＳＩチッ
プを実装する場合に、無駄が無く合理的であり、有効で
ある。
ール９０Ｃは、配線基板５０ＣにＬＳＩチップ８５が実
装してある構成である。配線基板５０Ｃは、リジッド基
板５１Ｃの上面のうちＬＳＩチップ８５を搭載する部分
に限定してフレキシブル基板５２Ｃがリジッド基板５１
Ｃと電気的に接続されて接着してある構成である。この
配線基板５０Ｃは、マザーボード１００Ｃ上に搭載され
て実装されて使用される。この構造の配線基板５０Ｃ
は、少ない数のＬＳＩチップ、例えば一つのＬＳＩチッ
プを実装する場合に、無駄が無く合理的であり、有効で
ある。
【００５３】図９は第４の変形例である。配線基板５０
Ｄは、マザーボードとしてのリジッド基板５１Ｄの上面
のうち特定した一部の領域にフレキシブル基板５２Ｄが
リジッド基板５１Ｄと電気的に接続されて接着してある
構成である。この配線基板５０Ｄは、特定した一部の領
域について、リジッド基板５１Ｄの配線層にフレキシブ
ル基板５２Ｄの配線層の数が付加されている構成であ
り、部分的に配線層の数を増やす場合に有効である。
Ｄは、マザーボードとしてのリジッド基板５１Ｄの上面
のうち特定した一部の領域にフレキシブル基板５２Ｄが
リジッド基板５１Ｄと電気的に接続されて接着してある
構成である。この配線基板５０Ｄは、特定した一部の領
域について、リジッド基板５１Ｄの配線層にフレキシブ
ル基板５２Ｄの配線層の数が付加されている構成であ
り、部分的に配線層の数を増やす場合に有効である。
【００５４】図１０は第５の変形例である。チップモジ
ュール９０Ｅは、マザーボードとしての配線基板５０Ｅ
にＬＳＩチップ８５が実装してある構成である。配線基
板５０Ｅは、リジッド基板５１Ｅの上面のうちＬＳＩチ
ップ８５を搭載する部分にフレキシブル基板５２Ｅがリ
ジッド基板５１Ｅと電気的に接続されて接着してある構
成である。
ュール９０Ｅは、マザーボードとしての配線基板５０Ｅ
にＬＳＩチップ８５が実装してある構成である。配線基
板５０Ｅは、リジッド基板５１Ｅの上面のうちＬＳＩチ
ップ８５を搭載する部分にフレキシブル基板５２Ｅがリ
ジッド基板５１Ｅと電気的に接続されて接着してある構
成である。
【００５５】フレキシブル基板５２Ｅは、配線基板５０
Ｃ上の電極のピッチをＬＳＩチップ８５の電極のピッチ
にまで狭くする、インターポーザとしての機能を有する
ものである。よって、配線基板５０Ｅ上にＬＳＩチップ
８５を搭載することが可能となっている。
Ｃ上の電極のピッチをＬＳＩチップ８５の電極のピッチ
にまで狭くする、インターポーザとしての機能を有する
ものである。よって、配線基板５０Ｅ上にＬＳＩチップ
８５を搭載することが可能となっている。
【００５６】なお、フレキシブル基板５２Ｅのリジッド
基板５１Ｅへの搭載は、例えば、以下の工程を経てなさ
れる。
基板５１Ｅへの搭載は、例えば、以下の工程を経てなさ
れる。
【００５７】・パッド部分にペーストを印刷する。
【００５８】・フレキシブル基板５２Ｅをリジッド基板
５１Ｅに対して位置合わせして仮接合する。
５１Ｅに対して位置合わせして仮接合する。
【００５９】・仮接合したリジッド基板５１Ｅを窒素ガ
ス炉等でリフロー半田付けをする。
ス炉等でリフロー半田付けをする。
【００６０】・洗浄する。
【００６１】・フレキシブル基板５２Ｅとリジッド基板
５１Ｅとの間の隙間にエポキシ樹脂を充填する。
５１Ｅとの間の隙間にエポキシ樹脂を充填する。
【００６２】・最後に、充填したエポキシ樹脂を熱硬化
させる。
させる。
【００６３】図１０中、８６は熱硬化したエポキシ樹脂
である。
である。
【００６４】なお、フレキシブル基板５２Ｅを使用しな
いで配線基板５０Ｃ上にＬＳＩチップ８５を実装しよう
とする場合には、配線基板５０Ｃ上の所定の部分にビル
ドアップ法によって配線層を数層形成する必要がある。
このためには大規模な設備が必要となり、歩留りも悪く
なる。しかし、フレキシブル基板５２Ｅを使用すれば、
このような問題は解決される。
いで配線基板５０Ｃ上にＬＳＩチップ８５を実装しよう
とする場合には、配線基板５０Ｃ上の所定の部分にビル
ドアップ法によって配線層を数層形成する必要がある。
このためには大規模な設備が必要となり、歩留りも悪く
なる。しかし、フレキシブル基板５２Ｅを使用すれば、
このような問題は解決される。
【００６５】図１１（Ａ），（Ｂ）は第６の変形例であ
る。マザーボード組立体１１０は、図１０に示すチップ
モジュール９０Ｅのマザーボードとしての配線基板５０
Ｅの上面に図３（Ａ）に示すマルチチップモジュール９
０が搭載して実装された構造である。
る。マザーボード組立体１１０は、図１０に示すチップ
モジュール９０Ｅのマザーボードとしての配線基板５０
Ｅの上面に図３（Ａ）に示すマルチチップモジュール９
０が搭載して実装された構造である。
【００６６】次に他の実施例について説明する。
【００６７】〔第２実施例〕図１２は本発明の第２実施
例になる配線基板５０Ｆを示す。この配線基板５０Ｆ
は、リジッド基板５１Ｆがベースとなる共通の基板であ
り、このリジッド基板５１Ｆの上面にフレキシブル基板
５２Ｆ−１が、下面にフレキシブル基板５２Ｆ−２が、
リジッド基板５１Ｆと電気的に接続されて接着してある
構成である。
例になる配線基板５０Ｆを示す。この配線基板５０Ｆ
は、リジッド基板５１Ｆがベースとなる共通の基板であ
り、このリジッド基板５１Ｆの上面にフレキシブル基板
５２Ｆ−１が、下面にフレキシブル基板５２Ｆ−２が、
リジッド基板５１Ｆと電気的に接続されて接着してある
構成である。
【００６８】この配線基板５０Ｆは、その両面がＬＳＩ
チップを搭載するのに利用される。 〔第３実施例〕図１３は本発明の第３実施例になる配線
基板５０Ｇを示す。この配線基板５０Ｇは、フレキシブ
ル基板５２Ｇがベースとなる共通の基板であり、このフ
レキシブル基板５２Ｇの両側にリジッド基板５１Ｇ−
１，５１Ｇ−２がフレキシブル基板５２Ｇを挟んで設け
てある構成である。
チップを搭載するのに利用される。 〔第３実施例〕図１３は本発明の第３実施例になる配線
基板５０Ｇを示す。この配線基板５０Ｇは、フレキシブ
ル基板５２Ｇがベースとなる共通の基板であり、このフ
レキシブル基板５２Ｇの両側にリジッド基板５１Ｇ−
１，５１Ｇ−２がフレキシブル基板５２Ｇを挟んで設け
てある構成である。
【００６９】この構成によれば、上下面側にリジッド基
板５１Ｇ−１，５１Ｇ−２を有する構造の配線基板５０
Ｇを安定に製造することが出来る。
板５１Ｇ−１，５１Ｇ−２を有する構造の配線基板５０
Ｇを安定に製造することが出来る。
【００７０】〔第４実施例〕図１４は本発明の第４実施
例になる配線基板５０Ｈを示す。この配線基板５０Ｈ
は、リジッド基板５１Ｈがベースとなる共通の基板であ
り、このリジッド基板５１Ｈの上面にフレキシブル基板
５２Ｈ−１とフレキシブル基板５２Ｈ−２とが並んで配
されてリジッド基板５１Ｈと電気的に接続されて接着し
てあり、リジッド基板５１Ｈの下面にフレキシブル基板
５２Ｈ−３とフレキシブル基板５２Ｈ−４とが並んで配
されてリジッド基板５１Ｈと電気的に接続されて接着し
てある構成である。フレキシブル基板５２Ｈ−１〜５２
Ｈ−４は互いに異なるフレキシブル基板である。
例になる配線基板５０Ｈを示す。この配線基板５０Ｈ
は、リジッド基板５１Ｈがベースとなる共通の基板であ
り、このリジッド基板５１Ｈの上面にフレキシブル基板
５２Ｈ−１とフレキシブル基板５２Ｈ−２とが並んで配
されてリジッド基板５１Ｈと電気的に接続されて接着し
てあり、リジッド基板５１Ｈの下面にフレキシブル基板
５２Ｈ−３とフレキシブル基板５２Ｈ−４とが並んで配
されてリジッド基板５１Ｈと電気的に接続されて接着し
てある構成である。フレキシブル基板５２Ｈ−１〜５２
Ｈ−４は互いに異なるフレキシブル基板である。
【００７１】この構成によれば、例えばフレキシブル基
板５２Ｈ−１〜５２Ｈ−４のうちの幾つかを別のものと
変更することによって、配線基板５０Ｈは種類の異なる
複数の配線基板に変更することが簡単に出来る。
板５２Ｈ−１〜５２Ｈ−４のうちの幾つかを別のものと
変更することによって、配線基板５０Ｈは種類の異なる
複数の配線基板に変更することが簡単に出来る。
【００７２】〔第５実施例〕図１５は本発明の第５実施
例になる配線基板５０Ｉを示す。この配線基板５０Ｉ
は、フレキシブル基板５１Ｉがベースとなる共通の基板
であり、このフレキシブル基板５１Ｉの上面にリジッド
基板５２Ｉ−１とリジッド基板５２Ｉ−２とがフレキシ
ブル基板５１Ｉと電気的に接続されて接着してあり、フ
レキシブル基板５１Ｉの下面にリジッド基板５２Ｉ−３
とリジッド基板５２Ｉ−４とがフレキシブル基板５１Ｉ
と電気的に接続されて接着してある構成である。リジッ
ド基板５２Ｉ−１〜５２Ｉ−４は互いに異なるリジッド
基板である。
例になる配線基板５０Ｉを示す。この配線基板５０Ｉ
は、フレキシブル基板５１Ｉがベースとなる共通の基板
であり、このフレキシブル基板５１Ｉの上面にリジッド
基板５２Ｉ−１とリジッド基板５２Ｉ−２とがフレキシ
ブル基板５１Ｉと電気的に接続されて接着してあり、フ
レキシブル基板５１Ｉの下面にリジッド基板５２Ｉ−３
とリジッド基板５２Ｉ−４とがフレキシブル基板５１Ｉ
と電気的に接続されて接着してある構成である。リジッ
ド基板５２Ｉ−１〜５２Ｉ−４は互いに異なるリジッド
基板である。
【００７３】例えばリジッド基板５２Ｉ−１〜５２Ｉ−
４のうちの幾つかを別のものと変更することによって、
配線基板５０Ｉは種類の異なる複数の配線基板に変更す
ることが簡単に出来る。
４のうちの幾つかを別のものと変更することによって、
配線基板５０Ｉは種類の異なる複数の配線基板に変更す
ることが簡単に出来る。
【００７４】この配線基板５０Ｉは、中央のフレキシブ
ル基板５１Ｉが露出している部分１２０を利用して曲げ
ることが可能であり、例えば、携帯型のパーソナルコン
ピュータの液晶パネルとキーボードとの間をまたいで配
線するのに使用できる。
ル基板５１Ｉが露出している部分１２０を利用して曲げ
ることが可能であり、例えば、携帯型のパーソナルコン
ピュータの液晶パネルとキーボードとの間をまたいで配
線するのに使用できる。
【００７５】〔第６実施例〕図１６（Ａ）、（Ｂ）は本
発明の第６実施例になるＬＳＩチップ搭載実装用配線基
板５０Ｊ及びチップモジュール１２０を示す。
発明の第６実施例になるＬＳＩチップ搭載実装用配線基
板５０Ｊ及びチップモジュール１２０を示す。
【００７６】ＬＳＩチップ搭載実装用配線基板５０Ｊ
は、図１７に拡大して示すように、図１８（Ｂ）に示す
リジット基板１３０と、このリジット基板１３０の上面
に積層固定された図１８（Ａ）に示す薄膜多層箔１６０
よりなる複合構造である。後述するように、薄膜多層箔
１６０は、リジット基板１３０とは独立に製造され、リ
ジット基板１３０の上面に積層固定される。
は、図１７に拡大して示すように、図１８（Ｂ）に示す
リジット基板１３０と、このリジット基板１３０の上面
に積層固定された図１８（Ａ）に示す薄膜多層箔１６０
よりなる複合構造である。後述するように、薄膜多層箔
１６０は、リジット基板１３０とは独立に製造され、リ
ジット基板１３０の上面に積層固定される。
【００７７】チップモジュール１２０は、ＬＳＩチップ
搭載実装用配線基板５０Ｊの上面に、ＬＳＩチップであ
るＣＰＵチップ８０が、下面のバンプ８３を対応する電
極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと接続さ
れ、且つ、接着剤８４によって配線基板５０Ｊと接着さ
れて実装してある構造である。このチップモジュール１
２０は、バンプ５６を利用してマザーボード１００に搭
載されて実装されている。
搭載実装用配線基板５０Ｊの上面に、ＬＳＩチップであ
るＣＰＵチップ８０が、下面のバンプ８３を対応する電
極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと接続さ
れ、且つ、接着剤８４によって配線基板５０Ｊと接着さ
れて実装してある構造である。このチップモジュール１
２０は、バンプ５６を利用してマザーボード１００に搭
載されて実装されている。
【００７８】先ず、ＬＳＩチップ搭載実装用配線基板５
０Ｊについて説明する。
０Ｊについて説明する。
【００７９】配線基板５０Ｊは、図２１に示すように、
リジッド基板１３０と薄膜多層箔１６０とを別々に製造
して、薄膜多層箔１６０をリジッド基板１３０の上面に
接合して製造される。
リジッド基板１３０と薄膜多層箔１６０とを別々に製造
して、薄膜多層箔１６０をリジッド基板１３０の上面に
接合して製造される。
【００８０】薄膜多層箔１６０は、図１８（Ａ）、図１
６（Ａ）及び図２０（Ｆ）に示すように、ＣＰＵチップ
８０に対応した大きさを有し、下面１６０ｂ側から順
に、ポリイミド製の絶縁層１６３、Ｃｕ製の電源層１６
４Ｖ、ポリイミド製の絶縁層１６５、Ｃｕ製のグランド
層１６６Ｇ、及びポリイミド製の絶縁層１６６を有し、
且つ、電源層１６４Ｖと接続してある電源ビア１６８
Ｖ、グランド層１６６Ｇと接続してあるグランドビア１
６９Ｇ、電源層１６４にもグランド層１６６にも接続し
ていない信号ビア１７０Ｓとを有する。電源ビア１６８
Ｖの上端には上側電源電極パッド１６８ＶＵ、下端には
下側電源電極パッド１６８ＶＬが形成してあり、グラン
ドビア１６９Ｇの上端には上側グランド電極パッド１６
９ＧＵ、下端には下側グランド電極パッド１６９ＧＬが
形成してあり、信号ビア１７０Ｓの上端には上側信号電
極パッド１７０ＳＵ、下端には下側信号電極パッド１７
０ＳＬが形成してある。薄膜多層箔１６０は、各層を支
持するベース部材を有しない構造である。
６（Ａ）及び図２０（Ｆ）に示すように、ＣＰＵチップ
８０に対応した大きさを有し、下面１６０ｂ側から順
に、ポリイミド製の絶縁層１６３、Ｃｕ製の電源層１６
４Ｖ、ポリイミド製の絶縁層１６５、Ｃｕ製のグランド
層１６６Ｇ、及びポリイミド製の絶縁層１６６を有し、
且つ、電源層１６４Ｖと接続してある電源ビア１６８
Ｖ、グランド層１６６Ｇと接続してあるグランドビア１
６９Ｇ、電源層１６４にもグランド層１６６にも接続し
ていない信号ビア１７０Ｓとを有する。電源ビア１６８
Ｖの上端には上側電源電極パッド１６８ＶＵ、下端には
下側電源電極パッド１６８ＶＬが形成してあり、グラン
ドビア１６９Ｇの上端には上側グランド電極パッド１６
９ＧＵ、下端には下側グランド電極パッド１６９ＧＬが
形成してあり、信号ビア１７０Ｓの上端には上側信号電
極パッド１７０ＳＵ、下端には下側信号電極パッド１７
０ＳＬが形成してある。薄膜多層箔１６０は、各層を支
持するベース部材を有しない構造である。
【００８１】チップモジュール１２０の動作時に、ノイ
ズは、マザーボード１００内、リジッド基板１３０内、
及び薄膜多層箔１６０内で発生する。これらのノイズの
うち、ＣＰＵチップ８０の動作に影響を与えるノイズ
は、ＣＰＵチップ８０の端子が直接に接続されている薄
膜多層箔１６０内で発生するノイズが主である。
ズは、マザーボード１００内、リジッド基板１３０内、
及び薄膜多層箔１６０内で発生する。これらのノイズの
うち、ＣＰＵチップ８０の動作に影響を与えるノイズ
は、ＣＰＵチップ８０の端子が直接に接続されている薄
膜多層箔１６０内で発生するノイズが主である。
【００８２】また、薄膜多層箔１６０の絶縁層１６５の
厚さｔは、１０μｍ以下である。この絶縁層１６５を間
に挟んだ電源層１６４Ｖとグランド層１６６Ｇとの間の
インダクタンス（ＶＧインダクタンス）は、数ｐＨであ
り、通常のビルトアップ基板におけるＶＧインダクタン
スである数１００ｐＨに比べて二桁低い。よって、薄膜
多層箔１６０のＶＧインピーダンスは、通常のビルトア
ップ基板におけるＶＧインピーダンスに比べて、二桁も
低い。
厚さｔは、１０μｍ以下である。この絶縁層１６５を間
に挟んだ電源層１６４Ｖとグランド層１６６Ｇとの間の
インダクタンス（ＶＧインダクタンス）は、数ｐＨであ
り、通常のビルトアップ基板におけるＶＧインダクタン
スである数１００ｐＨに比べて二桁低い。よって、薄膜
多層箔１６０のＶＧインピーダンスは、通常のビルトア
ップ基板におけるＶＧインピーダンスに比べて、二桁も
低い。
【００８３】図１６（Ｂ）に示すように、薄膜多層箔１
６０の上面１６０ａには、ＬＳＩチップ搭載部１６１が
形成してある。ＬＳＩチップ搭載部１６１は、複数の電
極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵが、ＣＰ
Ｕチップ８０の下面のバンプ８３と対応する配置で並ん
でいる。また、薄膜多層箔１６０の下面１６０ｂには、
複数の電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬ
が、上記のＬＳＩチップ搭載部１６１の複数の電極パッ
ド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと同じ配置で並
んでいる。
６０の上面１６０ａには、ＬＳＩチップ搭載部１６１が
形成してある。ＬＳＩチップ搭載部１６１は、複数の電
極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵが、ＣＰ
Ｕチップ８０の下面のバンプ８３と対応する配置で並ん
でいる。また、薄膜多層箔１６０の下面１６０ｂには、
複数の電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬ
が、上記のＬＳＩチップ搭載部１６１の複数の電極パッ
ド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと同じ配置で並
んでいる。
【００８４】次に、図１９及び図２０を参照して、上記
薄膜多層箔１６０の製造方法について説明する。
薄膜多層箔１６０の製造方法について説明する。
【００８５】薄膜多層箔１６０は、図１９（Ａ）及び図
２０（Ａ）に示すように、下地剥離膜形成工程１９０→
導体層形成工程１９１→絶縁層形成工程１９２→多層化
工程１９３→薄膜多層箔剥離工程１９４→薄膜多層箔切
断工程１９５を経て製造される。
２０（Ａ）に示すように、下地剥離膜形成工程１９０→
導体層形成工程１９１→絶縁層形成工程１９２→多層化
工程１９３→薄膜多層箔剥離工程１９４→薄膜多層箔切
断工程１９５を経て製造される。
【００８６】下地剥離膜形成工程１９０：図１９（Ｂ）
に示すように、ガラス板２００の上面に、クロム（Ｃ
ｒ）をスパッタリングして、下地剥離膜２０１を形成す
る。
に示すように、ガラス板２００の上面に、クロム（Ｃ
ｒ）をスパッタリングして、下地剥離膜２０１を形成す
る。
【００８７】導体層形成工程１９１：図１９（Ｃ）に示
すように、Ｃｕをスパッタリングして、下地剥離膜２０
１の上面に、導体層２０２を形成する。
すように、Ｃｕをスパッタリングして、下地剥離膜２０
１の上面に、導体層２０２を形成する。
【００８８】次いで、図１９（Ｄ）に示すように、レジ
ストを塗布し、露光・現像処理を行なって、エッチング
レジスト２０３を形成する。
ストを塗布し、露光・現像処理を行なって、エッチング
レジスト２０３を形成する。
【００８９】次いで、図１９（Ｅ）に示すように、導体
層２０２をエッチングし、この後に、エッチングレジス
ト２０３を剥離して、電極パッド１６８ＶＬ，１６９Ｇ
Ｌ，１７０ＳＬを形成する。
層２０２をエッチングし、この後に、エッチングレジス
ト２０３を剥離して、電極パッド１６８ＶＬ，１６９Ｇ
Ｌ，１７０ＳＬを形成する。
【００９０】絶縁層形成工程１９２：図１９（Ｆ）に示
すように、感光性ポリイミドをスピンコートして、電極
パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬを覆う感光
性ポリイミド絶縁層２０３を形成する。
すように、感光性ポリイミドをスピンコートして、電極
パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬを覆う感光
性ポリイミド絶縁層２０３を形成する。
【００９１】次いで、図１９（Ｇ）に示すように、感光
性ポリイミド絶縁層２０３に対して露光・現像・キュア
処理を行なって、ポリイミド絶縁層２０４を形成する。
性ポリイミド絶縁層２０３に対して露光・現像・キュア
処理を行なって、ポリイミド絶縁層２０４を形成する。
【００９２】多層化形成工程１９３：図１９（Ｈ）に示
すように、導体層２０２の形成及びポリイミド絶縁層２
０４の形成を繰り返して、順に、ポリイミド製の絶縁層
１６３、Ｃｕ製の電源層１６４Ｖ、ポリイミド製の絶縁
層１６５、Ｃｕ製のグランド層１６６Ｇ、及びポリイミ
ド製の絶縁層１６６を重ねるように形成して、大きいサ
イズの薄膜多層箔１６０Ａを形成する。
すように、導体層２０２の形成及びポリイミド絶縁層２
０４の形成を繰り返して、順に、ポリイミド製の絶縁層
１６３、Ｃｕ製の電源層１６４Ｖ、ポリイミド製の絶縁
層１６５、Ｃｕ製のグランド層１６６Ｇ、及びポリイミ
ド製の絶縁層１６６を重ねるように形成して、大きいサ
イズの薄膜多層箔１６０Ａを形成する。
【００９３】絶縁層１６５はスピンコートで形成され、
１０μｍ以下の厚さで形成される。
１０μｍ以下の厚さで形成される。
【００９４】また、図２０（Ａ）に示すように、薄膜多
層箔１６０Ａは下地剥離膜２０１より少し小さいサイズ
で形成され、下地剥離膜２０１のうち周囲の部分は露出
している。２０１ａは下地剥離膜２０１のうち薄膜多層
箔１６０Ａより周囲にはみ出て露出している部分であ
る。
層箔１６０Ａは下地剥離膜２０１より少し小さいサイズ
で形成され、下地剥離膜２０１のうち周囲の部分は露出
している。２０１ａは下地剥離膜２０１のうち薄膜多層
箔１６０Ａより周囲にはみ出て露出している部分であ
る。
【００９５】薄膜多層箔剥離工程１９４：図２０
（Ｂ）、（Ｃ）に示すように、下地剥離膜２０１の露出
している部分２０１ａをエッチングし、更にはオーバエ
ッチして、薄膜多層箔１６０Ａの周囲の部分に、浮き部
２０５を形成する。
（Ｂ）、（Ｃ）に示すように、下地剥離膜２０１の露出
している部分２０１ａをエッチングし、更にはオーバエ
ッチして、薄膜多層箔１６０Ａの周囲の部分に、浮き部
２０５を形成する。
【００９６】次いで、図２０（Ｄ）に示すように、浮き
部２０５を利用して薄膜多層箔１６０Ａの端をつかん
で、引き上げて、薄膜多層箔１６０Ａをその周囲の個所
からガラス板２００より引き剥がす。
部２０５を利用して薄膜多層箔１６０Ａの端をつかん
で、引き上げて、薄膜多層箔１６０Ａをその周囲の個所
からガラス板２００より引き剥がす。
【００９７】薄膜多層箔切断工程１９５：図２０（Ｅ）
に示すように、引き剥がした薄膜多層箔１６０Ａを、カ
ッタを使用して、線２０６で示すように、ＣＰＵチップ
８０に対応したサイズに切断する。これによって、図２
０（Ｆ）及び図１８（Ａ）に示す薄膜多層箔１６０が複
数製造される。
に示すように、引き剥がした薄膜多層箔１６０Ａを、カ
ッタを使用して、線２０６で示すように、ＣＰＵチップ
８０に対応したサイズに切断する。これによって、図２
０（Ｆ）及び図１８（Ａ）に示す薄膜多層箔１６０が複
数製造される。
【００９８】次に、図２１を参照して、リジッド基板１
３０の製造方法について説明する。
３０の製造方法について説明する。
【００９９】リジッド基板１３０は、図２１（Ａ）〜
（Ｆ）に示すようにして製造される。同図（Ａ）は、回
路パターンが形成された内層材と半硬化状態にした接着
シート（プリプレグ）とを交互に積み重ねて、加熱、加
圧してなるリジッドな元の多層基板１３１である。この
多層基板１３１に、同図（Ｂ）に示すように、穴あけ
し、次いで、同図（Ｃ）に示すようにＣｕメッキをして
Ｃｕメッキ膜１３２を形成してスルーホール１３３を形
成し、次いで、同図（Ｄ）に示すようにパターニングし
てパターン１３４を形成し、次いで、同図（Ｅ）に示す
ようにスルーホール１３３に導体の充填剤を埋めて穴埋
めてビア１３５を形成する。最後に、同図（Ｆ）に示す
ように、上下面にソルダレジルトを塗布してソルダレジ
ルト膜１３９を形成する。以上によって、図２１（Ｆ）
及び図１８（Ｂ）に示すリジッド基板１３０が製造され
る。
（Ｆ）に示すようにして製造される。同図（Ａ）は、回
路パターンが形成された内層材と半硬化状態にした接着
シート（プリプレグ）とを交互に積み重ねて、加熱、加
圧してなるリジッドな元の多層基板１３１である。この
多層基板１３１に、同図（Ｂ）に示すように、穴あけ
し、次いで、同図（Ｃ）に示すようにＣｕメッキをして
Ｃｕメッキ膜１３２を形成してスルーホール１３３を形
成し、次いで、同図（Ｄ）に示すようにパターニングし
てパターン１３４を形成し、次いで、同図（Ｅ）に示す
ようにスルーホール１３３に導体の充填剤を埋めて穴埋
めてビア１３５を形成する。最後に、同図（Ｆ）に示す
ように、上下面にソルダレジルトを塗布してソルダレジ
ルト膜１３９を形成する。以上によって、図２１（Ｆ）
及び図１８（Ｂ）に示すリジッド基板１３０が製造され
る。
【０１００】このように製造されたリジッド基板１３０
は、内部に、電源層１４０Ｖ、絶縁層１４１、及びグラ
ンド層１４２Ｇが積層されている構造である。上記の製
造方法からして、絶縁層１４１ｋの厚さｔ１は２０μｍ
以上である。
は、内部に、電源層１４０Ｖ、絶縁層１４１、及びグラ
ンド層１４２Ｇが積層されている構造である。上記の製
造方法からして、絶縁層１４１ｋの厚さｔ１は２０μｍ
以上である。
【０１０１】ＬＳＩチップ搭載実装用配線基板５０Ｊ
は、図２１（Ｆ）、（Ｇ）、（Ｈ）に示すように、薄膜
多層箔１６０をリジッド基板１３０の上面に接合するこ
とによって製造される。ＬＳＩチップ搭載実装用配線基
板５０Ｊは、上面に電極パッド１６８ＶＵ，１６９Ｇ
Ｕ，１７０ＳＵを有する。
は、図２１（Ｆ）、（Ｇ）、（Ｈ）に示すように、薄膜
多層箔１６０をリジッド基板１３０の上面に接合するこ
とによって製造される。ＬＳＩチップ搭載実装用配線基
板５０Ｊは、上面に電極パッド１６８ＶＵ，１６９Ｇ
Ｕ，１７０ＳＵを有する。
【０１０２】薄膜多層箔１６０のリジッド基板１３０の
上面への接合は、図２２に示すように、半田ペースト印
刷工程２２０→仮接合工程２２１→リフロー半田付け工
程２２２→洗浄工程２２３→エポキシ樹脂充填工程２３
４→熱硬化工程２３５を経て製造される。
上面への接合は、図２２に示すように、半田ペースト印
刷工程２２０→仮接合工程２２１→リフロー半田付け工
程２２２→洗浄工程２２３→エポキシ樹脂充填工程２３
４→熱硬化工程２３５を経て製造される。
【０１０３】半田ペースト工程２２０：この工程では、
リジッド基板１３０の上面の各電極パッド１５０に半田
ペーストを印刷する。
リジッド基板１３０の上面の各電極パッド１５０に半田
ペーストを印刷する。
【０１０４】仮接合工程２２１：この工程では、薄膜多
層箔１６０を、その下面１６０ｂの複数の電極パッド１
６８ＶＬ，１６９ＧＬ，１７０ＳＬがリジッド基板１３
０の上面の各電極パッド１５０に対向するように位置合
わせをして、リジッド基板１３０の上面に載せて、仮接
合する。
層箔１６０を、その下面１６０ｂの複数の電極パッド１
６８ＶＬ，１６９ＧＬ，１７０ＳＬがリジッド基板１３
０の上面の各電極パッド１５０に対向するように位置合
わせをして、リジッド基板１３０の上面に載せて、仮接
合する。
【０１０５】リフロー半田付け工程２２２：この工程で
は、窒素ガス炉又はＶＰＳ（vapor phase soldering）
を使用して、リフロー半田付けする。これによって、半
田２４０が、図１７に示すように付き、対向している電
極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬと電極パ
ッド１５０とが接合される。
は、窒素ガス炉又はＶＰＳ（vapor phase soldering）
を使用して、リフロー半田付けする。これによって、半
田２４０が、図１７に示すように付き、対向している電
極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬと電極パ
ッド１５０とが接合される。
【０１０６】洗浄工程２２３：この工程では、洗浄を行
なって、半田付けされた部分に付着している半田ペース
トを洗い流す。
なって、半田付けされた部分に付着している半田ペース
トを洗い流す。
【０１０７】エポキシ樹脂充填工程２３４：この工程で
は、リジッド基板１３０の上面と薄膜多層箔１６０の下
面との間の隙間２４１に、封止のために、エポキシ樹脂
を充填する。
は、リジッド基板１３０の上面と薄膜多層箔１６０の下
面との間の隙間２４１に、封止のために、エポキシ樹脂
を充填する。
【０１０８】熱硬化工程２３５：この工程では、エポキ
シ樹脂が硬化する温度以上にまで加熱し、充填されてい
るエポキシ樹脂を熱硬化させる。符号２４２は熱硬化さ
れたエポキシ樹脂である。
シ樹脂が硬化する温度以上にまで加熱し、充填されてい
るエポキシ樹脂を熱硬化させる。符号２４２は熱硬化さ
れたエポキシ樹脂である。
【０１０９】ここで、上記のＬＳＩチップ搭載実装用配
線基板５０Ｊ及びチップモジュール１２０の特長につい
て説明する。
線基板５０Ｊ及びチップモジュール１２０の特長につい
て説明する。
【０１１０】・チップモジュール１２０は、ＣＰＵチッ
プ８０の電源消費量を抑えつつ、ＣＰＵチップ８０の動
作周波数を例えば１ＧＨｚに上げて高速化を図った場合
においても、ノイズ電圧を低く抑えることが可能であ
る。絶縁層１６５の厚さｔが１０μｍ以下と薄く、電源
層１６４Ｖとグランド層１６６Ｇとの間のＶＧインピー
ダンスが数ｐＨの低いレベルとなっているからである。
プ８０の電源消費量を抑えつつ、ＣＰＵチップ８０の動
作周波数を例えば１ＧＨｚに上げて高速化を図った場合
においても、ノイズ電圧を低く抑えることが可能であ
る。絶縁層１６５の厚さｔが１０μｍ以下と薄く、電源
層１６４Ｖとグランド層１６６Ｇとの間のＶＧインピー
ダンスが数ｐＨの低いレベルとなっているからである。
【０１１１】・ＬＳＩチップ搭載実装用配線基板５０Ｊ
は製造の歩留りが良い。層を一層づつ積み重ねる必要が
ないからである。
は製造の歩留りが良い。層を一層づつ積み重ねる必要が
ないからである。
【０１１２】・ＬＳＩチップ搭載実装用配線基板５０Ｊ
は製造途中での設計変更が容易である。薄膜多層箔１６
０のみを設計変更すれば足り、リジッド基板１３０はそ
のままで済むからである。
は製造途中での設計変更が容易である。薄膜多層箔１６
０のみを設計変更すれば足り、リジッド基板１３０はそ
のままで済むからである。
【０１１３】・ターンアラウンドタイム（製造に要する
時間）が短くなる。リジッド基板１３０と薄膜多層箔１
６０とを独立して別々に製造するからである。
時間）が短くなる。リジッド基板１３０と薄膜多層箔１
６０とを独立して別々に製造するからである。
【０１１４】次に、ＬＳＩチップ搭載実装用配線基板５
０Ｊの変形例について説明する。
０Ｊの変形例について説明する。
【０１１５】上記絶縁層１６５は、ＳｉＯ２製でもよ
く、ＳｉＯ２とポリイミドとの混合でもよく、Ｔａ２Ｏ
５又はＢＳＴ（チタン酸バリウム・ストロンチューム）
でものよい。
く、ＳｉＯ２とポリイミドとの混合でもよく、Ｔａ２Ｏ
５又はＢＳＴ（チタン酸バリウム・ストロンチューム）
でものよい。
【０１１６】上記の半田２４０に代えて、Ａｇペースト
を使用することも可能である。半田２４０による接合に
代えて、Ｃｕ−Ｓｎ等の金属の拡散を利用してもよい。
を使用することも可能である。半田２４０による接合に
代えて、Ｃｕ−Ｓｎ等の金属の拡散を利用してもよい。
【０１１７】また、薄膜多層箔１６０のリジッド基板１
３０の上面への接合を、導通金属が混入したエポキシ樹
脂で行なってもよい。
３０の上面への接合を、導通金属が混入したエポキシ樹
脂で行なってもよい。
【０１１８】図２３（Ａ）は、ＬＳＩチップ搭載実装用
配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭
載実装用配線基板５０Ｊ-１は、リジッド基板１３０-１
の上面に、2枚の薄膜多層箔１６０-１ａ及び薄膜多層箔
１６０-１ｂを並べて接合されている構成である。
配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭
載実装用配線基板５０Ｊ-１は、リジッド基板１３０-１
の上面に、2枚の薄膜多層箔１６０-１ａ及び薄膜多層箔
１６０-１ｂを並べて接合されている構成である。
【０１１９】図２３（Ｂ）は、ＬＳＩチップ搭載実装用
配線基板５０Ｊの第２の変形例を示す。ＬＳＩチップ搭
載実装用配線基板５０Ｊ-２は、リジッド基板１３０-２
の上面に、2枚の薄膜多層箔１６０-２ａ及び薄膜多層箔
１６０-２ｂを重ねて接合されている構成である。
配線基板５０Ｊの第２の変形例を示す。ＬＳＩチップ搭
載実装用配線基板５０Ｊ-２は、リジッド基板１３０-２
の上面に、2枚の薄膜多層箔１６０-２ａ及び薄膜多層箔
１６０-２ｂを重ねて接合されている構成である。
【０１２０】図２３（Ｃ）は、ＬＳＩチップ搭載実装用
配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭
載実装用配線基板５０Ｊ-３は、リジッド基板１３０-３
の上面に薄膜多層箔１６０-１ａが接合され、及びリジ
ッド基板１３０-３の下面に薄膜多層箔１６０-３ｂが接
合されている構成である。
配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭
載実装用配線基板５０Ｊ-３は、リジッド基板１３０-３
の上面に薄膜多層箔１６０-１ａが接合され、及びリジ
ッド基板１３０-３の下面に薄膜多層箔１６０-３ｂが接
合されている構成である。
【０１２１】付記 本発明は以下の内容の発明を含む。
【０１２２】・請求項２記載の配線基板において、上記
リジット基板の上面側のフレキシブル基板は複数枚が並
んで配されており、上記リジット基板の下面側のフレキ
シブル基板は複数枚が並んで配されている構成とした配
線基板。
リジット基板の上面側のフレキシブル基板は複数枚が並
んで配されており、上記リジット基板の下面側のフレキ
シブル基板は複数枚が並んで配されている構成とした配
線基板。
【０１２３】この配線基板は、例えばフレキシブル基板
のうちの幾つかを別のものと変更することによって、配
線基板を種類の異なる複数の配線基板に変更することが
簡単に出来るという効果を有する。
のうちの幾つかを別のものと変更することによって、配
線基板を種類の異なる複数の配線基板に変更することが
簡単に出来るという効果を有する。
【０１２４】・請求項５記載の配線基板において、上記
上面側のリジット基板は、複数枚が並んで配されてお
り、且つ、下面側のリジット基板は、複数枚が並んで配
されている構成とした配線基板。
上面側のリジット基板は、複数枚が並んで配されてお
り、且つ、下面側のリジット基板は、複数枚が並んで配
されている構成とした配線基板。
【０１２５】この配線基板は、フレキシブル基板が露出
している部分を利用して曲げることが可能であり、例え
ば、携帯型のパーソナルコンピュータの液晶パネルとキ
ーボードとの間をまたいで配線するのに使用可能であ
る。
している部分を利用して曲げることが可能であり、例え
ば、携帯型のパーソナルコンピュータの液晶パネルとキ
ーボードとの間をまたいで配線するのに使用可能であ
る。
【０１２６】
【発明の効果】以上説明したように、請求項１の発明
は、プリント基板に搭載される配線基板において、リジ
ット基板と、フィルムと該フィルムに形成された配線パ
ターンと該フィルムの上面に形成された半導体チップ搭
載部とよりなる構成のフレキシブル基板とを有し、該フ
レキシブル基板が、該リジット基板と電気的に接続され
て該リジット基板の上面に積層固定された複合構造であ
るようにしたものであるため、フレキシブル基板が、配
線パターンのフィルムへの密着強度が高いこと及び表面
が平坦でありマスク露光のときの焦点のずれが発生しな
いこと等の理由によって、配線パターンを幅が従来のビ
ルドアップ法によって形成した場合より細く形成するこ
とが可能であることによって、半導体チップ搭載部の電
極パッドのピッチを狭くすることが可能となり、現在の
半導体チップは勿論、現在よりも電極のピッチが狭い将
来的な半導体チップを搭載することが可能となり、将来
的な半導体チップの電極の狭ピッチ化に対応することが
可能である配線基板を実現することが出来る。
は、プリント基板に搭載される配線基板において、リジ
ット基板と、フィルムと該フィルムに形成された配線パ
ターンと該フィルムの上面に形成された半導体チップ搭
載部とよりなる構成のフレキシブル基板とを有し、該フ
レキシブル基板が、該リジット基板と電気的に接続され
て該リジット基板の上面に積層固定された複合構造であ
るようにしたものであるため、フレキシブル基板が、配
線パターンのフィルムへの密着強度が高いこと及び表面
が平坦でありマスク露光のときの焦点のずれが発生しな
いこと等の理由によって、配線パターンを幅が従来のビ
ルドアップ法によって形成した場合より細く形成するこ
とが可能であることによって、半導体チップ搭載部の電
極パッドのピッチを狭くすることが可能となり、現在の
半導体チップは勿論、現在よりも電極のピッチが狭い将
来的な半導体チップを搭載することが可能となり、将来
的な半導体チップの電極の狭ピッチ化に対応することが
可能である配線基板を実現することが出来る。
【０１２７】請求項２の発明は、配線基板とこれに搭載
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、フィルムと該フィルムに形成された配線
パターンと該フィルムの上面に形成された半導体チップ
搭載部とよりなる構成のフレキシブル基板とを有し、該
フレキシブル基板が、該リジット基板と電気的に接続さ
れて該リジット基板の上面に積層固定された複合構造で
あり、上記半導体チップが上記半導体チップ搭載部に搭
載してある構成としたものであるため、半導体チップ搭
載部がフレキシブル基板に形成してあることによって、
現在の半導体チップは勿論、現在よりも電極のピッチが
狭い将来的な半導体チップを搭載することが可能とな
り、将来的な半導体チップが搭載されたチップモジュー
ルを実現することが出来る。
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、フィルムと該フィルムに形成された配線
パターンと該フィルムの上面に形成された半導体チップ
搭載部とよりなる構成のフレキシブル基板とを有し、該
フレキシブル基板が、該リジット基板と電気的に接続さ
れて該リジット基板の上面に積層固定された複合構造で
あり、上記半導体チップが上記半導体チップ搭載部に搭
載してある構成としたものであるため、半導体チップ搭
載部がフレキシブル基板に形成してあることによって、
現在の半導体チップは勿論、現在よりも電極のピッチが
狭い将来的な半導体チップを搭載することが可能とな
り、将来的な半導体チップが搭載されたチップモジュー
ルを実現することが出来る。
【０１２８】請求項３の発明は、プリント基板に搭載さ
れる配線基板において、リジット基板と、フィルムと該
フィルムに形成された配線パターンと該フィルムの上面
に形成された半導体チップ搭載部とよりなる構成のフレ
キシブル基板とを有し、該フレキシブル基板が、該リジ
ット基板と電気的に接続されて該リジット基板の上面と
下面とに積層固定された複合構造である構成としたもの
であるため、現在の半導体チップは勿論、現在よりも電
極のピッチが狭い将来的な半導体チップを両面側に搭載
することが可能である配線基板を実現することが出来
る。
れる配線基板において、リジット基板と、フィルムと該
フィルムに形成された配線パターンと該フィルムの上面
に形成された半導体チップ搭載部とよりなる構成のフレ
キシブル基板とを有し、該フレキシブル基板が、該リジ
ット基板と電気的に接続されて該リジット基板の上面と
下面とに積層固定された複合構造である構成としたもの
であるため、現在の半導体チップは勿論、現在よりも電
極のピッチが狭い将来的な半導体チップを両面側に搭載
することが可能である配線基板を実現することが出来
る。
【０１２９】請求項４の発明は、リジット基板と、フィ
ルムの面に配線パターンを有し、該リジット基板と電気
的に接続されて該リジット基板の上面に積層固定された
フレキシブル基板とよりなる複合構造である配線基板
と、該配線基板の上記フレキシブル基板上に搭載して実
装してある半導体チップとよりなる構成としたものであ
るため、フレキシブル基板を利用することによって、半
導体チップが搭載されたチップモジュールを簡単に実現
することが出来る。
ルムの面に配線パターンを有し、該リジット基板と電気
的に接続されて該リジット基板の上面に積層固定された
フレキシブル基板とよりなる複合構造である配線基板
と、該配線基板の上記フレキシブル基板上に搭載して実
装してある半導体チップとよりなる構成としたものであ
るため、フレキシブル基板を利用することによって、半
導体チップが搭載されたチップモジュールを簡単に実現
することが出来る。
【０１３０】請求項５の発明は、フィルムの面に配線パ
ターンを有し、中央に配されたフレキシブル基板と、該
フレキシブル基板を挟んで該フレキシブル基板と電気的
に接続されて該フレキシブル基板と固定された上面側及
び下面側のリジット基板とよりなる複合構造であるもの
であるため、上下面側にリジッド基板を有する構造の配
線基板を安定に製造することが出来る。
ターンを有し、中央に配されたフレキシブル基板と、該
フレキシブル基板を挟んで該フレキシブル基板と電気的
に接続されて該フレキシブル基板と固定された上面側及
び下面側のリジット基板とよりなる複合構造であるもの
であるため、上下面側にリジッド基板を有する構造の配
線基板を安定に製造することが出来る。
【０１３１】請求項６の発明は、フィルムの面に配線パ
ターンを有し、中央に配されたフレキシブル基板と、該
フレキシブル基板を挟んで該フレキシブル基板と電気的
に接続されて該フレキシブル基板と固定された上面側及
び下面側のリジット基板とよりなる複合構造であるもの
であるため、薄膜多層箔が、夫々膜よりなる電源層、絶
縁層、及びグランド層が積層された構成は、半導体チッ
プが搭載された個所における電源層とグランド層との間
のインピーダンスを低くするように作用し、よって、搭
載する半導体チップが搭載された個所における電源層と
グランド層との間のインピーダンスが低く抑えられるこ
とによって、発生するノイズ電圧が低く抑えられる。よ
って、搭載する半導体チップの動作周波数を例えば１Ｇ
Ｈｚに上げて高速化を図り、且つ、半導体チップの電源
消費量が増加しないように、半導体チップの動作電源電
圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況
においても、搭載した半導体チップが安定に動作するよ
うに出来る。また、薄膜多層箔の大きさが半導体チップ
に対応した大きさである構成としたため、配線基板のコ
ストを安価にすることが出来る。
ターンを有し、中央に配されたフレキシブル基板と、該
フレキシブル基板を挟んで該フレキシブル基板と電気的
に接続されて該フレキシブル基板と固定された上面側及
び下面側のリジット基板とよりなる複合構造であるもの
であるため、薄膜多層箔が、夫々膜よりなる電源層、絶
縁層、及びグランド層が積層された構成は、半導体チッ
プが搭載された個所における電源層とグランド層との間
のインピーダンスを低くするように作用し、よって、搭
載する半導体チップが搭載された個所における電源層と
グランド層との間のインピーダンスが低く抑えられるこ
とによって、発生するノイズ電圧が低く抑えられる。よ
って、搭載する半導体チップの動作周波数を例えば１Ｇ
Ｈｚに上げて高速化を図り、且つ、半導体チップの電源
消費量が増加しないように、半導体チップの動作電源電
圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況
においても、搭載した半導体チップが安定に動作するよ
うに出来る。また、薄膜多層箔の大きさが半導体チップ
に対応した大きさである構成としたため、配線基板のコ
ストを安価にすることが出来る。
【０１３２】請求項７の発明は、配線基板とこれに搭載
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、該リジット基板の上面に積層固定された
薄膜多層箔とよりなる複合構造であり、上記リジット基
板は、下面に上記プリント基板に搭載するためのプリン
ト基板搭載部を有し、上面に上記薄膜多層箔を搭載する
ための薄膜多層箔搭載部を有する構成であり、上記薄膜
多層箔は、膜よりなる電源層、膜よりなる絶縁層、膜よ
りなるグランド層が積層されている構成であり、上記半
導体チップに対応した大きさを有し、上面に半導体チッ
プ搭載部を有し、下面に上記リジット基板に搭載するた
めのリジット基板搭載部を有する構成としたものであ
り、上記半導体チップが上記半導体チップ搭載部に搭載
してある構成としたものであるため、薄膜多層箔が、夫
々膜よりなる電源層、絶縁層、及びグランド層が積層さ
れた構成は、半導体チップが搭載された個所における電
源層とグランド層との間のインピーダンスを低くするよ
うに作用する。半導体チップが搭載された個所における
電源層とグランド層との間のインピーダンスが低く抑え
られることによって、発生するノイズ電圧が低く抑えら
れる。よって、搭載した半導体チップの動作周波数を例
えば１ＧＨｚに上げて高速化を図り、且つ、半導体チッ
プの電源消費量が増加しないように、半導体チップの動
作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下
げた状況においても、半導体チップが安定に動作するよ
うに出来る。また、薄膜多層箔の大きさが半導体チップ
に対応した大きさである構成としたため、配線基板のコ
ストを安価にすることが出来、チップモジュールのコス
トを安価にすることが出来る。
してある半導体チップとよりなり、プリント基板に搭載
されるチップモジュールにおいて、上記配線基板は、リ
ジット基板と、該リジット基板の上面に積層固定された
薄膜多層箔とよりなる複合構造であり、上記リジット基
板は、下面に上記プリント基板に搭載するためのプリン
ト基板搭載部を有し、上面に上記薄膜多層箔を搭載する
ための薄膜多層箔搭載部を有する構成であり、上記薄膜
多層箔は、膜よりなる電源層、膜よりなる絶縁層、膜よ
りなるグランド層が積層されている構成であり、上記半
導体チップに対応した大きさを有し、上面に半導体チッ
プ搭載部を有し、下面に上記リジット基板に搭載するた
めのリジット基板搭載部を有する構成としたものであ
り、上記半導体チップが上記半導体チップ搭載部に搭載
してある構成としたものであるため、薄膜多層箔が、夫
々膜よりなる電源層、絶縁層、及びグランド層が積層さ
れた構成は、半導体チップが搭載された個所における電
源層とグランド層との間のインピーダンスを低くするよ
うに作用する。半導体チップが搭載された個所における
電源層とグランド層との間のインピーダンスが低く抑え
られることによって、発生するノイズ電圧が低く抑えら
れる。よって、搭載した半導体チップの動作周波数を例
えば１ＧＨｚに上げて高速化を図り、且つ、半導体チッ
プの電源消費量が増加しないように、半導体チップの動
作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下
げた状況においても、半導体チップが安定に動作するよ
うに出来る。また、薄膜多層箔の大きさが半導体チップ
に対応した大きさである構成としたため、配線基板のコ
ストを安価にすることが出来、チップモジュールのコス
トを安価にすることが出来る。
【図１】従来の配線基板を示す図である。
【図２】図１の配線基板の製造方法を説明する図であ
る。
る。
【図３】本発明の第１実施例の配線基板及びマルチチッ
プモジュールを示す図である。
プモジュールを示す図である。
【図４】図３の配線基板及びマルチチップモジュールの
平面図である。
平面図である。
【図５】図３の配線基板の製造方法を示す図である。
【図６】第１の変形例を示す図である。
【図７】第２の変形例を示す図である。
【図８】第３の変形例を示す図である。
【図９】第４の変形例を示す図である。
【図１０】第５の変形例を示す図である。
【図１１】第６の変形例を示す図である。
【図１２】本発明の第２実施例の配線基板を示す図であ
る。
る。
【図１３】本発明の第３実施例の配線基板を示す図であ
る。
る。
【図１４】本発明の第４実施例の配線基板を示す図であ
る。
る。
【図１５】本発明の第５実施例の配線基板を示す図であ
る。
る。
【図１６】本発明の第６実施例の配線基板及びチップモ
ジュールを示す図である。
ジュールを示す図である。
【図１７】図１６中のＬＳＩチップ搭載実装用配線基板
を示す図である。
を示す図である。
【図１８】薄膜多層箔とリジッド基板とを対応させて示
す図である。
す図である。
【図１９】図１８（Ａ）の薄膜多層箔の製造方法を示す
図である。
図である。
【図２０】図１９（Ｇ）に続く、薄膜多層箔の製造方法
を示す図である。
を示す図である。
【図２１】図１７のＬＳＩチップ搭載実装用配線基板の
製造方法を示す図である。
製造方法を示す図である。
【図２２】図２１中、薄膜多層箔をリジッド基板上へ接
合する工程を示す図である。
合する工程を示す図である。
【図２３】図１６のＬＳＩチップ搭載実装用配線基板の
変形例を概略的に示す図である。
変形例を概略的に示す図である。
５０，５０Ａ〜５０Ｊ 配線基板 ５１ リジッド基板 ５２ フレキシブル基板 ５３ ＬＳＩチップ搭載部 ５４ 電極パッド ５５ 配線パターン ５７，７９ ビア ６４ 導体スタッド ６６ 接着剤層 ８０ ＣＰＵ ８１、８２ メモリ ８５ ＬＳＩチップ ９０ マルチチップモジュール ９０Ｃ，９０Ｅ チップモジュール １００ マザーボード １３０ リジッド基板 １６０ 薄膜多層箔 １６４Ｖ 電源層 １６３ 絶縁層 １６６Ｇ グランド層
フロントページの続き (72)発明者 小出 正輝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山本 治彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (7)
- 【請求項１】 プリント基板に搭載される配線基板にお
いて、 リジット基板と、 フィルムと該フィルムに形成された配線パターンと該フ
ィルムの上面に形成された半導体チップ搭載部とよりな
る構成のフレキシブル基板とを有し、 該フレキシブル基板が、該リジット基板と電気的に接続
されて該リジット基板の上面に積層固定された複合構造
であることを特徴とした配線基板。 - 【請求項２】 配線基板とこれに搭載してある半導体チ
ップとよりなり、プリント基板に搭載されるチップモジ
ュールにおいて、 上記配線基板は、リジット基板と、フィルムと該フィル
ムに形成された配線パターンと該フィルムの上面に形成
された半導体チップ搭載部とよりなる構成のフレキシブ
ル基板とを有し、該フレキシブル基板が、該リジット基
板と電気的に接続されて該リジット基板の上面に積層固
定された複合構造であり、 上記半導体チップが上記半導体チップ搭載部に搭載して
ある構成としたことを特徴としたチップモジュール。 - 【請求項３】 プリント基板に搭載される配線基板にお
いて、 リジット基板と、 フィルムと該フィルムに形成された配線パターンと該フ
ィルムの上面に形成された半導体チップ搭載部とよりな
る構成のフレキシブル基板とを有し、 該フレキシブル基板が、該リジット基板と電気的に接続
されて該リジット基板の上面と下面とに積層固定された
複合構造であることを特徴とした配線基板。 - 【請求項４】 リジット基板と、 フィルムの面に配線パターンを有し、該リジット基板と
電気的に接続されて該リジット基板の上面に積層固定さ
れたフレキシブル基板とよりなる複合構造である配線基
板と、 該配線基板の上記フレキシブル基板上に搭載して実装し
てある半導体チップとよりなる構成としたことを特徴と
したチップモジュール。 - 【請求項５】 フィルムの面に配線パターンを有し、中
央に配されたフレキシブル基板と、該フレキシブル基板
を挟んで該フレキシブル基板と電気的に接続されて該フ
レキシブル基板と固定された上面側及び下面側のリジッ
ト基板とよりなる複合構造であることを特徴とした配線
基板。 - 【請求項６】 プリント基板に搭載される配線基板にお
いて、 リジット基板と、 該リジット基板の上面に積層固定された薄膜多層箔とよ
りなる複合構造であり、 上記リジット基板は、下面に上記プリント基板に搭載す
るためのプリント基板搭載部を有し、上面に上記薄膜多
層箔を搭載するための薄膜多層箔搭載部を有する構成で
あり、 上記薄膜多層箔は、膜よりなる電源層、膜よりなる絶縁
層、膜よりなるグランド層が積層されている構成であ
り、半導体チップに対応した大きさを有し、上面に半導
体チップ搭載部を有し、下面に上記リジット基板に搭載
するためのリジット基板搭載部を有する構成であること
を特徴とした配線基板。 - 【請求項７】 配線基板とこれに搭載してある半導体チ
ップとよりなり、プリント基板に搭載されるチップモジ
ュールにおいて、 上記配線基板は、 リジット基板と、 該リジット基板の上面に積層固定された薄膜多層箔とよ
りなる複合構造であり、 上記リジット基板は、下面に上記プリント基板に搭載す
るためのプリント基板搭載部を有し、上面に上記薄膜多
層箔を搭載するための薄膜多層箔搭載部を有する構成で
あり、 上記薄膜多層箔は、膜よりなる電源層、膜よりなる絶縁
層、膜よりなるグランド層が積層されている構成であ
り、上記半導体チップに対応した大きさを有し、上面に
半導体チップ搭載部を有し、下面に上記リジット基板に
搭載するためのリジット基板搭載部を有する構成であ
り、 上記半導体チップが上記半導体チップ搭載部に搭載して
ある構成としたことを特徴としたチップモジュール。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
| JP9889699 | 1999-04-06 | ||
| JP11-98896 | 1999-04-06 | ||
| JP2000044641A JP3860380B2 (ja) | 1999-04-06 | 2000-02-22 | 配線基板及びこれを使用したチップモジュール |
Publications (2)
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|---|---|
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