JP7092031B2 - 配線基板の製造方法 - Google Patents
配線基板の製造方法 Download PDFInfo
- Publication number
- JP7092031B2 JP7092031B2 JP2018538440A JP2018538440A JP7092031B2 JP 7092031 B2 JP7092031 B2 JP 7092031B2 JP 2018538440 A JP2018538440 A JP 2018538440A JP 2018538440 A JP2018538440 A JP 2018538440A JP 7092031 B2 JP7092031 B2 JP 7092031B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- pad
- layer
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 60
- 229920005989 resin Polymers 0.000 claims description 39
- 239000011347 resin Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 29
- 239000000853 adhesive Substances 0.000 claims description 13
- 230000001070 adhesive effect Effects 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 68
- 239000004065 semiconductor Substances 0.000 description 43
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 22
- 239000011889 copper foil Substances 0.000 description 17
- 239000010949 copper Substances 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 14
- 239000012790 adhesive layer Substances 0.000 description 12
- 239000010931 gold Substances 0.000 description 11
- 238000007747 plating Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 239000011295 pitch Substances 0.000 description 5
- 239000002390 adhesive tape Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000002335 surface treatment layer Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 239000010936 titanium Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005187 foaming Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- PEEHTFAAVSWFBL-UHFFFAOYSA-N Maleimide Chemical compound O=C1NC(=O)C=C1 PEEHTFAAVSWFBL-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- AHHWIHXENZJRFG-UHFFFAOYSA-N oxetane Chemical compound C1COC1 AHHWIHXENZJRFG-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 229920005749 polyurethane resin Polymers 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
Description
一方、FCBGA用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。
この半導体チップとの接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線を形成してチップ接続用の基板(シリコンインターポーザ)とし、それをFCBGA用配線基板に接続する方式が特許文献1に開示されている。また、FCBGA用配線基板の表面をCMP(Chemical Mechanical Polishing、化学機械研磨)等で平坦にしてから微細配線を形成する方式が特許文献2に開示されている。
また、FCBGA用配線基板の平坦化を行いその上に微細配線層を形成する方式においては、シリコンインターポーザの伝送特性劣化の課題は無いが、FCBGA用配線基板の製造不良と難易度の高い微細配線層形成時の不良との合算により収率が悪くなる課題や、FCBGA用配線基板の反り、歪による半導体チップの実装に対する課題があった。
また、半導体チップは、第二配線基板を介して第一配線基板に接合され、第二配線基板は、比較的薄い基板であるため第一配線基板と半導体チップとの接合に対してCTE(Coefficient of Thermal Expansion 熱膨張係数)差が与える影響は小さい。そして、アンダーフィルが緩衝材として作用するため、第一配線基板と半導体チップとのCTE差による影響を低減することができ、半導体チップを良好に実装することができる。
さらに、本発明の実施形態は、本発明の技術的思想を具体化するための構成を例示するものであって、各部の材質、形状、構造、配置、寸法等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
図1は、本発明の一実施形態に係る配線基板に半導体チップを実装した半導体パッケージの一例を示す断面図である。
本発明の一実施形態に係る半導体パッケージは、FCBGA用配線基板1の一方の面に、樹脂と配線とが積層されてなるビルドアップ配線層のみで形成された微細配線層を備えた薄いインターポーザ3が、半田バンプまたはCuポスト(Cuピラー)または金バンプ24で接合されている。また、FCBGA用配線基板1とインターポーザ3との隙間が絶縁性の接着部材としてのアンダーフィル(樹脂)2で埋め固められている。さらにインターポーザ3の、FCBGA用配線基板1とは逆側の面に形成された接続パッド14と、半導体チップ4とが半田バンプまたはCuピラーまたは金バンプ31で接合され、半導体チップ4とインターポーザ3との隙間がアンダーフィル32で埋め固められている。
また、接続パッド14の表面と、インターポーザ3の表面とは面一となっている。また、接続パッド14の厚さ方向における断面視で、接続パッド14のFCBGA用配線基板1側の端部は、接続パッド14の表面側の端部よりも幅が広くなっている。
インターポーザ3の、半導体チップ4と接合される部分の配線ピッチは、半導体チップ4とFCBGA用配線基板1とを直接接合する場合の、FCBGA用配線基板1の、半導体チップ4と接合される部分の配線ピッチよりも狭くなっている。すなわち、インターポーザ3の半導体チップ4を実装する側の面は、半導体チップ4と接合する場合のFCBGA用配線基板1よりも微細な配線となっている。
このような薄いインターポーザ3とFCBGA用配線基板1との接合を、平坦性を確保した上で行うためには、図2に示すようにインターポーザ3の一部となる微細な配線層3aを、後で配線層3aとキャリア基板5とに分離するための剥離層6を形成したキャリア基板5の上に形成する。なお、図2(b)は図2(a)の半田バンプ24を含む一部分を拡大したものである。また、図2(b)に示すように、剥離層6と接続パッド14との間には、例えば、接着層7や銅箔11が形成されていてもよい。
一般的にFCBGA用配線基板1は剛直であり、半導体チップ4とのCTE(熱膨張係数)差があると接合が破壊し易いが、その接合高さが高いと接合が破壊しにくくなる性質がある。
本発明の一実施形態に係る配線基板100では、FCBGA用配線基板1と半導体チップ4とは薄いインターポーザ3を介した2段階の接合で接合されている。そのため、お互いのCTE差が影響しにくく高い信頼性を確保することができる。
ここでは、キャリア基板5として、例えばガラス基板を用いる。ガラス基板は平坦性に優れており、配線層3aの微細なパターンの形成に向いている。またガラス基板はCTEが小さく歪みにくいことから、FCBGA用配線基板1と接合した時のパターン配置精度及び平坦性の確保に優れている。キャリア基板5としてガラス基板を用いる場合、ガラス基板の厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば0.7mm以上1.1mm以下程度の厚さが好ましい。また、ガラス基板のCTEは、9ppm/℃程度のものが好ましい。
次いで、図4(b)に示すように、この剥離層6の上に、紫外線で硬化する接着剤を塗布して接着層7を形成する。
次いで、図4(c)に示すように、真空中で、接着層7が形成されたキャリア基板5を、平坦な定盤10上に敷いた薄い銅箔11の上に接着層7が銅箔11と接するように載せ、この状態で紫外線12を照射して接着層7を硬化する。銅箔11は定盤10の平坦性を保持したまま固められるため、この上に微細パターンを形成することが可能となる。
また、例えば、レジストパターン13の開口部13aの断面形状を、銅箔11側が狭く、開口部13aの開口端側に近づくほどより広くなるテーパ形状にすることで、接続パッド14のFCBGA用配線基板1側の端部の幅を、接続パッド14の露出表面側の端部の幅よりも広くすることができる。なお、レジストパターン13の開口部13aの各種形状については、後述する。
次に、アッシング等で残渣を除去した後、TiとCuを連続でスパッタし、図8(a)に示すように電解銅めっきのシード層18を形成する。このシード層18の上に微細パターンを形成するが、Tiは下層の絶縁樹脂15との密着性を向上することができ、めっき後のパターン剥がれ、倒れを防止することが出来る。その他、TiWとCuのスパッタ連続処理等にてシード層18を形成しても良い。スパッタCuは、電解銅めっき後のシード層18をエッチングする工程で配線細りを抑えられるように、厚さが300nm以下程度となるように薄く形成する。
次に、図8(c)に示すようにレジストパターン19を除去した後、配線20をマスクとしてシード層18を構成するスパッタ銅とスパッタTiとをエッチングする。なお、配線細りを抑えるエッチング液を、配線20の幅に合わせて選定し、このエッチング液を用いてエッチングを行う。
以上説明した図6から図8の工程を配線層の形成工程とし、積み重ねる配線層数に合わせて、図6から図8に示す配線層の形成工程を繰り返す。
次に、図9(c)に示すように配線20表面のCuの酸化防止と半田バンプの濡れ性を良くするため、表面処理を行う。本実施形態では、配線20表面にNi/Pd/Auからなるパッド表面処理層23を成膜する。なお、配線20の表面に、OSP(Organic Solderability Preservative 水溶性プレフラックスによる表面処理)膜を成膜しても良い。次に図9(d)に示すように、このパッド表面処理層23に半田バンプ24を搭載しリフローした後、キャリア基板5を個片化することで、半導体パッケージ毎にキャリア基板5付きインターポーザ3が完成する。
次に、図11(a)、(b)に示すようにキャリア基板5の背面、すなわち、キャリア基板5のFCBGA用配線基板1とは逆側の面からレーザー光25をキャリア基板5との界面に形成された剥離層6に照射し、キャリア基板5を取り外す。
この接着層7は耐熱性があり、インターポーザ3の製造プロセスの熱によっても劣化せず簡単に除去できる。このような剥離方法以外にも、インターポーザ3の製造プロセス温度には耐熱性があり、このインターポーザ3の製造プロセス温度よりも高く、かつインターポーザ3の耐熱温度よりも低い温度によって発泡し、接着力が無くなるような材料を接着層7として用いることで、キャリア基板5を剥離するようにしてもよい。また、図3に示すように、キャリア基板5を剥離する際、キャリア基板5と共に剥離層6、接着層7、銅箔11を除去してもよい。
本実施形態では、接続パッド14の表面にはAuが露出している。この配線基板100のインターポーザ3側に半田バンプ31を介して半導体チップ4を実装し、反対面の配線基板100のパッドに半田バンプ33を搭載しリフローし、さらに、接続パッド14と半導体チップ4との間にアンダーフィル32を充填することによって、図1に示すような半導体パッケージを作ることが出来る。
また、キャリア基板5としてシリコン基板ではなく他の基板(例えば、ガラス基板)を利用することができるため、効率の高い基板製造が可能となり、コスト削減を図ることができる。
さらに、キャリア基板5として、剛直で低CTEの歪みの少ないキャリアを基板として用いることにより、キャリアを外した後の配線層の表面は平坦でパッドの配置精度も高くなり、チップ実装が容易となる。
また、半田バンプ24に代えて、Cuポスト又はAuバンプも用いることができるため、配線基板の汎用性を高めることができる。
また、接続パッド14の表面とインターポーザ3の表面とを面一にすることで、配線基板100の厚さをより薄くすることができる。
特に半導体チップ4を配線基板と接合する工程では、アンダーフィル2で固定される前であるため、半導体チップ4と配線基板のCTE差により接合部に応力が集中しやすく、接続パッド14が損傷する可能性がある。半導体チップ4を接合後アンダーフィル2で固定された後は、接続パッド14がアンダーフィル2から抜けるということは無いが、アンダーフィル2で固定されるまでの信頼性を向上させるため、また、接続パッド14の損傷を防ぐ目的で、銅箔11上に接続パッド14を形成する工程で、接続パッド14をその断面形状が図14(a)~(c)に示す形状となるように形成してもよい。
図14(b)は、接続パッド14の断面形状を銅箔11側が狭く、開口部13aの開口端側に近づくほどより広くなるテーパ形状としたものである。ポジ型レジストの露光パターンのエッジをぼやかし、レジストパターン13の形状を順テーパ形状とすることで、図14(b)のような逆テーパのめっきパターンを形成することができる。接続パッド14の厚さ方向における断面視で、接続パッド14の開口部13a側幅の広い部分がアンカー効果を生み出す。
図14(c)は、例えばポジ型レジストのパターンエッジの露光エネルギーを調整し、階段状のパターンを形成し、めっき厚が薄くても、めっきのはみ出しによるアンカー効果のある接続パッドを形成したものである。パターン密度に合わせてレジストパターンの形状をコントロールすることで、接続パッドのはみ出し量をコントロールすることができ、微細パターンでの短絡発生を抑制することができる。
上記の方法により作成された接続パッド14は、接続パッド14の厚さ方向における断面視で接続パッド14のFCBGA用配線基板1側の端部は、接続パッド14の表面側の端部よりも幅が広くなるため、絶縁樹脂15から接続パッド14を抜けにくくすることができる。
このように接続パッド14の形状を、絶縁樹脂15から抜けにくい形状とすることによって、例えば配線基板100に、半導体チップ4を実装する工程において温度変化を伴う処理が行われ、CTE差等によって配線基板100に力が加わったとしても、接続パッド14が、絶縁樹脂15から抜けることを回避することができる。
なお、上記実施形態において、FCBGA用配線基板1が第一配線基板に対応し、インターポーザ3が第二配線基板に対応し、半田バンプ24が突起電極に対応している。また、キャリア基板5が支持体に対応し、接続パッド14が第一パッドに対応し、配線層3aが配線層に対応し、パッド表面処理層23が第二パッドに対応している。
また、以上、特定の実施形態を参照して本発明を説明したが、これら説明によって発明を限定するものではない。本発明の説明を参照することにより、当業者には、開示された実施形態の種々の変形例とともに本発明の別の実施形態も明らかである。従って、特許請求の範囲は、本発明の範囲及び要旨に含まれるこれらの変形例又は実施形態も網羅すると解すべきである。
2 アンダーフィル
3 インターポーザ
4 半導体チップ
5 キャリア基板
6 剥離層
7 接着層
10 定盤
11 銅箔
13 レジストパターン
14 接続パッド
15 絶縁樹脂
17 導通ビア
18 シード層
19 レジストパターン
20 配線
21 絶縁樹脂層
23 パッド表面処理層(Ni/Pd/Au)
24 半田バンプ
26 粘着テープ
32 アンダーフィル
100 配線基板
Claims (6)
- 第一配線基板と、当該第一配線基板に接合されるビルドアップ基板からなる第二配線基板とを備えた配線基板の製造方法であって、
支持体の主面上に、加熱により発泡可能な発泡樹脂層である剥離層を形成し当該剥離層上に第一パッドを形成する工程と、当該第一パッドを形成した前記剥離層上に配線層を形成し、当該配線層の前記剥離層とは逆側に第二パッドを形成する工程と、を有する前記第二配線基板を形成する工程と、
前記第二パッド上に突起電極を形成する工程と、
前記第一配線基板は一方の面にパッドを有し、前記第二配線基板と前記第一配線基板とを、前記第一配線基板のパッドと前記第二配線基板の前記突起電極とが対向するように電気的に接合する工程と、
前記突起電極を介して電気的に接合した、前記第一配線基板と前記第二配線基板との隙間に絶縁性の接着部材を充填する工程と、
前記接着部材を充填した後に、前記発泡樹脂層を加熱して発泡させることで前記支持体と前記剥離層とを前記第二配線基板から剥離し、前記第一パッドを前記配線基板のパッドとして露出させる工程と、
を備えることを特徴とする配線基板の製造方法。 - 前記支持体はガラス基板であることを特徴とする請求項1に記載の配線基板の製造方法。
- 第一配線基板と、当該第一配線基板に接合されるビルドアップ基板からなる第二配線基板とを備えた配線基板の製造方法であって、
支持体の主面上に、加熱により発泡可能な発泡樹脂層である剥離層を形成し当該剥離層上に第一パッドを形成する工程と、当該第一パッドを形成した前記剥離層上に配線層を形成し、当該配線層の前記剥離層とは逆側に第二パッドを形成する工程と、を有する前記第二配線基板を形成する工程と、
前記第二パッド上に突起電極を形成する工程と、
前記第一配線基板は一方の面にパッドを有し、前記第二配線基板と前記第一配線基板とを、前記第一配線基板のパッドと前記第二配線基板の前記突起電極とが対向するように電気的に接合する工程と、
前記突起電極を介して電気的に接合した、前記第一配線基板と前記第二配線基板との隙間に絶縁性の接着部材を充填する工程と、
前記接着部材を充填した後に、前記発泡樹脂層を加熱して発泡させることで前記支持体と前記剥離層とを前記第二配線基板から剥離し、前記第一パッドを前記配線基板のパッドとして露出させる工程と、
を備え、
前記支持体はセラミックス基板であることを特徴とする配線基板の製造方法。 - 前記第一パッドの表面と前記第二配線基板の表面とは面一であって、
前記第一パッドの厚さ方向における断面視で前記第一パッドの前記第一配線基板側の端部は、前記第一パッドの表面側の端部よりも幅が広いことを特徴とする請求項1乃至請求項3のいずれか1項に記載の配線基板の製造方法。 - 前記第一パッドを形成する工程では、前記第一パッドを、当該第一パッドが前記剥離層とは逆側に向かうほど広くなるテーパ状に形成することを特徴とする請求項4に記載の配線基板の製造方法。
- 前記第一パッドを形成する工程では、前記第一パッドの厚さ方向における断面視で、前記第一パッドの前記剥離層とは逆側の端部が前記第一パッドの他の部分よりも幅広であるアンカー状に形成することを特徴とする請求項4に記載の配線基板の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016175459 | 2016-09-08 | ||
JP2016175459 | 2016-09-08 | ||
PCT/JP2017/032105 WO2018047861A1 (ja) | 2016-09-08 | 2017-09-06 | 配線基板及び配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018047861A1 JPWO2018047861A1 (ja) | 2019-06-24 |
JP7092031B2 true JP7092031B2 (ja) | 2022-06-28 |
Family
ID=61561414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018538440A Active JP7092031B2 (ja) | 2016-09-08 | 2017-09-06 | 配線基板の製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP7092031B2 (ja) |
TW (1) | TW201826463A (ja) |
WO (1) | WO2018047861A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7052464B2 (ja) * | 2018-03-22 | 2022-04-12 | 凸版印刷株式会社 | 微細配線層付きコアレス基板の製造方法、および半導体パッケージの製造方法 |
KR102257926B1 (ko) * | 2018-09-20 | 2021-05-28 | 주식회사 엘지화학 | 다층인쇄회로기판, 이의 제조방법 및 이를 이용한 반도체 장치 |
JP7347440B2 (ja) * | 2018-10-26 | 2023-09-20 | 凸版印刷株式会社 | 半導体パッケージ用配線基板の製造方法 |
JPWO2020090601A1 (ja) * | 2018-10-30 | 2021-09-24 | 凸版印刷株式会社 | 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法 |
JP7196936B2 (ja) * | 2018-12-10 | 2022-12-27 | 凸版印刷株式会社 | 半導体装置用配線基板の製造方法、及び半導体装置用配線基板 |
JP2020119929A (ja) * | 2019-01-21 | 2020-08-06 | キオクシア株式会社 | 半導体装置 |
JP7451880B2 (ja) * | 2019-05-20 | 2024-03-19 | Toppanホールディングス株式会社 | 半導体パッケージおよび製造方法 |
WO2020235684A1 (ja) * | 2019-05-23 | 2020-11-26 | 凸版印刷株式会社 | 配線基板の製造方法 |
JP2020191397A (ja) * | 2019-05-23 | 2020-11-26 | 凸版印刷株式会社 | 複合配線基板及びその製造方法 |
JP7423907B2 (ja) * | 2019-05-24 | 2024-01-30 | Toppanホールディングス株式会社 | 配線基板の製造方法 |
JP7404665B2 (ja) * | 2019-06-07 | 2023-12-26 | Toppanホールディングス株式会社 | フリップチップパッケージ、フリップチップパッケージ基板およびフリップチップパッケージの製造方法 |
JP7472484B2 (ja) * | 2019-12-16 | 2024-04-23 | Toppanホールディングス株式会社 | 複合配線基板及び複合配線基板の製造方法 |
JP7528455B2 (ja) * | 2020-02-03 | 2024-08-06 | Toppanホールディングス株式会社 | 配線基板及び配線基板の製造方法 |
JP7497576B2 (ja) * | 2020-02-05 | 2024-06-11 | Toppanホールディングス株式会社 | 配線基板及び配線基板の製造方法 |
JP7516803B2 (ja) | 2020-03-26 | 2024-07-17 | Toppanホールディングス株式会社 | 半導体装置、及び半導体装置の製造方法 |
JP7512644B2 (ja) | 2020-03-30 | 2024-07-09 | Toppanホールディングス株式会社 | 配線基板及び配線基板の製造方法 |
JP7552102B2 (ja) | 2020-07-01 | 2024-09-18 | Toppanホールディングス株式会社 | 配線基板及び配線基板の製造方法 |
EP4261876A4 (en) * | 2020-12-10 | 2024-06-19 | Toppan Inc. | SUBSTRATE UNIT WITH SUPPORT, SUBSTRATE UNIT AND METHOD FOR MANUFACTURING SUBSTRATE UNIT WITH SUPPORT |
KR20240063896A (ko) | 2021-09-22 | 2024-05-10 | 도판 홀딩스 가부시키가이샤 | 지지체가 부착된 기판 및 반도체 장치 |
KR20240039188A (ko) | 2021-09-22 | 2024-03-26 | 도판 홀딩스 가부시키가이샤 | 배선 기판 유닛 및 그 설계 방법 |
WO2024181241A1 (ja) * | 2023-02-28 | 2024-09-06 | 三井金属鉱業株式会社 | 配線板の製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000353765A (ja) | 1999-04-06 | 2000-12-19 | Fujitsu Ltd | 配線基板及びこれを使用したチップモジュール |
JP2004146602A (ja) | 2002-10-24 | 2004-05-20 | Sony Corp | 光・電気配線混載ハイブリッド回路基板及びその製造方法並びに光・電気配線混載ハイブリット回路モジュール及びその製造方法 |
JP2004289165A (ja) | 2004-04-16 | 2004-10-14 | Fujitsu Ltd | 半導体装置の製造方法及び中継基板の製造方法 |
JP2006269994A (ja) | 2005-03-25 | 2006-10-05 | Fujitsu Ltd | 配線基板の製造方法 |
JP2008270346A (ja) | 2007-04-17 | 2008-11-06 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
JP2015198114A (ja) | 2014-03-31 | 2015-11-09 | 富士通株式会社 | インターポーザ構造体及び半導体装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04291993A (ja) * | 1991-03-20 | 1992-10-16 | Hitachi Ltd | 薄膜ユニットの接合方法 |
-
2017
- 2017-09-06 JP JP2018538440A patent/JP7092031B2/ja active Active
- 2017-09-06 WO PCT/JP2017/032105 patent/WO2018047861A1/ja active Application Filing
- 2017-09-06 TW TW106130478A patent/TW201826463A/zh unknown
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000353765A (ja) | 1999-04-06 | 2000-12-19 | Fujitsu Ltd | 配線基板及びこれを使用したチップモジュール |
JP2004146602A (ja) | 2002-10-24 | 2004-05-20 | Sony Corp | 光・電気配線混載ハイブリッド回路基板及びその製造方法並びに光・電気配線混載ハイブリット回路モジュール及びその製造方法 |
JP2004289165A (ja) | 2004-04-16 | 2004-10-14 | Fujitsu Ltd | 半導体装置の製造方法及び中継基板の製造方法 |
JP2006269994A (ja) | 2005-03-25 | 2006-10-05 | Fujitsu Ltd | 配線基板の製造方法 |
JP2008270346A (ja) | 2007-04-17 | 2008-11-06 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
JP2015198114A (ja) | 2014-03-31 | 2015-11-09 | 富士通株式会社 | インターポーザ構造体及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2018047861A1 (ja) | 2019-06-24 |
WO2018047861A1 (ja) | 2018-03-15 |
TW201826463A (zh) | 2018-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7092031B2 (ja) | 配線基板の製造方法 | |
KR102450822B1 (ko) | 반도체 장치의 제조 방법 | |
JP4489411B2 (ja) | 電子部品実装構造の製造方法 | |
WO2020090601A1 (ja) | 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法 | |
US20110241203A1 (en) | Semiconductor module, method for manufacturing semiconductor module, and portable apparatus | |
JPWO2007096946A1 (ja) | 実装体及びその製造方法 | |
JP2010219477A (ja) | 電子部品内蔵配線基板の製造方法 | |
JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
WO2011136363A1 (ja) | 回路装置の製造方法 | |
JP7351107B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP5176676B2 (ja) | 部品内蔵基板の製造方法 | |
JP2020077696A (ja) | 配線基板、及びそれを用いた半導体装置 | |
JP7472484B2 (ja) | 複合配線基板及び複合配線基板の製造方法 | |
JP7347440B2 (ja) | 半導体パッケージ用配線基板の製造方法 | |
JP7196936B2 (ja) | 半導体装置用配線基板の製造方法、及び半導体装置用配線基板 | |
JP7456097B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP7528455B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP2008218521A (ja) | 回路装置およびその製造方法 | |
JP7052464B2 (ja) | 微細配線層付きコアレス基板の製造方法、および半導体パッケージの製造方法 | |
JP5880036B2 (ja) | 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板 | |
JP2008147367A (ja) | 半導体装置及びその製造方法 | |
JP7528578B2 (ja) | 支持体付き基板ユニット、基板ユニット、半導体装置、および、支持体付き基板ユニットの製造方法 | |
JP4285140B2 (ja) | 半導体装置の製造方法 | |
JP7516803B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP7512644B2 (ja) | 配線基板及び配線基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200826 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211019 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220322 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220517 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220530 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7092031 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |