CN101199247A - 印刷线路板 - Google Patents

印刷线路板 Download PDF

Info

Publication number
CN101199247A
CN101199247A CNA2006800212367A CN200680021236A CN101199247A CN 101199247 A CN101199247 A CN 101199247A CN A2006800212367 A CNA2006800212367 A CN A2006800212367A CN 200680021236 A CN200680021236 A CN 200680021236A CN 101199247 A CN101199247 A CN 101199247A
Authority
CN
China
Prior art keywords
surface electrode
pad
mentioned
layered capacitor
printed substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800212367A
Other languages
English (en)
Other versions
CN101199247B (zh
Inventor
苅谷隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN101199247A publication Critical patent/CN101199247A/zh
Application granted granted Critical
Publication of CN101199247B publication Critical patent/CN101199247B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Abstract

本发明提供一种印刷线路板。该印刷线路板包括可安装在1个芯片上包括2个处理器核心(81A、81B)的双核处理器(80)的安装部(60)、和对应于各处理器核心(81A、81B)各自独立形成的电源线(12A、12B)、接地线(11A、11B)、第1及第2层状电容器(40A、40B)。因此，即使各处理器核心(81A、81B)的电位瞬间降低，也可以通过与其相对应的层状电容器(40A、40B)的作用抑制电位的瞬间降低，即使一个处理器核心的电压变动，该电压变动也不会影响其余的处理器核心，因此也不会产生误动作。

Description

印刷线路板
技术领域
本发明涉及一种具有积层部的多层印刷线路板，该积层部是通过由绝缘层内的导通孔将隔着上述绝缘层层叠的多个布线图案相互电连接而构成的。
背景技术
以往提出了各种具有积层部的印刷线路板的构造，该积层部是通过由绝缘层内的导通孔将隔着上述绝缘层层叠的多个布线图案相互电连接而构成的。例如，在这种印刷线路板中，所安装的半导体元件高速通断时，有时会产生开关噪声而使电源线的电位瞬间降低，而为了抑制这样的电位瞬间降低，提出了在电源线与接地线之间连接电容器部而去耦的方法。作为这样的电容器部，在专利文献1中提出了一种在印刷线路板内设置层状电容器的方法。
专利文献1：日本特开2001-68858号公报
最近，关于安装于印刷线路板的IC芯片，以降低消耗电力和提高系统性能为目的，开发了一种将2个以上的处理器核心收容于1个封装中的微型处理器，即所谓的多核处理器。将这样的多核处理器安装于上述公报中记载的印刷线路板时存在这样的问题：由于使多个处理器核心连接于共同的层状电容器，因此在其中的一个处理器核心的电压变动时，其余的处理器核心的电压也会受其影响，而易于发生误动作。
发明内容
本发明即是鉴于该课题而做成的，其目的在于提供一种这样的构造：在安装有多核处理器的印刷线路板中，可以抑制各处理器核心的电位瞬间降低，而且1个处理器核心的电压变动不会影响其余的处理器核心。
本发明为达到上述目的的至少一部分而采用了以下方法。
即，本发明的印刷线路板包括安装部、电源线、接地线、和层状电容器，上述安装部可安装在1个芯片上包括多个处理器核心(processor cores)的多核处理器(multicoreprocessor)；对上述多核处理器的各处理器核心分别独立形成上述电源线；对上述多核处理器的各处理器核心分别独立形成上述接地线；对上述多核处理器的各处理器核心分别独立形成上述层状电容器，该层状电容器的夹入高介质层(high-dielectric layer)的上表面电极及下表面电极中的一方电极连接于规定的处理器核心的电源线，上述上表面电极及上述下表面电极中的另一方电极连接于上述处理器核心的接地线。
在本发明的印刷线路板中，多核处理器所包含的各处理器核心的每个处理器核心形成有电源线、接地线及层状电容器。因此，即使各处理器核心的电位瞬间降低，也可以通过与其相对应的层状电容器的作用来抑制电位的瞬间降低，即使一个处理器核心的电压变动，该电压变动也不会影响其余的处理器核心，因此也不会产生误动作。
在本发明的印刷线路板中，上述高介质层优选使用预先烧制高介质材料而制成的陶瓷制构件。这样，由于连接于电源线与接地线之间的层状电容器的高介质层为陶瓷制，因此与像以往那样地混合有无机填料的有机树脂制的情况相比，可以提高介电常数，从而可以增大层状电容器的静电电容。因此，即使在半导体元件的通断频率高到数GHz～数十GHz(例如，3GHz～20GHz)，而易于产生电位的瞬间降低的状况下，也可以起到充分的去耦效果。例如，在该印刷线路板具有积层部时，通常在200℃以下的温度条件下制作积层部，烧制高介质材料来制作陶瓷是困难的，因此，针对这一点，也优选是与积层部不同，而使用由预先烧制高介质材料而作成的陶瓷制高介质层。
对于这样的高介质层，并没有特别的限定，优选是高介质层通过烧制下述原料而制成的，该原料例如是含有从由钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅钕(PNZT)、锆钛酸铅钙(PCZT)、及锆钛酸铅锶(PSZT)构成的群中选取的1种或2种以上的金属氧化物而成的。
在本发明的印刷线路板中，可以是上述安装部对应于各层状电容器，分别具有与该层状电容器的上表面电极处于相同电位的上表面电极用焊盘、和与该层状电容器的下表面电极处于相同电位的下表面电极用焊盘，在与规定的层状电容器相对应的下表面电极用焊盘中包括直接连接型下表面电极用焊盘和间接连接型下表面电极用焊盘；上述直接连接型下表面电极用焊盘借助以非接触状态贯穿该层状电容器的上表面电极并到达下表面电极的棒状导体而与该下表面电极电连接；上述间接连接型下表面电极用焊盘不借助该棒状导体，而借助连接导体与上述直接连接型下表面电极用焊盘电连接。这样，与使所有的下表面电极用焊盘为直接连接型下表面电极用焊盘的情况相比，可以减少了贯穿上表面电极的棒状导体的数量、进而减少了上表面电极的贯通孔的数量，因此可以增大上表面电极的面积，从而可以相应增大层状电容器的静电电容。
在本发明的印刷线路板中，也可以使用于将上述下表面电极与形成于该下表面电极下方的电源线或接地线电连接的棒状导体的数量小于上述下表面电极用焊盘的数量。这样，与使上述棒状导体的数量与下表面电极用焊盘的数量相同的情况相比，减少了导体的使用量，因此可以谋求降低成本。
在本发明的印刷线路板中，可以是上述安装部对应于各层状电容器，分别具有与该层状电容器的上表面电极处于相同电位的上表面电极用焊盘、和与该层状电容器的下表面电极处于相同电位的下表面电极用焊盘，使用于自与规定的层状电容器相对应的上表面电极，以非接触状态贯穿该层状电容器的下表面电极而与该下表面电极下方的电源线或接地线电连接的棒状导体的数量小于上述上表面电极用焊盘的数量。这样，与使上述棒状导体的数量与上表面电极用焊盘的数量相同的情况相比，减少了以非接触状态贯穿下表面电极的棒状导体的数量、进而减少了下表面电极的贯通孔的数量，因此可以增大下表面电极的面积，从而可以相应增大层状电容器的静电电容，减少了导体的使用量，因此也可以谋求降低成本。
在本发明的印刷线路板中，各层状电容器优选其电极间距离为10μm以下，设定为实际上不会短路的距离。这样，由于层状电容器的电极间距离足够地小，因此可以增大该层状电容器的静电电容。
在本发明的印刷线路板中，各层状电容器优选形成于各自对应的处理器核心的正下方。这样，可以以较短的布线长度向各处理器核心供电。
本发明的印刷线路板也可以包括芯片电容器，该芯片电容器设置于设有上述安装部的表面一侧，其各自独立地连接于各层状电容器。这样，在仅用层状电容器而产生的静电电容不足时，可以由芯片电容器补充该不足部分。另外，芯片电容器与处理器核心的布线越长，去耦效果越小，但在此，由于在设有安装部的表面一侧设置芯片电容器，因此可以缩短其与处理器核心的布线，从而可以抑制去耦效果降低。另外，由于借助层状电容器连接芯片电容器与处理器核心，因此减小了自芯片电容器向处理器核心的供电损失。
本发明的印刷线路板也可以在上述安装部的下方具有由弹性材料形成的应力缓和部。这样，即使因热膨胀的差异等而在安装于安装部的多核处理器与除应力缓和部之外的印刷线路板之间产生应力，也会因由应力缓和部吸收该应力而难以发生连接可靠性降低、绝缘可靠性降低等问题。另外，在将陶瓷用作层状电容器的高介质层时，会因该高介质层又薄又脆而易于产生裂纹，但由于存在该应力缓和部，因此可以防止产生裂纹。
此时，应力缓和部也可以仅形成在安装于上述安装部的多核处理器的正下方。因热膨胀的差异等产生的应力主要是在多核处理器的正下方发生问题，因此若在该部分形成应力缓和部，则可以抑制材料成本。
对于这样的应力缓和部的材料并没有特别的限定，可列举例如从改性环氧系树脂片、聚亚苯基酯系树脂片、聚酰亚胺系树脂片、氰酯系树脂片及酰亚胺系树脂片等有机系树脂片。这些有机系树脂片可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，也可以含有二氧化硅、氧化铝、氧化锆等无机系的纤维状、填料状、扁平状的物质。另外，应力缓和部优选其拉伸弹性模量为10～1000MPa。应力缓和部的拉伸弹性模量处于该范围时，即使因热膨胀系数差而在安装于安装部上的半导体元件与层状电容器之间产生应力，也可以缓和该应力。
附图说明
图1是多层印刷线路板10的纵剖视图。
图2是示意地表示层状电容器40A的立体图。
图3是表示多层印刷线路板10的制造工序的说明图。
图4是表示多层印刷线路板10的制造工序的说明图。
图5是表示多层印刷线路板10的制造工序的说明图。
图6是表示多层印刷线路板10的制造工序的说明图。
图7是多层印刷线路板10的变形例的纵剖视图。
图8是第2实施方式的多层印刷线路板110的纵剖视图。
图9是表示多层印刷线路板110的制造工序的说明图。
图10是表示多层印刷线路板110的制造工序的说明图。
图11是表示多层印刷线路板110的制造工序的说明图。
图12是带有角部的高介质片520的说明图。
图13是第3实施方式的多层印刷线路板210的纵剖视图。
图14是示意地表示层状电容器240A的说明图。
图15是表示多层印刷线路板210的制造工序的说明图。
图16是表示多层印刷线路板210的制造工序的说明图。
图17是表示多层印刷线路板210的制造工序的说明图。
图18是表示其他的多层印刷线路板210的制造工序的说明图。
具体实施方式
第1实施方式
接着，基于附图说明本发明的实施方式。图1是表示本发明一实施方式的多层印刷线路板10的概略构成的纵剖视图，图2是示意地表示第1层状电容器40A的立体图。
多层印刷线路板10包括芯基板20、积层部30、层状电容器40A、层状电容器40B、应力缓和部50、和安装部60；上述芯基板20借助通孔导体24使形成于表背两面的布线图案22、22相互电连接；上述积层部30是通过由导通孔34使隔着树脂绝缘层36层叠于该芯基板20上表面上的多个布线图案32、32相互电连接而构成的；上述层状电容器40A形成在形成于该积层部30上表面上的层间绝缘层410上，由高介质层43A、和夹入该高介质层43A的下表面电极41A及上表面电极42A构成；上述层状电容器40B同样形成于层间绝缘层410上，其由高介质层43B、和夹入该高介质层43B的下表面电极41B及上表面电极42B构成；上述应力缓和部50由弹性材料形成；上述安装部60用于安装双核处理器80，该双核处理器80在1个芯片中包括第1处理器核心81A、及第2处理器核心81B。
芯基板20包括布线图案22、22、和通孔导体24；上述布线图案22、22由铜构成，形成在由BT(双马来酰亚胺-三嗪)树脂、玻璃环氧基板等构成的芯基板主体21的表背两面上；上述通孔导体24由铜构成，形成于贯穿芯基板主体21表背的通孔的内周面上；两布线图案22、22借助通孔导体24而被电连接。
积层部30，在芯基板20的表背两面上交替层叠树脂绝缘层36和布线图案32，并具有贯穿树脂绝缘层36表背的导通孔34。在此，贯穿从芯基板20侧数起的第1层树脂绝缘层36表背的导通孔34使芯基板20表面的布线图案22与第1层树脂绝缘层36表面的布线图案32电连接，贯穿从芯基板20侧数起的第2层树脂绝缘层36表背的导通孔34使第1层树脂绝缘层36表面的布线图案32与第2层树脂绝缘层36表面的布线图案32电连接。该积层部30可通过周知的金属面腐蚀法、添加法(包括半添加法和全添加法)形成。
在此，在芯基板20及积层部30中，对应于第1处理器核心81A的第1接地线11A与对应于第2处理器核心81B的第2接地线11B相互独立地形成，对应于第1处理器核心81A的第1电源线12A与对应于第2处理器核心81B的第2电源线12B相互独立地形成。另外，除了这些电源线和接地线之外，在多层印刷线路板10内也存在信号线，但在图1中将信号线省略。
如图1及图2所示，第1层状电容器40A对应于第1处理器核心81A形成，其由以高温烧制陶瓷系高介质材料而成的高介质层43A、和夹入该高介质层43A的下表面电极41A及上表面电极42A构成。其中，下表面电极41A是形成于高介质层43A下表面的整面图案(solid pattern)的铜电极。该下表面电极41A借助以非接触状态穿过上表面电极42A贯通孔44A的棒状导体63A，与各接地用焊盘61A电连接，从而与第1处理器核心81A的接地用焊盘61A处于相同电位。另外，下表面电极41A借助沿上下方向贯穿层间绝缘层410的棒状导体64A，与形成于该下表面电极41A下方的接地线11A电连接。在此，由于下表面电极41A以与各接地用焊盘61A处于相同电位的方式连接，因此，只要至少形成1个棒状导体63A、64A，就可以使所有的接地用焊盘61A连接于接地线11A。另一方面，上表面电极42A是形成于高介质层43A上表面的整面图案的铜电极。该上表面电极42A借助棒状导体65A与各电源用焊盘62A电连接，从而与安装部60中的第1处理器核心81A的电源用焊盘62A处于相同电位。另外，上表面电极42A借助以非接触状态穿过下表面电极41A的贯通孔45A、且沿上下方向贯穿层间绝缘层410的棒状导体66A，与形成于该上表面电极42A下方的电源线12A电连接。在此，由于上表面电极42A以与各电源用焊盘62A处于相同电位的方式连接，因此，只要至少形成1个棒状导体66A，就可以使所有的电源用焊盘62A连接于电源线12A。下表面电极41A及上表面电极42A之间的距离被设定为为10μm以下，即实际上不会短路的距离。另外，高介质层43A是在将高介质材料做成0.1～10μm的薄膜状之后进行烧制而做成陶瓷的。该高介质材料是含有从由BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZT构成的群中选取的1种或2种以上的金属氧化物而成的。该高介质层43A的厚度被设定为10μm以下，即实际上不会使下表面电极41A与上表面电极42A短路。
如图1所示，第2层状电容器40B对应于第2处理器核心81B形成，其由以高温烧制陶瓷系高介质材料而成的高介质层43B、和夹入该高介质层43B的下表面电极41B及上表面电极42B构成。其中，下表面电极41B是形成于高介质层43B下表面的整面图案的铜电极。该下表面电极41B借助以非接触状态穿过上表面电极42B贯通孔44B的棒状导体63B，与各接地用焊盘61B电连接，从而与安装部60中的第2处理器核心81B的接地用焊盘61B处于相同电位。另外，下表面电极41B借助沿上下方向贯穿层间绝缘层410的棒状导体64B，与形成于该下表面电极41B下方的接地线11B电连接。在此，由于下表面电极41B以与各接地用焊盘61B处于相同电位的方式连接，因此，只要至少形成1个棒状导体63B、64B，就可以使所有的接地用焊盘61B连接于接地线11B。另一方面，上表面电极42B是形成于高介质层43B上表面的整面图案的铜电极。该上表面电极42B借助棒状导体65B与各电源用焊盘62B电连接，从而与安装部60中的第2处理器核心81B的电源用焊盘62B处于相同电位。另外，上表面电极42B借助以非接触状态穿过下表面电极41B的贯通孔45B、且沿上下方向贯穿层间绝缘层410的棒状导体66B，与形成于该上表面电极42B下方的电源线12B电连接。在此，由于上表面电极42B以与各电源用焊盘62B处于相同电位的方式连接，因此，只要至少形成1个棒状导体66B，就可以使所有的电源用焊盘62B连接于电源线12B。下表面电极41B及上表面电极42B之间的距离被设定为10μm以下，即实际上不会短路的距离。另外，高介质层43B是在将高介质材料做成0.1～10μm的薄膜状之后进行烧制而做成陶瓷的。该高介质材料是含有从由BaTiO3、SrTiO3、TaO3、Ta205、PZT、PLZT、PNZT、PCZT、PSZT构成的群中选取的1种或2种以上的金属氧化物而成的。该高介质层43B的厚度被设定为10μm以下，即实际上不会使下表面电极41B与上表面电极42B短路。该第2层状电容器40B也具有图2的立体图所示的构造。
另外，第1及第2层状电容器40A、40B的贯通孔44A、44B、45A、45B及其周围由高介质层间填充层452填充。
应力缓和部50由弹性材料形成。对弹性材料并没有特别的限定，列举了例如，改性环氧系树脂片、聚亚苯基酯系树脂片、聚酰亚胺系树脂片、氰酯系树脂片及酰亚胺系树脂片等有机系树脂片。这些有机系树脂片可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，也可以含有二氧化硅、氧化铝、氧化锆等无机系的纤维状、填料状、扁平状的物质。该应力缓和部50优选其拉伸弹性模量为低于10～1000MPa的值。应力缓和部50的拉伸弹性模量处于该范围时，即使因热膨胀系数差而在安装于安装部60上的半导体元件与层状电容器之间产生应力，也可以缓和该应力。另外，在应力缓和部50中，上述的棒状导体63A、65A以沿上下方向贯穿的方式形成。
安装部60是用于安装双核处理器80的区域，其形成于多层印刷线路板10的表面上。在该安装部60中，配设有与双核处理器80的第1处理器核心81A相对应的接地用焊盘61A及电源用焊盘62A，并且，配设有与双核处理器80的第2处理器核心81B相对应的接地用焊盘61B及电源用焊盘62B。俯视安装部60时，接地用焊盘61A及电源用焊盘62A在中央附近排列成格子状或交错状，同样，俯视安装部60时，接地用焊盘61B及电源用焊盘62B也在中央附近排列成格子状或交错状，在其周围，未图示的信号用焊盘以格子状、交错状排列或随机排列。另外，接地用焊盘61A与电源用焊盘62A交替排列，且接地用焊盘61B与电源用焊盘62B同样地交替排列时，易于防止环路电感降低而使电源电位瞬间降低，因此较佳。
接着，对这样地构成的多层印刷线路板10的使用例进行说明。首先，将在背面排列有许多焊锡凸块的双核处理器80载置于安装部60。此时，使第1处理器核心81A的接地用端子、电源用端子与安装部60的接地用焊盘61A、电源用焊盘62A接触，并使第2处理器核心81B的接地用端子、电源用端子与安装部60的接地用焊盘61B、电源用焊盘62B接触。接着，通过回流焊锡焊接合各端子。之后，将多层印刷线路板10接合于母板等其他印刷线路板上。此时，在预先形成于多层印刷线路板10背面的焊盘上形成焊锡凸块，并在与其他印刷线路板上的对应焊盘接触的状态下通过回流焊接合。另外，对应于第1处理器核心81A的接地线11A、和对应于第2处理器核心81B的接地线11B在母板等其他印刷线路板上也独立布线。另外，对应于第1处理器核心81A的电源线12A、和对应于第2处理器核心81B的电源线12B也在母板等其他印刷线路板上独立布线。由此，即使第1及第2处理器核心81A、81B一方的电位瞬间降低，也可以通过与其相对应的层状电容器40A、40B的作用抑制电位的瞬间降低，即使一方的电压变动，该电压变动也不会影响另一方，因此也不易于产生误动作。
接着，说明本实施方式多层印刷线路板10的制造顺序。芯基板20及积层部30的制作顺序是周知的，第1层状电容器40A和第2层状电容器40B具有相同的构造，因此以制作第1层状电容器40A及应力缓和部50的顺序为中心进行说明。图3～图6是该顺序的说明图。
首先，如图3(a)所示，准备形成有积层部30的芯基板，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将层间绝缘层410粘贴在积层部30上。另外，在积层部30上，除了形成有第1接地线11A、第1电源线12A之外，虽未图示，但也形成有与它们独立的第2接地线11B、第2电源线12B。接着，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将预先制作成的高介质片420粘贴在层间绝缘层410之上，之后，以150℃将其固化3小时(参照图3(b))。在此，高介质片420如下制作。即，使用涂胶辊、刮刀等印刷机，将高介质材料在厚12μm的铜箔422(之后成为下表面电极41A)上印刷成厚0.1～10μm的薄膜状，做成未烧制层。该高介质材料是含有从由BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZT构成的群中选取的1种或2种以上的金属氧化物而成的。印刷后，在真空中或N2气体等非氧化气氛中，在600～950℃的温度范围内烧制该未烧制层，做成高介质层424。之后，使用溅镀等真空蒸镀装置，在高介质层424上形成铜、铂、金等金属层，并且利用电解电镀等在该金属层上添加10μm左右的铜、镍、锡等金属，从而形成上部金属层426(之后成为上表面电极42A的一部分)。结果，得到了高介质片420。
接着，在层叠高介质片420的制作过程中，在基板上粘贴市面销售的干膜430(参照图3(c))，并通过多层印刷线路板的图案形成时通常进行的曝光显影(参照图3(d))、蚀刻(参照图3(e))、及膜剥离(参照图3(f))，从而形成高介质片420的图案。另外，在蚀刻工序中使用了氯化铜蚀刻液。
接着，在形成高介质片420的图案的制作过程中，在基板上再次粘贴干膜440(参照图4(a))，并通过曝光显影(参照图4(b))、蚀刻(参照图4(c))、及膜剥离(参照图4(d))，从而形成高介质片420上的金属层426及高介质层424的图案。另外，在蚀刻工序中使用了氯化铜蚀刻液，但进行短时间处理，以形成在蚀刻至金属层426及高介质层424之后稍稍蚀刻铜箔422的状态。
接着，在形成金属层426及高介质层424的图案的制作过程中，使用刮板在基板上填充层间填充用树脂450(参照图4(e))，以100℃干燥20分钟。在此，在容器中放入双酚类F型环氧单体(油化シエル社制、分子量310、商品名称YL983U)100重量份、表面镀有有机硅烷偶联材料的、平均粒子直径为1.6μm、最大粒子直径为15μm以下的SiO2球状粒子(アドテツク社制、商品名称CRS1101-CE)72重量份、以及整平剂(サンノプコ社制、商品名称ペレノ一ルS4)1.5重量份，并将其搅拌混合，从而调制出层间填充用树脂450。此时的粘度为在23±1℃时30～60Pa/s。另外，使用咪唑固化剂(四国化成社制、商品名称：2E4MZ-CN)6.5重量份作为固化剂。然后，在填充入该树脂450并使其干燥之后，研磨制作过程中的基板表面，直至高介质片420的上述金属层426的表面露出，并使基板表面平坦化，接着，以100℃加热处理1小时，以150℃加热处理1小时，从而使该树脂450固化，将其作为高介质层间填充层452(参照图4(f))。
接着，在形成了高介质层间填充层452的制作过程中，通过二氧化碳气体激光器、UV激光器、YAG激光器、准分子激光器等，在基板表面的规定位置形成到达积层部30的布线图案32表面的通孔454(参照图5(a))。接着，在该制作过程中的基板表面上施加了无电解电镀催化剂之后，将该基板浸渍在无电解镀铜水溶液中，在通孔454的内壁、高介质片420的表面、及高介质层间填充层452的表面上形成厚0.6～3.0μm的无电解镀铜膜456(参照图5(b))。另外，无电解电镀水溶液为以下组成成分。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α、α’-联吡啶：100mg/L，聚乙二醇(PEG)：0.1g/L。
接着，在无电解镀铜膜456上粘贴市面销售的干膜460(参照图5(c))，并通过曝光显影及蚀刻，从而形成阻镀部462(参照图5(d))，在未形成阻镀部462的露出面上形成厚25μm的电解镀铜膜464(参照图5(e))。另外，电解镀铜液为以下组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(アトテツクジヤパン社制、カパラシドGL)。另外，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥离干膜460，并用硫酸-过氧化氢系的蚀刻液蚀刻残留有该干膜460的部分，即存在于电解镀铜膜464之间的无电解镀铜膜456与高介质片420的上部金属层426中露出的部分(参照图5(f))。经过这样的工序，可在积层部30上形成第1层状电容器40A。即，铜箔422相当于下表面电极41A，高介质层424相当于高介质层43A，上部金属层426、无电解镀铜膜456、及电解镀铜膜464相当于上表面电极42A。另外，第2层状电容器40B也与第1层状电容器40A同时形成。
接着，对形成电解镀铜膜464的制作过程中的基板进行黑化处理及还原处理，而在电解镀铜膜464的表面形成粗糙面(未图示)。该黑化处理将含有NaOH(10g/L)、NaClO2(40g/L)、Na3PO4(6g/L)的水溶液作为黑化液(氧化液)，该还原处理将含有NaOH(10g/L)、NaBH4(6g/L)的水溶液作为还原液。之后，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将树脂绝缘片470粘贴在第1层状电容器40A及未图示的第2层状电容器40B上，并在150℃下使其固化3小时(参照图6(a))。该树脂绝缘片470是改性环氧系树脂片、聚亚苯基酯系树脂片、聚酰亚胺系树脂片、氰酯系树脂片或酰亚胺系树脂片，其可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，二氧化硅、氧化铝、氧化锆等无机系的纤维状、填料状、扁平状的物质也可以分散。另外，该树脂绝缘片470的拉伸弹性模量优选为10～1000MPa。树脂绝缘片470的拉伸弹性模量处于该范围时，可以缓和因热膨胀系数差而在双核处理器80与多层印刷线路板10之间产生的应力。
在2.0mj的能量密度、2次射击的条件下，用CO2激光器通过Φ1.4mm的掩模直径，在该树脂绝缘片470上形成Φ65mm的通孔472(参照图6(b))。之后，将其在含有60g/L高锰酸的80℃的溶液中浸渍10分钟，使树脂绝缘片470的表面粗糙化。接着，在粗糙化之后，将制作过程中的基板浸渍在中和溶液(シプレイ社制、商品名称サ一キュポジツトMLBニュ一トラライザ一)中，然后将其水洗。并且，将基板浸渍在含有氯化钯(PbCl2)和氯化锡(SnCl2)的催化剂溶液中，析出钯金属，从而在树脂绝缘片470的表面(包括通孔472的内壁在内)上施加钯催化剂。接着，将基板浸渍在无电解镀铜水溶液中，并以30℃的液体温度将其处理40分钟，从而在树脂绝缘片470的表面及通孔472的壁面上形成了厚0.6～3.0μm的无电解镀铜膜(未图示)。另外，无电解镀铜水溶液为以下的组成成分。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α、α’-联吡啶：100mg/L，聚乙二醇(PEG)：0.1g/L。接着，在无电解镀铜膜上形成干膜，并在以下条件下形成厚25μm的电解镀铜膜(未图示)。另外，电解镀铜液为以下的组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(アトテツクジヤパン社制、カパラシドGL)。另外，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥离干膜，得到图1的多层印刷线路板10(参照图6(c))。在此，树脂绝缘片470相当于应力缓和部50。另外，填埋通孔472的镀铜膜474的上部相当于接地用焊盘61A、电源用焊盘62A。另外，与此同时，也形成了接地用焊盘61B、电源用焊盘62B。
之后也可以这样操作：在其上涂敷市面销售的阻焊剂组成物并对其进行干燥处理之后，对于由铬层描画有阻焊剂开口部的圆形图案(掩模图案)的碱石灰玻璃基板，以使形成有铬层的一侧紧贴在阻焊层上的方式将其载置，并以紫外线使其曝光显影，然后对其进行加热处理，形成各焊盘61A、62A的上表面开口的阻焊层的图案，之后，进行无电解镀镍以及无电解镀金，形成镀镍层及镀金层，印刷焊锡膏并进行回流焊，从而形成焊锡凸块。另外，可以形成阻焊层，也可以不形成阻焊层。
采用以上详细说明的多层印刷线路板10，若在安装有多层印刷线路板10的母板等上，也将各处理器核心81A、81B各自独立形成的接地线11A、11B和电源线12A、12B维持独立性地布线，则即使各处理器核心81A、81B的电位瞬间降低，也可以通过与其相对应的层状电容器40A、40B的作用来抑制电位的瞬间降低，即使处理器核心81A、81B一方的电压变动，该电压变动也不会影响另一方，因此也不产生误动作。
另外，由于第1及第2层状电容器40A、40B的高介质层43A、43B为陶瓷制，因此与像以往那样地混合有无机填料的有机树脂制的情况相比，可以提高介电常数，而且由于电极间距离被设定为10μm以下，即实际上不会短路的距离，因此可以增大第1及第2层状电容器40A、40B的静电电容。因此，即使在双核处理器80的第1处理器核心81A和第2处理器核心81B的通断频率高到数GHz～数十GHz(3GHz～20GHz)的状况下，也可以起到充分的去耦效果，因此难以引起电位的瞬间降低。但一般来说，由于通常在200℃以下的温度条件下制作积层部30，因此难以在形成积层部30的过程中烧制高介质材料而作成陶瓷，但由于第1及第2层状电容器40A、4 0B的高介质层43A、43B与积层部30不同，是由烧制高介质材料而作成陶瓷的，因此易于充分提高介电常数。
并且，由于自第1层状电容器40A的上表面电极42A以非接触状态贯穿下表面电极41A的贯通孔45A而与电源线12A电连接的棒状导体66A的数量，小于第1电源用焊盘62A的数量，因此与使棒状导体66A的数量与第1电源用焊盘62A的数量相同的情况相比，可以减少下表面电极41A的贯通孔45A的数量。由此，可以增大下表面电极41A的面积，可以相应增大第1层状电容器40A的静电电容，减少了导体的使用量，因此也可以谋求降低成本。对于这一点，第2层状电容器40B也相同。
并且，由于各层状电容器40A、40B形成于各自相对应的处理器核心81A、81B的正下方，因此可以用较短的布线长度向各处理器核心81A、81B供电。
而且，即使因热膨胀系数差而在安装于安装部60上的双核处理器80与多层印刷线路板10之间产生应力，也会因由应力缓和部50吸收该应力而难以产生问题(例如，陶瓷制高介质层43A、43B上的裂纹)。另外，应力缓和部50也可以仅形成在安装于安装部60上的双核处理器80的正下方。由于因热膨胀差而产生的应力主要是在双核处理器80的正下方出现问题，因此若在该部分形成应力缓和部50，则可以抑制材料成本。
另外，不言而喻，上述实施方式对本发明并没有任何限定，只要属于本发明的保护范围，能够以各种方式进行实施。
例如图7所示，设置用于将芯片电容器73A安装于安装部60上的焊盘71A、72A，通过下表面电极41A将焊盘71A连接于接地线11A，通过上表面电极42A将焊盘72A连接于电源线12A。这样，在仅用第1层状电容器40A产生的静电电容不足时，可以由芯片电容器73A补充该不足部分。另外，芯片电容器73A与第1处理器核心81A的布线越长，去耦效果越小，但在此，由于在设有安装部60的表面一侧设置芯片电容器73A，因此可以缩短其与第1处理器核心81A的布线，从而可以抑制去耦效果降低。另外，虽未图示，但也可以在第2处理器核心81B一侧同样地安装芯片电容器。
另外，在上述实施方式中，在各接地用焊盘61A上，均各自设有自接地用焊盘61A以非接触状态贯穿上表面电极42A的贯通孔44A而到达下表面电极41A的棒状导体63A，但也可以通过使棒状导体63A的数量小于接地用焊盘61A的数量来减少贯通孔44A的数量，而增大上表面电极42A的面积，增大第1层状电容器40A的静电电容。此时，借助沿横向布线的连结导体(例如，形成于应力缓和部50的内部等)使不具有棒状导体63A的接地用焊盘61A与具有棒状导体63A的接地用焊盘61A电连接。另外，也可以与此相同地增大第2层状电容器40B的静电电容。
第2实施方式
图8是第2实施方式的多层印刷线路板110的局部纵剖视图。该多层印刷线路板110包括安装部160、电源线、接地线、和层状电容器；上述安装部160与第1实施方式相同，其可安装在1个芯片上包括第1及第2处理器核心81A、81B的双核处理器80(参照图1)；上述电源线对应于各处理器核心各自独立形成；上述接地线对应于各处理器核心各自独立形成；上述层状电容器对应于各处理器核心各自独立形成；但在此为了便于说明，以对应于第1处理器核心81A的第1层状电容器140A为中心进行说明。另外，第2层状电容器的构成与第1层状电容器140A的构成大致相同。
如图8所示，本实施方式的多层印刷线路板110包括层间绝缘层120、第1层状电容器140A、第2层状电容器(未图示)、应力缓和部150、安装部160、和芯片电容器配置区域170A；上述层间绝缘层120层叠于与第1实施方式相同的积层部30上；上述第1层状电容器140A层叠于该层间绝缘层120上，且由高介质层143A、和夹入该高介质层143A的下表面电极141A及上表面电极142A构成；上述第2层状电容器同样层叠于层间绝缘层120上，且与第1层状电容器140A的构成相同；上述应力缓和部150层叠于第1层状电容器140A、及第2层状电容器上，且由弹性材料形成；上述安装部160用于安装双核处理器80(参照图1)；上述芯片电容器配置区域170A设于该安装部160的周围。
第1层状电容器140A中的下表面电极141A为铜电极，其通过棒状导体163A、164A与安装部160的接地用焊盘161A电连接，上表面电极142A为铜电极，其通过棒状导体165A与安装部160的电源用焊盘162A电连接。
另外，下表面电极141A是形成于高介质层143A下表面的整面图案，其具有穿孔145A，供连接于上表面电极142A的棒状导体166A以非接触状态贯穿。棒状导体166A也可以对应于所有的电源用焊盘162A地设置，而在此，其对应于一部分电源用焊盘162A地设置。其理由如下。即，所有的电源用焊盘162A中的几个电源用焊盘162A通过棒状导体165A与上表面电极142A电连接，其余的电源用焊盘162A通过未图示的布线(例如，设于安装部160上的布线)，与除了借助棒状导体165A与上表面电极142A电连接之外的电源用焊盘162A电连接，因此，结果使所有的电源用焊盘162A连接于上表面电极142A。另外，若自上表面电极142A向下方延伸的棒状导体166A至少为1个，则可以通过该棒状导体166A使所有的电源用焊盘162A连接于外部的电源线。即，通过对应于一部分电源用焊盘162A地设置棒状导体166A，而使设于下表面电极141A上的穿孔145A的数量较少即可，因此可以增大下表面电极141A的面积，而增大第1层状电容器140A的静电电容。另外，可考虑第1层状电容器140A的静电电容、棒状导体165A的配置等来决定贯穿孔145A的数量、形成贯穿孔145A的位置。
另一方面，上表面电极142A是形成于高介质层143A的上表面的整面图案，其具有贯穿孔144A，供连接于接地用焊盘161A的棒状导体163A、164A以非接触状态贯穿。棒状导体163A、164A也可以对应于所有的接地用焊盘161A地设置，而在此，其对应于一部分接地用焊盘161A地设置。其理由如下。即，接地用焊盘161A相互间通过未图示的布线(例如，设于安装部160上的布线)电连接，因此若自接地用焊盘161A向下方延伸、而未与上表面电极142A接触地接触于下表面电极141A的棒状导体163A、164A至少为1个，则可以通过该棒状导体163A、164A使所有的接地用焊盘161A连接于外部的接地线。而且，通过对应于一部分接地用焊盘161A地设置棒状导体163A、164A，而使设于上表面电极142A上的贯穿孔144A的数量较少，因此可以增大上表面电极142A的面积，而增大第1层状电容器140A的静电电容。另外，可考虑第1层状电容器140A的静电电容、棒状导体163A、164A的配置等来决定穿孔144A的数量、形成穿孔144A的位置。
这样，由于可以增大第1层状电容器140A的静电电容，因此可起到充分的去耦效果，安装于安装部160上的双核处理器80的晶体管难以产生电源不足。另外，将在正下方不具有棒状导体163A、164A的接地用焊盘161A与在正下方具有棒状导体163A、164A的接地用焊盘161A电连接的布线、将在正下方不具有棒状导体165A的电源用焊盘162A与在正下方具有棒状导体165A的电源用焊盘162A电连接的布线，也可以设在安装部160上，但也可以设在芯基板20(参照图1)的表面、积层部30上，也可以进一步在第1层状电容器140A与安装部160之间设置布线层，而用该层将其连接。
应力缓和部150由与第1实施方式相同的弹性材料形成。另外，设于安装部160上的接地用焊盘161A、电源用焊盘162A、信号用焊盘169A排列成格子状或交错状。另外，也可以在中央附近将接地用焊盘161A和电源用焊盘162A排列成格子状或交错状，在其周围将信号用焊盘169A排列成格子状或交错状或随机排列。安装部160的端子数量为1000～30000。在该安装部160的周围形成有多个芯片电容器配置区域170A，在该芯片电容器配置区域170A中形成有用于各自连接于芯片电容器173A的接地用端子、及电源用端子的接地用焊盘171A、及电源用焊盘172A。接地用焊盘171A通过第1层状电容器140A的下表面电极141A连接于外部电源的负极，电源用焊盘172A通过上表面电极142A连接于外部电源的正极。
接着，基于图9～图11说明本实施方式的多层印刷线路板110的制造顺序。另外，为了便于说明，在图9～图11中表示了图8不同的截面。
首先，如图9(a)所示，准备在芯基板的单面形成有积层部30的基板500，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将层间绝缘层510(成为图8的层间绝缘层120的部分、热固性绝缘膜；味之素社制、ABF-45SH)粘贴在积层部30上。接着，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将高介质片520粘贴在层间绝缘层510上，之后，以150℃将其干燥1小时(参照图9(b))。该高介质片520为由预先制作成的铜箔522和铜箔526夹着高介质层524的构造。层压时的高介质片520的两铜箔522、526均优选为未形成回路的整面层。在以蚀刻等除去两铜箔522、526的一部分时，由于下述原因而易于在高介质层上产生裂纹，会在之后的电镀工序向该裂纹部分填充电镀时，在两铜箔之间发生短路。上述原因为：(i)有时金属在表背两面的残留率发生变化，或高介质片以除去的部分为起点产生弯曲、折断；(ii)除去铜箔的一部分时存在角部(参照图12)，使层压压力集中在该部分；(iii)层压装置直接与高介质层接触。另外，在层压前除去一部分电极时，也会引起高介质片的静电电容减少这样的问题，在层压该高介质片时，也需要使高介质片与积层部对位地将其粘贴。并且，由于高介质片较薄，没有刚性，因此会使除去一部分铜箔时的位置精度变差。在此基础之上，由于考虑到对位精度而需要除去一部分铜箔，因此需要大量地除去铜箔，对位精度也会因高介质片较薄而变差。鉴于以上状况，层压时的高介质片520的两铜箔522、526均优选为未形成回路的整面层。
接着，说明高介质片520的制作顺序。
(1)在干燥的氮气中，将以浓度1.0mol/L的方式称量的二乙氧基钡和二四异丙氧基钛溶解于脱水后的甲醇与2-甲氧基乙醇的混合溶剂(体积比3∶2)中，在室温的氮气气氛下搅拌3天，调整钡与钛的醇盐前体组成物溶液，接着，在将该前体组成物溶液保持在0℃的同时，对其进行搅拌，并在氮气气流中以0.5ml/min的速度喷射预先脱羧后的水，而对其进行加水分解。
(2)使这样制成的溶胶-凝胶溶液通过0.2微米的过滤器，滤出析出物等。
(3)将在上述(2)中制成的滤液在厚12μm的铜箔522(之后成为下表面电极141A)上以1500rpm旋涂1分钟。将旋涂了溶液的基板放置于保持在150℃的加热板上干燥3分钟。之后，将基板插入到保持在850℃的电炉中，将其烧制15分钟。在此，调整溶胶-凝胶溶液的粘度，以使通过1次的旋涂/干燥/烧制得到的膜厚为0.03μm。另外，作为下表面电极141A，除了铜之外，也可以使用镍、铂、金、银等。
(4)重复进行40次旋涂/干燥/烧制，得到1.2μm的高介质层524。
(5)之后，使用溅镀等真空蒸镀装置，在高介质层524上形成铜层，并且利用电解电镀等在该铜层上添加10μm左右的铜，从而形成铜箔526(之后成为上表面电极142A的一部分)。这样，得到高介质片520。以频率1kHz、温度25℃、OSC电平1V这样的条件，使用INPEDANCE/GAIN PHASEANALYZER(ヒュ一レツトパツカ一ド社制、商品名称：4194A)测定电介质特性时，其介电常数为1850。另外，真空蒸镀除铜之外，也可以形成铂、金等金属层，电解电镀除铜之外，也可以形成镍、锡等金属层。另外，将高介质层做成钛酸钡，但也可以通过使用其他的溶胶-凝胶溶液，将高介质层做成钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅钕(PNZT)、锆钛酸铅钙(PCZT)、及锆钛酸铅锶(PSZT)中的任一种。
另外，作为高介质片520的其他制作方法，也可以是以下方法。即，将钛酸钡粉末(富士钛工业有限公司制、HPBT系列)分散于后述的粘合剂溶液中，使用涂胶辊、刮刀、α-涂料器等印刷机，将其在厚12μm的铜箔522(之后成为下表面电极141A)上印刷成厚5～7μm左右的薄膜状，以60℃干燥1小时，以80℃干燥3小时，以100℃干燥1小时，以120℃干燥1小时，以150℃干燥3小时，做成未烧制层。前述的粘合剂溶液是相对于钛酸钡粉末的整个重量，以聚乙烯乙醇5重量份、纯水50重量份、及作为溶剂系增塑剂的邻苯二甲酸二辛酯或邻苯二甲酸二丁酯1重量份的比例混合而成的。也可以使用涂胶辊、刮刀等印刷机，将膏印刷成厚0.1～10μm的薄膜状，干燥后做成未烧制层。该膏是从除BaTiO3之外，还含有由SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZT构成的群中选取的1种或2种以上的金属氧化物而成的。印刷后，在600～950℃的温度范围内烧制该未烧制层，做成高介质层524。使用溅镀等真空蒸镀装置，在高介质层524上形成铜层，并且利用电解电镀等在该铜层上添加10μm左右的铜，从而形成铜箔526(之后成为上表面电极142A的一部分)。另外，真空蒸镀除铜之外，也可以形成铂、金等金属层，除电解电镀除铜之外，也可以形成镍、锡等金属层。此外，也可以是将钛酸钡作为目标的溅镀法。
接着，通过二氧化碳气体激光器、UV激光器、YAG激光器、准分子激光器等，在层叠高介质片520的制作过程中的基板的规定位置形成通孔530、531(参照图9(c))。深度较深的通孔530是贯穿高介质片520及层间绝缘层510，而到达积层部30的布线图案32表面的通孔。深度较浅的通孔531是贯穿铜箔526和高介质层524，而到达铜箔522表面的通孔。在此，通孔的形成是，首先形成较深的通孔530，接着形成较浅的通孔531。通过改变激光射击次数来调整深度。具体地说，用日立ビアメカニクス(株)制的UV激光，以输出功率3～10W、频率30～60kHz、射击次数4这样的条件形成通孔531，除将射击次数设为31之外，以相同的条件形成通孔530。之后，向通孔530、531内填充后述的通孔填充用树脂532，以80℃干燥1小时，以120℃干燥1小时，以150℃干燥30分钟(参照图9(d))。另外，未与图8所示的所有的(30000个)电源用焊盘162A和接地用焊盘161A相对应地形成通孔530、531。
如下地制作通孔填充用树脂。将双酚类F型环氧单体(油化シエル社制、分子量310、商品名称E-807)100重量份、和咪唑固化剂(四国化成社制、商品名称：2E4MZ-CN)6重量份混合，并且，向该混合物中混合入平均粒子直径1.6μm的SiO2球状粒子170重量份，用3根辊进行混炼，从而将该混合物的粘度调整为在23±1℃下为45000～49000cps，而得到通孔填充用树脂。
接着，在前工序填充的通孔填充用树脂532中形成通孔530a、531a，将其浸渍在高锰酸溶液中使其粗糙化，之后，以170℃干燥固化3小时，而使其完全固化(参照图9(e))。通孔530a是贯穿通孔填充用树脂532，而到达积层部30的布线图案32表面的通孔。另一通孔531a是贯穿通孔填充用树脂532、铜箔522及层间绝缘层510，而到达积层部30的布线图案32表面的通孔。另外，在2.0mj的能量密度、2次射击这样的条件下，用CO2激光器通过Φ1.4mm的掩模直径形成通孔530a，除了用UV激光器、射击52次之外，以相同条件形成通孔531a(输出功率：3～10W、频率：30～60kHz)。
之后，在基板表面上施加无电解镀铜用催化剂，将该基板浸渍在以下的无电解镀铜水溶液中，从而在基板表面形成厚0.6～3.0μm的无电解镀铜膜540(参照图10(a))。另外，无电解镀铜水溶液为以下的组成成分。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α、α’-联吡啶：100mg/L，聚乙二醇(PEG)：0.1g/L。
接着，在无电解镀铜膜540上粘贴市面销售的干膜，并通过曝光显影，形成阻镀部541(参照图10(b))，在未形成阻镀部的部分形成厚25μm的电解镀铜膜542(参照图10(c))。另外，电解镀铜液为以下的组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(アトテツクジヤパン社制、カパラシドGL)。另外，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥离阻镀部541，并用硫酸-过氧化氢系的蚀刻液蚀刻(快速蚀刻)残留有该阻镀层541的部分，即存在于电解镀铜膜542相互间的无电解镀铜膜540，形成上部电极543、及连接于铜箔522的连接盘544(参照图10(d))。
接着，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，将下述的应力缓和片550(成为图8的应力缓和部150的部分)粘贴在上部电极543、连接盘544上，以150度干燥1小时(参照图10(e))。
如下述地制作应力缓和片550。即，使用涂胶辊(サ一マトロニクス贸易制)将后述的树脂组成物涂敷在聚甲基戊烯(TPX)(三井石油化学工业制、商品名称：オピュランX-88)制的42～45μm厚的膜上，之后以80℃干燥2小时，以120℃干燥1小时，以150℃干燥30分钟，做成厚40μm的应力缓和片。另外，在30℃下，该应力缓和片的拉伸弹性模量为500MPa。前述的树脂组成物是将萘型环氧树脂(日本化药(株)制、商品名称：NC-7000L)100重量份、苯酚苯二甲醇缩合树脂(三井化学制、商品名称：XLC-LL)20重量份、作为交联橡胶粒子的、Tg为-50℃的羧酸改性NBR(JSR(株)制、商品名称：XER-91)90重量份、1-氰乙基-2-乙基-4-甲基咪唑4重量份溶解于乳酸乙酯300重量份中。
接着，用CO2激光器在2.0mj的能量密度、1次射击这样的条件下，通过Φ1.4mm的掩模直径，在应力缓和片550的规定位置形成导通孔560(参照图11(a))。接着，进行粗糙化处理，并以150℃干燥固化3分钟，使应力缓和片550完全固化。之后，通过进行施加催化剂、化学铜、形成阻镀层、电镀铜、剥离阻镀部、快速蚀刻的工序，以金属填充导通孔560，并且在各导通孔560的上表面形成焊盘(接地用焊盘161A、电源用焊盘162A)，而得到在最外表层具有安装部160的多层印刷线路板110(图11(b))。另外，连接于连接盘544及铜箔542的接地用焊盘161A连接于接地线，连接于上部电极543的电源用焊盘162A连接于电源线。
之后，也可以在安装部60的各端子上形成焊锡凸块(形成方法参照第1实施方式)。另外，如图8所示，在安装芯片电容器173A的情况下，在图9(b)的工序之后，进行蚀刻工序(所谓的隆起法)，从而由导体562使芯片电容器173A的一端子与下表面电极141A电连接。在该蚀刻工序中，使用了氯化铜蚀刻液，但进行短时间处理，以形成在蚀刻至铜箔526及高介质层524之后稍稍蚀刻铜箔522的状态。然后，最终在应力缓和片550上设置连接于该铜箔522的金属层，并在该金属层的上表面设置焊盘171A。另外，用于连接芯片电容器173A的另一端子的焊盘172A形成于填充入导通孔560的金属的上表面上。该导通孔560是形成于应力缓和片550上的一个导通孔。
采用以上详细说明的第2实施方式的多层印刷线路板110，可获得与上述第1实施方式相同的效果。在本实施方式中，规定下表面电极141A与上表面电极142A的相对面积S，以使第1层状电容器140A的静电电容C在晶片(die)正下方为0.5μF，基于该相对面积S来确定下表面电极141A的贯穿孔145A的数量和位置、及上表面电极142A的贯穿孔144A的数量和位置。在此，由C＝ε0·εr·d/S计算出相对面积S。即，高介质层143A的介电常数εr为1850，其厚度d为1.2μm，因此将这些值代入上式中，并将0.5μF代入静电电容C，从而计算出相对面积S。另外，ε0为真空时的介电常数(常数)。
第3实施方式
图13是第3实施方式的多层印刷线路板210的局部纵剖视图。该多层印刷线路板210包括安装部260、电源线、接地线、和层状电容器；上述安装部260与第1实施方式相同，其可安装在1个芯片上包括第1及第2处理器核心81A、81B的双核处理器80(参照图1)；上述电源线对应于各处理器核心各自独立形成；上述接地线对应于各处理器核心各自独立形成；上述层状电容器对应于各处理器核心各自独立形成；但在此为了便于说明，以对应于第1处理器核心81A的第1层状电容器240A为中心进行说明。另外，第2层状电容器的构成与第1层状电容器240A的构成大致相同。
如图13所示，本实施方式的多层印刷线路板210包括层间绝缘层220、第1层状电容器240A、第2层状电容器(未图示)、层间绝缘层245、应力缓和部250、安装部260、和芯片电容器配置区域270A；上述层间绝缘层220层叠于与第1实施方式相同的积层部30上；上述第1层状电容器240A层叠于该层间绝缘层220上，且由高介质层243A、和夹入该高介质层243A的下表面电极241A及上表面电极242A构成；上述第2层状电容器同样层叠于层间绝缘层220上，且与第1层状电容器240A的构成相同；上述层间绝缘层245层叠于第1层状电容器240A、及第2层状电容器上；上述应力缓和部250层叠于该层间绝缘层245上，且由弹性材料形成；上述安装部260用于安装双核处理器80(参照图1)；上述芯片电容器配置区域270A设于该安装部260的周围。
第1层状电容器240A中的下表面电极241A为形成于高介质层243A下表面上的整面图案的铜电极，其与安装部260的接地用焊盘261A电连接，在说明中，将接地用焊盘261A分为接地用焊盘261Ax和接地用焊盘261Ay这两种。其中，接地用焊盘261Ax通过棒状导体281A与连接盘266Ax电连接。该连接盘266Ax在其正下方不具有棒状导体。另外，接地用焊盘261Ay通过棒状导体281A与连接盘266Ay电连接，该连接盘266Ay通过棒状导体288A与下表面电极241A及积层部30的布线图案32的接地线电连接。另外，连接于棒状导体282A的连接盘268A与上表面电极242A电气独立。另外，连接于接地用焊盘261Ax的连接盘266Ax、与连接于接地用焊盘261Ay的连接盘266Ay通过布线246A(参照图14)电连接。结果，所有的接地用焊盘261A处于相同电位。这样，下表面电极241A在连接于各接地用焊盘261A的同时，连接于积层部30的布线图案32的接地线，并通过该接地线连接于外部的接地线。另外，下表面电极241A具有以非接触状态贯穿后述的棒状导体285A的贯穿孔245A，但由于棒状导体285A对应于如后述那样地限定的电源用焊盘262A地设置，因此可以使贯穿孔245A的数量较少。结果，可以增大下表面电极241A的面积，增大第1层状电容器240A的静电电容。另外，可考虑第1层状电容器240A的静电电容等来决定贯穿孔245A的数量、形成贯穿孔245A的位置。
另一方面，上表面电极242A为形成于高介质层243A上表面上的整面图案的铜电极，其与安装部260的电源用焊盘262A电连接，在说明中，将电源用焊盘262A分为电源用焊盘262Ax和电源用焊盘262Ay这两种。其中，电源用焊盘262Ax通过棒状导体283A与连接盘267Ax电连接，该连接盘267Ax通过棒状导体284A与上表面电极242A电连接。另外，电源用焊盘262Ay通过棒状导体283A而与连接盘267Ay连接，该连接盘267Ay不会通过棒状导体285A与下表面电极241A及上表面电极242A中的任一个接触地，与积层部30的布线图案32中的电源线电连接。另外，连接于电源用焊盘262Ax的连接盘267Ax与电源用焊盘262Ay的连接盘267Ay通过布线247A(参照图14)电连接。结果，所有的电源用焊盘262A处于相同电位。这样，上表面电极242A在连接于各电源用焊盘262A的同时，连接于积层部30的布线图案32的电源线，并通过该电源线连接于外部的电源线。因此，可自积层部30的布线图案32中的电源线经由导通孔285A、布线247A、及棒状导体283A，而向上表面电极242A供电。另外，上表面电极242A具有以非接触状态贯穿棒状导体285A的贯穿孔245A、和用于确保其与连接盘268A绝缘的贯穿孔246A，但由于棒状导体285A对应于电源用焊盘262A中的一部分电源用焊盘262Ay地设置，贯穿孔246A对应于接地用焊盘261A中的一部分接地用焊盘261Ay地设置，因此可以使贯穿孔244A、246A的数量较少。结果，可以增大上表面电极242A的面积，增大第1层状电容器240A的静电电容。另外，可考虑第1层状电容器240A的静电电容等来决定贯穿孔244A、246A的数量、形成贯穿孔244A、246A的位置。
这样，由于可以增大第1层状电容器240A的静电电容，因此可起到充分的去耦效果，安装于安装部260上的双核处理器80(参照图1)的晶体管难以产生电源不足。另外，接地用焊盘261Ax与接地用焊盘261Ay通过层间绝缘层245上的布线246A相连接，电源用焊盘262Ax与电源用焊盘262Ay通过层间绝缘层245上的布线247A相连接，但也可以将这样的布线设在上表面电极上方的任一层(也可以是安装部)、芯基板的表面、积层部30上。另外，通过以任一层上的布线连结接地用焊盘261Ax与接地用焊盘261Ay、电源用焊盘262Ax与电源用焊盘262Ay，而不需要在所有的接地用焊盘261A的正下方设置棒状导体281A，或不需要在所有的电源用焊盘262A的正下方设置棒状导体283A。由此，也可以减少安装部正下方的层上的连接盘数量。因此，因不用必须设置的导通孔数量、连接盘数量减少而可实现高密度化。
应力缓和部250由与第1实施方式相同的弹性材料形成。另外，设于安装部260上的接地用焊盘261A、电源用焊盘262A、信号用焊盘263A排列成格子状或交错状。另外，也可以在中央附近将接地用焊盘261A和电源用焊盘262A排列成格子状或交错状，在其周围将信号用焊盘263A排列成格子状或交错状或进行随机排列。安装部260的端子数量为1000～30000。在该安装部260的周围形成有多个芯片电容器配置区域270A，在该芯片电容器配置区域270A中形成有用于分别连接于芯片电容器273A的接地用端子和电源用端子的接地用焊盘271A及电源用焊盘272A。接地用焊盘271A通过第1层状电容器240A的下表面电极241A连接于外部电源的负极，  电源用焊盘272A通过上表面电极242A连接于外部电源的正极。
接着，基于图15～图17说明本实施方式的多层印刷线路板210的制造顺序。另外，在图13是表示将由双核处理器80正下方、即晶片正下方的电源用焊盘262A及接地用焊盘261A交替排列成格子状或交错状的部分切断时的剖视图，图14是示意地表示第1层状电容器240A的立体图，在图15～图17是表示将由电源用焊盘262及接地用焊盘261未交替排列成格子状或交错状的部分切断时的剖视图。
首先，如图15(a)所示，准备在芯基板的单面形成有积层部30的基板600，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将层间绝缘层610(热固性绝缘膜；味之素社制、ABF-45SH)粘贴在积层部30上。接着，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将预先制成的高介质片620(制作顺序与第2实施方式的高介质片520相同)粘贴在层间绝缘层610(成为图13的层间绝缘层220的部分)上，之后，以150℃将其干燥1小时(参照图15(b))。高介质片620的铜箔622、626均设为未形成回路的整面层。之后，用隆起法蚀刻高介质片620。在该蚀刻工序中，使用了氯化铜蚀刻液，但进行短时间处理，以形成在蚀刻至铜箔626及高介质层624之后稍稍蚀刻铜箔622的状态(参照图15(c))。在图15(c)中，形成了通过蚀刻分离铜箔626的一部分而孤立出的连接盘626a(成为图13中的连接盘268A的部分)。之后，在高介质片620上层压层间绝缘层(成为图13的层间绝缘层245的部分、热固性绝缘膜；味之素社制、ABF-45SH)628(图15(d))。接着，通过二氧化碳气体激光器、UV激光器、YAG激光器或准分子激光器等，在层叠层间绝缘层628的制作过程中的基板的规定位置形成通孔630(参照图15(e))。通孔630形成为贯穿层间绝缘层628、高介质片620、及层间绝缘层610，而到达积层部30的布线图案32表面的状态。激光条件设为利用日立ビアメカニクス(株)制的UV激光器，输出功率3～10kW、频率30～60kHz、射击次数54。
形成通孔630之后，向该通孔630中填充通孔填充用树脂640(制作顺序与第2实施方式的通孔填充用树脂532相同)，使其干燥(参照图16(a))。接着，通过二氧化碳气体激光器、UV激光器、YAG激光器、或准分子激光器等，在制作过程中的基板的规定位置形成通孔651、652、653(参照图16(b))。通孔651形成为贯穿通孔填充用树脂640而到达积层部30的布线图案32表面的状态，通孔652形成为贯穿层间绝缘层628而到达铜箔626表面的状态，通孔653形成为贯穿层间绝缘层628、高介质片620(连接盘626a、高介质层624、及铜箔622)、及层间绝缘层610，而到达积层部30的布线图案32表面的状态。以首先形成通孔651，接着形成通孔652、653的顺序形成这些通孔651、652、653。通过改变激光种类、激光射击次数来调整该通孔的深度。例如，用CO2激光器通过Φ1.4mm的掩模直径，采用2.0mj的能量密度、3次射击这样的条件形成通孔651，除设为1次射击之外，采用与上述条件相同的条件形成通孔652。对于形成通孔653，使用UV激光器，除了射击56次之外其余条件与上述条件相同(输出功率3～10W、频率30～60kHz)。另外，通孔630未对应于图13所示的所有的电源用焊盘262A，而对应于其中的一部分、即电源用焊盘262Ay地形成，通孔653未对应于图13所示的所有的接地用焊盘261A，而对应于其中的一部分、即接地用焊盘261Ay地形成。
之后，以170℃干燥固化3小时，而使其完全固化。接着，在基板表面上施加催化剂，实施通常的半添加法，从而用金属分别填充通孔651、652、653，形成棒状导体285A、284A、282A，并在这些棒状导体285A、284A、282A的上表面上形成连接盘266Ay、267Ax、267Ay，还进一步形成用于连接连接盘267Ax和连接盘267Ay的布线247A(参照图16(c))。通过该布线247A，使积层部30的布线图案32与铜箔626(成为上表面电极242A)相连接。另外，在此虽省略了图示，但也同时形成了图14的连接盘266Ax、布线246A。接着，层压应力缓和片670(成为图13的应力缓和部250的部分、作业顺序参照第2实施方式的应力缓和片550)(参照图16(d))。
接着，在应力缓和片670中的各连接盘267Ay、267Ax、266Ay的正上方位置分别形成通孔680(参照图17(a))，通过实施粗糙化、完全固化、施加催化剂、化学铜、阻镀部、电镀铜、剥离阻镀部、快速蚀刻，用金属填充各导通孔680，并且在填充的金属的上表面上形成焊盘(图17(b))。由此，在连接盘267Ay上形成了棒状导体283A及电源用焊盘262Ay，在连接盘267Ax上形成了棒状导体283A及电源用焊盘262Ax，在连接盘266Ay上形成了棒状导体281A及接地用焊盘261Ay。另外，在此虽省略了图示，但在图13及图14的连接盘266Ax上也形成了棒状导体281A及接地用焊盘261Ax。这样，得到了图13的多层印刷线路板210。另外，铜箔622相当于下表面电极241A，铜箔626相当于上表面电极242A，高介质层624相当于高介质层243A，这些部分成为第1层状电容器240A。在第3实施方式中，接地用焊盘261Ax在任一层(例如，安装部260)连接于接地用焊盘261Ay时，不需要棒状导体281A、连接盘266Ax。同样，电源用焊盘262Ax在任一层(例如，安装部260)连接于电源用焊盘262Ay时，也不需要电源用焊盘262Ax正下方的棒状导体283A、连接盘267Ax、棒状导体284A。这样，可以减少导通孔、连接盘。
之后，也可以在安装部260的各端子上形成焊锡凸块(形成方法参照第1实施方式)。另外，在如图13所示地安装芯片电容器273A时，与第2实施方式相同地形成焊盘271A、272A即可。
采用以上详细说明的第3实施方式的多层印刷线路板210，可获得与上述第1实施方式相同的效果。除此之外，在本实施方式中，由于由外部的电源供给源，通过棒状导体285A、284A而自积层部30不绕过第1层状电容器240地，向高介质片620中充电，缩短了用于连接外部的电源供给源与作为第1层状电容器240A的电源电极的上表面电极242A的布线长度、和用于连接外部的电源供给源与作为接地电极的下表面电极241A的布线长度，因此即使将高速驱动的双核处理器80(参照图1)安装于安装部260上，第1层状电容器240A也难以产生充电不足。对于这一点，未图示的第2层状电容器也相同。另外，在本实施方式中，规定下表面电极241A与上表面电极242A的相对面积S，以使第1层状电容器240A的静电电容C在晶片正下方为0.5μF，基于该相对面积S来确定下表面电极241A的穿孔245A的数量和位置、及上表面电极242A的穿孔244A、246A的数量和位置。在此，由C＝ε0·εr·d/S计算出相对面积S。即，高介质层243A的介电常数εr为1850，其厚度d为1.2μm，因此将这些值代入上式中，并将0.5μF代入静电电容C，从而计算出相对面积S。另外，ε0为真空时的介电常数(常数)。
另外，在上述制造顺序中，在图15(c)的工序之后层压层间绝缘层628(参照图15(d))，并在该层间绝缘层628的规定位置形成通孔630(参照图15(e))，向该通孔630中填充通孔填充用树脂640并使其干燥(参照图16(a))之后，在该通孔填充用树脂640中形成通孔651(参照图16(b))，但也可以取而代之如下那样地操作。即，在图15(c)的工序之后，在基板表面上粘贴市面上销售的干膜，之后，用隆起法，蚀刻除去形成棒状导体285A(参照图16(c))的位置的高介质片620，使其大于棒状导体285A，从而形成扩大孔632(参照图18(a))，之后，在高介质片620上层压层间绝缘层628，在刚才由蚀刻除去形成的扩大孔632中也填充层间绝缘层628，之后使其干燥(参照图18(b))。而且，之后，也实施用于形成第3实施方式的通孔651、652、653的工序以后的工序。由此，可以删除向通孔630中进行填充的工序。
本发明以2005年6月13日申请的日本国专利申请2005-172444号为要求优先权的基础，编入了其全部内容。
产业可利用性
本发明的印刷线路板用于安装IC芯片等半导体元件，可利用于例如电气相关产业、通信相关产业等。

Claims (15)

1.一种印刷线路板，该印刷线路板包括安装部、电源线、接地线、和层状电容器，
上述安装部可安装在1个芯片上包括多个处理器核心的多核处理器；
对上述多核处理器的各处理器核心分别独立形成上述电源线；
对上述多核处理器的各处理器核心分别独立形成上述接地线；
对上述多核处理器的各处理器核心分别独立形成上述层状电容器，该层状电容器的夹入高介质层的上表面电极及下表面电极中的一方电极连接于规定的处理器核心的电源线，上述上表面电极及上述下表面电极中的另一方电极连接于上述处理器核心的接地线。
2.根据权利要求1所述的印刷线路板，其中，上述高介质层为由预先烧制高介质材料而制成的陶瓷制构件。
3.根据权利要求2所述的印刷线路板，其中，上述高介质层是通过烧制下述原料而制成的，该原料是含有从由钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅钕(PNZT)、锆钛酸铅钙(PCZT)、及锆钛酸铅锶(PSZT)构成的群中选取的1种或2种以上的金属氧化物而成的。
4.根据权利要求1～3中任一项所述的印刷线路板，其中，上述安装部对应于各层状电容器，分别具有与该层状电容器的上表面电极处于相同电位的上表面电极用焊盘、和与该层状电容器的下表面电极处于相同电位的下表面电极用焊盘，
在与规定的层状电容器相对应的下表面电极用焊盘中包括直接连接型下表面电极用焊盘和间接连接型下表面电极用焊盘；上述直接连接型下表面电极用焊盘借助以非接触状态贯穿该层状电容器的上表面电极并到达下表面电极的棒状导体而与该下表面电极电连接；上述间接连接型下表面电极用焊盘不借助该棒状导体，而借助连接导体与上述直接连接型下表面电极用焊盘电连接。
5.根据权利要求1～4中任一项所述的印刷线路板，其中，使用于将上述下表面电极与形成于该下表面电极下方的电源线或接地线电连接的棒状导体的数量小于上述下表面电极用焊盘的数量。
6.根据权利要求1～5中任一项所述的印刷线路板，其中，上述安装部对应于各层状电容器，分别具有与该层状电容器的上表面电极处于相同电位的上表面电极用焊盘、和与该层状电容器的下表面电极处于相同电位的下表面电极用焊盘，
使用于自与规定的层状电容器相对应的上表面电极，以非接触状态贯穿该层状电容器的下表面电极而与该下表面电极下方的电源线或接地线电连接的棒状导体的数量小于上述上表面电极用焊盘的数量。
7.根据权利要求1～6中任一项所述的印刷线路板，其中，各层状电容器的电极间距离为10μm以下，其设定为实际上不会短路的距离。
8.根据权利要求1～7中任一项所述的印刷线路板，其中，各层状电容器形成于各自对应的处理器核心的正下方。
9.根据权利要求1～8中任一项所述的印刷线路板，其中，该印刷线路板包括芯片电容器，该芯片电容器设置于设有上述安装部的表面一侧，分别独立地连接于各层状电容器。
10.根据权利要求1～9中任一项所述的印刷线路板，其中，在上述安装部的下方具有由弹性材料形成的应力缓和部。
11.根据权利要求10所述的印刷线路板，其中，上述应力缓和部仅形成在安装于上述安装部的多核处理器的正下方。
12.根据权利要求10或11所述的印刷线路板，其中，形成上述应力缓和部的材料是从由改性环氧系树脂片、聚亚苯基酯系树脂片、聚酰亚胺系树脂片、氰酯系树脂片及酰亚胺系树脂片构成的有机系树脂片群中选取的至少1种树脂片。
13.根据权利要求12所述的印刷线路板，其中，上述有机系树脂片含有从由作为热塑性树脂的聚烯烃系树脂及聚酰亚胺系树脂、作为热固性树脂的硅树脂以及作为橡胶系树脂的SBR、NBR、聚氨酯构成的群中选取的至少1种树脂。
14.根据权利要求12或13所述的印刷线路板，其中，上述有机系树脂片含有从由二氧化硅、氧化铝、氧化锆构成的群中选取的至少1种物质。
15.根据权利要求10～14中任一项所述的印刷线路板，其中，上述应力缓和部的拉伸弹性模量为10～1000MPa。
CN2006800212367A 2005-06-13 2006-06-13 印刷线路板 Active CN101199247B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005172444 2005-06-13
JP172444/2005 2005-06-13
PCT/JP2006/311832 WO2006134914A1 (ja) 2005-06-13 2006-06-13 プリント配線板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201010244871XA Division CN101917819B (zh) 2005-06-13 2006-06-13 印刷线路板

Publications (2)

Publication Number Publication Date
CN101199247A true CN101199247A (zh) 2008-06-11
CN101199247B CN101199247B (zh) 2010-09-29

Family

ID=37532272

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201010244871XA Active CN101917819B (zh) 2005-06-13 2006-06-13 印刷线路板
CN2006800212367A Active CN101199247B (zh) 2005-06-13 2006-06-13 印刷线路板

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201010244871XA Active CN101917819B (zh) 2005-06-13 2006-06-13 印刷线路板

Country Status (7)

Country Link
US (1) US8164920B2 (zh)
EP (1) EP1909546A4 (zh)
JP (1) JP4971152B2 (zh)
KR (1) KR100923895B1 (zh)
CN (2) CN101917819B (zh)
TW (2) TW201141328A (zh)
WO (1) WO2006134914A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579731A (zh) * 2012-08-03 2014-02-12 Tdk株式会社 层叠构造型平衡-不平衡变换器
CN104185366A (zh) * 2013-05-21 2014-12-03 揖斐电株式会社 布线板及布线板的制造方法
CN107889350A (zh) * 2017-12-22 2018-04-06 珠海快捷中祺电子科技有限公司 多层线路板

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
EP1814474B1 (en) 2004-11-24 2011-09-14 Samy Abdou Devices for inter-vertebral orthopedic device placement
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7808797B2 (en) * 2006-12-11 2010-10-05 Intel Corporation Microelectronic substrate including embedded components and spacer layer and method of forming same
JP4975507B2 (ja) * 2007-04-17 2012-07-11 日本特殊陶業株式会社 キャパシタ内蔵配線基板
US7799608B2 (en) * 2007-08-01 2010-09-21 Advanced Micro Devices, Inc. Die stacking apparatus and method
US20090168391A1 (en) * 2007-12-27 2009-07-02 Kouichi Saitou Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same
JP5405749B2 (ja) * 2008-01-15 2014-02-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の配線基板、半導体装置、電子装置およびマザーボード
KR100966638B1 (ko) * 2008-03-25 2010-06-29 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
US8409963B2 (en) 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
JP2011082450A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
US8795335B1 (en) 2009-11-06 2014-08-05 Samy Abdou Spinal fixation devices and methods of use
US8764806B2 (en) 2009-12-07 2014-07-01 Samy Abdou Devices and methods for minimally invasive spinal stabilization and instrumentation
US8299633B2 (en) 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8450619B2 (en) * 2010-01-07 2013-05-28 International Business Machines Corporation Current spreading in organic substrates
JP5322061B2 (ja) * 2010-01-30 2013-10-23 京セラＳｌｃテクノロジー株式会社 配線基板
JP5115578B2 (ja) * 2010-03-26 2013-01-09 Ｔｄｋ株式会社 多層配線板及び多層配線板の製造方法
JP5598253B2 (ja) * 2010-10-25 2014-10-01 富士通セミコンダクター株式会社 半導体装置用基板及び半導体装置
JP5609757B2 (ja) * 2011-04-21 2014-10-22 富士通セミコンダクター株式会社 キャパシタおよび半導体装置
US8845728B1 (en) 2011-09-23 2014-09-30 Samy Abdou Spinal fixation devices and methods of use
US20130226240A1 (en) 2012-02-22 2013-08-29 Samy Abdou Spinous process fixation devices and methods of use
US9198767B2 (en) 2012-08-28 2015-12-01 Samy Abdou Devices and methods for spinal stabilization and instrumentation
US9320617B2 (en) 2012-10-22 2016-04-26 Cogent Spine, LLC Devices and methods for spinal stabilization and instrumentation
JP5942814B2 (ja) * 2012-11-22 2016-06-29 富士ゼロックス株式会社 多層配線基板
JP6136061B2 (ja) * 2012-12-13 2017-05-31 株式会社村田製作所 半導体装置
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
TWI491875B (zh) * 2013-12-26 2015-07-11 Taiwan Green Point Entpr Co Electrochemical sensing test piece and its manufacturing method
JP6165640B2 (ja) * 2014-01-10 2017-07-19 株式会社東芝 配線基板およびその製造方法
CN106575172B (zh) * 2014-07-31 2022-04-29 住友金属矿山股份有限公司 触控面板用导电性基板、触控面板用导电性基板的制造方法
KR102295103B1 (ko) * 2015-02-24 2021-08-31 삼성전기주식회사 회로기판 및 회로기판 조립체
JP6123831B2 (ja) 2015-03-30 2017-05-10 日本電気株式会社 電子回路、演算処理制御方法、プログラム、マルチコアプロセッサ
US10043769B2 (en) 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
JP6628544B2 (ja) * 2015-10-07 2020-01-08 富士通株式会社 配線基板の製造方法
US10857003B1 (en) 2015-10-14 2020-12-08 Samy Abdou Devices and methods for vertebral stabilization
JP6614246B2 (ja) * 2016-02-03 2019-12-04 富士通株式会社 キャパシタ内蔵多層配線基板及びその製造方法
WO2017154692A1 (ja) 2016-03-11 2017-09-14 株式会社村田製作所 複合基板及び複合基板の製造方法
JP6605400B2 (ja) * 2016-06-17 2019-11-13 日立オートモティブシステムズ株式会社 電子制御装置、車両および電子制御装置製造方法
US20180089466A1 (en) * 2016-09-28 2018-03-29 Texas Instruments Incorporated Method and System for Secure Communication
US10973648B1 (en) 2016-10-25 2021-04-13 Samy Abdou Devices and methods for vertebral bone realignment
US10744000B1 (en) 2016-10-25 2020-08-18 Samy Abdou Devices and methods for vertebral bone realignment
TWI615927B (zh) * 2017-07-14 2018-02-21 矽品精密工業股份有限公司 電子封裝件暨基板結構及其製法
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
CN213522492U (zh) * 2017-11-16 2021-06-22 株式会社村田制作所 树脂多层基板、电子部件及其安装构造
JP6841342B2 (ja) * 2017-11-16 2021-03-10 株式会社村田製作所 樹脂多層基板、電子部品およびその実装構造
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US11011315B2 (en) * 2018-06-20 2021-05-18 Tdk Corporation Thin film capacitor, manufacturing method therefor, and multilayer circuit board embedded with thin film capacitor
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US11179248B2 (en) 2018-10-02 2021-11-23 Samy Abdou Devices and methods for spinal implantation
US10517167B1 (en) * 2018-10-19 2019-12-24 Eagle Technology, Llc Systems and methods for providing a high speed interconnect system with reduced crosstalk
JP7279464B2 (ja) * 2019-03-28 2023-05-23 株式会社アイシン 電子基板
CN116387270A (zh) 2019-06-11 2023-07-04 群创光电股份有限公司 电子装置
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11056850B2 (en) 2019-07-26 2021-07-06 Eagle Technology, Llc Systems and methods for providing a soldered interface on a printed circuit board having a blind feature
US11602800B2 (en) 2019-10-10 2023-03-14 Eagle Technology, Llc Systems and methods for providing an interface on a printed circuit board using pin solder enhancement
CN113098234B (zh) 2020-01-08 2022-11-01 台达电子企业管理（上海）有限公司 供电系统
US11812545B2 (en) * 2020-01-08 2023-11-07 Delta Electronics (Shanghai) Co., Ltd Power supply system and electronic device
US11283204B1 (en) 2020-11-19 2022-03-22 Eagle Technology, Llc Systems and methods for providing a composite connector for high speed interconnect systems
US11728260B2 (en) * 2020-12-17 2023-08-15 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP2022097857A (ja) * 2020-12-21 2022-07-01 イビデン株式会社 プリント配線板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536857A (ja) 1991-07-30 1993-02-12 Toshiba Corp 半導体集積回路実装基板
JP3710835B2 (ja) * 1994-07-15 2005-10-26 京セラケミカル株式会社 コンデンサー内蔵の多層銅張積層板及び銅張積層板の製造方法
JPH104176A (ja) * 1996-06-14 1998-01-06 Nec Shizuoka Ltd 半導体集積装置
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP3976954B2 (ja) 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
JP3540709B2 (ja) * 2000-03-06 2004-07-07 日本特殊陶業株式会社 配線基板
JP4945842B2 (ja) * 2000-04-05 2012-06-06 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2002076637A (ja) * 2000-08-29 2002-03-15 Matsushita Electric Ind Co Ltd チップ部品内蔵基板及びその製造方法
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP3956851B2 (ja) * 2003-01-21 2007-08-08 凸版印刷株式会社 受動素子内蔵基板及びその製造方法
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US7475175B2 (en) * 2003-03-17 2009-01-06 Hewlett-Packard Development Company, L.P. Multi-processor module
JP4365166B2 (ja) * 2003-08-26 2009-11-18 新光電気工業株式会社 キャパシタ、多層配線基板及び半導体装置
JP4700332B2 (ja) 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579731A (zh) * 2012-08-03 2014-02-12 Tdk株式会社 层叠构造型平衡-不平衡变换器
CN104185366A (zh) * 2013-05-21 2014-12-03 揖斐电株式会社 布线板及布线板的制造方法
CN107889350A (zh) * 2017-12-22 2018-04-06 珠海快捷中祺电子科技有限公司 多层线路板

Also Published As

Publication number Publication date
TW200731886A (en) 2007-08-16
US20090290316A1 (en) 2009-11-26
EP1909546A1 (en) 2008-04-09
CN101917819A (zh) 2010-12-15
TWI367701B (zh) 2012-07-01
KR100923895B1 (ko) 2009-10-28
JPWO2006134914A1 (ja) 2009-01-08
US8164920B2 (en) 2012-04-24
JP4971152B2 (ja) 2012-07-11
KR20080021136A (ko) 2008-03-06
EP1909546A4 (en) 2009-11-11
TW201141328A (en) 2011-11-16
TWI367700B (zh) 2012-07-01
WO2006134914A1 (ja) 2006-12-21
CN101199247B (zh) 2010-09-29
CN101917819B (zh) 2013-04-03

Similar Documents

Publication Publication Date Title
CN101199247B (zh) 印刷线路板
CN102045967B (zh) 多层印制线路板的制造方法
CN102291936B (zh) 印刷线路板
US7817440B2 (en) Multilayer printed wiring board
JP5080144B2 (ja) コンデンサ内蔵配線基板
JPWO2006001505A1 (ja) プリント配線板及びその製造方法
TWI397362B (zh) Multilayer printed wiring board

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant