KR20070049197A

KR20070049197A - 유전층 구성 재료의 제조 방법 및 그 제조 방법으로 얻어진유전층 구성 재료, 이 유전층 구성 재료를 이용하여캐패시터 회로 형성 부재를 제조하는 방법 및 그 제조방법으로 얻어진 캐패시터 회로 형성 부재 및, 이 유전층구성 재료 또는/및 캐패시터 회로 형성 부재를 이용하여얻어지는 다층 프린트 배선판.

Info

Publication number: KR20070049197A
Application number: KR1020077005260A
Authority: KR
Inventors: 켄스케 나카무라; 카즈히로 야마자키
Original assignee: 미쓰이 긴조꾸 고교 가부시키가이샤
Priority date: 2004-08-11
Filing date: 2005-08-09
Publication date: 2007-05-10
Also published as: TW200614292A; JPWO2006016589A1; WO2006016589A1; TWI271756B; CN101019476A; US8205329B2; US20080289865A1

Abstract

다층 프린트 배선판에 있어서의 내장 캐패시터 회로의 위치 정확도를 향상시키고, 캐패시터 회로부 이외에는 불필요한 유전체층을 제거한 유전층 구성 재료 및 캐패시터 회로 형성 부재 등의 제공을 목적으로 한다. 이 목적을 달성하기 위하여, 이 유전층 구성 재료를 제조하는 프로세스로서, 공정 a가 유전층의 양면에 도체층을 구비한 금속 피복 유전체의 편면의 도체층을 에칭가공하여 제1 전극 회로를 형성하는 제1 전극 회로 구성 공정이고, 공정 b가 제1 전극 회로 사이에 노출된 유전층을 제거하여 유전층 구성 재료로 하는 유전층 제거 공정이며, 공정 a를 실시한 후에 공정 b를 실시하는 것을 특징으로 하는 유전층 구성 재료의 제조 방법을 채용한다. 그리고 캐패시터 회로 형성 부재를 제조하는 프로세스로서, 상기에서 얻어진 유전층 구성 재료를 이용하여 제1 전극에 대치하는 위치에 제2 전극을 형성하는 공정을 실시한다.

Description

유전층 구성 재료의 제조 방법 및 그 제조 방법으로 얻어진 유전층 구성 재료, 이 유전층 구성 재료를 이용하여 캐패시터 회로 형성 부재를 제조하는 방법 및 그 제조 방법으로 얻어진 캐패시터 회로 형성 부재 및, 이 유전층 구성 재료 또는/및 캐패시터 회로 형성 부재를 이용하여 얻어지는 다층 프린트 배선판.{METHOD FOR PRODUCING DIELECTRIC LAYER-CONSTITUTING MATERIAL, DIELECTRIC LAYER-CONSTITUTING MATERIAL PRODUCED BY SUCH METHOD, METHOD FOR MANUFACTURING CAPACITOR CIRCUIT-FORMING MEMBER USING SUCH DIELECTRIC LAYER-CONSTITUTING MATERIAL, CAPACITOR CIRCUIT-FORMING MEMBER OBTAINED BY SUCH METHOD, AND MULTILAYER PRINTED WIRING BOARD}

본 발명은 유전층 구성 재료의 제조 방법 및 그 제조 방법으로 얻어진 유전층 구성 재료, 이 유전층 구성 재료를 이용하여 캐패시터 회로 형성 부재를 제조하는 방법 및 그 제조 방법으로 얻어진 캐패시터 회로 형성 부재, 그리고 이 유전층 구성 재료 또는/및 캐패시터 회로 형성 부재를 이용하여 제조되는 캐패시터 회로를 내장하는 다층 프린트 배선판을 제공한다.

종래, 캐패시터 회로를 내장한 다층 프린트 배선판은 그 내층에 위치하는 절연층 중 1개 이상의 층을 유전층으로 이용하고, 이 유전층의 양면에 위치하는 내층 회로에 캐패시터로서의 제1 전극 회로 및 제2 전극 회로가 대치하는 형태로 이용되어 왔다. 따라서, 이와 같은 캐패시터 회로는 내장 캐패시터 회로라고 칭해지는 일도 있었다.

이와 같은 내장 캐패시터 회로를 구비하는 다층 프린트 배선판은 도 22 내지 도 24에 나타낸 제조 방법이 채용되어 왔다. 도 22의 (a)에 나타낸 유전층(3)의 양면에 도체층(4)을 구비하는 유전층 형성 재료(금속 피복 유전체(2))를 이용하고, 이 편면의 도체층(4)을 에칭가공하여 제1 전극 회로(5)를 형성해 도 22의 (b) 상태로 한다. 이때, 제1 전극 회로(5)를 형성한 영역 이외의 부위의 유전층은 노출된 상태가 된다. 그리고 이때 실질적으로 에칭가공을 행하지 않은 면이 제2 전극 회로(6)가 된다.

그리고 도 23의 (c)에 나타내는 바와 같이, 제1 전극 회로(5)를 형성한 유전층 구성 재료(1d)의 양면에 프리프레그(7) 및 금속박(4)을 접합하여 도 23의 (d) 상태가 된다. 그리고 외층에 위치하는 금속층(4)을 에칭 등을 하여 외층 회로(22)로 가공하여, 도 24의 (e)에 나타내는 바와 같이, 내장 캐패시터 회로를 구비한 4층 다층 프린트 배선판(20´)이 얻어진다.

도 22 내지 도 24에 나타낸 내장 캐패시터 회로를 구비한 다층 프린트 배선판의 제조 방법은, 유전층이 다층 프린트 배선판의 전면에 걸쳐 퍼져 있어 캐패시터 회로 이외의 전원 라인, 신호 전달 라인의 제2 및 주변에도 유전층이 존재하게 된다. 이 유전층은 고유전율이기 때문에 시그널 신호 등의 전송 시에 유전 손실이 커지는 문제가 있었다. 또한, 이 유전층에 대하여 인덕터 등의 다른 회로 소자를 매립하려 해도 불가능한 경우가 많아, 회로 설계에 일정한 제약을 받는 것이 통상적이었다.

따라서, 당업자 사이에서는 유전층을 필요한 부위에만 형성하기 위하여, 특허 문헌 1(일본 특허 공개 평09-116247호 공보)에 개시되어 있는 바와 같이, 내층 기판 표면에 마련한 절연층을 개구처리하여 그 부위에 고유전 재료를 매립하거나, 특허 문헌 2(일본 특허 공개 제2000-323845호 공보)에 개시되어 있는 바와 같이, 미리 수지 필름 위에 형성한 캐패시터 회로 부착층을 내층 코어재 표면에 전사하는 방법, 특허 문헌 3(일본 특허 공개 평08-125302호 공보)에 개시되어 있는 바와 같이, 스크린 인쇄법으로 유전체 필러를 함유한 페이스트를 인쇄하는 방법 등이 채용되어 왔다.

특허 문헌 1: 일본 특허 공개 평09-116247호 공보

특허 문헌 2: 일본 특허 공개 제2000-323845호 공보

특허 문헌 3: 일본 특허 공개 평08-125302호 공보

<발명이 해결하고자 하는 과제>

그러나, 상기 특허 문헌 1(일본 특허 공개 평09-116247호 공보), 특허 문헌 2(일본 특허 공개 제2000-323845호 공보) 및 특허 문헌 3(일본 특허 공개 평08-125302호 공보)에 개시된 발명에서는, 불요부(不要部)에 유전층이 잔류한 상태는 해소할 수 있지만, 유전층의 막 두께 균일성이 부족하여 전사나 스크린 인쇄 시의 위치 정확도에 문제가 발생하여, 캐패시터층의 내전압 검사도 최종 제품으로 행할 수밖에 없는 케이스가 대부분이었다.

캐패시터는 가능한 한 큰 전기 용량을 가질 것이 기본적인 품질로서 요구된다. 캐패시터의 용량(C)은 C=εε₀(A/d)의 식(ε₀은 진공의 유전율)으로부터 계산된다. 특히, 최근의 전자 및 전기기기 등의 경박단소화(輕薄短小化)의 흐름에 따라 프린트 배선판에도 마찬가지의 요구가 행해지게 되었으나, 일정한 프린트 배선판 면적 중에서 캐패시터 전극의 면적을 넓게 취하는 것은 거의 불가능하여 표면적(A)에 관한 개선에 관해서는 한계가 있음은 분명하다. 따라서, 캐패시터 용량을 증대시키기 위해서는 캐패시터 전극의 표면적(A) 및 유전체층의 비유전율(ε)이 일정하면 유전체층의 두께(d)를 얇게 할 필요가 있어, 막 두께 균일성이 부족한 것은 캐패시터로서의 품질의 편차가 커져 바람직하지 않다.

또한, 전사나 스크린 인쇄할 때의 위치 정확도에 문제가 있는 경우에는, 모처럼 형성한 제1 전극과 제2 전극의 위치에 어긋남이 발생하여 캐패시터의 전기 용량을 좌우하는 표면적(A)의 실효 면적이 감소해 설계대로의 캐패시터 성능을 얻을 수 없게 되어 제품 품질이 사양 미달이 된다.

이에, 캐패시터 회로의 위치 정확도가 뛰어나고, 캐패시터 회로부 이외의 불필요한 유전체층을 제거함으로써 안정된 전기 특성이 보증되는 다층 프린트 배선판의 제조 기술 및 캐패시터 회로를 내장하는 다층 프린트 배선판이 요구되게 되었다.

<과제를 해결하기 위한 수단>

본 발명자들은 연구를 거듭한 결과, 이하의 제조 방법으로 얻어진 유전층 구성 재료 및 이 유전층 구성 재료를 이용하여 제조된 캐패시터 회로 형성 부재를 이용함으로써, 양호한 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법에 이르렀다.

[본 발명에 따른 유전층 구성 재료의 제조 방법]

본 발명에 따른 다층 프린트 배선판의 내장 캐패시터 회로의 형성에 이용하는 유전층 구성 재료의 제조 방법은, 이하에 나타내는 공정 a 및 공정 b를 포함하는 것을 특징으로 한다.

공정 a: 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하는 금속 피복 유전체를 이용하고, 제1 도체층을 에칭가공하여 제1 전극 회로를 형성하는 제1 전극 회로 형성 공정.

공정 b: 제1 전극 회로 사이에 노출된 유전층을 제거하여, 캐패시터 회로 형성 부재로 하는 유전층 제거 공정.

그리고 상기 공정 a에서 이용하는 금속 피복 유전체는, 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하고, 제2 도전층 위에 절연층을 개재하여 제3 도체층을 구비하는 5층 구성의 금속 피복 유전체를 이용하여 상기 유전층 구성 재료를 제조하는 것도 바람직하다.

또한, 상기 공정 a에서 이용하는 금속 피복 유전체는, 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하고 제2 도전층 위에 지지체를 구비하는 4층 구성의 금속 피복 유전체를 이용하여 상기 유전층 구성 재료를 제조하는 것도 바람직하다.

그리고 상기 유전층 제거 공정에 있어서 제1 전극 회로 사이에 노출된 유전층을 제거하기 위해서는 화학 반응을 이용하여 용해·제거하는 방법을 채용하는 것이 바람직하고, 그 중에서도 디스미어 처리를 이용하는 것이 바람직하다.

또한, 상기 유전층 제거 공정에 있어서, 제1 전극 회로 사이에 노출된 유전층을 제거하기 위해서는 기계적 가공에 의한 제거 방법을 채용하는 것도 바람직하고, 그 중에서도 블래스트 처리를 이용하는 것이 바람직하다.

[본 발명에 따른 캐패시터 회로 형성 부재의 제조 방법]

본 발명에 따른 캐패시터 회로 형성 부재의 제조 방법은, 이하에 나타내는 3개의 제조 방법을 포함한다.

제1의 캐패시터 회로 형성 부재의 제조 방법은, 제1 도체층/유전층/제2 도체층의 3층 구성의 금속 피복 유전체를 이용하여 상술한 방법으로 유전층 구성 재료를 제조하고, 또한 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성하는 것을 특징으로 하는 칩 형상 캐패시터 회로 형성 부재의 제조 방법이다.

제2의 캐패시터 회로 형성 부재의 제조 방법은, 제1 도체층/유전층/제2 도체층/절연층/제3 도체층을 구비하는 5층 구성의 금속 피복 유전체를 이용하여 상술한 방법으로 유전층 구성 재료를 제조하고, 또한 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성하는 것을 특징으로 하는 캐패시터 회로층/절연층/제3 도체층의 층 구성의 시트 형상 캐패시터 회로 형성 부재의 제조 방법이다.

제3의 캐패시터 회로 형성 부재의 제조 방법은, 제1 도체층/유전층/제2 도체층/지지체층을 구비하는 4층 구성의 금속 피복 유전체를 이용하여 상술한 방법으로 유전층 구성 재료를 제조하고, 또한 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성하는 것을 특징으로 하는 캐패시터 회로층/지지체층의 층 구성의 시트 형상 캐패시터 회로 형성 부재의 제조 방법이다.

[본 발명에 따른 유전층 구성 재료]

본 발명에 따른 유전층 구성 재료는, 3종류로 크게 나눌 수 있다. 따라서, 3종류로 나누어 기재한다.

제1의 유전층 구성 재료는, 제1 도체층/유전층/제2 도체층의 3층 구성의 금속 피복 유전체를 이용하여 상술한 유전층 구성 재료의 제조 방법에 의해 얻어지는 것으로서, 제1 전극 회로, 제1 전극 회로의 아래에 위치하는 유전체층, 및 제2 도체층의 층 구성을 구비하는 것을 특징으로 하는 것이다.

제2의 유전층 구성 재료는, 제1 도체층/유전층/제2 도체층/절연층/제3 도체층을 구비하는 5층 구성의 금속 피복 유전체를 이용하여 상술한 유전층 구성 재료의 제조 방법에 의해 얻어지는 것으로서, 제1 전극 회로, 제1 전극 회로의 아래에 위치하는 유전체층, 제2 도체층, 절연층 및 제3 도체층의 층 구성을 구비하는 것을 특징으로 하는 것이다.

제3의 유전층 구성 재료는, 제1 도체층/유전층/제2 도체층/지지체층을 구비하는 4층 구성의 금속 피복 유전체를 이용하여 상술한 유전층 구성 재료의 제조 방법에 의해 얻어지는 것으로서, 제1 전극 회로, 제1 전극 회로의 아래에 위치하는 유전체층, 제2 도체층 및 지지체층의 층 구성을 구비하는 것을 특징으로 하는 것이다.

[본 발명에 따른 캐패시터 회로 형성 부재]

본 발명에 따른 캐패시터 회로 형성 부재는, 상술한 유전층 구성 재료를 더 가공함으로써 얻어지는 것이기 때문에, 유전층 구성 재료와 마찬가지로 3종류로 크게 나눌 수 있다.

제1의 캐패시터 회로 형성 부재는, 제1 도체층/유전층/제2 도체층의 3층 구성의 금속 피복 유전체를 이용하여 상술한 방법으로 유전층 구성 재료를 제조하고, 또한 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성함으로써, 개개로 분리된 상태로 얻어지는 칩 형상의 캐패시터 회로 형성 부재이다.

제2의 캐패시터 회로 형성 부재는, 제1 도체층/유전층/제2 도체층/절연층/제3 도체층을 구비하는 5층 구성의 금속 피복 유전체를 이용하여 상술한 방법으로 유전층 구성 재료를 제조하고, 또한 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성함으로써 얻어지는 캐패시터 회로층/절연층/제3 도체층의 층 구성의 시트 형상 캐패시터 회로 형성 부재이다.

제3의 캐패시터 회로 형성 부재는, 제1 도체층/유전층/제2 도체층/지지체층을 구비하는 4층 구성의 금속 피복 유전체를 이용하여 상술한 방법으로 유전층 구성 재료를 제조하고, 또한 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성함으로써 얻어지는 캐패시터 회로층/지지체층의 층 구성의 시트 형상 캐패시터 회로 형성 부재이다.

[본 발명에 따른 내장 캐패시터 회로를 구비한 다층 프린트 배선판]

본 발명에 따른 유전층 구성 재료 및/또는 캐패시터 회로 형성 부재를 이용하여, 통상적인 방법에 기초하여 내장 캐패시터 회로를 구비한 다층 프린트 배선판을 제조하는 것이 가능하며, 당해 다층 프린트 배선판은 고품질의 내장 캐패시터 회로를 구비한 제품이 된다.

이상의 유전층 구성 재료의 제조 방법으로 얻어진 유전층 구성 재료는 여분의 유전층 부분이 없기 때문에, 본 발명에 따른 유전층 구성 재료를 이용한 최종 제품인 내장 캐패시터 회로를 구비한 다층 프린트 배선판의 품질을 비약적으로 향상시키는 것이 된다.

<발명의 효과>

본 발명에 따른 유전층 구성 재료 및 이 유전층 구성 재료를 이용하여 제조된 캐패시터 회로 형성 부재의 제조 방법은, 불필요한 부위에 유전층이 존재하지 않는 유전층 구성 재료 및 캐패시터 회로 형성 부재를 얻기 위한 것이며, 이것을 이용하여 다층 프린트 배선판을 제조했을 때의 캐패시터 회로와 인접하는 신호 회로에서는 시그널 전송 시의 유전 손실이 작아지고, 인덕터 등의 다른 회로 소자를 매립하는 것도 가능해져, 회로 설계의 제약 조건을 큰 폭으로 완화하는 것이 가능해진다. 따라서, 이 제조 방법으로 얻어진 유전층 구성 재료 및 캐패시터 회로 형성 부재를 이용하여 얻어지는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판은 극히 고품질이 된다.

도 1은 본 발명에서 이용하는 금속 피복 유전체의 다양한 형태를 층 구성으로부터 파악한 모식 단면도이다.

도 2는 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다(도 2에는 유전층 구성 재료의 제조 프로세스를 포함한다.).

도 3은 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다.

도 4는 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다.

도 5는 블래스트 처리를 이용한 경우의 유전층의 제거 방법 순서를 나타낸 모식도이다.

도 6은 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다(유전층 구성 재료의 양면에 수지 부착 금속박을 접합시키는 경우).

도 7은 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다(유전층 구성 재료의 양면에 수지 부착 금속박을 접합시키는 경우).

도 8은 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다(유전층 구성 재료의 양면에 골격재 함유 수지 부착 금속박을 접합 시키는 경우).

도 9는 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다(유전층 구성 재료의 양면에 골격재 함유 수지 부착 금속박을 접합시키는 경우).

도 10은 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다.

도 11은 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다.

도 12는 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다.

도 13은 시트 형상 캐패시터 회로 형성 부재의 제조 플로우를 나타내는 모식도이다.

도 14는 제2 전극이 절연층에 매립된 캐패시터 회로를 내장하는 다층 프린트 배선판 재료의 제조 플로우를 나타내는 모식도이다.

도 15는 제2 전극이 절연층에 매립되고, 제1 전극과 내층 회로의 도통이 취해진 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도이다.

도 16은 제3 도체층을 점착하여 지지체층으로 하는 시트 형상 캐패시터 회로 형성 부재의 제조 플로우를 나타내는 모식도이다.

도 17은 금속 피복 유전체와 내층용 코어재를 도통을 취하면서 점착하여 지 지체층으로 한 후 캐패시터 회로 형성 부재를 제조하는 플로우를 나타내는 모식도이다.

도 18은 금속 피복 유전체와 내층용 코어재를 도통을 취하면서 점착하여 지지체층으로 한 후 캐패시터 회로 형성 부재를 제조하는 플로우를 나타내는 모식도이다.

도 19는 칩 형상 캐패시터 회로 형성 부재를 이용하여 캐패시터 회로를 내장하는 다층 프린트 배선판 재료를 제조하는 플로우를 나타내는 모식도이다.

도 20은 제1 전극 측에 수지 필름성 지지체를 마련하여 제2 전극을 형성하고, 매립 캐패시터 회로를 가지는 다층 프린트 배선판 재료를 제조하는 플로우를 나타내는 모식도이다.

도 21은 제2 전극 측에 지지체를 가지는 시트 형상 캐패시터 회로 형성 부재를 이용하여 매립 캐패시터 회로를 가지는 다층 프린트 배선판 재료를 제조하는 플로우를 나타내는 모식도이다.

도 22는 캐패시터 회로를 내장하는 다층 프린트 배선판의 종래법에 기초한 제조 플로우를 나타내는 모식도이다.

도 23은 캐패시터 회로를 내장하는 다층 프린트 배선판의 종래법에 기초한 제조 플로우를 나타내는 모식도이다.

도 24는 캐패시터 회로를 내장하는 다층 프린트 배선판의 종래법에 기초한 제조 플로우를 나타내는 모식도이다.

[참조 부호에 대한 간단한 설명]

1a, 1b, 1c, 1d…유전층 구성 재료

2a, 2b, 2c…금속 피복 유전체

3…유전층

4…제3 도체층(금속층)

4a…제1 도체층

4b…제2 도체층

5…제1 전극 회로

6…제2 전극 회로

7…절연층(프리프레그를 포함한다)

8…하부 전극(=제2 전극 회로)

9…수지층 부착 금속박

10…수지층 부착 금속박의 수지층

11…골격재 함유 수지층 부착 금속박

12…골격재

13…지지체층

15…관통 비어홀

16…코어재

17b, 17c…시트 형상 캐패시터 회로 형성 부재

18…캐패시터 회로층

20…다층 프린트 배선판

21…에칭 레지스트층

22…외층 회로

23…비어홀

24…도금층

25…칩 형상 캐패시터 회로 형성 부재

26…수지제 지지체

이하, 본 발명의 실시형태와 실시예를 통하여, 본 발명을 보다 상세하게 설명한다.

[유전층 구성 재료의 제조 형태]

본 발명에 따른 다층 프린트 배선판의 내장 캐패시터 회로 형성용 유전층 구성 재료의 제조 방법은, 이하에 나타내는 공정 a 및 공정 b를 포함하는 것을 특징으로 하는 것이다. 도면을 참조하면서 대표적인 유전층 구성 재료의 제조 방법 및 다층 프린트 배선판으로의 가공 공정을 설명한다. 한편, 본 발명의 설명에 이용하는 모식 단면도의 각 층의 두께는 실제 제품의 두께에 대응한 것은 아니며, 설명을 용이하게 하기 위한 것임을 명기해 둔다.

공정 a: 이 공정은 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하는 금속 피복 유전체를 이용하고, 제1 도체층을 에칭가공하여 제1 전극 회로를 형성하는 제1 전극 회로 형성 공정이다.

여기에서 말하는 ‘금속 피복 유전체’란, 유전체 필러를 유기제에 혼합하 여, 이것을 도포하여 얻어진 유전층의 양면에 금속박을 접합시킨 것에 한정되지 않으며, 유전층의 양면에 스퍼터링 처리나 무전해 도금으로 금속층을 형성한 것, 금속층 표면에 유전체를 졸 겔(Sol-Gel)법이나 양극 산화 등의 기법으로 형성한 후 대면에 스퍼터링 처리나 무전해 도금으로 금속층을 형성시킨 것이어도 무방하다. 또한, 핸들링의 편리성을 고려하여 지지체층 등을 마련해도 된다.

즉, 상기 공정 a에서 이용하는 금속 피복 유전체(2)는, 도 1(a)에 나타내는 제1 도체층(4a)/유전층(3)/제2 도체층(4b)의 3층의 층 구성을 포함하는 것이기 때문에, 이 3층의 층 구성의 금속 피복 유전체(2a)가 기본 구조가 된다. 그리고 또한 이하와 같은 층 구성도 포함한다.

상기 공정 a에서 이용하는 금속 피복 유전체에는, 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하고, 제2 도전층 위에 절연층을 개재하여 제3 도체층을 구비하는 5층 구성(제1 도체층(4a)/유전층(3)/제2 도체층(4b)/절연층(7)/제3 도체층(4))인 것도 이용할 수 있다. 이 금속 피복 유전체의 단면층 구성을 모식적으로 나타낸 것이 도 1의 (b)이다. 이와 같은 층 구성의 금속 피복 유전체(2b)를 이용하면, 절연층/제3 도체층의 층이 다층 프린트 배선판을 제조할 때의 1층 분을 구성하는 것이 가능해져, 다층 프린트 배선판 제조 시의 변형 폭이 넓어진다.

또한, 상기 공정 a에서 이용하는 금속 피복 유전체는, 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하고 제2 도전층 위에 지지체를 구비하는 4층 구성(제1 도체층(4a)/유전층(3)/제2 도체층(4b)/지지체층(13))의 금속 피복 유전체(2c)를 유전층 구성 재료의 제조에 이용하는 것도 바람직하다. 이 금속 피복 유 전체의 단면 층 구성을 모식적으로 나타낸 것이 도 1의 (c)이다. 이 지지체층은 제1 도체층/유전층/제2 도체층의 3층의 두께가 얇아 핸들링성이 부족한 경우, 핸들링성을 개선하여 핸들링에 의한 결함 발생을 방지하는 것이다.

상술한 금속 피복 유전체 중 가장 기본적인 층 구성을 도 1의 (a)에 나타낸 것은 유전층(3)의 양면에 제1 도체층(4a) 및 제2 도체층(4b)을 구비한 것이다. 이 금속 피복 유전체(2a)는 유전층(3)의 양면에 도체층(4)으로서의 금속층을 마련한 구조를 가진다. 이와 같이 당초 출발 재료로서 양면 금속 피복 유전체(2a)를 이용하면 이 상태로 내전압 측정이 가능하며, 최종적으로 제조되는 다층 프린트 배선판의 생산 수율을 비약적으로 향상시키는 것이 가능해진다. 그리고 이때의 도체층 구성에 금속박을 이용하는 경우의 재질 및 두께로서는 특별히 한정은 없지만, 특수한 가공 공정을 채용하지 않는 경우, 일반적으로 동박, 니켈박이 주로 이용된다. 또한, 제1 도체층(4a)과 제2 도체층(4b)의 재질은 품질 설계에 따라 동일한 재질이어도 되고, 다른 재질이어도 문제는 없다.

금속 피복 유전체의 유전층(3)에는 유전체로서 기능하는 재질이 포함되어 있는 것은 당연하지만, 유전층을 유전체 필러 함유 수지 용액을 도포하여 형성하는 경우에 관하여, 막 두께 제어 등에 가장 주의가 필요하므로 특별히 설명해 둔다. 유전체 필러 함유 수지 용액에는 유전체 필러(F)가 포함되어 있는 것이 일반적이며, ‘유전층’은 유전체 필러와 유기제로 이루어지는 층을 주로 상정하고 있다. 여기서 말하는 유기제는 유전층과 금속박의 접합을 가능하게 하고, 유전층의 형상을 최소한 유지할 수 있는 것이면 특별히 한정을 요하는 것은 아니다. 이 유기제는 유전체 필러를 유전층 형상으로 성형하기 위한 바인더 수지로서 기능하는 것이다.

그리고 유전체 필러는 유전층 중에 분산시켜 존재시키는 것으로, 최종적으로 캐패시터 형상으로 가공했을 때의 캐패시터의 전기 용량을 증대시키기 위해 이용하는 것이다. 이 유전체 필러로는 BaTiO₃, SrTiO₃, Pb(Zr-Ti)0₃(통칭 PZT), PbLaTiO₃·PbLaZrO(통칭 PLZT), SrBi₂Ta₂0₉(통칭 SBT) 등의 페브로스카이트 구조를 가지는 복합 산화물의 유전체 가루를 사용하는 것이 일반적이다. 또한, 유전체 필러는 먼저 입경이 O.1 ~ 1.0㎛ 범위의 분체를 이용하는 것이 바람직하다. 그리고 현 단계에서 분체로서의 제조 정확도를 고려하면 유전체 필러로서 페브로스카이트 구조를 가지는 복합 산화물 중 티탄산바륨을 이용하는 것이 바람직하다. 이때의 유전체 필러로는 가소성(假燒成)시킨 티탄산바륨 또는 미가소성의 티탄산바륨 중 어느 것도 이용할 수 있다. 높은 유전율을 얻고자 하는 경우에는 가소성시킨 티탄산바륨을 이용하는 것이 바람직하지만, 프린트 배선판 제품의 설계 품질에 따라 선택하여 사용하면 된다.

또한, 티탄산바륨의 유전체 필러가 입방정 결정 구조를 가지는 것이 가장 바람직하다. 티탄산바륨이 가지는 결정 구조에는 입방정과 정방정이 존재하지만, 입방정 구조를 가지는 티탄산바륨의 유전체 필러가 정방정 구조만을 가지는 티탄산바륨의 유전체 필러를 이용한 경우에 비해, 최종적으로 얻어지는 유전체층의 유전율 값이 안정화된다. 따라서, 적어도 입방정과 정방정 쌍방의 결정 구조를 함께 가진 티탄산바륨 가루를 이용할 필요가 있다고 말할 수 있다.

이상 기술한 유기제와 유전체 필러를 혼합하여 유전체 필러 함유 수지 용액으로 하고, 프린트 배선판의 내장 캐패시터층의 유전층 형성용 바니시로 한다. 이때의 유기제와 유전체 필러의 배합 비율은 유전체 필러의 함유율이 75wt% ~ 85wt%, 잔부 유기제로 하는 것이 바람직하다. 유전체 필러의 함유율이 85wt%를 초과하면 유기제의 함유율이 15wt% 미만이 되어 유전체 필러 함유 수지와 여기에 접합시키는 동박과의 밀착성이 손상되어 필러 입자의 결락이 일어나기 쉬워진다. 그리고 유기재 함유율이 25wt%를 초과하고 유전체 필러 함유율이 75wt% 미만이라도, 동박과의 밀착성이 향상되지 않게 되어 고유전율 확보의 관점으로부터도 타당성을 잃게 된다.

이어서, 제1 전극 회로(5)의 형성에 관하여 설명한다. 제1 전극 형상의 형성에는 에칭법을 채용하는 것이 일반적이다. 에칭법으로 가공하는 경우에는 에칭 레지스트로서 사용가능한 드라이 필름, 액체 레지스트 등을 이용하여 도체층(4) 위에 에칭 레지스트층을 마련하고, 이 에칭 레지스트에 레지스트 패턴을 노광·현상하고 에칭액을 이용하여 도체층(금속층)의 불요부를 용해·제거하여, 도 2의 (b)에 나타내는 바와 같이, 제1 전극 회로(5)를 형성한다. 이때의 제1 전극 회로(5)는 유전층(3)을 개재하여 반대 면에 존재하는 제2 도체층(4b)에 대치하게 된다.

공정 b: 이 공정은 제1 전극 회로 사이에 노출된 유전층을 제거하는 유전층 제거 공정이다. 제1 전극 회로 사이에 노출된 유전층을 제거하고, 유전층 구성 재료(1a)로 한 상태를 나타낸 것이 도 2의 (c)이다. 이 유전층의 제거 방법에 관해서는 몇 가지 방법이 상정되지만, 이하에 기술하는 2가지 방법 중 어느 하나를 채용 하는 것이 바람직하다. 하나는 화학적 처리의 대표로서 디스미어 처리를 이용하는 방법, 또 하나는 기계적 처리의 대표로서 블래스트 처리(특히, 웨트 블래스트 처리)를 이용하는 것이 바람직하다.

전자의 디스미어 처리를 이용하는 경우에 관하여 설명한다. 디스미어 처리란, 프린트 배선판의 쓰루홀이 되는 관통 홀을 드릴 가공했을 때 등에 생기는 버(burr) 형상의 수지(스미어)를 제거하기 위한 디스미어 처리액을 이용하는 처리를 말하는 것이며, 이 약제는 널리 시판되고 있는 것을 사용하는 것이 가능하다. 이 디스미어 처리액을 이용하여 회로 간 갭 등에 노출된 유전층의 유기 성분을 용해시켜 유전층 제거를 행한다. 유전층은 상술한 바와 같이, 유기 성분이 적어 당해 유기 성분은 용이하게 디스미어 처리액으로 용해가능하다. 이 디스미어 처리를 행하는 경우에는, 제1 전극 회로 형성의 에칭에 이용한 에칭 레지스트층을 미리 박리해 두는 것이 바람직하다.

후자의 블래스트 처리란, 드라이 블래스트 처리 및 웨트 블래스트 처리의 쌍방을 의도하고 있다. 그러나, 블래스트 처리를 행한 후의 연마면의 마무리 상태 및 회로면 손상의 경감화를 고려하면, 웨트 블래스트 처리를 채용하는 것이 바람직하다. 이 웨트 블래스트 처리란, 미립 분체인 연마제를 물에 분산시킨 슬러리상의 연마액을 고속 수류(水流)로 피연마면에 충돌시켜 미세 영역의 연마도 가능하게 한 것이다. 이 웨트 블래스트 처리는 드라이한 환경에서 행하는 드라이 블래스트 처리에 비해 극히 치밀하고 손상이 적은 연마가 가능하다는 점의 특징을 가진다. 이 웨트 블래스트 처리를 이용하여 회로 간 갭 등에 노출된 유전층을 연마하여 제거함으 로써, 불필요한 유전층의 제거를 행한다. 블래스트 처리에서는 연마제의 충돌에 의한 회로부의 손상을 방지하기 위하여 도 5에 나타낸 프로세스로 노출된 유전층의 제거를 행하는 것이 바람직하다. 즉, 제1 전극 회로 형성의 에칭이 종료된 후 도 5의 (Ⅰ)에 나타내는 바와 같이, 에칭 레지스트층(21)을 박리하지 않는 채 이용하여, 블래스트 처리를 행하여 도 5의 (Ⅱ)에 나타내는 상태로 한다. 이와 같이 하면, 에칭 레지스트층(21)이 충돌하는 연마제의 완충층이 되어 제1 전극 회로의 손상을 방지할 수 있다. 그리고 그 후 레지스트 박리를 행함으로써, 도 5의 (Ⅲ) 상태가 된다.

[유전층 구성 재료의 형태]

이상에 기술한 유전층 구성 재료의 제조 방법으로 얻어지는 유전층 구성 재료는 3종류로 크게 나눌 수 있다.

제1의 유전층 구성 재료는, 제1 도체층(4a)/유전층(3)/제2 도체층(4b)의 3층 구성의 금속 피복 유전체(2a)를 이용하고, 상술한 제1 전극 회로 형성 공정 및 유전층 제거 공정을 거쳐, 제1 전극 회로(5), 제1 전극 회로(5)의 아래에 위치하는 유전체층(3), 및 제2 도체층(4b)의 층 구성으로 이루어지는 것이다. 이 층 구성은 도 2의 (c)에 나타낸 것이다. 이 유전층 구성 재료는 제1 전극 회로(5)를 캐패시터 회로의 상부 전극으로 하고, 제2 도체층(4b)을 그대로 하부 전극으로 사용하여 다층 프린트 배선판의 내장 캐패시터 회로층을 형성하는데 사용할 수 있다. 또한, 이 제1의 유전층 구성 재료의 어느 한 면에 대하여 다른 절연 수지층과 도체층을 적층 상태로 더 마련한 후, 제2 도체층을 에칭가공하여 원하는 회로 형상으로 하는 것도 가능하다.

제2의 유전층 구성 재료는, 제1 도체층(4a)/유전층(3)/제2 도체층(4b)/절연층(7)/제3 도체층(4)을 구비하는 5층 구성의 금속 피복 유전체(2b)를 이용하고, 상술한 제1 전극 회로 형성 공정 및 유전층 제거 공정을 거쳐, 제1 전극 회로(5), 제1 전극 회로(5)의 아래에 위치하는 유전체층(3), 제2 도체층(4b), 절연층(7) 및 제3 도체층(4)의 층 구성으로 이루어지는 것이다. 이 층 구성은 도 16의 (c)에 나타낸 것이다. 이 유전층 구성 재료는 제1 전극 회로(5)를 캐패시터 회로의 상부 전극으로 하고, 제2 도체층(4b)을 그대로 하부 전극으로 사용할 수 있다. 또한, 도 16의 (d)에 나타내는 바와 같이, 유전층(3) 제거 후에 제2 도체층(4b)을 에칭가공하여 하부 전극 회로(8)를 형성함으로써, 다층 프린트 배선판의 내장 캐패시터 회로층을 형성하는 용도로 사용할 수 있다.

제3의 유전층 구성 재료는, 제1 도체층(4a)/유전층(3)/제2 도체층(4b)/지지체층(13)을 구비하는 4층 구성의 금속 피복 유전체(2c)를 이용하고, 상술한 제1 전극 회로 형성 공정 및 유전층 제거 공정을 거쳐, 제1 전극 회로(5), 제1 전극 회로(5)의 아래에 위치하는 유전체층(3), 제2 도체층(4b) 및 지지체층(13)의 층 구성을 구비하는 것을 특징으로 하는 것이다. 이 지지체층(13)의 존재에 의해 제1 도체층(4a)/유전층(3)/제2 도체층(4b)의 전체 두께가 얇더라도, 양호한 핸들링성이 확보가능하다. 이 층 구성은 도 13의 (a)에 나타낸 것이다. 이 유전층 구성 재료는 유전층 제거 후에 제2 도체층(4b)을 에칭가공하여 도 13의 (c)에 나타내는 바와 같이, 제2 전극 회로(8)의 형상을 형성하고 지지체층(13)을 잔류시킨 채로 이용해도 되고, 다른 기재나 내층 코어재에 접합시킨 후에 지지체층(13)을 제거해도 된다. 즉, 이 유전층 구성 재료도 다층 프린트 배선판의 내장 캐패시터 회로층을 형성하는 용도로 사용할 수 있다.

이상에서 기술한 유전층 구성 재료에 있어서, 제1 도체층(4a), 유전층(3), 제2 도체층(4b), 절연층(7), 제3 도체층(4), 지지체층(13)의 두께에 관한 특별한 제한은 없다. 불필요한 부위에 유전층이 존재하지 않기 때문에, 이 유전층 구성 재료를 이용하여 제조한 내장 캐패시터층의 캐패시터 회로를 형성한 동일면 내에 신호 회로를 형성해도 시그널 전송 시의 유전손실이 작고, 인덕터 등의 다른 회로 소자를 매립하는 것도 가능해져, 회로 설계의 제약 조건을 큰 폭으로 완화하는 것이 가능해진다. 그리고 유전층의 양면에 도체층을 구비한 양면 금속 피복 유전층 단계에서 내전압 측정을 행하는 것도 가능하며, 이 제조 방법으로 얻어진 유전층 구성 재료를 이용하여 얻어지는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판은 생산 수율이 높고 극히 고품질의 것이 된다. 한편, 제1 도체층(4a), 유전층(3), 제2 도체층(4b), 절연층(7), 제3 도체층(4), 지지체층(13)의 두께에 관한 특별한 제한은 없다.

[캐패시터 회로 형성 부재의 제조 형태]

상기 유전층 구성 재료를 이용한 캐패시터 회로 형성 부재의 제조 방법에 관해서는, 유전층 구성 재료에 이미 형성되어 있는 제1 전극과 그 하부에 유전층을 개재하여 위치하는 제2 도체층의 제1 전극에 대치한 위치에 제2 전극을 형성할 수 있으면 되며, 특별한 제한은 없다. 그러나, 본 발명에 따른 캐패시터 회로 형성 부 재의 제조에 관해서는, 출발 원료로 사용하는 금속 피복 유전체에 적어도 3종류의 개념을 포함하고 있기 때문에, 이하에 나타내는 3가지 제조 방법을 포함하는 것이 된다.

제1의 캐패시터 회로 형성 부재의 제조 방법은, 도 19의 (a)(= 도 1의 (a))에 나타낸 제1 도체층(4a)/유전층(3)/제2 도체층(4b)의 3층 구성의 금속 피복 유전체(2)를 이용하여 상술한 방법으로 도 19의 (b)에 나타내는 바와 같이, 제1 전극 회로(5)를 형성하고, 도 19의 (c)에 나타내는 바와 같이, 노출된 유전층(3)의 제거를 행함으로써 유전층 구성 재료(1)를 제조한다. 그리고 당해 유전층 구성 재료(1)의 제2 도체층(4b)을 원하는 형상의 회로로 하기 위해 제2 도체층(4b)의 불요부를 제거하여 제2 전극 회로(6)를 형성함으로써, 도 19의 (d)에 나타내는 칩 형상 캐패시터 회로 형성 부재(25)를 제조하는 것이다.

제2의 캐패시터 회로 형성 부재의 제조 방법은, 도 16의 (a)(=도 1의 (b))에 나타낸 제1 도체층(4a)/유전층(3)/제2 도체층(4b)/절연층(7)/제3 도체층(4)을 구비하는 5층 구성의 금속 피복 유전체(2′)를 이용하여 도 16의 (b)에 나타내는 바와 같이, 제1 전극 회로(5)를 형성하고, 도 16의 (c)에 나타내는 바와 같이, 노출된 유전층 제거를 행함으로써 유전층 구성 재료(1)를 제조한다. 그리고 당해 유전층 구성 재료(1)의 제2 도체층(4b)을 원하는 형상의 회로로 하기 위해, 제2 도체층(4b)의 불요부를 제거하여 제2 전극 회로(6)를 형성함으로써, 도 16의 (d)에 나타내는 캐패시터 회로층(18)/절연층(7)/제3 도체층(4)의 층 구성을 구비하는 시트 형상 캐패시터 회로 형성 부재(17a)를 제조한다.

제3의 캐패시터 회로 형성 부재의 제조 방법은, 도 1의 (c)에 나타낸 제1 도체층(4a)/유전층(3)/제2 도체층(4b)/지지체층(13)을 구비하는 4층 구성의 금속 피복 유전체(2c)를 이용하여 상술한 방법으로 유전층 구성 재료(1c)를 제조하고, 또한 당해 유전층 구성 재료(1c)의 제2 도체층의 불요부를 제거하여 도 20의 (a)에 나타내는 바와 같은 제2 전극 회로(6)를 형성하고, 캐패시터 회로층(18)/지지체층(13)의 층 구성의 시트 형상 캐패시터 회로 형성 부재(17b)로 한다.

[본 발명에 따른 캐패시터 회로 형성 부재의 형태]

본 발명에 따른 캐패시터 회로 형성 부재는, 상술한 바와 같이 유전층 구성 재료(1a, 1b, 1c)를 더 가공함으로써 얻어지는 것이므로, 당해 유전층 구성 재료와 마찬가지로 3종류로 크게 나눌 수 있다.

제1의 캐패시터 회로 형성 부재는, 도 19의 (a)에 나타내는 제1 도체층(4a)/유전층(3)/제2 도체층(4b)의 3층 구성의 금속 피복 유전체(2a)를 이용하여 상술한 방법으로 제1 전극 회로(5)를 형성해 도 19의 (b) 상태로 하고, 계속해서 노출된 유전층(3)을 제거함으로써 도 19의 (c)에 나타내는 유전층 구성 재료(1a)를 제조한다. 그리고 당해 유전층 구성 재료(1a)의 제2 도체층(4b)을 제2 전극 회로(6)로 하기 위해 불요 개소(부)를 제거함으로써, 개개로 분리된 상태로 얻어지는 칩 형상 캐패시터 회로 형성 부재(25)가 된다. 이 칩 형상 캐패시터 회로 형성 부재(25)는, 이방성 도전막을 개재하거나 절연 수지 시트 또는 프리프레그를 개재하여 제3 도체층에 접합시킴으로써, 도 19의 (d)에 나타내는 바와 같이, 절연층(7) 내 임의의 위치에 매립된 개개로 분리된 칩 형상 캐패시터 회로로 이용할 수 있다.

또한, 칩 형상 캐패시터 회로 형성 부재(25)의 경우, 도 20의 (a)에 나타내는 바와 같이, 유전층 구성 재료(1a)의 단계에서 제1 전극 회로(5) 위에 PET, 폴리이미드 수지 등을 부착제를 개재하여 접합시켜 수지제 지지체(26) 부착 형태로도 이용할 수 있다. 이 경우, 도 20의 (b)에 나타내는 바와 같이, 제2 도체층(4b)의 표면에 패턴화된 에칭 레지스트층(21)을 마련하고 제2 도체층(4b)을 에칭함으로써, 도 20의 (c)에 나타내는 상태로 한다. 그리고 이 상태를 유지한 채로 절연층(7)(예를 들어, 글래스-에폭시 프리프레그) 및 금속층(4)과 접합시키고, 그 후 수지제 지지체(26)를 박리·제거하여 도 20의 (d)에 나타낸 상태로 할 수 있다. 한편, 수지제 지지체(26)로는 에칭 레지스트층(21)을 구성한 것과 동일한 에칭 레지스트재를 이용할 수도 있다. 이 경우, 제2 도체층(4b)을 에칭할 때에 이미 형성되어 있는 제1 전극 회로(5)가 에칭액의 비산 등으로 손상되는 것을 방지하고, 도 19의 (d)에 나타내는 개개로 분리된 칩 형상 캐패시터 회로 형성 부재(25)의 고품질화를 도모할 수 있다.

제2의 캐패시터 회로 형성 부재는, 도 16의 (a)에 나타내는 제1 도체층(4a)/유전층(3)/제2 도체층(4b)/절연층(7)/제3 도체층(4)을 구비하는 5층 구성의 금속 피복 유전체(2b)를 이용하여, 상술한 방법으로 제1 전극 회로(5)를 형성하여 도 16의 (b) 상태로 하고, 계속해서 노출된 유전층(3)을 제거함으로써 도 16의 (c)에 나타내는 유전층 구성 재료(1b)를 제조한다. 그리고 당해 유전층 구성 재료(1b)의 제2 도체층(4b)을 제2 전극 회로(6)로 하기 위해 불요 개소(부)를 제거함으로써, 도 16의 (d)에 나타내는 캐패시터 회로층(18)/절연층(7)/제3 도체층(4)의 층 구성의 시트 형상 캐패시터 회로 형성 부재(17a)로 할 수 있다. 이 층 구성의 시트 형상 캐패시터 회로 형성 부재(17a)는, 도 15에 나타낸 것과 동일한 프로세스에서의 다층 프린트 배선판에서의 사용이 가능해진다.

제3의 캐패시터 회로 형성 부재는, 도 1의 (c)에 나타내는 제1 도체층(4a)/유전층(3)/제2 도체층(4b)/지지체층(13)을 구비하는 4층 구성의 금속 피복 유전체(2c)를 이용하여 상술한 방법으로 제1 전극 회로(5)를 형성하고, 계속해서 노출된 유전층(3)을 제거함으로써(이 과정의 도시는 생략하고 있다.), 도 13의 (a)에 나타내는 유전층 구성 재료(1c)를 제조한다. 그리고 도 13(b)에 예시적으로 기재하고 있는 바와 같이, 제1 전극 회로(5) 상에 에칭 레지스트층(21)을 마련하고, 제2 도체층(4b)의 불요부를 제거하여 제2 전극 회로(도 13에서는 하부 전극(8)으로 표시)를 형성함으로써, 캐패시터 회로층(18)/지지체층(13)의 층 구성의 시트 형상 캐패시터 회로 형성 부재(17b)로 할 수 있다. 이 캐패시터 회로층(18)/지지체층(13)의 층 구성의 시트 형상 캐패시터 회로 형성 부재(17b)는 다시 지지체층(13)을 더 박리하여, 상술한 것과 마찬가지의 개개로 분리된 칩 형상 캐패시터 회로 형성 부재(25)로 할 수 있다. 또한, 상술한 칩 형상 캐패시터 회로 형성 부재(25)가 수지제 지지체(26)에 가접합된 것과 마찬가지의 상태라고 가정하고, 캐패시터 회로층(18)/지지체층(13) 그 상태 그대로 캐패시터 회로층(18)을 기재 내(예를 들어, 내층 코어재에 접합시킬 때에 이용하는 프리프레그로 구성되는 절연층)에 매립하여 적층하고, 그 후 지지체층을 박리하는 사용 방법도 바람직하다.

본 발명에 따른 유전층 구성 재료 및/또는 캐패시터 회로 형성 부재를 이용하고, 통상적인 방법에 기초하여 내장 캐패시터 회로를 구비한 다층 프린트 배선판을 제조하는 것이 가능하며, 당해 다층 프린트 배선판은 고품질의 내장 캐패시터 회로를 구비한 제품이 된다. 여기서 말하는 다층 프린트 배선판의 제조 방법에 관해서는 특별히 제한은 없으며, 유전층 구성 재료의 양면에 절연층 및 도체층을 형성하고, 캐패시터부와 외층 회로의 전기적 도통을 확보하기 위한 비어홀 등은 통상적인 방법에 기초하여 임의의 시점 및 형상으로 하는 것이 가능하다.

유전층 구성 재료 및/또는 캐패시터 회로 형성 부재를 이미 내층 회로를 가지는 코어재와 접합시켜 다층 프린트 배선판을 작성하는 데 있어 내층 회로와 전기적 도통을 취하는 기법으로서, 이방성 도전막에 의하거나 관통 범프 방식이나 레이저 비어 방식 등의 통상적인 방법을 채용할 수 있다. 또한, 마찬가지로 하여 복수의 유전체층 구성 재료 및/또는 캐패시터 회로 형성 부재를 조합하여 다층화하는 것도 종래 기술을 이용함으로써 용이하게 실시할 수 있다.

가장 일반적인 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 공정에서는, 캐패시터 회로 형성 부재의 양면에 절연층 및 도체층을 형성하는 데 있어, 도 3의 (d)에 나타내는 바와 같이, 가장 사용 경험이 풍부한 프리프레그(7)와 금속박(4)을 이용하여 도 3의 (e) 상태로 하고, 필요한 비어홀 가공 등을 행하여 양면의 외층에 위치하는 금속박을 가공해 외층 회로(22)를 형성하고, 도 4의 (f)에 나타내는 다층 프린트 배선판(20)으로 한다. 한편, 도면 중에서, 다층 프린트 배선판(20)은 비어홀(23)을 마련하고, 도금층(24)을 형성하여 층간 도통을 확보 한 상태로 나타내고 있다.

상기 방법에 있어서, 도 3의 (d)에 나타내는 금속박(4) 대신에 내층 회로 형성이 끝난 코어재를 사용하여 프리프레그(7) 대신에 이방성 도전막을 사용하여 접착하거나, 또는 관통용 범프를 필요한 부분에 형성한 내층 회로 형성이 끝난 코어재와 프리프레그 또는 수지 시트를 사용하여 성형하여 새로운 코어재로 하는 것도 가능하다.

또한, 도 6의 (Ⅳ)에 나타내는 바와 같이, 도 2의 (c)에서 얻어진 유전층 구성 재료의 양면에 수지층 부착 금속박(9)을 접합하여 도 6의 (Ⅴ) 상태로 하는 것도 바람직하다. 그리고 필요한 비어홀 가공 등을 행하고, 양면의 외층에 위치하는 금속박을 가공하여 외층 회로(22)를 형성해, 도 7의 (Ⅵ)에 나타내는 다층 프린트 배선판으로 한다. 한편, 도 6의 (Ⅳ)에 나타내는 수지층 부착 금속박(9)은, 금속박(4)의 편면에 절연층을 구성하기 위한 수지층(10)을 구비한다.

또한, 도 8의 (a)에 나타내는 바와 같이, 도 2의 (c)에서 얻어진 유전층 구성 재료의 양면에 골격재 함유 수지층 부착 금속박(11)을 접합하여 도 8의 (b) 상태로 하는 것도 바람직하다. 그리고 필요한 비어홀 가공 등을 행하고, 양면의 외층에 위치하는 금속박을 가공하여 외층 회로(24)를 형성해 도 9의 (c)에 나타내는 다층 프린트 배선판(20)으로 한다. 한편, 도면 중에서, 다층 프린트 배선판(20)은 비어홀(23)을 마련하고 도금층(24)을 형성하여 층간 도통을 확보한 상태로 나타내고 있다. 한편, 도 8의 (a)에 나타내는 골격재 함유 수지층 부착 금속박(11)은 금속박(4)의 편면에 절연층을 구성하기 위한 골격재(12)를 포함하는 수지층을 구비하는 것이며, 절연층 두께의 확보 등을 목적으로 할 때에 사용하는 것이 일반적이다.

또한, 도 10의 (a) 내지 도 12의 (g)에는 제2 전극 회로면을 내층 회로의 일부로 사용하기 위해 내층 회로가 되는 금속과 접합시킨 후에 회로형성하는 공정을 나타내고 있다. 이에 대해, 제2 전극 회로 측 배선 패턴을 디라미네이션 방지 등의 목적으로 매립한 상태로 배치하고자 하는 경우에는, 도 13의 (c)에 나타내는 캐패시터 회로 형성 부재를 사용하여 도 14 또는 도 15의 프로세스를 거쳐 다층화하는 것이 바람직하며, 이때에는 제2 도체층으로서 캐리어 부착 금속박을 사용하여 다층 적층한 후에 캐리어를 박리하여, 도 14의 (c) 또는 도 15의 (c)의 단면층 구성을 구비하는 것으로 하는 것이 추천된다.

또한, 상기 지지체층으로서 제3 도체층을 접합시킨 도 16의 방법이나, 내층 회로가 형성된 코어재와 접합시킨 도 17 또는 도 18의 공정과 같이 하여 유전층 구성 회로를 형성해도 된다.

실시예 1

[유전층 구성 재료의 제조]

공정 a(제1 전극 구성 공정): 가장 먼저 바인더 수지 용액을 제조하였다. 이 바인더 수지 용액을 제조하는 데 있어, 25 중량부의 페놀 노볼락형 에폭시 수지, 25 중량부의 용제에 가용인 방향족 폴리아미드 수지 폴리머, 용제로서의 시클로펜타논과의 혼합 바니시로서 시판되고 있는 일본 화약 주식회사 제품인 BP3225-50P를 원료로 이용하였다. 그리고 이 혼합 바니시에 경화제로서 노볼락형 페놀 수지에 메이와 카세이 주식회사 제품인 MEH-7500를, 그리고 경화촉진제로서 시코쿠 카세이 제품인 2E4MZ를 첨가하여 이하에 나타내는 배합 비율을 가지는 수지 혼합물로 하였다.

바인더 수지 조성: 페놀 노볼락형 에폭시 수지 39 중량부

방향족 폴리아미드 수지 폴리머 39 중량부

노볼락형 페놀 수지 22 중량부

경화촉진제 0.1 중량부

이 수지 혼합물을 다시 메틸에틸케톤을 이용하여 수지 고형분을 30 중량%로 조정함으로써 바인더 수지 용액으로 하였다. 그리고 이 바인더 수지에 이하에 나타내는 분체 특성을 가지는 유전체 필러(F)인 티탄산바륨 가루를 혼합·분산시켜, 이하의 조성의 유전체 필러 함유 수지 용액으로 하였다.

유전체 필러의 분체 특성: 평균 입경(D_IA) 0.25㎛

체적 누적 입경(D₅₀) 0.5㎛

응집도 (D₅₀/D_IA) 2.0

유전체 필러 함유 수지 용액: 바인더 수지 용액 83.3 중량부

티탄산바륨 가루 100 중량부

이상과 같이 하여 제조한 유전체 필러 함유 수지 용액을 엣지 코터를 이용하여 제1 동박의 편면에 소정 두께의 유전체 필러 함유 수지막을 형성하도록 도포하고, 5분간의 풍건을 행한 후, 140℃의 가열 분위기 중에서 3분간 건조 처리를 행하여 반경화 상태의 20㎛ 두께의 유전체층을 형성하였다.

유전체층의 형성이 종료되면, 당해 유전체층에 제2 동박(제1 동박과 동일한 전해 동박)의 편면을 접촉시켜 적층하여 180℃×60분의 가열 조건하에서 열간 프레스 성형함으로써, 유전층의 양면에 동박층을 구비하는 금속 피복 유전체로 하였다. 이 단계에서 층간 내전압 측정을 행한 결과, 500V의 전압을 인가한 검사에서 양호한 결과가 얻어졌다. 또한, 유전체층의 비유전율을 측정한 결과,ε=20으로 매우 양호한 값을 나타내어, 전기 용량이 큰 캐패시터를 얻게 된다.

이상과 같이 하여 제조한 금속 피복 유전체의 편면의 제1 동박을 정면(整面)하고, 그 표면에 드라이 필름을 접합하여 에칭 레지스트층을 형성하였다. 그리고 그 양면의 에칭 레지스트층에 제1 전극 회로를 형성하기 위한 에칭 패턴을 노광·현상하였다. 그리고 염화구리 에칭액으로 에칭하여 제1 전극 회로를 형성하였다.

공정 b(유전층 제거 공정): 이 유전층 제거 공정에서는, 에칭 레지스트를 회로 표면에 잔류시킨 상태로 회로부 이외 영역의 노출된 유전층의 제거를 행하였다. 이때의 유전층 제거 방법은 웨트 블래스트 처리를 이용하여 중심 입경 14㎛의 미립 분체인 알루미나 연마제를 물에 분산시킨 슬러리상의 연마액(연마제 농도 14vol%)을 0.20MPa의 수압으로 길이 90mm, 폭 2mm의 슬릿 노즐로부터 고속 수류(水流)로 피연마면에 충돌시켜 불필요한 유전층의 연마 제거를 행하였다. 이 웨트 블래스트 처리가 종료되고 나서 에칭 레지스트의 박리를 행하고, 수세하고, 건조함으로써 도 2의 (c)와 같은 상태가 되어 유전층 구성 재료가 얻어졌다.

[다층 프린트 배선판의 제조]

상기 유전층 제거가 종료된 유전층 구성 재료를 사용하는 경우에는, 다층화 적층 시에 노출된 유전층이 제거되어 깊어진 제1 전극 회로 간 갭을 매설할 필요가 있다. 이에, 도 3의 (d)에 나타내는 바와 같이, 유전층 구성 재료의 양면에 절연층 및 도체층을 마련하기 위하여, 100㎛ 두께의 프리프레그와 동박을 중첩하여 180℃×60분의 가열 조건하에서 열간 프레스 성형하여 도 3의 (e)에 나타내는 상태로 하였다.

그리고 도 3의 (e)에 나타내는 외층의 도체층을 에칭가공하여 비어홀 등을 형성하고, 외층 회로(9)로 가공하여 도 4의 (f)를 얻었다. 이때의 에칭 방법 및 비어홀 형성 등에 관해서는, 제1 전극 회로를 형성하는 에칭과 마찬가지이므로, 중복된 설명을 피하기 위하여 여기에서의 설명은 생략한다. 이상과 같이 하여, 내장 캐패시터 회로를 구비하는 다층 프린트 배선판(20)을 제조하였다. 그 결과, 극히 양호한 다층 프린트 배선판이 얻어졌다.

실시예 2

이 실시예 2에 있어서의 제조 방법은 실시예 1과 기본적으로 마찬가지이며, 다른 것은 유전층의 제거 방법뿐이다. 따라서, 중복된 설명이 되는 공정에 관한 기재는 생략하고 유전층의 제거 방법에 관해서만 설명한다.

이 실시예에서의 유전층 제거 방법은 디스미어 처리로 하고, 시판의 디스미어 용액을 이용하여 여분의 유전층을 용해시켜 제거하였다.

이상과 같이 하여, 내장 캐패시터 회로를 구비하는 다층 프린트 배선판(20)을 제조하였다. 그 결과, 극히 양호한 다층 프린트 배선판이 얻어졌다.

실시예 3

[지지체층 부착 캐패시터 회로 형성 부재의 제조]

전술한 바와 같이, 제2 도체층으로서 캐리어박 부착 동박을 사용하였다. 이 캐리어박 부착 동박에는 필러블(peelable) 타입과 엣쳐블(etchable) 타입이 있으며 모두 사용가능하지만, 공정을 간편화할 수 있는 필러블 타입의 사용이 바람직하며 그 중에서도 접합 계면에 중금속을 사용하고 있지 않은, 캐리어박과 도체층 사이에 치환기를 가지는 트리아졸 화합물인 1,2,3-벤조트리아졸, 카르복시벤조트리아졸 등의 유기 접합계면을 구비한 것을 사용하였다.

상기 공정 a 및 공정 b를 거쳐 유전층 제거가 종료된 유전층 구성 재료인 도 13의 (a)의 제1 도체층 표면에 드라이 필름을 접합시키고, 이 에칭 패턴을 노광·현상하여 도 13의 (b)로 하였다. 그리고 구리 에칭액으로 제1 도체층을 에칭하여 제1 전극 패턴을 형성하고, 알칼리 용액으로 레지스트 박리를 행하고 수세하여 도 13의 (c)의 단면 형상의 지지체층 부착 캐패시터 회로 형성 부재를 얻었다.

실시예 4

[칩 형상 캐패시터 회로 형성 부재 1의 제조-1]

실시예 1(유전층 구성 재료의 제조 공정)의 방법에 의해 얻어진 도 19의 (c)에 나타내는 유전층 제거가 종료된 유전층 구성 재료의 제1 전극 패턴보다 약간 큰 사이즈의 타발 틀을 제작하고 프레스법으로 제2 도체층을 타발하여, 분단된 칩 형상 캐패시터 회로 형성 부재(도 19의 (d))를 얻었다. 이 방법에 따른 칩 형상 캐패시터 회로 형성 부재에는 양면 도체층 피복 유전체를 직접 타발하는 경우에 발생하는 제1 전극 회로와 제2 전극 회로 간의 쇼트가 없어, 양호한 결과가 얻어졌다.

실시예 5

[칩 형상 캐패시터 회로 형성 부재 1의 제조-2]

도 20의 (a)에 나타내는 바와 같이, 실시예 1(유전층 구성 재료의 제조 공정)의 방법에 의해 얻어진 유전층 제거가 종료된 유전층 구성 재료의 제1 전극 패턴상 전면(全面)에 드라이 필름을 피복하고 노광하여 전면 에칭 레지스트 겸 지지 필름으로 하였다. 이어서, 제2 도체층 표면에도 드라이 필름을 점착하고, 에칭 패턴을 노광한 후 현상하여 도 20의 (b)에 나타내는 바와 같이, 제2 전극 패턴의 에칭 레지스트를 형성하였다. 그 후 에칭하고 레지스트층을 박리하여 제2 전극 회로를 형성한 캐패시터 시트 도 20의 (c)을 얻었다. 이때, 제1 도체층에 니켈박을 사용하고, 제2 도체층에 동박을 사용함으로써 제1 도체층의 에칭에는 염화구리 등의 산계, 제2 도체층의 에칭에는 과황산암모늄 등의 알칼리계를 사용할 수 있어, 에칭에 의한 제2 전극 회로 가공 시의 제1 전극 회로에 대한 데미지를 피할 수 있다. 이 방법에 따른 캐패시터 시트에는 양면 도체층 피복 유전체를 직접 타발하는 경우에 발생하는 제1 전극 회로와 제2 전극 회로 간의 쇼트가 없어, 양호한 결과가 얻어졌다.

실시예 6

[캐패시터 시트 2의 제조]

실시예 3에서 얻어진 도 21의 (a)의 단면 형상의 지지체층 부착 캐패시터 회로 형성 부재의 지지체층을 박리·제거하여 분단된 칩 형상 캐패시터 회로 형성 부재(도 21의 (b))를 얻었다. 이 방법에 따르면, 칩 형상 캐패시터 회로 형성 부재에 는 이미 제1 전극 회로 및 제2 전극 회로의 조합이 독립적으로 형성되어 있으며, 지지체의 제거만으로 캐패시터 시트를 얻을 수 있으므로, 양 전극 간의 쇼트가 없어, 양호한 결과가 얻어졌다.

본 발명에 따른 유전층 구성 재료 및 캐패시터 회로 형성 부재는, 주로 금속 피복 유전체를 이용하여 제조되는 것이기 때문에, 금속 피복 유전체로서의 내전압 측정이 가능하다. 따라서, 미리 금속 피복 유전체 상태에서 내전압 측정을 행함으로써, 유전층 구성 재료로서도 이 유전층 구성 재료 및/또는 캐패시터 회로 형성 부재를 이용하여 제조하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 캐패시터 성능의 품질 보증이 가능해지는 것이다. 또한, 본 발명에 따른 유전층 구성 재료 및 캐패시터 회로 형성 부재는, 캐패시터를 구성하는 부위를 제외하고 불필요한 부위에 유전층이 존재하지 않기 때문에, 다층 프린트 배선판으로 가공했을 때에 캐패시터 근방에 있는 시그널 회로 등에 대한 악영향을 미치지 않게 되고, 인덕터 등의 다른 회로 소자를 매설·배치하는 것도 용이해져, 회로 설계의 허용 범위가 크게 넓어진다.

Claims

다층 프린트 배선판의 내장 캐패시터 회로의 유전층 구성 재료의 제조 방법으로서, 이하에 나타내는 공정 a 및 공정 b를 포함하는 것을 특징으로 하는 유전층 구성 재료의 제조 방법.

공정 a: 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하는 금속 피복 유전체를 이용하고, 제1 도체층을 에칭가공하여 제1 전극 회로를 형성하는 제1 전극 회로 형성 공정.

공정 b: 제1 전극 회로 사이에 노출된 유전층을 제거하여, 유전층 구성 재료로 하는 유전층 제거 공정.
제1항에 있어서,

상기 공정 a에서 이용하는 금속 피복 유전체는, 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하고, 제2 도전층 위에 절연층을 개재하여 제3 도체층을 구비하는 5층 구성의 금속 피복 유전체를 이용하는 유전층 구성 재료의 제조 방법.
제1항에 있어서,

상기 공정 a에서 이용하는 금속 피복 유전체는, 제1 도체층/유전층/제2 도체층의 3층의 층 구성을 포함하고, 제2 도전층 위에 지지체를 구비하는 4층 구성의 금속 피복 유전체를 이용하는 유전층 구성 재료의 제조 방법.
제1항에 있어서,

상기 공정 b의 유전층 제거 공정은 화학 반응을 이용하여 용해·제거하는 것을 특징으로 하는 유전층 구성 재료의 제조 방법.
제4항에 있어서,

상기 화학반응은 디스미어 처리인 유전층 구성 재료의 제조 방법.
제1항에 있어서,

상기 공정 b의 유전층 제거 공정은 기계 가공 기법을 이용하여 제거하는 것을 특징으로 하는 유전층 구성 재료의 제조 방법.
제6항에 있어서,

상기 기계 가공 기법이 블래스트 처리인 유전층 구성 재료의 제조 방법.
제1 도체층/유전층/제2 도체층의 3층 구성의 금속 피복 유전체를 이용하여 제1항에 기재된 방법에 의해 유전층 구성 재료를 제조하고,

또한, 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성하는 것을 특징으로 하는 칩 형상 유전층 구성재로 하는 캐패시터 회로 형성 부재의 제조 방법.
제1 도체층/유전층/제2 도체층/절연층/제3 도체층을 구비하는 5층 구성의 금속 피복 유전체를 이용하여 제1항에 기재된 방법에 의해 유전층 구성 재료를 제조하고,

또한, 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성하는 것을 특징으로 하는 캐패시터 회로층/절연층/제3 도체층의 층 구성의 캐패시터 회로 형성 부재의 제조 방법.
제1 도체층/유전층/제2 도체층/지지체층을 구비하는 4층 구성의 금속 피복 유전체를 이용하여 제1항에 기재된 방법에 의해 유전층 구성 재료를 제조하고,

또한, 당해 유전층 구성 재료의 제2 도체층의 불요부를 제거하여 제2 전극 회로를 형성하는 것을 특징으로 하는 캐패시터 회로층/지지체층의 층 구성의 캐패시터 회로 형성 부재의 제조 방법.
제1 도체층/유전층/제2 도체층의 3층 구성의 금속 피복 유전체를 이용하여 제1항에 기재된 방법에 의해 제조한 유전층 구성 재료로서,

제1 전극 회로, 제1 전극 회로의 아래에 위치하는 유전체층, 및 제2 도체층의 층 구성을 구비하는 것을 특징으로 하는 유전층 구성 재료.
제1 도체층/유전층/제2 도체층/절연층/제3 도체층을 구비하는 5층 구성의 금 속 피복 유전체를 이용하여 제1항에 기재된 방법에 의해 제조한 유전층 구성 재료로서,

제1 전극 회로, 제1 전극 회로의 아래에 위치하는 유전체층, 제2 도체층, 절연층 및 제3 도체층의 층 구성을 구비하는 것을 특징으로 하는 유전층 구성 재료.
제1 도체층/유전층/제2 도체층/지지체층을 구비하는 4층 구성의 금속 피복 유전체를 이용하여 제1항에 기재된 방법에 의해 제조한 유전층 구성 재료로서,

제1 전극 회로, 제1 전극 회로의 아래에 위치하는 유전체층, 제2 도체층 및 지지체층의 층 구성을 구비하는 것을 특징으로 하는 유전층 구성 재료.
제8항에 기재된 방법으로 제조된 칩 형상의 캐패시터 회로 형성 부재.
제9항에 기재된 방법으로 제조된 캐패시터 회로층/절연층/제3 도체층의 층 구성의 캐패시터 회로 형성 부재.
제10항에 기재된 방법에 의해 제조된 캐패시터 회로층/지지체층의 층 구성의 캐패시터 회로 형성 부재.
제11항 내지 제13항 중 어느 한 항에 기재된 유전층 구성 재료를 이용하여 얻어지는 것을 특징으로 하는 내장 캐패시터 회로를 구비한 다층 프린트 배선판.
제14항 내지 제16항 중 어느 한 항에 기재된 캐패시터 회로 형성 부재를 이용하여 얻어지는 것을 특징으로 하는 내장 캐패시터 회로를 구비한 다층 프린트 배선판.