JP2001291801A - 直接取付けチップスケール・パッケージ - Google Patents

直接取付けチップスケール・パッケージ

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JP2001291801A JP2001074456A JP2001074456A JP2001291801A JP 2001291801 A JP2001291801 A JP 2001291801A JP 2001074456 A JP2001074456 A JP 2001074456A JP 2001074456 A JP2001074456 A JP 2001074456A JP 2001291801 A JP2001291801 A JP 2001291801A
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Abstract

(57)【要約】 （修正有） 【課題】 素子と基板とを相互接続する半田接点上の応
力を吸収するためのアンダーフィル材の使用なしに、プ
リント配線基板に直接取付け可能である信頼できるチッ
プスケール又はフリップチップ半導体素子を提供する。 【解決手段】 チップ４０１厚が５０から２５０ミクロ
ンの範囲まで薄くした基盤を有し、プリント回路基板４
２５の熱特性と近似する固有の熱特性を有する裏張り又
はキャップ層４０３を取付け、入出力端子に取付けた半
田バンプ４１５接点を提供するシリコンチップを提供す
る。半田バンプはチップの入出力端子に直接取付けられ
るか、又はチップの能動面に取付けたポリマ・フィルム
４３３のヴァイア４１４を介してルートされる。裏張り
層は、シリコン及び裏張りの組合せの熱膨張係数が回路
基板と大体整合し、半田接点への応力を最小とするよ
う、十分な厚さに積層又はモールドされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に半導体素子のチップスケール・パッケージに関係す
る。
【０００２】
【従来の技術】電子部品業界では標準的に、チップとし
て知られ、最も一般的にはシリコンから作成された半導
体基盤上に集積回路（ＩＣ）が作成される。シリコン・
チップは、通常は大きなパッケージに組み込んで、シリ
コンの入出力接点間の距離又はピッチを実質的に拡大し
て、プリント回路基板への取付けに適合するようにして
いる。またパッケージはＩＣを機械的及び環境的な損傷
から保護する役割を果たしている。より小さい製品外観
により多くの機能を詰め込もうとする傾向により、さら
に小さな電子部品を使用して寸法と機能の高密度化を改
善し、消費者及び関連商品の製造業者に絶え間ない素晴
らしい挑戦を与えている。
【０００３】最近半導体業界では、リードフレーム構造
のように、より代表的な入出力（Ｉ／Ｏ）端子の周辺取
付けに対して、エリアアレイ形式のように寸法を減少し
たパッケージを取り入れている。しかしながら、パッケ
ージにより占有されるプリント回路基板（ＰＣＢ）上の
面積は、シリコンチップにより占有される面積より依然
として大きい。寸法を減少し密度を増加させるという課
題がプリント回路基板業界において要求されているの
で、ＩＣ素子接点の線をより細くしパッド間隔をより近
接させることになる。
【０００４】問題は素子の面積のみならず、高さ又は厚
さ、ならびに全体の重量である。これらの問題は現在使
用されかつ開発中の各種の携帯電子製品では重要な問題
である。集積回路チップと共に組立てられたパッケージ
も薄くなって来ている。複数個のチップを製造する脆い
シリコン・ウェファを薄くすることは破壊と歩留まり損
失の増加を招くという初期からの問題があった。しかし
ながら、薄くしたウェファは結構従順であり、破壊なし
に曲げることが可能であることが理解されるにつれてこ
れらの恐れは急速にぬぐい去られた。半導体基盤をバッ
クラップ（backlap）する又は研く方法は多数の応用例
で開発された。（＊）米国特許第5160560号。
【０００５】多くの会社が、伝統的なパッケージを使用
することなくボードに直接チップを取付ける（ＤＣＡ）
ことによる半導体パッケージの寸法の過大化およびそれ
に関連する性能の損失の問題を解決しようと努力した。
しかし、ある程度は成功したが、多数の技術的挑戦はま
だ克服されていない。
【０００６】チップの入出力（Ｉ／Ｏ）接点からプリン
ト配線基板への相互接続は、半田バンプ（bump）又は球
を介するに直接チップ取付けが行われるのが最も一般的
であり、これにより電気的機械的接続の両方を与える。
シリコンチップとプリント配線基板の材料は異なる熱膨
張率を有しているため、堅牢なチップとより熱的に膨張
する基板との間の半田接点に過大な応力が導かれる。熱
膨張係数（ＣＴＥ）不整合により生じる応力は半田リフ
ロー時や、ＩＣへの電力がオンオフを繰返す時に発生す
る。応力は標準的には１つ以上の半田接点に機械的故障
を発生し、また製品の電気的故障を生じる。
【０００７】チップスケール・パッケージ（ＣＳＰ）は
直接取付けフリップチップ素子への別の解決方法を与え
るために開発された。これらのパッケージ（ＣＳＰ）
は、電子製品、特に電話、ページャ、携帯コンピュー
タ、ビデオカメラ等で寸法、重量、性能の問題を解決す
るために使用される新たな小型の半導体パッケージを意
味する。ＣＳＰに対しては標準はまだ規定されておら
ず、結果として、多数の変形が存在し、そのいくつか
は、後述する「チップスケール・パッケージ」に記載さ
れている。一般に、チップはＣＳＰの主要構成品であ
り、パッケージの面積はチップそれ自体の面積より２０
％以上大きくはないが、パッケージはフリップチップの
直接取付けよりも堅牢にする支持機能を有している。
【０００８】不幸なことに、多くのチップスケール・パ
ッケージはＤＣＡチップ素子と同じ半田疲労故障の問題
を抱えている。この問題を緩和し、応力を分散させるた
め、ポリマ・フィラ又はアンダーカプセル化材料を毛管
現象により液体形式で導入して、半田球を取囲みチップ
またはＣＳＰとＰＣ基板との間の空隙を埋める。「アン
ダーフィル（underfill）」は時間、温度、紫外線露
出、又はこれらの組合せを介して堅牢な形にする。
【０００９】「アンダーフィル」プロセスは以下に限定
されないが、以下を含む多数の欠点を有する：ＩＣの顧
客により実行されなければならない面倒で時間のかかる
プロセス、応力に関連した故障を導くデバイスに生じた
空間、局所に生じた応力により発生させる１個以上の部
品へのアンダーフィルの接着不良、不可能ではないが困
難な再作業プロセス、余分な基板空間を占める素子周辺
の「アンダーフィル」材のフィレット（fillets）。
【００１０】
【発明が解決しようとする課題】従って、アンダーフィ
ルの必要性を除去した、信頼できる真のチップスケール
・パッケージの必要性が業界には存在する。
【００１１】本発明の目的は、素子と基板とを相互接続
する半田接点上の応力を吸収するためのアンダーフィル
材の使用なしに、プリント配線基板に直接取付け可能で
ある信頼できるチップスケール又はフリップチップ半導
体素子を提供することである。
【００１２】本発明の目的は、集積回路チップと裏張り
層を含む、プリント回路基板の熱膨張係数と大体等しい
係数を有する半導体素子を提供することである。
【００１３】本発明の目的は、半導体チップ自体と等し
い境界線を有する真のチップスケール・パッケージを提
供することも目的である。
【００１４】本発明のさらに他の目的は、裏張り層内に
電力又は接地面を有し、チップ背面と接続するＣＳＰを
提供することである。
【００１５】本発明の目的は、熱スプレッダを含む真の
チップスケール・パッケージを提供することである。
【００１６】本発明の別な目的は、従来の厚さのシリコ
ンチップより大きな柔軟性を有し、それ故割れにくい非
常に薄いシリコンチップ基盤のチップスケール・パッケ
ージを提供することである。
【００１７】本発明の別な目的は回路基板への組込み後
取外しや交換可能なＣＳＰ又はフリップチップ素子を提
供することである。
【００１８】
【課題を解決するための手段】本発明の目的は、チップ
厚が５０から２５０ミクロンの範囲まで薄くした基盤を
有し、プリント回路基板（ＰＣＢ）の熱特性を近似する
固有の熱特性を有する裏張り又はキャップ層を取付け、
入出力端子に取付けた半田バンプ接点を提供するシリコ
ンチップを提供することにより達成される。半田バンプ
はチップの入出力端子に直接取付けられるか、又はチッ
プの能動面に取付けたポリマ・フィルムの内挿体のヴァ
イア（vias）を介してルートされる。シリコン・ウェフ
ァの背面は、チップに指定の厚さを与えるため当該技術
で公知の、化学的、機械的又は化学・機械的装置により
厚さを減じられる。有機、金属又は複合材を含む裏張り
層は、シリコン及び裏張りの組合せのＣＴＥが回路基板
と大体整合し、半田接点への応力を最小とするよう、十
分な厚さに積層又はモールドされる。裏張り層の境界線
はチップのそれと一致しているため、真のチップスケー
ル・パッケージが形成できる。
【００１９】高性能実施例では、金属層が裏張り層に取
付けられ、電気的接触がチップの背面の能動要素と行な
われ、これにより電力又は接地面を与え、殆ど余分な経
費なしに回路の改良された性能を可能とする。
【００２０】さらに他の実施例では、裏張り層を熱伝導
材と不規則形状から製造してチップ背面からの改良され
た熱消散を与える。
【００２１】本発明の以上の及びその他の目的、機能お
よび利点は、添付図面を参照して進められる本発明の望
ましい実施例の以下の詳細な説明からより明らかとな
る。
【００２２】
【発明の実施の形態】図１はプリント配線基板に直接取
付けた本発明の半導体素子の断面図である。この素子
は、信頼できる、高性能組立を提供し、基板と素子との
間の半田接点上の応力を拡散させるためのポリマ・アン
ダーフィル材の必要性を除去した、多数の新規特徴を含
む。
【００２３】図１の素子は、第１面１１と第２面１２と
を有する集積回路チップ１０１を含む。露出された第２
面１２を有するシリコン基盤は５０から２５０ミクロン
の全体チップ厚を与えるよう薄くされる。チップの活動
面すなわち第１面１１と既知技術のプリント回路基板１
１０との間の接触は、電気的及び機械的接続を形成する
よう熱的にリフローされた半田球１０２により行なわれ
る。
【００２４】裏張り又はキャップ層１０３は積層又はモ
ールドのような技術を使用してチップの第２面１２に貼
り付けられる。重要な貢献をしない薄くしたシリコンチ
ップと結合した裏張り層１０３の設計と材料特性は、プ
リント回路基板１１０の熱膨張特性に近似している。こ
の特徴は既存のフリップチップ又はチップスケールパッ
ケージと対比される。それらにおいては、シリコンチッ
プの熱特性が主要であり、しかも回路基板のより高い膨
張に対するチップの低膨張率が半田接点に応力を発生さ
せ、これが高価なアンダーフィル材とプロセスを必要と
していた。
【００２５】５０から２５０ミクロンまで薄くされたシ
リコンチップは半導体チップをパッケージする普通でな
い方式を提供する。比較上、標準的なシリコンウェファ
は大体０．７から０．８ｍｍ厚でプロセスされ、パッケ
ージに組込む前に０．１５から０．４５ｍｍまで薄くさ
れる。望ましい実施例では、裏張り層又はキャップの熱
特性がシリコンチップの熱膨張係数（ＣＴＥ）と弾性係
数に対して優勢とするためにシリコンは異常に薄くされ
る。薄いシリコンチップと裏張り層の組合せの熱特性に
より、組立体が取付けられるプリント回路基板のそれと
整合または近似するよう調整された実効ＣＴＥが生じ
る。
【００２６】半田接点の故障機構と半田接点に対する熱
不整合の効果は何年にもわたって議論され解析されてき
ている。多数のデータを基に、集積回路素子とプリント
回路基板のような組立体の２つの対向面の熱特性を従順
なすなわち応力を吸収する材料により補償するか、又は
部品の熱特性を整合させなければならないことが知られ
ている。
【００２７】本発明のシリコンチップのＣＴＥが約２．
３ｘ１０−６インチ／インチで、ＦＲ−４の標準のプリ
ント配線基板が約１５ｘ１０−６ＰＰＭであるとする
と、裏張り層のＣＴＥはＰＣＢをわずかに越えなければ
ならない。基板との整合を与えるのに必要な裏張りの厚
さはチップ面積を基に計算され、一般的に１００から５
００ミクロンの範囲である。裏張り層の適切な材料は、
銅のような金属、充填ポリマのような複合材料及び整形
コンパウンド又は有機材料からなる。シリコンと裏張り
との間の応力は低い係数の裏張り又は従順な接着剤によ
り緩和される。
【００２８】望ましい実施例では、裏張り層１０３は複
数個の集積回路を有する完全にプロセスされたシリコン
・ウェファ上に積層される。ウェファは、計算された望
ましい厚さまで当該技術で既知の化学的、機械的、又は
化学・機械的手段により厚さを減じられる。シリコン・
ウェファの円形形状に形成された裏張り材はウェファ背
面と整合する表面上に薄い接着剤を有する。熱と圧力下
での裏張りの積層化に続き、取付けた裏張りを有するウ
ェファを複数個のＣＳＰ素子に切り分ける。または、複
合モールド合成物を使用してウェファ背面に裏張り層を
モールドする。
【００２９】図２に示した１実施例では、シリコンチッ
プ１０１の第１面１１は、ポリイミドまたはＢＣＢポリ
マのような薄膜誘電層１２により保護される。その薄膜
誘電層はチップＩ／Ｏ １４を回路基板上の受取りパッ
ドと適合する接触パッド１５の望ましいピッチとパター
ンに再分配するために使用される薄い金属化相互接続パ
ターン１３を支持する。チップ１４上でしばしば不規則
に位置するＩ／Ｏ接触パッドを再分配することにより、
標準化された間隔を有するエリア・アレイがパッド１５
に設けられる。Ｉ／Ｏの相互接続パターン化と再分配は
ウェファのバックラップ又は薄くする作業の前のウェフ
ァ・プロセスに含まれる。
【００３０】図３の別な実施例では、金属化相互接続部
とＩ／Ｏの再分配を有する柔軟なフィルム内挿体３３が
チップ３０１の第１面３１に積層化される。柔軟な誘電
フィルム３３の電導ヴァイア３１４がチップＩ／Ｏとフ
ィルムの対向面上の半田球３１５との間の相互接続を与
える。柔軟なフィルム内挿体３３はチップスケール・パ
ッケージの技術で公知の技術を使用して、ウェファに又
は望ましくは単一化したチップへ適用される。柔軟なフ
ィルム内挿体は標準的には銅相互接続とメッキしたヴァ
イアを有するポリイミド族の熱的に安定なフィルムを含
む。図４ａは本発明の完全に製造したＣＳＰ４２０の断
面図で、薄いシリコンチップ４０１の第１面に取付けた
柔軟なフィルム内挿体４３３と、シリコンチップの第２
又は背面に取付けたＣＴＥ制御裏張り又はキャップ層４
０３とを含む。半田球４１５は柔軟なフィルム内挿体の
電導ヴァイア４１４によりチップＩ／Ｏに接続される。
チップと組合された裏張り４０３の熱特性はＰＣＢのそ
れと整合する。柔軟なフィルム内挿体は十分薄く組立体
のＣＴＥ計算では無視可能である。
【００３１】図４ｂで、ＣＳＰ４２０はプリント配線基
板４２５に取付けられる。堅牢なＣＳＰ組立体４２０は
業界で既知の自動化ピック配置装置を使用してＰＣＢに
容易に組立てられ、素子とＰＢＣとの間のＣＴＥ整合の
結果として、面倒なアンダーフィル・プロセスは必要な
い。局所的に過熱して半田を再融解することにより、受
取りパッド上の金属化が無傷である限り半導体素子を取
外して再配置してもよい。アンダーフィル化合物のよう
な異質の材料から汚染されることなく素子を再配置し取
替えることができるので、アンダーフィル材料を有する
既存の技術に対してプリント回路基板ユーザーに重要な
利点を与える。
【００３２】集積回路は、能動素子を表面より十分下に
埋め込むようにしばしば設計され製造される、そしてこ
れらの能動素子が電力又は接地面と直接接触可能である
場合この機能は特に有効である。特に、埋め込み素子へ
の電力又は接地接点を必要とする回路は、図５に図示し
た本発明の高性能実施例のような、ＣＳＰ素子に非常に
適合している。集積回路チップ５０１はチップの第１面
５１１から５０ミクロン以上下に延びる複数個の能動ウ
ェルまたはトレンチ構造５０６を含む。ウェファを背面
から薄くしてこれらの能動素子を露出し、これにより裏
張り層５０３の第１面５０４上の金属化電力又は接地面
５１３による電気的接点を行なうことを可能とする。金
属化面５１３は回路の露出素子５０６と接触させられ、
電導接着剤又は圧縮状態に保持された表面の機械的接点
により回路と接地基板との間で電気的接続が行なわれ
る。金属の薄膜を蒸着又は積層化することにより接地面
付きの低コストで高性能パッケージが裏張り層に形成さ
れる。
【００３３】さらに他の実施例では、熱的に強化したＣ
ＳＰ６２０の裏張り又はキャップ層６０３が、改良され
た熱消散の手段を与える隆起域のアレイにより形成され
る。熱伝導性複合材料からモールドされた不規則形状の
背面層６０３は、空気流れのためのチャネルを形成する
と共に、雰囲気による放射冷却用の増大した表面積を有
することによる改良された熱消散を可能とする。前の実
施例と同じく、シリコン及び裏張り層の組合せの熱膨張
はプリント配線基板のそれと整合される。高熱伝導裏張
り層は、炭素、微粒子状金属又は伝導性無機成分のよう
な材料を混ぜ合わせたモールド・ポリマを含む。
【００３４】本発明の変動体素子を製造するため多数の
プロセス・オプションが存在する；すなわちプリント回
路基板への直接取付け用の信頼できるフリップチップ又
はＣＳＰパッケージである。大部分の個別のプロセスと
構成の材料は業界で既知であるが、以下の段階では本発
明の直接チップ取付け素子を製造するために組合され
る。
【００３５】図７ａから図７ｅに図示した望ましい実施
例では、第１面７１１上に製造した複数個の集積回路を
有する半導体ウェファ７００は第２面７１３からバック
ラップされて化学的・機械的研磨技術７５０により５０
ミクロン厚ウェファ７０１を与える。図７ｂに示す次の
段階では、シリコン・ウェファの円形形状と寸法に予め
切断され、かつ５０から１００オングストローム厚の金
７２１の蒸着薄膜を有する大体０．１から０．５ｍｍ厚
の裏張り層７２０が矢印７５５により指示されるＵＶ露
出を使用してＵＶ敏感接着剤７０３によりウェファに取
付けられる。裏張り層は、大体１６ＰＰＭの膨張係数を
有するＢＴ樹脂のような、ＰＣＢのそれと非常に近い又
はわずかに大きい膨張係数を有する材料を含む。図７ｃ
では、取付けた裏張り又はキャップ層を有するウェファ
が鋸７６０又はレーザー技術を使用して複数個の別々の
キャップ付きチップに切断される。
【００３６】図７ｄで、単一化された素子７０２の境界
線と等しい境界線を有する予め形成した柔軟なフィルム
内挿体７３３をチップの第１面上に整合し位置決めし、
熱７６５と圧力７６６を印加してフィルムを積層化し、
裏張り層への接着剤の硬化を完了する。組立てたＣＳＰ
７０５はプラズマ補助スパッタリングにより洗浄されて
ヴァイア及び接触パッド７４からの汚染を除去し、図７
ｅでは、半田球７１０が内挿体上の入出力ランド７４の
各々の上に位置決めされ、熱リフローにより取付けられ
る。
【００３７】別の実施例では、図２に示すようにＩ／Ｏ
再ルート用のパターン化金属付きの薄膜誘電体を有する
ウェファが図７ａで前述したように約１００ミクロンの
厚さまで薄くされる。ウェファは図７ｃに図示するよう
にダイヤモンド鋸を用いて個別のチップに切り分けられ
る。各チップは取外し剤で裏張りしたモールドプレスの
空洞部に位置決めされ、約２０ＰＰＭの膨張係数を有す
るモールド化合物が空洞部に注入され各チップの背面を
覆うようにされる。モールドされたキャップは０．１か
ら０．５ｍｍ厚の範囲である。モールドからの射出に続
いて、半田球がチップの表面上の再ルートされた相互接
続部の洗浄されたＩ／Ｏランドに位置決めされ、半田は
加熱されてリフローされる。
【００３８】本明細書で望ましい実施例の詳細な説明が
与えられた。本発明は各種の形式で実施されることを理
解すべきである。それ故、本明細書で開示した固有の詳
細は制限的に解釈すべきではなく、本発明を実質的に適
切な任意の詳細なシステム、構造又は方法で使用する当
業者への教示の基礎として解釈すべきである。
【００３９】以上の説明に関して更に以下の項を開示す
る。 （１）直接チップ取付け半導体素子において、第１面と
第２面とを有する集積回路チップを含み、 イ）半田球のアレイに相互接続された入出力接点と回路
とを含む前記第１面と、 ロ）厚さ５０から２５０ミクロンのシリコン基盤を含む
前記第２面と、 ハ）前記第２面に貼り付けた裏張り層であって、シリコ
ン基盤と裏張り層の熱膨張係数はプリント配線基板のそ
れと大体等しい前記裏張り層と、を含む直接チップ取付
け半導体素子。 （２）第１項記載の半導体素子において、前記半田球へ
の電導ヴァイアを有する柔軟フィルムを介して前記接点
をルートするチップスケール・パッケージを含む半導体
素子。 （３）第１項記載の半導体素子において、チップの前記
第２面と前記裏張り層と接触する電力又は接地面をさら
に含む半導体素子。 （４）第１項記載の半導体素子において、素子の境界線
が前記集積回路チップのそれと一致している半導体素
子。 （５）第１項記載の半導体素子において、前記裏張り層
は複合材料を含む半導体素子。 （６）第１項記載の半導体素子において、前記裏張り層
は金属を含む半導体素子。 （７）第１項記載の半導体素子において、前記裏張り層
厚を計算してプリント配線基板の熱膨張係数と等しくす
るようにした半導体素子。 （８）第１項記載の半導体素子において、素子は、前記
半田球へ薄い誘電フィルムを通して薄いフィルム金属化
により相互接続された入出力接点を有するフリップチッ
プ素子である半導体素子。 （９）第１項記載の半導体素子において、前記裏張り層
の露出面は不規則形状をしていて増加した表面積を与え
る半導体素子。
【００４０】（１０）直接取付け半導体素子を形成する
方法において、 イ）半導体ウェファに第１面上に製造した複数個の集積
回路を与え、約５０から２５０ミクロン厚まで第２面か
ら前記ウェファを薄くする段階と、 ロ）プリント回路基板の膨張係数と同様の係数を有する
材料を含む裏張り層を、前記ウェファの第２面に積層す
る段階と、 ハ）前記ウェファを個別のチップに切り分ける段階と、 ニ）チップ寸法に予め形成され前記チップの能動面に形
状を合わせた柔軟なフィルム内挿体を貼り付ける段階
と、 ホ）組立体を熱的に処理して裏張り及び内挿体層の両方
の接着剤を相互リンクする段階と、 へ）半田球を内挿体の入出力ランドに取付ける段階と、
を含む直接取付け半導体素子を形成する方法。 （１１）第１０項記載の直接取付け半導体素子の製造方
法において、裏張り層は前記切り分けたチップの第２面
上にモールドされた直接取付け半導体素子の製造方法。
【００４１】（１２）直接取付け半導体素子の製造方法
において、内挿体は、入出力接点を所定のエリアアレイ
へ再ルートするため薄膜誘電層上にパターンされた薄膜
金属により前記ウェファの第１面上に製造され、 ロ）５０から２５０ミクロンの厚さまで背面から前記ウ
ェファを薄くする段階と、 ハ）プリント回路基板の膨張係数と同様の係数を有する
材料を含む裏張り層を、前記ウェファの第２面に積層す
る段階と、 ニ）前記ウェファを個別のチップに切り分ける段階と、 ホ）組立体を熱的に処理して裏張り層の接着剤を相互リ
ンクする段階と、 へ）半田球を内挿体の入出力ランドに取付ける段階と、
を含む直接取付け半導体素子の製造方法。 （１３）直接取付け半導体素子の製造方法において、内
挿体は、入出力接点を所定のエリアアレイへ再ルートす
るため薄膜誘電層上にパターンされた薄膜金属により前
記ウェファの第１面上に製造され、 ロ）５０から２５０ミクロンの厚さまで背面から前記ウ
ェファを薄くする段階と、 ハ）プリント回路基板の膨張係数と同様の係数を有する
裏張り層を前記ウェファの第２面にモールドする段階
と、 ニ）半田球を内挿体の入出力ランドに取付ける段階と、 ホ）前記ウェファを個別のチップに切り分ける段階と、
を含む直接取付け半導体素子の製造方法。
【００４２】（１４）素子と基板とを相互接続する半田
接点への応力を吸収するためのアンダーフィル材を使用
することなくプリント配線基板に直接取付け可能である
信頼できるチップスケール又はフリップチップ半導体素
子が、チップ厚が５０から２５０ミクロンの範囲となる
まで薄くされた基盤を有し、プリント回路基板（ＰＣ
Ｂ）の固有の熱特性を近似するため特定の熱特性を有す
る裏張り又はキャップ層を取付け、入出力端子に取付け
た半田バンプ接点を与える、シリコンチップにより与え
られる。
【００４３】引用文献 米国特許 #5160560号 その他の出版物 ジョン・エッチ・ラウ及びシーウェイ・リッキイ・リ
ー、チップスケール・パッケージ、設計、材料、プロセ
ス、信頼性及び応用例、マグロウヒル社、ニューヨーク
州、1999年
【図面の簡単な説明】
【図１】プリント回路基板に直接取付けた半導体素子の
断面図。
【図２】所定のエリアアレイへのチップ入出力の再ルー
トを図示。
【図３】半田バンプ接点を有する内挿体の断面図。
【図４】ａは本発明のチップスケール・パッケージの断
面図。ｂはプリント回路基板に取付けたＣＳＰ。
【図５】プリント回路基板に取付けた高性能チップスケ
ール・パッケージの断面図。
【図６】熱スプレッダ裏張りを有するチップスケール・
パッケージの断面図。
【図７】本発明の直接チップ取付け素子の製造のプロセ
ス段階。
【符号の説明】
１０１ 集積回路チップ １０２ 半田球 １０３ 裏張り層 １１ 第１面 １２ 第２面 １１０ プリント回路基板

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 直接チップ取付け半導体素子において、
    第１面と第２面とを有する集積回路チップを含み、 イ）半田球のアレイに相互接続された入出力接点と回路
    とを含む前記第１面と、 ロ）厚さ５０から２５０ミクロンのシリコン基盤を含む
    前記第２面と、 ハ）前記第２面に貼り付けた裏張り層であって、シリコ
    ン基盤と裏張り層の熱膨張係数はプリント配線基板のそ
    れと大体等しい前記裏張り層と、を含む直接チップ取付
    け半導体素子。
  2. 【請求項２】 直接取付け半導体素子を形成する方法に
    おいて、 イ）半導体ウェファに第１面上に製造した複数個の集積
    回路を与え、約５０から２５０ミクロン厚まで第２面か
    ら前記ウェファを薄くする段階と、 ロ）プリント回路基板の膨張係数と同様の係数を有する
    材料を含む裏張り層を、前記ウェファの第２面に積層す
    る段階と、 ハ）前記ウェファを個別のチップに切り分ける段階と、 ニ）チップ寸法に予め形成され前記チップの能動面に形
    状を合わせた柔軟なフィルム内挿体を貼り付ける段階
    と、 ホ）組立体を熱的に処理して裏張り及び内挿体層の両方
    の接着剤を相互リンクする段階と、 へ）半田球を内挿体の入出力ランドに取付ける段階と、
    を含む直接取付け半導体素子を形成する方法。
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