KR20070024366A - 언더필 재료를 사용하여 전자 부품을 탑재한 기판 및 그제조 방법 - Google Patents

언더필 재료를 사용하여 전자 부품을 탑재한 기판 및 그제조 방법 Download PDF

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KR20070024366A
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요시히로 마치다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명에 따른 기판(1)은 기판 본체(3), 기판 본체(3)상에 전기적으로 접속되어 실장된 전자 부품(5), 및 기판 본체(3)와 기판 본체에 전기적으로 접속된 전자 부품(5)의 표면 사이의 부분을 충전시키는 언더필 재료(under-fill material)(19)를 포함한다. 기판 본체에 다른 부품을 전기적으로 접속하기 위해 전자 부품(5)과 기판 본체(3)의 접속 영역으로부터 외측으로 유출되는 언더필 재료의 층(19a)을 관통하는 홀(21)이 설치된다.
언더필 재료, 전자 부품, 절연층, 관통홀, 드릴링 가공

Description

언더필 재료를 사용하여 전자 부품을 탑재한 기판 및 그 제조 방법{BOARD HAVING ELECTRONIC PARTS MOUNTED BY USING UNDER-FILL MATERIAL AND METHOD FOR PRODUCING THE SAME}
도 1은 본 발명의 기판을 설명하는 개략도.
도 2의 (a) 및 도 2의 (b)는 본 발명의 기판의 제조를 설명하는 도면.
도 3의 (a) 및 도 3의 (b)는 종래 기술에 따른 기판의 제조를 설명하는 도면.
도 4의 (a) 내지 도 4의 (c)는 전자 부품을 매립한 상태의 본 발명에 따른 실시예의 기판의 제조를 설명하는 도면.
도 5는 전자 부품을 매립한 상태의 본 발명에 따른 실시예의 기판의 사용을 예시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
1, 31′, 31″···기판
3, 33, 53···기판 본체
5, 35, 55···전자 부품
13a, 13b, 41, 61···기판 본체의 패드
19, 37, 65···언더필 재료
19a, 37a···유출된 언더필 재료의 얇은 층
21, 39···언더필 재료의 얇은 층에 형성된 홀
71···전자 부품을 덮는 절연층
73···전자 부품을 덮는 절연층에 형성된 홀
본 발명은 기판 및 그 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 언더필 재료(under-fill material)를 사용하여 전자 부품을 탑재한 기판 및 상기 기판의 제조 방법에 관한 것이다.
전자 부품, 예를 들면 고밀도를 갖는 배선 기판 등 기판상의 반도체 칩을 실장하는 방법으로서, 플립 칩 본딩법(flip chip bonding method)이 알려져 있다. 플립 칩 본딩법에서는, 땜납 범프(solder bump)가 반도체 칩의 전극 패드상에 설치되므로, 땜납 범프를 통하여 칩의 전극과 정렬되도록 칩을 탑재하게 되는 기판에 형성되는 전극 패드상에 상기 칩이 탑재된다. 칩과 기판 사이의 열팽창률 차이로부터 기인하는 응력이 땜납 범프 접속 부재에 집중되는 것을 방지할 목적으로, 탑재된 칩과 기판 사이의 간극(gap)은 주로 언더필 재료로 충전된다. 언더필 재료로서, 실리카 등의 필러(filler)를 포함하는 수지가 채용된다.
언더필 재료는 모세관 작용에 의해 칩과 기판 사이의 부분에 주입된 후, 가열에 의해 경화된다. 언더필 재료가 가열되는 경우, 언더필 재료의 수지의 유동성 이 증가되어 언더필 재료의 일부가 칩과 기판 사이의 부분으로부터 외측으로 유출된다. 칩과 기판 사이의 부분을 충전하는 언더필 재료의 부족(공극(void)에 기인함)을 피하기 위해, 언더필 재료는 일반적으로 다소 과잉 사용된다. 이것은 또한 언더필 재료의 가열에 의해 언더필 재료의 유출을 촉진한다.
칩이 탑재되는 기판의 표면상에, 기판에 다른 부품을 접속하는 패드가 존재하는 경우, 유출되는 언더필 재료가 패드 영역에 도달할 수도 있으므로, 언더필 재료는 기판에 다른 부품이 접속되는 것을 방지할 수 있다. 이러한 문제를 해결하기 위해, 지금까지 다양한 제안이 제시되고 있다. 예를 들면, 특허 문헌 1에 게재된 바와 같이, 기판의 패드가 돌출되는 땜납 레지스트상에서 유출되는 언더필 재료의 팽창을 방지하기 위해 댐 홈(dam groove)을 형성하는 기술 또는 언더필 재료의 팽창을 방지하는 댐 프레임(dam frame)이 댐 홈을 대신하여 땜납 레지스트에 부착되는 기술이 개시되어 있다. 이들 기술을 향상시키는 기술로서, 특허문헌 1에는, 언더필 재료의 유출을 방지하는 댐 홈 또는 댐 프레임을 사용하지 않고 땜납 레지스트의 표면의 일부가 언더필 재료를 즉각 밀어내는 경향을 갖도록 처리(땜납 레지스트에 별개의 재료를 도포하는 처리, 땜납 레지스트의 표면상에 레이저를 조사하여 조면화하는 처리 등)하는 기술이 개시되어 있다.
[특허 문헌 1] JP-A-2000-164610
언더필 재료가 유출되는 것을 방지하는 일반적인 기술에 있어서는, 칩 이외의 부품을 접속하기 위해 칩 영역으로부터 유출되는 언더필 재료를 갖는 부분을 사 용할 수 없다. 따라서, 유출을 방지하는 이러한 기술은 고밀도의 실장을 방해하는 요인이 된다. 또한, 땜납 레지스트의 표면을 처리하는 기술에는, 별개의 재료를 도포하거나 레이저를 조사하는 작업이 부가된다.
따라서, 본 발명의 목적은 종래 기술에 의한 홈 또는 프레임의 사용 또는 표면 처리 영역 등의 언더필 재료의 유출을 물리적으로 방지하는 수단의 사용에 대한 필요없이 실장 밀도를 더욱 향상시킨 기판을 제공하는 것이다.
본 발명에 따르면, 언더필 재료를 사용하여 전자 부품을 탑재한 기판이 제공되고, 기판은 기판 본체, 기판 본체상에 전기적으로 접속되어 실장된 전자 부품, 및 기판 본체와 기판 본체에 전기적으로 접속된 전자 부품의 표면 사이의 부분을 충전하는 언더필 재료를 포함하고, 기판 본체에 다른 부품을 전기적으로 접속하기 위해 전자 부품과 기판 본체의 접속 영역으로부터 외측으로 유출되는 언더필 재료의 층을 관통하는 홀을 설치한다.
본 발명에 따른 기판은 전자 부품을 매립하는 절연층을 더 포함하고, 절연층에 형성된 관통홀이 언더필 재료의 층을 관통하는 홀과 연통한다.
또한, 언더필 재료의 층을 관통하는 홀 및 절연층에 형성된 홀은 다른 층을 함께 전기적으로 접속시키는 도체 재료로 충전될 수 있다.
본 발명에 따른 기판은 기판 본체에 전자 부품을 접속하는 단계, 전자 부품과 기판 본체 사이의 부분을 언더필 재료로 충전하는 단계, 및 기판 본체와 다른 부품을 접속하기 위한 홀을 기판 본체에서 형성하는 단계를 포함하고, 전자 부품과 기판 본체의 접속 영역으로부터 외측으로 유출되는 상기 언더필 재료의 층을 홀이 관통하는 기판을 제조하는 방법에 의해 제조될 수 있다.
전자 부품과 기판 본체 사이의 부분을 언더필 재료로 충전시킨 후, 전자 부품을 덮는 절연층을 형성할 수 있고, 절연층과 언더필 재료의 층에 연속으로 홀을 형성하여 기판 본체에 다른 부품을 접속하기 위한 홀을 형성할 수 있다. 기판 본체에 다른 부품을 접속하기 위한 홀을 레이저 가공에 의해 형성하는 것이 바람직하다.
본 발명에 따르면, 홈 또는 프레임의 사용 또는 표면 처리 영역 등의 언더필 재료의 유출을 물리적으로 방지하는 수단의 사용 없이도, 실장 밀도를 더욱 향상시킬 수 있는 배선을 형성할 수 있는 기판이 제공될 수 있다.
도 1은 본 발명에 따른 기판(1)을 개략적으로 도시한다. 도 1에 나타낸 본 발명의 기판(1)은 기판 본체(3) 및 전자 부품(5)을 포함한다. 전극 패드(13a) 및 전극 패드(15)를 접합 부재(17)로 접합시킴으로써, 기판 본체(3) 및 전자 부품(5)이 전기적으로 접속된다. 기판 본체(3)의 전극 패드(13a)는 기판 본체(3)의 배선(7)을 덮는 땜납 레지스트층(9)에 설치된 개구부에 형성되어 배선(7)에 접속된다. 기판 본체(3)상에서, 전극 패드(13b)는 또한 전자 부품(5) 이외의 부품(도시 생략)을 기판 본체에 전기적으로 접속하기 위해 설치된다. 접합 부재(17)는 일반적으로 접속전의 전자 부품(5)의 전극 패드(15)상에 배치된 땜납 범프를 접속시에 리플로(re-flow)시킴으로써 형성된다. 땜납 레지스트층(9)과 전자 부품(5) 사이의 부분은 언더필 재료(19)로 충전된다. 언더필 재료(19)의 일부는 언더필 재료를 경 화시키기 위해 가열하는 동안 기판(3) 및 전자 부품(5)의 접속 영역 외측으로 유출되어, 전자 부품(5)의 주변에 얇은 층(19a)을 형성한다. 전자 부품(5)의 주변의 얇은 언더필 재료층(19a)에는, 기판 본체(3)의 전극 패드(13b)의 상부를 노출시키도록 상기 층(19a)을 관통하는 홀(21)이 설치된다.
기판 본체(3)로서는, 다층 배선 기판을 제조하는데 일반적으로 사용되는 코어 기판(core board) 또는 빌드업 기판(build-up board)이 채용될 수 있다. 기판 본체(3)의 배선(7)은 동(copper)과 같은 도체로 형성된다. 배선(7)에 접속되는 패드(13a) 및 패드(13b)는, 예를 들면 니켈(nickel)로 형성된 후 금(gold)으로 형성된 도체로 이루어진다.
기판 본체(3)상에 실장된 전자 부품(5)의 대표예는 반도체 칩이다. 또한, 전자 부품(5)으로서는, 예를 들면 외피 용기 내에 수용된 반도체 칩을 갖는 패키지 부품이 사용될 수 있다.
언더필 재료(19)로서는, 기판 본체(3)와 전자 부품(5) 사이의 열팽창률 차이로부터 기인하는 응력이 접합 부재(17)에 집중되는 것을 방지할 목적으로 통상의 언더필 재료가 채용될 수 있다. 대표적인 언더필 재료는 무기 재료의 필러(예를 들면, 실리카 입자)를 포함하는 에폭시 등의 열경화성 수지 재료이다.
도 2의 (a) 및 도 2의 (b)를 참조하여, 본 발명의 기판의 제조를 설명한다.
도 2의 (a)에 나타낸 바와 같이, 플립 칩 본딩법에 의해 전자 부품(35)은 기판 본체(33)에 접속된다. 기판 본체와 전자 부품 사이의 부품을 언더필 재료(37)로 충전하여 이 언더필 재료를 가열 경화시켜 중간 제품으로서 기판(31)을 제조한 다. 중간 제품 기판(31)에 있어서, 전자 부품(35)의 주변에는, 언더필 재료의 가열 경화시 전자 부품(35)의 탑재 영역으로부터 외측으로 유출되는 언더필 재료로 형성되는 얇은 층(37a)이 위치한다. 언더필 재료의 얇은 층(37a) 하부에는, 전자 부품(35) 이외의 부품(도시 생략)을 후에 기판 본체의 배선에 접속하는데 사용되는 기판 본체(33)의 패드(41)가 위치한다. 기판 본체(33)의 패드(41)는 두텁게 형성되는 것이 유리하다. 그 이유를 이하에서 설명한다. 전자 부품(35)의 주변에 유출되는 언더필 재료로 형성되는 층(37a)은 실질적으로 일정한 두께를 가지므로, 패드(41)가 두꺼워짐에 따라, 그 위에 위치한 층(37a)의 두께는 더욱 감소하여, 후에 층(37a)에 실시되는 드릴링 가공(drilling work)이 용이하게 이행될 수 있다.
그 후, 도 2의 (b)에 나타낸 바와 같이, 전자 부품(35)의 주변에 언더필 재료로 이루어진 얇은 층(37a)에는, 홀(39)이 형성되어 기판 본체(33)의 패드(41)를 노출시킨다. 홀(39)은, 예를 들면 레이저 가공에 의해 형성될 수 있다. 레이저 가공이 빌드업용 재료(build-up material)(일반적으로 약 20 내지 30% 정도로 낮은 필러 함유량을 포함하는 수지 재료)보다 더 다량의 필러 함유량을 갖는 언더필 재료에 레이저 가공을 실시하는 것이 힘들다는 것은 공지된 사실이다. 그러나, 예를 들면 열의 작용에 의한 가공이 이행되는 UV-YAG 장치(esi사 제품) 등의 레이저 가공 장치가 채용되므로, 언더필 재료층(37a)의 드릴링 가공을 수행할 수 있다. 레이저 가공을 하는 동안, 유해한 영향이 홀(39)에 인접한 전자 부품(35)에 미치지 않도록 레이저 출력을 제어할 필요가 있다. 따라서, 레이저에 의해 가공되는 직경을 일반적으로 작게 만들고, 형성된 홀의 직경을 점차적으로 확장시키는 것이 바람 직하다. 예를 들면, 형성된 홀의 중앙부에 최초로 작은 홀이 개구되고, 레이저 빔으로 조사되는 위치를 나선방향으로 서서히 외측으로 이동시켜서, 원하는 직경(예를 들면, 100㎛)을 갖는 홀(39)이 우수한 가공 정밀도로 개구될 수 있다. 레이저 가공을 하는 동안, 층(37a)의 패드(41)는 스토퍼(stopper)로서 기능하므로 형성된 홀(39)의 깊이가 패드(41)에 도달하는 경우 가공 처리가 정지될 수 있다. 층(37a)의 홀은 드릴링 가공 등의 기계 가공으로 개구될 수 있다. 그러나, 기계 가공의 경우, 전자 부품(35)에 대한 진동 영향을 고려할 필요가 있다. 또한, 층(37a) 하부의 패드(41)는 레이저 가공의 경우보다 더 효과적인 스토퍼로서는 기능하지 않으므로, 패드(41)의 두께를 또한 고려할 필요가 있다.
이러한 방식으로, 기판 본체(33)의 전극 패드(41)의 상부를 노출시키기 위해 전자 부품(35) 주변의 얇은 언더필 층(37a)에 설치되는 관통홀(39)을 갖는 본 발명의 기판(31′)(도 2의 (b))을 얻을 수 있다.
이제, 종래 기술에 따른 기판의 제조를 설명한다. 이 경우에는, 도 3의 (a)에 나타낸 바와 같이, 전자 부품(55)이 플립 칩 본딩법에 의해 탑재되는 기판 본체(53)의 땜납 레지스트층(57)에 언더필 재료의 유출을 방지하기 위한 수단(59)을 설치한다. 이 도면에 나타낸 언더필 재료 유출 방지 수단(59)은 땜납 레지스트층(57)에 형성된 댐 홈이다. 또한, 언더필 재료 유출 방지 수단으로서 댐 홈 외측의 땜납 레지스트층(57)에, 전자 부품(55) 이외의 부품(도시 생략)을 기판 본체에 전기적으로 접속하는데 사용되는 패드(61)와 연통하는 홀(63)을 설치한다. 그 후, 도 3의 (b)에 나타낸 바와 같이, 땜납 레지스트층(57)과 전자 부품(55) 사이의 부 분을 언더필 재료(65)로 충전하고 언더필 재료를 가열하여 경화시킨다. 가열에 의해 유출되는 언더필 재료를 댐 홈(59)으로 받아내어 그 이상의 유출을 방지한다.
본 발명에 따라 도 2의 (b)에 나타낸 기판(31′) 및 종래 기술에 따라 도 3의 (b)에 나타낸 기판(67)에서, 전자 부품 이외의 부품을 기판 본체에 접속하는데 사용되는 패드의 위치를 서로 비교하면, 본 발명의 기판(31′)의 패드(41)는 종래 기술에 따른 기판(67)의 패드(61)보다 전자 부품에 더 인접한 위치에 놓인다. 더 구체적으로, 본 발명의 기판(31′)에서는, 전자 부품(35)과 패드(41) 사이의 간격 D1(도 2의 (b))을 약 2㎜ 정도로 설정할 수 있다. 한편, 종래 기술에 따른 기판(67)에서는 전자 부품(55)과 패드(61) 사이의 간격 D2는 일반적으로 적어도 약 5㎜ 정도가 필요하다.
본 발명에 따른 도 2의 (b)에 나타낸 기판(31′)에서는, 전자 부품(35)을 기판(31′)의 표면상에 탑재하고, 다른 부품(도시 생략)을 배선 본딩법(wire bonding method)에 의해 패드(41)상에 접속하여 탑재할 수 있다.
본 발명에서는, 전자 기판이 빌드업 기판 등의 다층 기판에 내장된 형태의 실시예를 실현할 수 있다. 이 실시예의 기판의 제조를 도 4의 (a) 내지 도 4의 (c)를 참조하여 설명한다.
도 4의 (a)에 나타낸 바와 같이, 중간 제품 기판(31)을 준비한다. 중간 제품 기판(31)은 도 2의 (a)를 참조하여 설명한 기판과 동일하다. 도 2의 (a)의 참조 번호와 동일한 참조 번호로 구성요소들을 각각 표시한다. 그 후, 빌드업 기판 을 위해 일반적으로 사용되는 수지 재료를 채용하여, 도 4의 (b)에 나타낸 바와 같이 전자 부품(35)을 덮는 절연층(71)을 형성한다. 그 후, 도 2의 (b)를 참조하여 설명한 것과 동일한 방식으로 전자 부품(35) 주변에서 언더필 재료로 이루어진 절연층(71) 및 얇은 층(37a)에 드릴링 가공을 실시하여, 도 4의 (c)에 나타낸 바와 같이 절연층(71) 및 얇은 층(37a)을 각각 관통하는 홀(73) 및 홀(39)을 형성한다. 따라서, 절연층(71)의 관통홀(73)이 전자 부품(35)의 주변에서 언더필 재료로 이루어진 얇은 층(37a)의 홀(39)과 연통하고 전자 부품(35)을 매립한 상태의 본 발명 기판(31″)을 얻을 수 있다.
전자 부품(35)을 내장하는 절연층을 설치하고 절연층(71)에 형성된 관통홀(73)이 전자 부품(35)의 주변에서 언더필 재료의 얇은 층(37a)에 형성된 홀(39)과 연통하는 본 발명 기판에 있어서, 도 5에 나타낸 바와 같이, 언더필 재료의 층(37a)의 홀(39) 및 절연층(71)의 홀(73)을 도체 재료(75)로 충전한다. 다른 부품(도시 생략)을 탑재하는데 사용되는 절연층(71)의 표면상에 노출된 도체 재료(75) 부분에 접속되는 배선(77)을 형성한다. 홀(39) 및 홀(73)을 충전하는 도체 재료(75)는, 예를 들면 동도금(copper plating) 또는 도전성 페이스트(electric conductive paste)를 사용할 수 있다.
도 5에서 예시한 바와 같이 전자 부품(35)을 내장한 다층 기판에서, 전자 부품(35)에서 다른 층상의 배선(77)으로의 전기적 전도 또는 상이한 배선층 간의 전기적 전도를 확보하기 위해서는, 절연층을 관통하는 홀을 형성할 필요가 있다. 고밀도화를 얻기 위해서는, 전자 부품(35)에 인접하는 이러한 홀을 형성하는 것이 효 율적이다. 그러나, 댐 홈 등의 방지 수단으로 전자 부품(35) 하부로의 언더필 재료의 유출을 방지하는 종래 기술에 따른 기판에 있어서, 언더필 재료가 유출되어 형성된 층의 외측에 상하층을 연결하는 홀이 형성된다. 따라서, 종래 기술에 따른 기판은 고밀도화의 요구를 충분하게 충족시킬 수 없다. 이에 비하여, 본 발명에 따르면, 상하층을 연결하는 홀은 전자 부품에 더욱 인접하여 형성될 수 있으므로, 본 발명의 기판은 고밀도화의 촉진에 크게 기여할 수 있다.
상기 설명에 있어서, 전자 부품이 미리 탑재된 구조의 기판은 도면에 도시된 부품 이외의 부품을 탑재하는데 사용된다. 그러나, 본 발명의 기판은 다른 실장 기판상에 실장될 수 있고, 이러한 사용은 본 발명의 실시예에 포함될 수 있다.
본 발명에 따르면, 홈 또는 프레임의 사용 또는 표면 처리 영역 등의 언더필 재료의 유출을 물리적으로 방지하는 수단의 사용 없이도, 실장 밀도를 더욱 향상시킬 수 있는 배선을 형성할 수 있는 기판이 제공될 수 있다.

Claims (6)

  1. 언더필 재료를 사용하여 전자 부품을 탑재한 기판으로서,
    기판 본체,
    상기 기판 본체상에 전기적으로 접속되어 실장된 전자 부품, 및
    상기 기판 본체와 상기 기판 본체에 전기적으로 접속된 전자 부품의 표면 사이의 부분을 충전하는 언더필 재료를 포함하고,
    상기 기판 본체에 다른 부품을 전기적으로 접속하기 위해 상기 전자 부품과 상기 기판 본체의 접속 영역으로부터 외측으로 유출되는 상기 언더필 재료의 층을 관통하는 홀을 설치한 기판.
  2. 제 1 항에 있어서,
    상기 전자 부품을 매립하는 절연층을 더 포함하고,
    상기 절연층에 형성된 관통홀이 상기 언더필 재료의 층을 관통하는 홀과 연통하는 기판.
  3. 제 2 항에 있어서,
    상기 언더필 재료의 층을 관통하는 홀 및 상기 절연층에 형성된 홀은 도체 재료로 충전되는 기판.
  4. 언더필 재료를 사용하여 전자 부품을 탑재한 기판의 제조 방법으로서,
    기판 본체에 상기 전자 부품을 접속하는 단계,
    상기 전자 부품과 상기 기판 본체 사이의 부분을 상기 언더필 재료로 충전하는 단계, 및
    상기 기판 본체와 다른 부품을 접속하기 위한 홀을 상기 기판 본체에 형성하는 단계를 포함하고,
    상기 홀은 상기 전자 부품과 상기 기판 본체의 접속 영역으로부터 외측으로 유출되는 상기 언더필 재료의 층을 관통하는 언더필 재료를 사용하여 전자 부품을 탑재한 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 전자 부품과 기판 본체 사이의 부분을 상기 언더필 재료로 충전시킨 후, 상기 전자 부품을 덮는 절연층을 형성하는 단계, 및
    상기 절연층과 상기 언더필 재료의 층에 홀을 연속으로 형성하여 상기 기판 본체에 다른 부품을 접속하기 위한 홀을 형성하는 단계를 더 포함하는 언더필 재료를 사용하여 전자 부품을 탑재한 기판의 제조 방법.
  6. 제 4 항에 있어서,
    상기 기판 본체에 다른 부품을 접속하기 위한 홀은 레이저 가공에 의해 형성되는 언더필 재료를 사용하여 전자 부품을 탑재한 기판의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI315658B (en) * 2007-03-02 2009-10-01 Phoenix Prec Technology Corp Warp-proof circuit board structure
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
CA2750473A1 (en) * 2009-02-06 2010-08-12 Velomedix, Inc. Method and apparatus for inducing therapeutic hypothermia
JP2011060892A (ja) * 2009-09-08 2011-03-24 Renesas Electronics Corp 電子装置、電子装置の製造方法
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
KR20160022603A (ko) * 2014-08-20 2016-03-02 삼성전기주식회사 플립칩 패키지 및 그 제조 방법
JP6453625B2 (ja) * 2014-11-27 2019-01-16 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
US11201066B2 (en) * 2017-01-31 2021-12-14 Skyworks Solutions, Inc. Control of under-fill using a dam on a packaging substrate for a dual-sided ball grid array package
CN111052367A (zh) * 2017-01-31 2020-04-21 天工方案公司 双面球栅阵列封装体的底部填充的控制
KR20220009534A (ko) * 2020-07-15 2022-01-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20220181289A1 (en) * 2020-12-07 2022-06-09 Intel Corporation Through-substrate underfill formation for an integrated circuit assembly

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06228308A (ja) * 1992-12-29 1994-08-16 Internatl Business Mach Corp <Ibm> トリアジン重合体およびその使用
JP3303162B2 (ja) 1998-11-30 2002-07-15 日本特殊陶業株式会社 半導体装置及びその製造方法
JP3833859B2 (ja) * 1999-10-14 2006-10-18 ローム株式会社 半導体装置およびその製造方法
JP3670917B2 (ja) * 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
JP3598060B2 (ja) * 1999-12-20 2004-12-08 松下電器産業株式会社 回路部品内蔵モジュール及びその製造方法並びに無線装置
US20030113952A1 (en) 2001-12-19 2003-06-19 Mahesh Sambasivam Underfill materials dispensed in a flip chip package by way of a through hole
JP4137659B2 (ja) 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
JPWO2005076352A1 (ja) * 2004-02-05 2007-10-18 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2006041239A (ja) 2004-07-28 2006-02-09 Toshiba Corp 配線基板及び磁気ディスク装置

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CN1921097A (zh) 2007-02-28
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JP2007059767A (ja) 2007-03-08
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CN100521178C (zh) 2009-07-29

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