JPH1167968A - ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法 - Google Patents

ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法

Info

Publication number
JPH1167968A
JPH1167968A JP10049245A JP4924598A JPH1167968A JP H1167968 A JPH1167968 A JP H1167968A JP 10049245 A JP10049245 A JP 10049245A JP 4924598 A JP4924598 A JP 4924598A JP H1167968 A JPH1167968 A JP H1167968A
Authority
JP
Japan
Prior art keywords
substrate body
metal
via hole
semiconductor chip
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10049245A
Other languages
English (en)
Other versions
JP3820022B2 (ja
Inventor
Intetsu An
殷 徹 安
Yuki Ka
雄 基 河
Eibin Ri
榮 敏 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH1167968A publication Critical patent/JPH1167968A/ja
Application granted granted Critical
Publication of JP3820022B2 publication Critical patent/JP3820022B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09572—Solder filled plated through-hole in the final product
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3485—Applying solder paste, slurry or powder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 熱放出用ビアホールを介する吸湿を防止する
とともに、熱放出特性を向上させることができ、しかも
熱放出用ビアホール内でのボイドの発生を防止すること
ができるボールグリッドアレーパッケージ用印刷回路基
板及びボールグリッドアレーパッケージ並びにそれらの
製造方法を提供すること。 【解決手段】 熱放出用ビアホール１６２ａの内部を熱
伝導度に優れ、吸湿性の低い金属１７２ａで充填する、
その際、充填は、スクリーン印刷法とリフローソルダリ
ング工程、あるいは金属ボールを用いてリフローソルダ
リング工程により行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はボールグリッドアレ
ーパッケージ用印刷回路基板及びボールグリッドアレー
パッケージ並びにそれらの製造方法に関し、より詳しく
は、パッケージ胴体内部への吸湿を抑制することができ
るとともに、パッケージの内部で発生される熱を効果的
に放出することができ、しかもパッケージクラックを防
止できるボールグリッドアレーパッケージ用印刷回路基
板及びボールグリッドアレーパッケージ並びにそれらの
製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路素子の集積度の増加に応
じて入出力ピンの数が増加する一方で、半導体素子の小
型化が要求されている。このような状況に対処するため
に開発された半導体チップパッケージの一つがボールグ
リッドアレー(Ball Grid Array;ＢＧＡ) パッケージで
ある。ＢＧＡパッケージは、リードフレームを利用した
通常のプラスチックパッケージに比べて、主基板に実装
される際、実装面積を大幅に縮小することが可能であ
り、かつ電気的特性が優れるという長所を有する。
【０００３】ＢＧＡパッケージと通常のパッケージとの
差異点は、ＢＧＡパッケージにおいては、半導体チップ
と主基板間の電気的接続が、リードフレームの代わりに
印刷回路基板(Printed Circuit Board ;ＰＣＢ) のよう
な回路基板により実現されるということである。ＢＧＡ
パッケージは、半導体チップが印刷回路基板上に取り付
けられて電気的に接続される構造を有する。また、半導
体チップが取り付けられた印刷回路基板の一方の面に形
成された回路配線は、半導体チップと電気的に接続され
ると同時に、複数のビアホールを介して印刷回路基板の
他方の面に形成された外部接続端子に電気的に接続され
る。外部接続端子は、半導体チップが取り付けられる一
方の面に形成されるのではなく、他方の面に自在に形成
できるので、従来のプラスチックパッケージに比べて、
主基板に対する実装面積が一層減少する。通常のＢＧＡ
パッケージの外部接続端子としては、ソルダボールが取
り付けられたソルダバンプが使用される。
【０００４】図６は従来のＢＧＡパッケージの断面図で
あり、図７は図６の印刷回路基板の熱放出用ビアホール
を拡大して示す断面図である。図６及び図７を参照する
と、ＢＧＡパッケージ１００は、印刷回路基板１０を媒
介として、半導体チップ２０と外部接続端子であるソル
ダバンプ３０とを電気的に接続させる構造を有する。
【０００５】印刷回路基板１０は、下面と上面を有する
基板胴体１９と、この基板胴体１９の両面にパターニン
グされた銅パターン層１２とを有する。ここで、銅パタ
ーン層１２は、半導体チップ２０とソルダバンプ３０と
を電気的に接続するためのものである。基板胴体１９の
上面と下面にある銅パターン層１２を相互接続させるた
めに、基板胴体１９を貫通する複数の信号用ビアホール
１４を形成する。また、信号用ビアホール１４の内壁は
銅で鍍金される。基板胴体１９の上面の銅パターン層１
２は、チップ実装領域６０と回路パターン１５とを含
む。チップ実装領域６０は半導体チップ２０が実装され
る領域である。回路パターン１５は、チップ実装領域６
０に近接して形成されている。チップ実装領域６０に近
接する回路パターン１５の端部は、基板ボンディングパ
ッド１７であり、ボンディングワイヤ４０により半導体
チップ２０に電気的に接続される。印刷回路基板１０の
下面の銅パターン層１２は、ソルダボールが取り付けら
れるソルダボールパッド１３を含む。チップ実装領域６
０の下部に形成されたビアホールは、半導体チップ２０
の動作中に生じる熱を外部に放出するための熱放出用ビ
アホール６２である。
【０００６】印刷回路基板１０は、上面の基板ボンディ
ングパッド１７及び下面のソルダボールパッド１３を除
いて、全表面にソルダレジスト１６が塗布される。そし
て、ソルダレジスト１６の塗布工程時において、図７に
示すように、ソルダレジスト１６が熱放出用ビアホール
６２の内部にも充填される。
【０００７】次に、半導体チップ２０と回路パターン１
５を外部環境から保護するため、印刷回路基板１０の上
面を熱硬化性樹脂のような成形樹脂で封止してパッケー
ジ胴体５０を形成する。そして、印刷回路基板１０の下
面のソルダボールパッド１３にソルダボールを取り付け
た後、リフローソルダリング工程によりソルダバンプ３
０を形成する。
【０００８】
【発明が解決しようとする課題】前述の印刷回路基板１
０を用いたＢＧＡパッケージ１００は、次のような問題
点がある。 （１）印刷回路基板１０は、優れた吸湿性を有する。し
たがって、この印刷回路基板１０を用いたＢＧＡパッケ
ージ１００は、金属リードフレームを用いた通常の半導
体チップパッケージと比較して、容易に水分を吸収す
る。ＢＧＡパッケージ１００の吸湿経路には、基板胴体
１９を介する経路と、熱放出用ビアホール６２を介する
経路がある。まず、基板胴体１９を介する吸湿は、基板
胴体１９を形成する材料の基本的な物性から決まるの
で、この問題を克服するためには、基板胴体１９の材料
を換えなければならない。次に、熱放出用ビアホール６
２は、吸湿性の強いソルダレジスト１６が内部に充填さ
れる構造を有する。そして、吸湿は、印刷回路基板１０
の下面の熱放出用ビアホール６２を介してチップ実装領
域６０に取り付けられた半導体チップ２０にまで至るの
で、基板胴体１９を介する吸湿に比較してパッケージの
信頼性に一層深刻な影響を及ぼす。
【０００９】（２）ＢＧＡパッケージ１００は、パッケ
ージ胴体５０の内部で生じる熱を放出するために熱放出
用ビアホール６２を有するが、熱放出用ビアホール６２
を介する熱放出特性が劣るという問題がある。より詳し
く説明すると、従来の印刷回路基板１０のチップ実装領
域６０は、銅パターン層１２を広く配置した構造を有
し、チップ実装領域６０の下部には、熱放出用ビアホー
ル６２が形成され、パッケージ１００の内部で生じる熱
をチップ実装領域６０及び熱放出用ビアホール６２を介
して外部に放出する。しかしながら、熱放出用ビアホー
ル６２の内部は、熱伝導度の低いソルダレジスト１６で
充填されているので、熱放出用ビアホール６２を介して
熱を放出することには限界がある。そこで、大部分の熱
は、チップ実装領域６０を介して放出される。すなわ
ち、実質的な熱放出特性は、チップ実装領域６０の銅パ
ターン層１２の広さによる。
【００１０】（３）ＢＧＡパッケージ１００は、ボイド
のような不良が発生する恐れがあるという問題がある。
ソルダレジスト１６を塗布する過程において、図７に示
したように、熱放出用ビアホール６２の内部は、ソルダ
レジスト１６の粘性によりソルダレジスト１６で充填さ
れ、この際、熱放出用ビアホール６２が不完全に充填さ
れて、ボイド６４のような不良を引き起こす。ボイド６
４は、ＢＧＡパッケージ１００が製造された後、高温、
高圧下のバーンインテスト(burn in test)のような信頼
性テストを実施した際に、ボイドが存在する熱放出用ビ
アホール６２部分の印刷回路基板１０に、クラックのよ
うな不良を招くことになる。
【００１１】従って、本発明の目的は、熱放出用ビアホ
ールを介する吸湿を防止し、且つ熱放出特性を向上させ
ることができるＢＧＡパッケージ用印刷回路基板及びＢ
ＧＡパッケージ並びにそれらの製造方法を提供すること
にある。また、本発明の他の目的は、熱放出用ビアホー
ル内でのボイドの発生を防止し、パッケージクラックを
防止することができるＢＧＡパッケージ用印刷回路基板
及びＢＧＡパッケージ並びにそれらの製造方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するため、本発明では、熱放出用ビアホール
の内部を熱伝導度に優れ、吸湿性の低い金属で充填す
る、その際、充填は、スクリーン印刷法とリフローソル
ダリング工程、あるいは金属ボールを用いてリフローソ
ルダリング工程により行う。金属としては、低融点金属
が好ましい。
【００１３】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳しく説明する。図１は本発明の一実施の形態
によるＢＧＡパッケージを示す断面図、図２は図１のパ
ッケージのうち印刷回路基板を取り出して示す斜視図、
図３は図１のチップ実装領域部分を拡大して示す切欠斜
視図である。
【００１４】図１乃至図３を参照して本発明によるＢＧ
Ａパッケージの構造を説明する。ＢＧＡパッケージ２０
０は、チップ実装領域１６０と回路パターン１１５が形
成された印刷回路基板１１０と、チップ実装領域１６０
に取り付けられる半導体チップ１２０と、この半導体チ
ップ１２０と回路パターン１１５を電気的に接続するボ
ンディングワイヤ１４０のような電気的接続手段と、半
導体チップ１２０とボンディングワイヤ１４０を封止し
て形成されるパッケージ胴体１５０と、外部接続端子で
あるソルダボール１３０とを含む。
【００１５】印刷回路基板１１０は、基板胴体１１９
と、この基板胴体１１９の両面にパターニングされた銅
パターン層１１２とを含む。より詳しくは、印刷回路基
板１１０において、基板胴体１１９は、ガラスエポキシ
樹脂またはＢＴ樹脂（Bismaleimide Triazine Resin ）
からなり、銅箔が上面と下面に取り付けられる。銅パタ
ーン層１１２は、取り付けられた銅箔をパターニングす
ることにより形成される。基板胴体１１９の上面の銅パ
ターン層１１２は、半導体チップ１２０が実装されるチ
ップ実装領域１６０と、チップ実装領域１６０の周囲に
位置する複数の回路パターン１１５とを含む。チップ実
装領域１６０に近接する回路パターン１１５の端部は、
半導体チップ１２０のチップパッド１２４に電気的に接
続される基板ボンディングパッド１１７である。一方、
基板胴体１１９の下面の銅パターン層１１２は、ソルダ
ボールが取り付けられるソルダボールパッド１１３と、
ソルダボールパッド１１３に電気的に接続される回路パ
ターン１１５とを含む。また、上面の回路パターン１１
５と下面の回路パターン１１５とを電気的に接続するた
めの信号用ビアホール１１４は、基板胴体１１９を貫通
して形成され、その内壁は無電解鍍金法により銅で鍍金
される。その結果、基板胴体１１９の上下両面の回路パ
ターン１１５及びソルダボールパッド１１３は、互いに
電気的に接続される。
【００１６】熱放出用ビアホール１６２ａは、チップ実
装領域１６０の下部に形成され、半導体チップ１２０が
動作する途中で発生する熱を外部に放出するためのもの
である。熱放出用ビアホール１６２ａの内部は低融点金
属１７２ａで充填される。以下、内部が低融点金属１７
２ａで充填された熱放出用ビアホール１６２ａを″熱放
出用ビア１６２″という。
【００１７】基板胴体１１９及びその上下両面に位置す
る銅パターン層１１２を保護するため、上面の基板ボン
ディングパッド１１７及び下面のソルダボールパッド１
１３を除いて、基板胴体１１９の全表面にソルダレジス
ト１１６を塗布する。ソルダレジスト１１６は熱放出用
ビア１６２の上下面を覆う。印刷回路基板１１０のチッ
プ実装領域１６０には、半導体チップ１２０の下面が取
り付けられる。半導体チップ１２０の上面には複数のチ
ップパッド１２４が形成されている。半導体チップ１２
０のチップパッド１２４は、ボンディングワイヤ１４０
により基板ボンディングパッド１１７に接続される。ワ
イヤボンディング工程を完了した後、半導体チップ１２
０と回路パターン１１５を外部環境から保護するため
に、印刷回路基板１１０の上面を熱硬化性樹脂で封止し
てパッケージ胴体１５０を形成する。また、印刷回路基
板１１０のソルダボールパッド１１３にソルダボール１
３０を取り付けた後、リフローソルダリング工程によ
り、ソルダバンプを形成する。
【００１８】本発明による印刷回路基板１１０は、通常
プラスチックパッケージのリードフレームストリップと
同様にストリップの形態に製造される。図２に示すよう
に、印刷回路基板ストリップには、アッセンブリ工程後
に印刷回路基板ストリップを個別パッケージに切断する
ために使用される複数の切断用スロット１６６が形成さ
れる。この際、印刷回路基板ストリップの両端には、三
つの切断用スロット１６６が形成される。印刷回路基板
ストリップの中間には、四つのスロット１６６が形成さ
れる。即ち、長手方向に沿って対向する二つのスロット
が形成され、且つ短辺と平行方向に沿って対向する二つ
のスロットが形成される。図２では、印刷回路基板スト
リップの一方の端部を示しているので、三つの切断用ス
ロット１６６が形成されている。また、印刷回路基板ス
トリップの一端部に、封止樹脂を注入するためのゲート
１１１が形成されており、さらに印刷回路基板ストリッ
プの移送を案内する移送孔１６８が長手方向に沿って所
定の間隔で形成されている。
【００１９】図３を参照して、熱放出用ビア１６２が形
成されたチップ実装領域１６０の構造をより詳しく説明
する。チップ実装領域１６０において、基板胴体１１９
の上面と下面に銅パターン層１１２が広く配置され、そ
の両面の銅パターン層１１２を貫通して複数の熱放出用
ビアホール１６２ａが形成される。また、熱放出用ビア
ホール１６２ａの内部は、低融点金属１７２ａで充填さ
れ、これにより熱放出用ビア１６２が形成される。基板
胴体１１９の上面と下面は、ソルダレジスト１１６で塗
布される。ここで、図面符号″１６３″は、チップ実装
領域１６０の外側領域である。この領域１６３において
はソルダレジスト１１６が塗布されなく、基板ボンディ
ングパッド１１７が露出される。チップ実装領域１６０
に取り付けられた半導体チップ１２０のチップパッド１
２４は、ボンディングワイヤ１４０により、基板ボンデ
ィングパッド１１７に電気的に接続される。
【００２０】本発明による印刷回路基板１１０の熱放出
用ビアを形成するため、熱放出用ビアホールの内部を低
融点金属で充填する工程について図４及び図５を参照し
て説明する。図４（ａ）を参照すると、基板胴体１１９
の上面と下面に銅パターン層１１２が形成され、半導体
チップが取り付けられるチップ実装領域に該当する部分
に、複数の熱放出用ビアホール１６２ａが形成される。
そして、熱放出用ビアホール１６２ａの内壁は、無電解
鍍金法により銅で鍍金される。熱放出用ビアホール１６
２ａが形成された後、基板胴体１１９の下面には、熱放
出用ビアホール１６２ａの下面も覆ってソルダレジスト
１１６ａが塗布される。ここで、前述の熱放出用ビアホ
ール１６２ａの形成工程は、信号用ビアホール（図１の
１１４）の形成工程と同時に進行されることが好まし
い。
【００２１】図４（ｂ）で示すように、熱放出用ビアホ
ール１６２ａに対応して複数のホールパターン１８２を
有するマスク１８０が、基板胴体１１９の上面に配置さ
れる。その後、マスク１８０の上にスクリーン印刷用の
金属ペースト１７２を供給する。金属ペースト１７２
は、スキージ１９０によりマスク１８０のホールパター
ン１８２を介して熱放出用ビアホール１６２ａの内部に
充填される。ここで、基板胴体１１９の下面にソルダレ
ジスト１１６ａを塗布した理由は、金属ペースト１７２
のスクリーン印刷工程時に、熱放出用ビアホール１６２
ａの下部を介して金属ペースト１７２が流れ出すことを
防ぐためである。
【００２２】次に、図５（ａ）を参照する。図４（ｂ）
でのスクリーン印刷工程が完了した後、マスク１８０は
基板胴体１１９から分離され、熱放出用ビアホール１６
２ａに充填された金属ペースト１７２は、リフローソル
ダリング工程により硬化する。これにより、熱放出用ビ
アホール１６２ａは、金属が充填された熱放出用ビア１
６２となる。
【００２３】金属ペースト１７２としては、熱伝導度が
よく、耐湿性の強い金属が使用され、スクリーン印刷さ
れた後、リフローソルダリング工程により溶融されるこ
とにより、熱放出用ビアホール１６２ａ内に充填されて
硬化する。この際、高融点を有する金属を使うと、基板
胴体１１９が変形する恐れがあるので、基板胴体１１９
が耐えられる溶融点を有する金属を使用しなければなら
ない。例えば、金属ペースト１７２としては、融点が５
００℃以下の低融点金属または合金が含まれた金属ペー
ストを使用する。具体的には、錫(Sn)、ソルダ等の低融
点金属が金属ペースト１７２に含まれている。
【００２４】このようにして低融点金属で充填された熱
放出用ビア１６２を形成した後、図５（ｂ）に示すよう
に、基板胴体１１９の上面にソルダレジスト１１６ｂを
塗布することにより、印刷回路基板１１０のチップ実装
領域１６０が形成される。
【００２５】本発明の一実施の形態では、低融点金属が
含有された金属ペーストを利用して熱放出用ビアを形成
した。これに対して、図４（ｃ）に示すように、本発明
の他の実施の形態では、低融点金属よりなる金属ボール
１７４が使用される。金属ボール１７４は、マスク１８
４のホールパターン１８６を介して熱放出用ビアホール
１６２ａ上に配置される。次に、マスク１８４を分離し
た後、リフローソルダリング工程により金属ボール１７
４を溶融させることにより、熱放出用ビアホール１６２
ａを金属ボール１７４の低融点金属で充填して、図５
（ｂ）に示したような熱放出用ビア１６２を形成する。
【００２６】低融点金属で充填された熱放出用ビア１６
２を有する印刷回路基板１１０を用いたＢＧＡパッケー
ジ２００の製造工程を説明する。低融点金属で充填され
た熱放出用ビア１６２を有する印刷回路基板１１０の製
造後、ＢＧＡパッケージの製造工程は、印刷回路基板１
１０のチップ実装領域１６０に半導体チップ１２０を取
り付ける工程と、半導体チップ１２０のチップパッド１
２４と印刷回路基板１１０の基板ボンディングパッド１
１７とをボンディングワイヤ１４０により接続する工程
と、半導体チップ１２０とボンディングワイヤ１４０を
外部の環境から保護するため封止する工程と、印刷回路
基板１１０のソルダボールパッド１１３にソルダボール
１３０を取り付ける工程とを含む。
【００２７】
【発明の効果】本発明によれば、熱放出用ビアホール
は、従来のソルダレジストに代わって、金属で充填され
る。従って、本発明によれば、熱放出用ビアホールを介
してパッケージ胴体内に水分が浸透することを防止する
ことができるとともに、熱放出特性を向上させることが
できる。また、本発明によれば、熱放出用ビアホール
は、スクリーン印刷工程とリフローソルダリング工程あ
るいは金属ボールを用いたリフローソルダリング工程に
より金属で充填されるので、熱放出用ビアホールの内部
にボイドが発生することを防止することができる。した
がって、ボイドによるパッケージクラックを防止でき
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＢＧＡパッケージ
を示す断面図。
【図２】図１のパッケージのうち印刷回路基板を取り出
して示す斜視図。
【図３】図１のチップ実装領域部分を拡大して示す切欠
斜視図。
【図４】本発明における熱放出用ビアホールの充填工程
を説明するための断面図。
【図５】本発明における熱放出用ビアホールの充填工程
を説明するための断面図。
【図６】従来のＢＧＡパッケージを示す断面図。
【図７】図６の印刷回路基板の熱放出用ビアホールを拡
大して示す断面図。
【符号の説明】
１１０ 印刷回路基板 １１２ 銅パターン層 １１３ ソルダボールパッド １１４ 信号用ビアホール １１５ 回路パターン １１６ ソルダレジスト １１７ 基板ボンディングパッド １１９ 基板胴体 １２０ 半導体チップ １２４ チップパッド １３０ ソルダボール １４０ ボンディングワイヤ １５０ パッケージ胴体 １６０ チップ実装領域 １６２ 熱放出用ビア １６２ａ 熱放出用ビアホール １７２ａ 低融点金属

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 上面に半導体チップが取り付けられるチ
    ップ実装領域、下面にソルダボールが取り付けられる複
    数のソルダボールパッドを有する基板胴体と、 前記基板胴体の上面と下面にパターン形成され、上面の
    パターンは前記半導体チップとの電気的接続のために前
    記チップ実装領域に近接して形成され、下面のパターン
    は前記ソルダボールパッドに接続される複数の回路パタ
    ーンと、 前記基板胴体の上面の回路パターンと下面の回路パター
    ンとを接続するために、前記基板胴体を貫通して形成さ
    れる複数の信号用ビアホールと、 前記チップ実装領域の下部で前記基板胴体を貫通して形
    成される複数の熱放出用ビアホールと、 前記半導体チップに電気的に接続される回路パターンの
    一部分とソルダボールパッドとを除いて前記基板胴体の
    全表面に塗布されるソルダレジストとを含み、 前記熱放出用ビアホールの内部は金属で充填されること
    を特徴とするボールグリッドアレーパッケージ用印刷回
    路基板。
  2. 【請求項２】 前記金属は低融点金属であることを特徴
    とする請求項１に記載のボールグリッドアレーパッケー
    ジ用印刷回路基板。
  3. 【請求項３】 前記熱放出用ビアホールの内部は、スク
    リーン印刷方法により金属で充填されることを特徴とす
    る請求項１に記載のボールグリッドアレーパッケージ用
    印刷回路基板。
  4. 【請求項４】 （ａ）上面に半導体チップが取り付けら
    れるチップ実装領域、下面にソルダボールが取り付けら
    れる複数のソルダボールパッドを有する基板胴体と、こ
    の基板胴体の上面と下面にパターン形成され、上面のパ
    ターンは前記半導体チップとの電気的接続のために前記
    チップ実装領域に近接して形成され、下面のパターンは
    前記ソルダボールパッドに接続される複数の回路パター
    ンと、前記基板胴体の上面の回路パターンと下面の回路
    パターンとを接続するために、前記基板胴体を貫通して
    形成される複数の信号用ビアホールと、前記チップ実装
    領域の下部で前記基板胴体を貫通して形成される複数の
    熱放出用ビアホールと、前記基板胴体の下面に塗布され
    るソルダレジストとを含む印刷回路基板を準備する工程
    と、（ｂ）前記基板胴体の上面より前記熱放出用ビアホ
    ールを金属で充填する工程と、（ｃ）前記金属で充填さ
    れた前記熱放出用ビアホールを有する前記基板胴体の上
    面にソルダレジストを塗布する工程とを含むことを特徴
    とするボールグリッドアレーパッケージ用印刷回路基板
    の製造方法。
  5. 【請求項５】 前記（ｂ）工程は、（ｂ１）前記基板胴
    体の上面に、この基板胴体の熱放出用ビアホールに対応
    してホールパターンが形成されたマスクを配置する工程
    と、（ｂ２）前記マスク上に金属ペーストを供給し、こ
    の金属ペーストをスクリーン印刷方法により前記熱放出
    用ビアホールに塗布する工程と、（ｂ３）前記マスクを
    前記基板胴体の上面から分離した後、前記熱放出用ビア
    ホールの内部をリフローソルダリング工程により前記金
    属ペーストで充填する工程とを含むことを特徴とする請
    求項４に記載のボールグリッドアレーパッケージ用印刷
    回路基板の製造方法。
  6. 【請求項６】 前記（ｂ）工程は、（ｂ１）前記基板胴
    体の上面に、この基板胴体の熱放出用ビアホールに対応
    してホールパターンが形成されたマスクを配置する工程
    と、（ｂ２）前記マスク上に金属ボールを供給し、この
    金属ボールを前記熱放出用ビアホールに配置する工程
    と、（ｂ３）前記マスクを前記基板胴体の上面から分離
    した後、前記熱放出用ビアホールの内部をリフローソル
    ダリング工程により前記金属ボールの金属で充填する工
    程とを含むことを特徴とする請求項４に記載のボールグ
    リッドアレーパッケージ用印刷回路基板の製造方法。
  7. 【請求項７】 前記熱放出用ビアホールを充填する金属
    は低融点金属であることを特徴とする請求項４乃至６の
    いずれかに記載のボールグリッドアレーパッケージ用印
    刷回路基板の製造方法。
  8. 【請求項８】 上面に半導体チップが取り付けられるチ
    ップ実装領域、下面にソルダボールが取り付けられる複
    数のソルダボールパッドを有する基板胴体と、 前記チップ実装領域に取り付けられ、複数のチップパッ
    ドが形成された半導体チップと、 前記基板胴体の上面と下面にパターン形成され、上面の
    パターンは前記半導体チップとの電気的接続のために前
    記チップ実装領域に近接して形成され、下面のパターン
    は前記ソルダボールパッドに接続される複数の回路パタ
    ーンと、 前記基板胴体の上面の回路パターンと下面の回路パター
    ンとを接続するために、前記基板胴体を貫通して形成さ
    れる複数の信号用ビアホールと、 前記チップ実装領域の下部で前記基板胴体を貫通して形
    成される複数の熱放出用ビアホールと、 前記半導体チップに電気的に接続される回路パターンの
    一部分とソルダボールパッドとを除いて前記基板胴体の
    全表面に塗布されるソルダレジストと、 前記半導体チップのチップパッドを前記回路パターンに
    電気的に接続するための電気的接続手段と、 前記半導体チップと前記電気的接続手段を封止して形成
    されるパッケージ胴体と、 前記ソルダボールパッドに取り付けられる複数のソルダ
    ボールとを含み、 前記熱放出用ビアホールの内部は金属で充填され、且
    つ、この熱放出用ビアホールは前記ソルダレジストによ
    り被覆されることを特徴とするボールグリッドアレーパ
    ッケージ。
  9. 【請求項９】 前記金属は低融点金属であることを特徴
    とする請求項８に記載のボールグリッドアレーパッケー
    ジ。
  10. 【請求項１０】 前記熱放出用ビアホールの内部は、ス
    クリーン印刷方法により金属で充填されることを特徴と
    する請求項８に記載のボールグリッドアレーパッケー
    ジ。
  11. 【請求項１１】 （ａ）上面に半導体チップが取り付け
    られるチップ実装領域、下面にソルダボールが取り付け
    られる複数のソルダボールパッドを有する基板胴体と、
    この基板胴体の上面と下面に形成され、上面のパターン
    は前記半導体チップとの電気的接続のために前記チップ
    実装領域に近接して形成され、下面のパターンは前記ソ
    ルダボールパッドに接続される複数の回路パターンと、
    前記基板胴体の上面の回路パターンと下面の回路パター
    ンとを接続するために、前記基板胴体を貫通して形成さ
    れる複数の信号用ビアホールと、前記チップ実装領域の
    下部で前記基板胴体を貫通して形成される複数の熱放出
    用ビアホールと、前記基板胴体の下面に塗布されるソル
    ダレジストとを含む印刷回路基板を準備する工程と、
    （ｂ）前記基板胴体の上面より前記熱放出用ビアホール
    を金属で充填する工程と、（ｃ）前記金属で充填された
    前記熱放出用ビアホールを有する前記基板胴体の上面に
    ソルダレジストを塗布する工程と、（ｄ）前記チップ実
    装領域に複数のチップパッドを有する半導体チップを取
    り付ける工程と、（ｅ）前記半導体チップのチップパッ
    ドを前記基板胴体の上面の回路パターンに電気的接続手
    段により接続する工程と、（ｆ）前記半導体チップと前
    記電気的接続手段を封止する工程と、（ｇ）前記ソルダ
    ボールパッドの下面にソルダボールを取り付ける工程と
    を含むことを特徴とするボールグリッドアレーパッケー
    ジの製造方法。
  12. 【請求項１２】 前記（ｂ）工程は、（ｂ１）前記基板
    胴体の上面に、この基板胴体の熱放出用ビアホールに対
    応してホールパターンが形成されたマスクを配置する工
    程と、（ｂ２）前記マスク上に金属ペーストを供給し、
    この金属ペーストをスクリーン印刷方法により前記熱放
    出用ビアホールに塗布する工程と、（ｂ３）前記マスク
    を前記基板胴体の上面から分離し後、前記熱放出用ビア
    ホールの内部をリフローソルダリング工程により前記金
    属ペーストで充填する工程とを含むことを特徴とする請
    求項１１に記載のボールグリッドアレーパッケージの製
    造方法。
  13. 【請求項１３】 前記（ｂ）工程は、（ｂ１）前記基板
    胴体の上面に、この基板胴体の熱放出用ビアホールに対
    応してホールパターンが形成されたマスクを配置する工
    程と、（ｂ２）前記マスク上に金属ボールを供給し、こ
    の金属ボールを前記熱放出用ビアホールに配置する工程
    と、（ｂ３）前記マスクを前記基板胴体の上面から分離
    した後、前記熱放出用ビアホールの内部をリフローソル
    ダリング工程により前記金属ボールの金属で充填する工
    程とを含むことを特徴とする請求項１１に記載のボール
    グリッドアレーパッケージの製造方法。
  14. 【請求項１４】 前記熱放出用ビアホールを充填する金
    属は低融点金属であることを特徴とする請求項１１乃至
    １３のいずれかに記載のボールグリッドアレーパッケー
    ジの製造方法。
JP04924598A 1997-08-12 1998-03-02 ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージの製造方法 Expired - Lifetime JP3820022B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997P-38466 1997-08-12
KR1019970038466A KR100244965B1 (ko) 1997-08-12 1997-08-12 인쇄회로기판과 볼 그리드 어레이 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
JPH1167968A true JPH1167968A (ja) 1999-03-09
JP3820022B2 JP3820022B2 (ja) 2006-09-13

Family

ID=19517328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04924598A Expired - Lifetime JP3820022B2 (ja) 1997-08-12 1998-03-02 ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージの製造方法

Country Status (4)

Country Link
US (2) US6381838B1 (ja)
JP (1) JP3820022B2 (ja)
KR (1) KR100244965B1 (ja)
TW (1) TW413873B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013165304A (ja) * 2013-05-30 2013-08-22 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676315B1 (ko) * 2000-03-15 2007-01-31 삼성전자주식회사 고 열방출 반도체 칩 패키지
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US6472741B1 (en) * 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP4000507B2 (ja) * 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US7109573B2 (en) * 2003-06-10 2006-09-19 Nokia Corporation Thermally enhanced component substrate
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4321287B2 (ja) * 2004-02-10 2009-08-26 ソニー株式会社 撮影装置および撮影方法、並びに、プログラム
KR100618699B1 (ko) * 2004-07-20 2006-09-08 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
US7772705B2 (en) * 2005-02-02 2010-08-10 Toshiba America Electronic Components, Inc. Low thermal resistance package
KR20080014004A (ko) * 2005-06-06 2008-02-13 로무 가부시키가이샤 인터포저 및 반도체 장치
US7679002B2 (en) * 2006-08-22 2010-03-16 Texas Instruments Incorporated Semiconductive device having improved copper density for package-on-package applications
KR100871794B1 (ko) 2007-07-19 2008-12-02 주식회사 동부하이텍 반도체 패키지 및 그 제조 방법
US8166650B2 (en) * 2008-05-30 2012-05-01 Steering Solutions IP Holding Company Method of manufacturing a printed circuit board
TWI479968B (zh) * 2009-09-09 2015-04-01 Advanced Semiconductor Eng 線路板製作方法、線路板及晶片封裝結構
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
CN104135814A (zh) * 2013-05-02 2014-11-05 鸿富锦精密工业（深圳）有限公司 印刷电路板
FR3036917B1 (fr) * 2015-05-28 2018-11-02 IFP Energies Nouvelles Dispositif electronique comprenant une carte de circuit imprime avec un refroidissement ameliore.
US9769925B2 (en) * 2015-11-13 2017-09-19 Alcatel Lucent Relieved component pad for 0201 use between vias
CN111092023B (zh) * 2018-10-23 2021-10-19 碁鼎科技秦皇岛有限公司 封装基板及其制作方法
CN112752432B (zh) * 2020-11-20 2022-12-23 成都泰格微电子研究所有限责任公司 一种高效率高可靠性的印制电路板与垫片一体化装配工艺
CN114567973B (zh) * 2022-02-10 2024-04-12 上海航天电子通讯设备研究所 一种cqfp芯片自带非金属化通孔的pcb封装方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3889357A (en) * 1973-07-05 1975-06-17 Sprague Electric Co Screen printed solid electrolytic capacitor
US4109377A (en) * 1976-02-03 1978-08-29 International Business Machines Corporation Method for preparing a multilayer ceramic
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
US4919970A (en) * 1986-09-15 1990-04-24 International Business Machines Corporation Solder deposition control
JP2660295B2 (ja) * 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
US5189261A (en) * 1990-10-09 1993-02-23 Ibm Corporation Electrical and/or thermal interconnections and methods for obtaining such
JPH04177889A (ja) * 1990-11-13 1992-06-25 Fujitsu Ltd 予備半田付け方法
JPH04225552A (ja) * 1990-12-27 1992-08-14 Tanaka Kikinzoku Kogyo Kk 半導体装置
JP3086066B2 (ja) * 1991-10-29 2000-09-11 富士通株式会社 クリーム状はんだの印刷方法及び電子部品のソルダリング方法
JPH05200974A (ja) * 1992-01-28 1993-08-10 Fujitsu Ltd スクリーン印刷方法
JP3174393B2 (ja) * 1992-04-24 2001-06-11 シチズン時計株式会社 電子部品搭載用基板の製造方法
US5831828A (en) * 1993-06-03 1998-11-03 International Business Machines Corporation Flexible circuit board and common heat spreader assembly
US5463191A (en) * 1994-03-14 1995-10-31 Dell Usa, L.P. Circuit board having an improved fine pitch ball grid array and method of assembly therefor
US5427865A (en) * 1994-05-02 1995-06-27 Motorola, Inc. Multiple alloy solder preform
US5492266A (en) * 1994-08-31 1996-02-20 International Business Machines Corporation Fine pitch solder deposits on printed circuit board process and product
US5561322A (en) * 1994-11-09 1996-10-01 International Business Machines Corporation Semiconductor chip package with enhanced thermal conductivity
US5620129A (en) * 1995-02-17 1997-04-15 Rogren; Philip E. Device and method for forming and attaching an array of conductive balls
US5803340A (en) * 1995-09-29 1998-09-08 Delco Electronics Corporation Composite solder paste for flip chip bumping

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013165304A (ja) * 2013-05-30 2013-08-22 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20020066949A1 (en) 2002-06-06
US6381838B1 (en) 2002-05-07
TW413873B (en) 2000-12-01
KR100244965B1 (ko) 2000-02-15
KR19990016044A (ko) 1999-03-05
JP3820022B2 (ja) 2006-09-13

Similar Documents

Publication Publication Date Title
JP3820022B2 (ja) ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージの製造方法
US6534391B1 (en) Semiconductor package having substrate with laser-formed aperture through solder mask layer
US8022532B2 (en) Interposer and semiconductor device
US6486562B1 (en) Circuit device with bonding strength improved and method of manufacturing the same
US6734557B2 (en) Semiconductor device
JP3277997B2 (ja) ボールグリッドアレイパッケージとその製造方法
US20080116565A1 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
KR100969441B1 (ko) 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
US8378482B2 (en) Wiring board
US6887778B2 (en) Semiconductor device and manufacturing method
CN110459521B (zh) 覆晶封装基板和电子封装件
JP2000200870A (ja) 半導体装置およびその製造方法
JP5285204B2 (ja) 半導体装置及び半導体装置製造用基板
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
JP5000105B2 (ja) 半導体装置
US6809407B2 (en) Semiconductor device
KR20030085449A (ko) 개량된 플립 칩 패키지
KR101391108B1 (ko) 반도체 패키지 제조방법
KR100237330B1 (ko) 볼 그리드 어레이 반도체 패키지용 인쇄 회로 기판의 솔더볼 랜드 형성 방법 및 그 구조를 포함하는 인쇄 회로 기판과 볼 그리드 어레이 반도체 패키지
JPH10321750A (ja) 半導体装置および半導体チップを搭載する配線基板の製造方法
WO2008021797A1 (en) Thermally enhanced bga package apparatus and method
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法
KR100220152B1 (ko) 볼 그리드 어레이 반도체 패키지용 인쇄회로기판의 솔더볼 랜드 형성방법 및 그 구조를 포함하는 인쇄회로기판과 볼 그리드 어레이 반도체 패키지
JPH09260529A (ja) 半導体装置用基板及び半導体装置
JP2000058699A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050628

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060616

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term