KR20180048249A - 반도체 패키지 내의 재분배층 및 이를 형성하는 방법 - Google Patents

반도체 패키지 내의 재분배층 및 이를 형성하는 방법 Download PDF

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첸-화 우
치-시 우
델-치앙 예
안-지 수
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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Abstract

일 실시예의 패키지는, 제1 집적 회로 다이, 제1 집적 회로 다이 주위의 봉지재(encapsulant) 및 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 포함하고, 도전성 라인은, 제1 폭을 갖는 제1 집적 회로 다이 위의 제1 세그먼트와, 제1 폭보다 큰 제2 폭을 갖는 제1 집적 회로 다이 위의 제2 세그먼트를 포함하고, 제2 세그먼트는 제1 집적 회로 다이와 봉지재 사이의 제1 경계 위에서 연장한다.

Description

반도체 패키지 내의 재분배층 및 이를 형성하는 방법{REDISTRIBUTION LAYERS IN SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
[우선권 주장]
본 출원은, 전체 내용이 본 명세서에 참조로서 인용되고 2016년 10월 31일 출원되고 발명의 명칭이 "Redistribution Layers in Semiconductor Packages and Methods of Forming Same"인 미국 가출원 제62/415,210호의 이익을 주장한다.
반도체 산업계는 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도에서의 진행 중인 개선 덕분에 빠른 성장을 겪어 왔다. 대부분, 집적 밀도에서의 개선은 최소 특징부(feature) 크기의 반복적인 감소로부터 기인하였으며, 이는 더 많은 컴포넌트가 주어진 영역 내로 집적될 수 있게 한다. 전자 소자를 축소하기 위한 요구가 증가함에 따라, 반도체 다이의 더 작고 더 창조적인 패키징 기술이 출현하였다. 이러한 패키징 시스템의 일례는 패키지-온-패키지(Package-on-Package(PoP)) 기술이다. PoP 소자에서, 상부 반도체 패키지는 하부 반도체 패키지 상으로 적층되어 높은 레벨의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board(PCB)) 상에 향상된 기능과 작은 풋프린트(footprint)를 갖는 반도체 소자의 생산을 가능하게 한다.
본 개시 내용의 양태는 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징은 배율에 맞추어 작도되지 않은 것이 주목된다. 사실, 다양한 특징의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1 내지 15는 일부 실시예에 따라 제1 패키지 구조를 형성하기 위한 공정 동안의 중간 단계들의 단면도를 도시한다.
도 16 내지 18은 일부 실시예에 따른 도전층 라우팅의 평면도를 도시한다.
도 19 내지 24는 일부 실시예에 따라 제1 패키지를 더 형성하고 제1 패키지 구조에 다른 패키지 구조를 부착하기 위한 공정 동안의 중간 단계들의 단면도를 도시한다.
다음의 개시 내용은 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 존재하는 실시예를 포함할 수 있으며, 또한, 추가 특징들이 제1 및 제2 특징 사이에 형성되어 제1 및 제2 특징이 직접 접촉하지 않을 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 방위에 더하여 사용 또는 동작 중인 장치의 상이한 방위를 포괄하도록 의도된다. 장치는 달리(90도 또는 그 외의 방위로 회전) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
여기에서 설명되는 실시예들은, 특정 상황, 즉 반도체-봉지재(semiconductor-encapsulant) 경계[예를 들어, 실리콘/몰딩 컴파운드(Si/MC) 경계]에서 더 높은 신뢰 견고성(reliability robustness)을 가능하게 하는 재분배층[redistribution layer(RDL)] 라우팅 디자인을 포함하는 패키지 구조에서 논의될 수 있다. 패키지 구조는 팬아웃(fan-out) 패키지 또는 팬인(fan-in) 패키지를 포함할 수 있고, 하나 이상의 RDL을 포함할 수 있다. 예를 들어, 실온으로부터 220℃까지 웨이퍼 형태의 패키지를 가열하는 것은 열팽창 계수(coefficient of thermal expansion(CTE)) 불일치 때문에 변동하는 곡률(curvature)에 기인하여 반도체-봉지재 경계에서 RDL에 높은 휨 응력을 초래한다. 반도체는 다이/칩(die/chip)일 수 있다. 이러한 경계에 걸쳐 전달되는 응력은 RDL 크래킹을 발생시킬 수 있다. 따라서, 일부 실시예에서, RDL 라우팅 디자인이 이 CTE 불일치에 따라 구성될 수 있고, 개선된 신뢰 견고성과 더 적은 제조 결함을 위하여 사용될 수 있다. 일부 실시예에서, 반도체-봉지재 경계를 횡단하고 반도체-봉지재 경계의 미리 정해진 거리 내에 있는 RDL은 크랙될 가능성이 더 적도록 정상적인 RDL보다 더 넓게 만들어질 수 있다. 아울러, RDL은, RDL의 더 넓은 트레이스를 위한 라우팅 불이익이 없도록 경계 및 경계로부터 미리 정해진 거리 밖에서 정상적인 폭을 가질 수 있다.
또한, 본 개시 내용의 교시는 상이한 CTE를 갖는 상이한 재료 위로 횡단하는 하나 이상의 도전층을 포함하는 임의의 패키지 구조에 적용 가능하다. 다른 실시예들은, 본 개시 내용을 읽는 것에 따라 당해 기술 분야에서 통상의 지식을 가진 자에게 명백할 수 있는 상이한 패키지 종류 또는 상이한 구성과 같이, 다른 애플리케이션을 고려한다. 여기에서 논의된 실시예들은, 반드시 구조에 존재할 수 있는 모든 컴포넌트 또는 특징부를 예시하는 것은 아니라는 점에 주목해야 한다. 예를 들어, 하나의 컴포넌트에 대한 논의가 실시예의 양태를 전달하기에 충분할 수 있을 때와 같이, 여러 컴포넌트가 도면으로부터 생략될 수 있다. 또한, 여기에서 논의된 방법 실시예는 특정 순서로 수행되는 것으로 논의될 수 있다; 그러나, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 15는 일부 실시예에 따라 제1 패키지 구조를 형성하기 위한 공정 동안의 중간 단계들의 단면도를 도시한다. 도 1은 캐리어 기판(100) 및 캐리어 기판(100) 상에 형성된 릴리즈층(102)을 도시한다. 각각 제1 패키지와 제2 패키지의 형성을 위한 제1 패키지 영역(600)과 제2 패키지 영역(602)이 도시된다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 웨이퍼일 수 있으며, 다수의 패키지가 캐리어 기판(100) 상에 동시에 형성될 수 있다. 릴리즈층(102)은 폴리머계 재료로 형성될 수 있으며, 후속 단계에서 형성될 위에 놓이는 구조로부터 캐리어 기판(100)을 따라 제거될 수 있다. 일부 실시예에서, 릴리즈층(102)은, 광-열 변환(light-to-heat-conversion(LTHC)) 릴리즈 코팅과 같이, 가열될 때 그 접착 특성을 잃어버리는 에폭시 기반의 열-릴리즈 재료이다. 다른 실시예에서, 릴리즈층(102)은 자외선(UV) 광에 노출될 때 그 접착 특성을 잃어버리는 UV 접착제일 수 있다. 릴리즈층(102)은 액체로서 분산되어 경화될 수도 있고, 캐리어 기판(100) 상으로 라미네이트된 라미네이트 필름일 수도 있고, 이와 유사한 것일 수 있다. 릴리즈층(102)의 상부 표면은 레벨링될 수 있으며, 높은 정도의 공면성(coplanarity)을 가질 수 있다.
도 2에서, 유전층(104)과 금속화 패턴(106)이 형성된다. 도 2에 도시된 바와 같이, 유전층(104)이 릴리즈층(102) 상에 형성된다. 유전층(104)의 하부 표면은 릴리즈층(102)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 유전층(104)은 PBO(polybenzoxazole), 폴리이미드(polyimide), BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전층(104)은, 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물 등으로 형성된다. 유전층(104)은 스핀 코팅, CVD(chemical vapor deposition), 라미네이팅 등과 이들의 조합과 같은, 임의의 적절한 성막(deposition) 공정에 의해 형성될 수 있다.
금속화 패턴(106)은 유전층(104) 상에 형성된다. 금속화 패턴(106)을 형성하기 위한 일례로서, 시드층(미도시)이 유전층(104) 위에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄층과 티타늄층 위에 형성된 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위하여 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(106)에 대응한다. 패터닝은 시드층을 노출시키기 위하여 포토 레지스트를 통해 개구를 형성한다. 도전성 재료가 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전해 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전성 재료가 형성되지 않은 시드층의 일부와 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 이용하는 것과 같은 적절한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 적절한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전성 재료와 시드층의 나머지 부분은 금속화 패턴(106)을 형성한다.
도 3에서, 유전층(108)이 금속화 패턴(106)과 유전층(104) 상에 형성된다. 일부 실시예에서, 유전층(108)은 리소그라피 마스크를 이용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전층(108)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전층(108)은 스핀 코팅, 라미네이팅, CVD 등에 의해 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 유전층(108)은 금속화 패턴(106)의 일부를 노출시키기 위하여 개구를 형성하도록 패터닝될 수 있다. 패터닝은 유전층이 감광 재료일 때 유전층(108)을 광에 노출시키는 것 또는 예를 들어 이방성 에칭을 이용한 에칭 등과 같은 적절한 공정에 의해 이루어질 수 있다.
유전층(104, 108)과 금속화 패턴(106)은 후면 재분배 구조(110)라 할 수 있다. 도시된 바와 같이, 후면 재분배 구조(110)는 2개의 유전층(104, 108)과 하나의 금속화 패턴(106)을 포함한다. 다른 실시예에서, 후면 재분배 구조(110)는 임의의 개수의 유전층, 금속화 패턴 및 비아(via)를 포함할 수 있다. 하나 이상의 추가 금속화 패턴 및 유전층이 금속화 패턴(106)과 유전층(108)을 형성하기 위한 과정을 반복함으로써 후면 재분배 구조(110) 내에 형성될 수 있다. 비아는 시드층과 금속화 패턴의 도전 재료를 아래에 놓이는 유전층의 개구 내에 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 따라서, 비아는 다양한 금속화 패턴들을 상호 연결하고 전기적으로 결합할 수 있다.
또한, 도 3에서, 관통 비아(through via)(112)가 형성된다. 관통 비아(112)를 형성하기 위한 일례로서, 도시된 바와 같이, 시드층이 후면 재분배 구조(110), 예를 들어, 유전층(108)과 금속화 패턴(106)의 노출된 부분 위에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄층과 티타늄층 위에 형성된 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 이용하여 형성될 수 있다. 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위하여 광에 노출될 수 있다. 포토 레지스트의 패턴은 관통 비아에 대응한다. 패터닝은 시드층을 노출시키기 위하여 포토 레지스트를 통해 개구를 형성한다. 도전성 재료가 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료가 형성되지 않은 시드층의 일부와 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 이용하는 것과 같은 적절한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 적절한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전성 재료와 시드층의 나머지 부분은 관통 비아(112)를 형성한다.
도 4에서, 집적 회로 다이(114)가 접착제(116)에 의해 유전층(108)에 부착된다. 도 4에 도시된 바와 같이, 2개의 집적 회로 다이(114)가 제1 패키지 영역(600)과 제2 패키지 영역(602)의 각각에 부착되고, 다른 실시예에서, 더 많거나 더 적은 집적 회로 다이(114)가 각 영역에 부착될 수 있다. 예를 들어, 일 실시예에서, 단지 하나의 집적 회로 다이(114)가 각 영역에 부착될 수 있다. 집적 회로 다이(114)는 논리 다이(예를 들어, 중앙 처리 유닛, 마이크로컨트롤러 등), 메모리 다이(예를 들어, DRAM 다이, SRAM 다이 등), 전력 관리 다이[예를 들어, PMIC(power management integrated circuit) 다이], RF 다이, 센서 다이, MEMS 다이, 신호 처리 다이[예를 들어, DSP(digital signal processing) 다이], 프론트엔드(front-end) 다이[예를 들어, AFE(analog front-end) 다이] 등 또는 이들의 조합일 수 있다. 또한, 일부 실시예에서, 집적 회로 다이(114)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있고, 다른 실시예에서, 집적 회로 다이(114)는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다.
유전층(108)에 부착되기 전에, 집적 회로 다이(114)는 집적 회로 다이(114) 내에 집적 회로를 형성하기 위하여 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(114)는 각각 도핑되거나 도핑되지 않은 실리콘 또는 SOI(semiconductor-on-insulator) 기판의 능동층과 같은 반도체 기판(118)을 포함할 수 있다. 반도체 기판은 게르마늄과 같은 반도체 재료; 실리콘 탄화물, 갈륨 비화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 복합 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또한, 다층 또는 경사 기판과 같은 다른 기판이 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 소자가 반도체 기판(118) 내에 그리고/또는 그 상에 형성될 수 있고, 예를 들어, 집적 회로를 형성하기 위하여 반도체 기판(118) 상의 하나 이상의 유전층 내에 금속화 패턴에 의해 형성된 상호 연결 구조(interconnect structure; 120)에 의해 상호 연결될 수 있다.
집적 회로 다이(114)는 외부 연결부가 형성되는 알루미늄 패드와 같은 패드(122)를 더 포함한다. 패드(122)는 집적 회로 다이(114)의 각각의 능동면이라고 할 수 있는 면 상에 있다. 패시베이션 필름(124)이 집적 회로 다이(114) 상에 그리고 패드(122)의 부분 상에 있다. 개구가 패시베이션 필름(124)을 통해 패드(122)까지 연장되어 있다. 도전성 필라(pillar)(예를 들어, 구리와 같은 금속을 포함)와 같은 다이 커넥터(126)가 패시베이션 필름(124)을 통해 개구 내에 있으며, 해당하는 패드(122)에 기계적 전기적으로 결합된다. 다이 커넥터(126)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(126)는 집적 회로 다이(114)의 각각의 집적 회로를 전기적으로 결합한다.
유전 재료(128)가 패시베이션 필름(124) 및 다이 커넥터(126)와 같은 집적 회로 다이(114)의 능동면 상에 있다. 유전 재료(128)는 다이 커넥터(126)를 측방으로 봉지하고, 유전 재료(128)는 각각의 집적 회로 다이(114)와 측방으로 경계를 접한다. 유전 재료(128)는 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물 등 또는 이들의 조합일 수 있고, 예를 들어, 스핀 코팅, 라미네이팅, CVD 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이(114)의 후면 상에 있고, 집적 회로 다이(114)를 도면에서의 유전층(108)과 같은 후면 재분배 구조(110)에 부착한다. 접착제(116)는 임의의 적합한 접착제, 에폭시, DAF(die attach film) 등 일 수 있다. 접착제(116)는 각각의 반도체 웨이퍼의 후면과 같은 집적 회로 다이(114)의 후면에 가해질 수 있거나, 캐리어 기판(100)의 표면 위에 가해질 수 있다. 집적 회로 다이(114)는 예를 들어 쏘잉(sawing) 또는 다이싱(dicing)에 의해 개편화(singulation)될 수 있고, 예를 들어, 픽-앤-플레이스(pick-and-place) 도구를 이용하여 접착제(116)에 의해 유전층(108)에 부착될 수 있다.
도 5에서 봉지재(130)가 다양한 컴포넌트 상에 형성된다. 봉지재(130)는 몰딩 컴파운드, 에폭시 등일 수 있으며, 압축 몰딩, 전사 몰딩 등에 의해 가해질 수 있다. 경화 후에, 봉지재(130)는 관통 비아(112)와 다이 커넥터(126)를 노출시키기 위하여 연마 공정을 받을 수 있다. 관통 비아(112), 다이 커넥터(126) 및 봉지재(130)의 상부 표면들은 연마 공정 후에 공면이 된다. 일부 실시예에서, 예를 들어, 관통 비아(112)와 다이 커넥터(126)가 이미 노출되어 있다면, 연마는 생략될 수 있다.
도 6 내지 15와 19에서, 전면(front-side) 재분배 구조(160)가 형성된다. 도 19에 도시되는 바와 같이, 전면 재분배 구조(160)는 유전층(130, 140, 148, 156)과 금속화 패턴(138, 146, 154)을 포함한다.
도 6에서, 유전층(132)이 봉지재(130), 관통 비아(112) 및 다이 커넥터(126) 상에 부착된다. 일부 실시예에서, 유전층(132)은 리소그라피 마스크를 이용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전층(132)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전층(132)은 스핀 코팅, 라미네이팅, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 7에서, 그 다음, 유전층(132)이 패터닝된다. 패터닝은 관통 비아(112) 및 다이 커넥터(126)의 일부를 노출시키기 위하여 개구를 형성한다. 패터닝은 유전층(132)이 감광 재료일 때 유전층(132)을 광에 노출시키는 것 또는 예를 들어 이방성 에칭을 이용한 에칭 등과 같이 적절한 공정에 의해 이루어질 수 있다. 유전층(132)이 감광 재료이면, 유전층(132)은 노광 전에 현상될 수 있다.
도 8에서, 비아와 함께 금속화 패턴(138)이 유전층(132) 상에 형성된다. 금속화 패턴(138)을 형성하기 위한 일례로서, 시드층(미도시)이 유전층(132) 위에 그리고 유전층(132)을 통과하는 개구 내에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄층과 티타늄층 위에 형성된 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위하여 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(138)에 대응한다. 패터닝은 시드층을 노출시키기 위하여 포토 레지스트를 통해 개구를 형성한다. 도전성 재료가 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전성 재료가 형성되지 않은 시드층의 일부와 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 이용하는 것과 같은 적절한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 적절한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전성 재료와 시드층의 나머지 부분은 금속화 패턴(138)과 비아를 형성한다. 비아는 유전층(132)을 통과하는 개구 내에, 예를 들어, 관통 비아(112) 및/또는 다이 커넥터(126) 쪽으로 형성된다.
도 9에서, 유전층(140)이 금속화 패턴(138) 및 유전층(132) 상에 부착된다. 일부 실시예에서, 유전층(140)은 리소그라피 마스크를 이용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전층(140)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전층(140)은 스핀 코팅, 라미네이팅, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 10에서, 그 다음, 유전층(140)이 패터닝된다. 패터닝은 금속화 패턴(138)의 일부를 노출시키기 위하여 개구를 형성한다. 패터닝은 유전층이 감광 재료일 때 유전층(140)을 광에 노출시키는 것 또는 예를 들어 이방성 에칭을 이용한 에칭 등과 같이 적절한 공정에 의해 이루어질 수 있다. 유전층(140)이 감광 재료이면, 유전층(140)은 노광 전에 현상될 수 있다.
도 11에서, 비아와 함께 금속화 패턴(146)이 유전층(140) 상에 형성된다. 금속화 패턴(146)을 형성하기 위한 일례로서, 시드층(미도시)이 유전층(140) 위에 그리고 유전층(140)을 통과하는 개구 내에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄층과 티타늄층 위에 형성된 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위하여 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(146)에 대응한다. 패터닝은 시드층을 노출시키기 위하여 포토 레지스트를 통해 개구를 형성한다. 도전성 재료가 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전성 재료가 형성되지 않은 시드층의 일부와 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 이용하는 것과 같은 적절한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 적절한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전성 재료와 시드층의 나머지 부분은 금속화 패턴(146)과 비아를 형성한다. 비아는 유전층(140)을 통과하는 개구 내에, 예를 들어, 금속화 패턴(138)의 일부 쪽으로 형성된다.
도 12에서, 유전층(148)이 금속화 패턴(146) 및 유전층(140) 상에 부착된다. 일부 실시예에서, 유전층(148)은 리소그라피 마스크를 이용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전층(148)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전층(148)은 스핀 코팅, 라미네이팅, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 13에서, 그 다음, 유전층(148)이 패터닝된다. 패터닝은 금속화 패턴(146)의 일부를 노출시키기 위하여 개구를 형성한다. 패터닝은 유전층이 감광 재료일 때 유전층(148)을 광에 노출시키는 것 또는 예를 들어 이방성 에칭을 이용한 에칭 등과 같이 적절한 공정에 의해 이루어질 수 있다. 유전층(148)이 감광 재료이면, 유전층(148)은 노광 전에 현상될 수 있다.
도 14에서, 비아와 함께 금속화 패턴(154)이 유전층(148) 상에 형성된다. 금속화 패턴(154)을 형성하기 위한 일례로서, 시드층(미도시)이 유전층(148) 위에 그리고 유전층(148)을 통과하는 개구 내에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄층과 티타늄층 위에 형성된 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위하여 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(154)에 대응한다. 패터닝은 시드층을 노출시키기 위하여 포토 레지스트를 통해 개구를 형성한다. 도전성 재료가 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전성 재료가 형성되지 않은 시드층의 일부와 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 이용하는 것과 같은 적절한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 적절한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전성 재료와 시드층의 나머지 부분은 금속화 패턴(154)과 비아를 형성한다. 비아는 유전층(148)을 통과하는 개구 내에, 예를 들어, 금속화 패턴(146)의 일부 쪽으로 형성된다.
도 15에서 유전층(156)이 금속화 패턴(154) 및 유전층(148) 상에 부착된다. 일부 실시예에서, 유전층(156)은 리소그라피 마스크를 이용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전층(156)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전층(156)은 스핀 코팅, 라미네이팅, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 16, 17 및 18은 일부 실시예에 따른 RDL 라우팅의 개략적인 평면도를 도시한다. 도 16은 도 15의 제1 패키지 구조 중 하나의 간략화된 평면도를 도시한다. 도 16은 봉지재(130) 내에 봉지된 2개의 집적 회로 다이(114A, 114B)를 도시한다. 일 실시예에서, 2개의 집적 회로 다이(114A, 114B) 사이의 거리(D2)는 대략 50㎛ 내지 대략 300㎛이다. 다른 실시예에서, 2개의 집적 회로 다이(114A, 114B) 사이의 거리(D2)는 상이한 값일 수 있다. 제1 경계(702A)는 제1 집적 회로 다이(114A)와 봉지재(130) 사이에서 공유되고, 제2 경계(702B)는 제2 집적 회로 다이(114B)와 봉지재(130) 사이에서 공유된다.
도 16에 도시된 바와 같이, 도전성 라인(704, 708)이 집적 회로 다이(114A, 114B)와 봉지재(130) 사이의 경계(702A, 702B) 위에서 연장한다. 도전성 라인(704, 708)은 집적 회로 다이(114A) 위에 있는 도전성 비아(706A, 710A)를 집적 회로 다이(114B) 내에 그리고/또는 그 상에 있는 도전성 비아(706B, 710B)에 전기적 기계적으로 연결할 수 있다. 위에서 논의된 바와 같이, 집적 회로 다이(114A, 114B)와 봉지재(130)의 재료 사이의 CTE 불일치 때문에, 소자 패키지의 만곡이 경계(702A, 702B)에서 발생할 수 있으며, 이는 경계(702A, 702B)의 위치에 있는 도전성 라인(704, 708)에 응력을 가한다. 도전성 라인(704, 708)에 대한 이 응력이 경계(702A, 702B) 근처에서 봉지재(130) 위에서 그리고 집적 회로 다이(114A, 114B) 위에서 도전성 라인(704, 708)을 보다 넓게 함으로써 완화될 수 있다는 것이 관찰되었다.
도전성 라인의 2가지 구성이, 위에 놓이는 금속화 패턴(154/146/138)(RDL 패턴)의 도전성 라인(704, 708)에 도시된다. 경계(702A, 702B)에 더 가까이 있는 패드/바아를 갖는 도전성 라인(704)은 더 짧고, 경계(702A, 702B)로부터 더 멀리 있는 패드/바아를 갖는 도전성 라인(708)은 더 길다. 이것은 인접한 도전성 라인(704, 708)의 패드/비아가 더 빽빽하게 함께 패킹될 수 있게 한다. 도전성 비아(706A, 706B, 710A, 710B)[예를 들어, 다이 커넥터(126), 관통 비아(112) 및/또는 금속화 패턴(154/146/138)의 비아]가 또한 참조를 위하여 점선으로 도시된다. 유전층(132, 140, 148, 156)은 도시되지 않는다. 도 16에 의해 도시된 평면도의 다양한 특징부는 단지 간략함을 위하여 단일층으로 도시된다. 다양한 실시예에서, 도 16에서의 특징부들은 도 15의 단면도에 따라 다른 층들에 배치될 수 있다. 또한, 도전성 라인(704, 708)은 패키지 내에서 동일한 금속화 패턴 내에 또는 상이한 금속화 패턴 내에 배치될 수 있다. 예를 들어, 도전성 라인(704)은 도전성 라인(708)과 동일한 층 내에, 그 위에 또는 그 아래에 배치될 수 있다.
각각의 도전성 라인(704, 708)은 경계(702A, 702B)의 제1 거리(D1) 내에 봉지재(130) 위에 그리고 집적 회로 다이(114A, 114B) 위에 각각 배치된 적어도 하나의 더 넓은 부분(704B, 704B)을 각각 포함한다. 각각의 도전성 라인(704, 708)은, 제1 거리(D1)의 밖에 집적 회로 다이(114A, 114B) 위에, 더 넓은 부분보다 좁은, 더 좁은 부분(704A, 704A)을 포함할 수 있다. 일부 실시예에서, 더 넓은 부분(704B, 704B)은 대략 5㎛ 이상의 폭(W2)을 가진다. 일부 실시예에서, 더 좁은 부분(704A, 704A)은 대략 2㎛ 이하의 폭(W1)을 가진다. 일부 실시예에서, 제1 거리(D1)는 대략 10㎛ 이상이다. 다른 실시예에서, 폭(W1, W2)과 제1 거리는 상이한 값을 가질 수 있으며, 폭(W2)은 폭(W1)보다 더 크다. 위에서 설명된 부분/세그먼트의 폭은 부분/세그먼트의 세로축에 수직인 방향으로 측정된다. 여기에서 설명된 방식으로 집적 회로 다이(114A, 114B)와 봉지재(130) 사이의 CTE 불일치에 따라 도전성 라인을 구성함으로써, 다이/몰딩 컴파운드 경계 위에서 연장하는 도전성 라인에 대한 응력이 상당히 감소될 수 있다는 것이 관찰되었다. 도전성 라인에 가해진 응력을 감소시키는 것으로, RDL의 금속화 패턴에서의 크래킹 및/또는 다른 제조 결함이 감소될 수 있다. 또한, 패드/비아 영역에서 좁은 부분(704A, 704B)을 구비함으로써, 더 넓은 도전성 라인을 갖는 라우팅의 불이익은 중요하지 않게 된다.
도 17은 도전성 라인의 더 넓은 부분이 둔각 벤드(bends)를 가진다는 점을 제외하고는 도 16의 RDL 라우팅과 유사한 RDL 라우팅의 간략화된 평면도를 도시한다. 도 17에서, 도전성 라인(712)과 비아(714A, 714B)는, 더 넓은 부분(712B)에서의 둔각 벤드를 제외하고는, 도 16의 도전성 라인(704)과 비아(706A, 706B)와 유사하며, 설명은 여기에서 반복되지 않는다. 도 17에서, 도전성 라인(716) 및 비아(718A, 718B)는, 더 넓은 부분(716B)에서의 둔각 벤드를 제외하고는, 도 16의 도전성 라인(708) 및 비아(710A, 710B)와 유사하며, 설명은 여기에서 반복되지 않는다.
도전성 라인(712, 716)의 더 넓은 부분(712B, 716B)에서의 둔각 벤드는 각도 θ1의 벤드를 가진다. 일부 실시예에서, 각도 θ1는 더 넓은 부분(712B 및/또는 716B)의 해당하는 세그먼트 사이에서 측정된 바와 같이 90°보다 크고 180°보다 작을 수 있다. 또한, 도전성 라인 및, 도전성 라인 세그먼트와 경계(702A, 702B) 사이의 각도는 순수히 예시적이며, 도전성 라인 세그먼트는 경계(702A, 702B)에 걸친 각도로 배치될 수 있다.
도 18은 도전성 라인의 더 넓은 부분이 예각 벤드를 가진다는 점을 제외하고는 도 16의 RDL 라우팅과 유사한 RDL 라우팅의 간략화된 평면도를 도시한다. 도 18에서, 도전성 라인(720)과 비아(722A, 722B)는, 더 넓은 부분(720B)에서의 예각 벤드를 제외하고는, 도 16의 도전성 라인(704)과 비아(706A, 706B)와 유사하며, 설명은 여기에서 반복되지 않는다. 도 18에서, 도전성 라인(724)과 비아(726A, 726B)는, 더 넓은 부분(724B)에서의 예각 벤드를 제외하고는, 도 16의 도전성 라인(708)과 비아(710A, 710B)와 유사하며, 설명은 여기에서 반복되지 않는다.
도전성 라인(720, 724)의 더 넓은 부분(720B, 724B)에서의 예각 벤드는 각도 θ2의 벤드를 가진다. 일부 실시예에서, 각도 θ2는 더 넓은 부분(720B 및/또는 724B)의 해당하는 세그먼트 사이에서 측정된 바와 같이 90°보다 작고 0°보다 클 수 있다. 또한, 도전성 라인 및, 도전성 라인 세그먼트와 경계(702A, 702B) 사이의 각도는 순수히 예시적이며, 도전성 라인 세그먼트는 경계(702A, 702B)에 걸친 각도로 배치될 수 있다. 일부 실시예에서, 더 넓은 부분의 세그먼트들 사이의 각도는 직각, 예를 들어, 대략 90°이다.
도 16, 17 및 18에서, 도전성 비아(706B, 710B, 714B, 718B, 722B, 726B)는 집적 회로 다이(114B) 위에 또는 그 내에 배치된다. 다른 실시예에서, 도전성 비아(706B, 710B, 714B, 718B, 722B, 726B)는, 집적 회로 다이(114A)와 봉지재(130) 사이에 단지 하나의 경계(702)만 있도록 봉지재(130) 위에 또는 그 내에 배치될 수 있다.
일부 실시예에서, 전술한 RDL 라우팅 설계 기술은 집적 회로 다이(114)와 봉지재(130) 위에 놓이는 제1 금속화 패턴(예를 들어, 금속화 패턴(138))에만 적용되고, 나머지 금속화 패턴들은 도 16 및 17에 설명된 구성에 관계 없이 라우팅된다. 일부 다른 실시예에서, 전술한 RDL 라우팅 설계 기술은 집적 회로 다이(114)와 봉지재(130) 위에 놓이는 모든 금속화 패턴들[예를 들어, 금속화 패턴(138, 146, 154)]에 적용된다.
도 19 내지 24는 일부 실시예에 따라 제1 패키지를 더 형성하고 제1 패키지 구조에 다른 패키지 구조를 부착하기 위한 공정 동안의 중간 단계들의 단면도를 도시한다.
도 19에서, 그 다음, 유전층(156)이 패터닝된다. 패터닝은 금속화 패턴(154)의 일부를 노출시키기 위하여 개구를 형성한다. 패터닝은 유전층이 감광 재료일 때 유전층(156)을 광에 노출시키는 것 또는 예를 들어 이방성 에칭을 이용한 에칭 등과 같이 적절한 공정에 의해 이루어질 수 있다. 유전층(156)이 감광 재료이면, 유전층(156)은 노광 전에 현상될 수 있다.
전면(front-side) 재분배 구조(160)가 일례로서 도시된다. 더 많거나 더 적은 유전층 및 금속화 패턴이 전면 재분배 구조(160) 내에 형성될 수 있다. 더 적은 유전층과 금속화 패턴이 형성된다면, 위에서 논의된 단계 및 공정이 생략될 수 있다. 더 많은 유전층과 금속화 패턴이 형성된다면, 위에서 논의된 단계 및 공정이 반복될 수 있다. 당해 기술 분야에서 통상의 지식을 가진 자는 어느 단계 및 공정이 생략되거나 반복되는지 용이하게 이해할 것이다.
여기에서 설명된 RDL 라우팅 설계가 전면 재분배 구조(160)에 관하여 논의되지만, RDL 라우팅 공정의 교시는 후면 재분배 구조(110)에도 적용될 수 있다.
도 20에서, 패드(162)가 전면 재분배 구조(160)의 외부측 상에 형성된다. 패드(162)는 도전성 커넥터(166)(도 21 참조)에 결합하는데 사용되고, UBM(under bump metallurgy)(162)라 할 수 있다. 도시된 실시예에서, 패드(162)는 유전층(156)을 통과하는 개구를 통해 금속화 패턴(154) 쪽으로 형성된다. 패드(162)를 형성하기 위한 일례로서, 시드층(미도시)이 유전층(156) 위에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄층과 티타늄층 위에 형성된 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위하여 광에 노출될 수 있다. 포토 레지스트의 패턴은 패드(162)에 대응한다. 패터닝은 시드층을 노출시키기 위하여 포토 레지스트를 통해 개구를 형성한다. 도전성 재료가 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전성 재료가 형성되지 않은 시드층의 일부와 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 이용하는 것과 같은 적절한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 적절한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전성 재료와 시드층의 나머지 부분은 패드(162)를 형성한다. 본 실시예에서, 패드(162)가 상이하게 형성되는 경우에, 더 많은 포토 레지스트 및 패터닝 단계가 활용될 수 있다.
도 21에서, 도전성 커넥터(166)가 UBM(162) 상에 형성된다. 도전성 커넥터(166)는 BGA 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 도전성 커넥터(166)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(166)는 초기에 증발(evaporation), 전해 도금, 인쇄, 솔더 전사(solder transfer), 볼 배치(ball placement) 등과 같은 일반적으로 사용되는 방법을 통해 솔더층을 형성함으로써 형성된다. 솔더층이 구조 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위하여, 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(166)는 스퍼터링, 인쇄, 전해 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 필라(예를 들어, 구리 필라)이다. 금속 필라는 솔더 프리(solder free)일 수 있고, 실질적으로 수직인 측벽을 가진다. 일부 실시예에서, 금속 캡층(미도시)이 금속 필라 커넥터(166)의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등과 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
도 22에서, 후면 재분배 구조, 예를 들어, 유전층(104)으로부터 캐리어 기판(100)을 떼어내기(분리하기) 위해 캐리어 기판 분리(de-bonding)가 수행된다. 일부 실시예에 따라, 분리는, 릴리즈층(102)이 광의 열의 작용하에서 분해되어 캐리어 기판(100)이 제거될 수 있도록, 레이저광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그 다음, 구조는 뒤집어져, 테이프(190) 상에 배치된다.
도 22에 더 도시된 바와 같이, 금속화 패턴(106)의 부분들을 노출시키기 위하여 유전층(104)을 통과하는 개구가 형성된다. 개구는, 예를 들어, 레이저 드릴링, 에칭 등을 이용하여 형성될 수 있다.
개편화(singulation) 공정이, 예를 들어 인접한 영역들(600, 602) 사이의 스크라이브 라인 영역을 따라 쏘잉(sawing)함으로써 수행된다. 쏘잉은 제1 패키지 영역(600)을 제2 패키지 영역(602)으로부터 개편화한다.
도 23은 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터 형성될 수 있는 결과적인 개편화된 패키지(200)를 도시한다. 패키지(200)는 또한 InFO(integrated fan-out) 패키지(200)라 할 수 있다.
도 24는 패키지(200)[제1 패키지(200)라고 할 수 있다], 제2 패키지(300) 및 기판(400)을 포함하는 패키지 구조(500)를 도시한다. 제2 패키지(300)는 기판(302)과, 기판(302)에 결합된 하나 이상의 적층된 다이(308)(308A, 308B)를 포함한다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 이루어질 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 컴파운드 재료가 또한 사용될 수 있다. 또한, 기판(302)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판(320)은, 대안적인 일 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는, FR4와 같은 유리섬유 수지이다. 코어 재료를 위한 대안물은, BT(bismaleimide-triazine) 수지를 포함하거나, 아니면 이 대신에, 다른 인쇄 회로 기판(PCB) 재료나 필름을 포함한다. ABF(Ajinomoto build-up film)와 같은 빌드업 필름 또는 다른 라미네이트가 기판(302)에 대하여 사용될 수 있다.
기판(302)은 능동 소자 및 수동 소자(도 24에는 도시되지 않음)를 포함할 수 있다. 당해 기술 분야의 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 소자가 반도체 패키지(300)를 위한 설계의 구조적 기능적 요건을 생성하기 위하여 사용될 수 있다. 소자는 임의의 적합한 방법을 이용하여 형성될 수 있다.
또한, 기판(302)은 금속화층(미도시)과 관통 비아(306)를 포함할 수 있다. 금속화층은 능동 및 수동 소자 위에 형성될 수 있으며, 기능 회로를 형성하기 위하여 다양한 소자에 연결되도록 설계된다. 금속화층은, 비아가 도전성 재료층들을 상호 연결하는, 유전체(예를 들어, 로우-k 유전 재료) 및 도전성 재료(예를 들어, 구리)가 번갈아 있는 층들로 이루어질 수 있고, 임의의 적합한 공정[예를 들어, 성막(deposition), 다마신(damascene), 듀얼 다마신(dual damascene) 등]을 통해 형성될 수 있다. 일부 실시예에서, 기판(302)은 능동 및 수동 소자가 실질적으로 없다.
기판(302)은 적층된 다이(308)에 결합하기 위한 기판(302)의 제1 측 상의 본드 패드(303)와, 도전성 커넥터(314)에 결합하기 위한 기판(302)의 제2 측 상의 본드 패드(304)를 가질 수 있으며, 제2 측은 기판(302)의 제1 측의 반대측이다. 일부 실시예에서, 본드 패드(303, 304)는 기판(302)의 제1 및 제2 측 상의 유전층(미도시) 내로 리세스(미도시)를 형성함으로써 형성된다. 리세스는 본드 패드(303, 304)가 유전층 내로 매입될 수 있게 하도록 형성될 수 있다. 다른 실시예에서, 본드 패드(303, 304)가 유전층 상에 형성될 수 있기 때문에, 리세스는 생략된다. 일부 실시예에서, 본드 패드(303, 304)는 구리, 티타늄, 니켈, 금, 팔라듐 또는 이들의 조합 등으로 이루어진 얇은 시드층(미도시)을 포함한다. 본드 패드(304, 304)의 도전성 재료가 얇은 시드층 위에 부착될 수 있다. 도전성 재료는 전기 화학 도금 공정, 무전해 도금 공정, CVD, ALD, PVD 등 또는 이들의 조합에 의해 수행될 수 있다. 일 실시예에서, 본드 패드(303, 304)의 도전성 재료는, 구리, 텅스텐, 알루미늄, 은, 금 또는 이들의 조합 등을 포함한다.
일 실시예에서, 본드 패드(303, 304)는, 티타늄층, 구리층 및 니켈층과 같은 3개의 도전성 재료층을 포함하는 UBM이다. 그러나, 당해 기술 분야에서의 통상의 기술자는, UBM(303, 304)의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열 또는 구리/니켈/금의 배열과 같은, 재료 및 층의 많은 적합한 배열이 있다는 것을 인식할 것이다. UBM(303, 304)에 대하여 사용될 수 있는 임의의 적합한 재료 또는 재료의 층은 본 발명의 범위 내에 포함되는 것으로 전적으로 의도된다. 일부 실시예에서, 관통 비아(306)가 기판(302)을 통해 연장하여, 적어도 하나의 본드 패드(303)를 적어도 하나의 패드(304)에 결합한다.
예시된 실시예에서, 적층된 다이(308)는 와이어 본드(310)에 위해 기판(302)에 결합되지만, 도전성 범프와 같은 다른 연결부가 사용될 수 있다. 일 실시예에서, 적층된 다이(308)는 적층된 메모리 다이이다. 예를 들어, 적층된 메모리 다이(304)는, LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은, LP(low-power) DDR(double data rate) 메모리 모듈을 포함할 수 있다.
일부 실시예에서, 적층된 다이(308)와 와이어 본드(310)는 몰딩 재료(312)에 의해 봉지될 수 있다. 몰딩 재료(312)는, 예를 들어, 압축 몰딩을 이용하여, 적층된 다이(308)와 와이어 본드(310) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 재료(312)는 몰딩 컴파운드, 폴리머, 에폭시, 실리콘 산화물 필러(filler) 재료 등과 이들의 조합이다. 경화 단계가 몰딩 재료(312)를 경화하기 위하여 수행될 수 있고, 경화는 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층된 다이(308)와 와이어 본드(310)는 몰딩 재료(312) 내에 매립될 수 있고, 몰딩 재료(312)의 경화 후에, 연마와 같은 평탄화 단계가 몰딩 재료(312)의 과도한 부분을 제거하고 제2 패키지(300)를 위한 실질적으로 평탄한 표면을 제공하기 위하여 수행될 수 있다.
제2 패키지(300)가 형성된 후에, 패키지(300)는 도전성 커넥터(314), 본드 패드(304) 및 금속화 패턴(106)을 이용하여 제1 패키지(200)에 본딩된다. 일부 실시예에서, 적층된 메모리 다이(308)는 와이어 본드(310), 본드 패드(303, 304), 관통 비아(306), 도전성 커넥터(314) 및 관통 비아(112)를 통해 집적 회로 다이(114)에 결합될 수 있다.
도전성 커넥터(314)는 위에서 설명된 도전성 커넥터(166)와 유사할 수 있고, 설명은 여기에서 반복되지 않지만, 도전성 커넥터(314, 166)는 동일할 필요는 없다. 일부 실시예에서, 도전성 커넥터(314)를 본딩하기 전에, 도전성 커넥터(314)는 노클린 플럭스(no-clean flux)와 같은 플럭스(미도시)로 코팅된다. 도전성 커넥터(314)는 플럭스 내에 디핑될 수 있고, 플럭스는 도전성 커넥터(314) 상으로 분사될 수 있다. 다른 실시예에서, 플럭스는 금속화 패턴(106)의 표면에 가해질 수 있다.
일부 실시예에서, 도전성 커넥터(314)는 리플로우되기 전에 그 위에 형성된 에폭스 플럭스(미도시)를 가질 수 있고, 에폭시 플럭스의 에폭시 부분의 적어도 일부가 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 남는다. 이러한 남아 있는 에폭시 부분은 응력을 감소시키고 도전성 커넥터(314)를 리플로우한 것으로부터 발생하는 접합부(joint)를 보호하기 위한 언더필(underfill)로서 역할을 할 수 있다. 일부 실시예에서, 언더필(미도시)은 제2 패키지(300)와 제1 패키지(200) 사이에 형성되어 도전성 커넥터(314)를 둘러싸고 있을 수 있다. 언더필은 제2 패키지(300)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 제2 패키지(300)가 부착되기 전에 적합한 부착 방법에 의해 형성될 수 있다.
제2 패키지(300)와 제1 패키지(200) 사이의 본딩은 솔더 본딩 또는 직접 금속-금속(구리-구리 또는 주석-주석과 같은) 본딩일 수 있다. 일 실시예에서, 제2 패키지(300)는 리플로우 공정에 위해 제1 패키지(200)로 본딩된다. 이 리플로우 공정 동안, 도전성 커넥터(314)는 제2 패키지(300)를 제1 패키지(200)에 물리적 전기적으로 결합하기 위하여 본드 패드(304)와 금속화 패턴(106)과 접촉한다. 본딩 공정 후에, IMC(미도시)가 금속화 패턴(106)과 도전성 커넥터(314)의 인터페이스와 도전성 커넥터(314)와 본드 패드(304)(미도시) 사이의 인터페이스에 형성된다.
반도체 패키지(500)는 기판(400)에 장착되는 패키지(200, 300)를 포함한다. 기판(400)은 패키지 기판(400)이라 할 수 있다. 패키지(200)는 도전성 커넥터(166)를 이용하여 패키지 기판(400)에 장착된다.
패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 이루어질 수 있다. 이 대신에, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 복합 반도체가 또한 사용될 수 있다. 또한, 패키지 기판(400)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 반도체 기판(400)은, 대안적인 일 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는, FR4와 같은 유리섬유 수지이다. 코어 재료를 위한 대안물은, BT 수지를 포함하거나, 아니면 이 대신에, 다른 PCB 재료나 필름을 포함한다. ABF와 같은 빌드업 필름 또는 다른 라미네이트가 패키지 기판(400)에 대하여 사용될 수 있다.
패키지 기판(400)은 능동 소자 및 수동 소자(도 24에는 도시되지 않음)를 포함할 수 있다. 당해 기술 분야의 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 소자가 반도체 패키지(500)를 위한 설계의 구조적 기능적 요건을 생성하기 위하여 사용될 수 있다. 소자는 임의의 적합한 방법을 이용하여 형성될 수 있다.
또한, 패키지 기판(400)은 금속화층과, 비아(미도시)와, 금속화층 및 비아(미도시) 위의 본드 패드(402)를 포함할 수 있다. 금속화층은 능동 및 수동 소자 위에 형성될 수 있으며, 기능 회로를 형성하기 위하여 다양한 소자에 연결되도록 설계된다. 금속화층은, 비아가 도전성 재료층들을 상호 연결하는, 유전체(예를 들어, 로우-k 유전 재료) 및 도전성 재료(예를 들어, 구리)가 번갈아 있는 층들로 이루어질 수 있고, 임의의 적합한 공정(예를 들어, 성막, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판(302)은 능동 및 수동 소자가 실질적으로 없다.
일부 실시예에서, 도전성 커넥터(166)는 패키지(200)를 본드 패드(402)에 부착하기 위하여 리플로우될 수 있다. 도전성 커넥터(166)는 기판(400) 내의 금속화층을 포함하는 기판(400)을 제1 패키지(200)에 전기적 및/또는 물리적으로 결합한다.
도전성 커넥터(166)는 리플로우되기 전에 그 위에 형성된 에폭스 플럭스(미도시)를 가질 수 있고, 에폭시 플럭스의 에폭시 부분의 적어도 일부가 패키지(200)가 기판(400)에 부착된 후에 남는다. 이러한 남아 있는 에폭시 부분은 응력을 감소시키고 도전성 커넥터(166)를 리플로우한 것으로부터 발생하는 접합부를 보호하기 위한 언더필로서 역할을 할 수 있다. 일부 실시예에서, 언더필(미도시)은 제1 패키지(200)와 기판(400) 사이에 형성되어 도전성 커넥터(166)를 둘러싸고 있을 수 있다. 언더필은 패키지(200)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 패키지(200)가 부착되기 전에 적합한 부착 방법에 의해 형성될 수 있다.
본 개시 내용의 소자 및 방법의 실시예는 많은 이점을 가진다. 특히, 재분배층[redistribution layer(RDL)] 라우팅 디자인은 반도체-봉지재 경계(예를 들어, 실리콘/몰딩 컴파운드(Si/MC) 경계)에서 더 많은 신뢰 견고성을 가능하게 한다. 예를 들어, 실온으로부터 220℃까지 웨이퍼 형태의 패키지를 가열하는 것은 CTE 불일치 때문에 급격하게 변동하는 곡률에 기인하여 반도체-봉지재 경계에서 RDL에 높은 휨 응력을 야기한다. 팬인 영역으로부터 팬아웃 영역으로의 응력 전달은 다이 코너 및 다이 측부에 RDL 크래킹을 야기할 수 있다. 따라서, 일부 실시예에서, RDL 라우팅 디자인(도 16, 17 및 18 참조)은 신뢰 견고성을 위하여 사용될 수 있다.
일 실시예는, 제1 집적 회로 다이, 제1 집적 회로 다이 주위의 봉지재(encapsulant) 및 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 포함하는 구조이고, 도전성 라인은, 제1 폭을 갖는 제1 집적 회로 다이 위의 제1 세그먼트와, 제1 폭보다 큰 제2 폭을 갖는 제1 집적 회로 다이 위의 제2 세그먼트를 포함하고, 제2 세그먼트는 제1 집적 회로 다이와 봉지재 사이의 제1 경계 위에서 연장한다.
다른 실시예는, 봉지재 내에 제1 집적 회로 다이를 봉지하는 단계와, 제1 집적 회로 다이와 봉지재 위에 재분배층(redistribution layer(RDL))을 형성하는 단계를 포함하는 방법이고, RDL은, 제1 집적 회로 다이 위의 제1 도전성 비아와, 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 포함하고, 도전성 라인은, 제1 폭을 갖는 제1 집적 회로 다이 위의 제1 세그먼트와, 제1 집적 회로 다이와 봉지재 사이의 경계 위에서 연장하는 제2 세그먼트를 포함하고, 제2 세그먼트는 제1 폭보다 큰 제2 폭을 갖는다.
다른 실시예는, 제1 패키지를 형성하는 단계를 포함하고, 제1 패키지를 형성하는 단계는, 캐리어 기판 위에 전기 커넥터를 형성하는 단계와, 제1 다이와 제2 다이를 캐리어 기판에 부착하는 단계로서, 전기 커넥터는 제1 다이의 후면으로부터 제1 다이의 능동면으로 연장하고, 능동면은 후면의 반대측에 있고, 전기 커넥터는 제1 다이 및 제2 다이에 인접한 것인 단계와, 제1 다이 및 전기 커넥터를 몰딩 컴파운드로 봉지하는 단계와, 제1 다이와 제2 다이의 능동면과 몰딩 컴파운드 위에 놓이는 재분배 구조를 형성하는 단계를 포함하고, 재분배 구조를 형성하는 단계는, 제1 다이의 능동면 위에 제1 도전성 비아를 형성하는 단계와, 제2 다이의 능동면 위에 제2 도전성 비아를 형성하는 단계와, 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 형성하는 단계를 포함하고, 도전성 라인은 제1 세그먼트, 제2 세그먼트 및 제3 세그먼트를 포함하고, 제1 세그먼트는 제1 다이 위에 있고 제1 폭을 가지고, 제2 세그먼트는 제1 다이와 몰딩 컴파운드 사이의 제1 경계 위와, 제2 다이와 몰딩 컴파운드 사이의 제2 경계 위에서 연장하고, 제2 세그먼트는 제1 폭보다 큰 제2 폭을 가지고, 제3 세그먼트는 제2 다이 위에 있고 제2 폭보다 작은 제3 폭을 갖는다.
본 개시의 일 양태에 따르면, 제1 집적 회로 다이; 제1 집적 회로 다이 주위의 봉지재(encapsulant); 및 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 포함하는 패키지가 제공되며, 도전성 라인은, 제1 폭을 갖는, 제1 집적 회로 다이 위의 제1 세그먼트; 및 제1 폭보다 큰 제2 폭을 갖는, 제1 집적 회로 다이 위의 제2 세그먼트를 포함하고, 제2 세그먼트는 제1 집적 회로 다이와 봉지재 사이의 제1 경계 위에서 연장한다. 다른 양태에 따르면, 도전성 라인은 제2 폭보다 작은 제3 폭을 갖는 제3 세그먼트를 더 포함하고, 제2 세그먼트는 제1 세그먼트와 제3 세그먼트 사이에 배치된다. 다른 양태에 따르면, 제2 세그먼트는 제1 벤드(bend)를 포함하고, 제1 벤드는 제1 각도를 갖는다. 다른 양태에 따르면, 제1 각도는 대략 90°보다 크다. 다른 양태에 따르면, 제1 각도는 대략 90°보다 작다. 다른 양태에 따르면, 제1 각도는 대략 90°이다. 다른 양태에 따르면, 제2 도전성 비아는 봉지재 내로 연장하거나, 봉지재 위에 배치된다. 다른 양태에 따르면, 제1 집적 회로 다이에 인접한 제2 집적 회로 다이를 더 포함하고, 봉지재는 제1 집적 회로 다이와 제2 집적 회로 다이 사이에 배치되고, 제2 도전성 비아는 제2 집적 회로 다이 위에 배치된다.
본 개시의 일 양태에 따르면, 봉지재 내에 제1 집적 회로 다이를 봉지하는 단계; 및 제1 집적 회로 다이와 봉지재 위에 재분배층(redistribution layer(RDL))을 형성하는 단계를 포함하는 방법이 제공되며, RDL은, 제1 집적 회로 다이 위의 제1 도전성 비아; 및 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 포함하고, 도전성 라인은, 제1 폭을 갖는, 제1 집적 회로 다이 위의 제1 세그먼트; 및 제1 집적 회로 다이와 봉지재 사이의 경계 위에서 연장하는 제2 세그먼트를 포함하고, 제2 세그먼트는 제1 폭보다 큰 제2 폭을 가진다. 다른 양태에 따르면, 제2 도전성 비아는 봉지재를 통해 연장한다. 다른 양태에 따르면, 제2 도전성 비아는 봉지재 위에 배치된다. 다른 양태에 따르면, 제2 도전성 비아는 제2 집적 회로 다이 위에 배치된다. 다른 양태에 따르면, 제2 세그먼트는 제1 벤드(bend)를 포함하고, 제1 벤드는 제1 각도를 가진다. 다른 양태에 따르면, 제1 각도는 대략 90°보다 크다. 다른 양태에 따르면, 제1 각도는 대략 90°보다 작다. 다른 양태에 따르면, 제1 각도는 대략 90°이다.
본 개시의 일 양태에 따르면, 제1 패키지를 형성하는 단계를 포함하는 방법이 제공되며, 제1 패키지를 형성하는 단계는, 캐리어 기판 위에 전기 커넥터를 형성하는 단계; 제1 다이와 제2 다이를 캐리어 기판에 부착하는 단계로서, 전기 커넥터는 제1 다이의 후면으로부터 제1 다이의 능동면(active side)으로 연장하고, 능동면은 후면의 반대측에 있고, 전기 커넥터는 제1 다이 및 제2 다이에 인접한 것인 단계; 제1 다이, 제2 다이 및 전기 커넥터를 몰딩 컴파운드로 봉지하는 단계; 및 제1 다이와 제2 다이의 능동면과 몰딩 컴파운드 위에 놓이는 재분배 구조를 형성하는 단계를 포함하고, 재분배 구조를 형성하는 단계는, 제1 다이의 능동면 위에 제1 도전성 비아를 형성하는 단계; 제2 다이의 능동면 위에 제2 도전성 비아를 형성하는 단계; 및 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 형성하는 단계를 포함하고, 도전성 라인은 제1 세그먼트, 제2 세그먼트 및 제3 세그먼트를 포함하고, 제1 세그먼트는 제1 다이 위에 있고 제1 폭을 가지며, 제2 세그먼트는 제1 다이와 몰딩 컴파운드 사이의 제1 경계 위와, 제2 다이와 몰딩 컴파운드 사이의 제2 경계 위에서 연장하고, 제2 세그먼트는 제1 폭보다 큰 제2 폭을 가지고, 제3 세그먼트는 제2 다이 위에 있고 제2 폭보다 작은 제3 폭을 가진다. 다른 양태에 따르면, 제2 세그먼트는 제1 각도를 가지는 적어도 하나의 벤드(bend)를 포함한다. 다른 양태에 따르면, 제1 패키지를 형성하는 단계는, 재분배 구조 위에 있고 재분배 구조에 전기적으로 결합되는 제1 도전성 커넥터 세트를 형성하는 단계; 및 캐리어 기판을 제거하는 단계를 더 포함한다. 다른 양태에 따르면, 제2 도전성 커넥터 세트를 이용하여 제2 패키지를 제1 패키지에 본딩하는 단계를 더 포함하고, 제2 패키지는 제1 다이 및 제2 다이의 후면에 근접한다.
전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 제1 집적 회로 다이;
    상기 제1 집적 회로 다이 주위의 봉지재(encapsulant); 및
    제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인
    을 포함하는 패키지로서,
    상기 도전성 라인은,
    제1 폭을 갖는, 상기 제1 집적 회로 다이 위의 제1 세그먼트; 및
    상기 제1 폭보다 큰 제2 폭을 갖는, 상기 제1 집적 회로 다이 위의 제2 세그먼트
    를 포함하고,
    상기 제2 세그먼트는 상기 제1 집적 회로 다이와 상기 봉지재 사이의 제1 경계 위에서 연장하는 것을 특징으로 하는 패키지.
  2. 제1항에 있어서, 상기 도전성 라인은 제2 폭보다 작은 제3 폭을 갖는 제3 세그먼트를 더 포함하고, 상기 제2 세그먼트는 상기 제1 세그먼트와 상기 제3 세그먼트 사이에 배치되는 것을 특징으로 하는 패키지.
  3. 제1항에 있어서, 상기 제2 세그먼트는 제1 벤드(bend)를 포함하고, 상기 제1 벤드는 제1 각도를 가지는 것을 특징으로 하는 패키지.
  4. 제1항에 있어서, 상기 제2 도전성 비아는 상기 봉지재 내로 연장하거나, 상기 봉지재 위에 배치되는 것을 특징으로 하는 패키지.
  5. 제1항에 있어서, 상기 제1 집적 회로 다이에 인접한 제2 집적 회로 다이를 더 포함하고, 상기 봉지재는 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이 사이에 배치되고, 상기 제2 도전성 비아는 상기 제2 집적 회로 다이 위에 배치되는 것을 특징으로 하는 패키지.
  6. 봉지재 내에 제1 집적 회로 다이를 봉지하는 단계; 및
    상기 제1 집적 회로 다이와 상기 봉지재 위에 재분배층(redistribution layer(RDL))을 형성하는 단계
    를 포함하고,
    상기 RDL은,
    상기 제1 집적 회로 다이 위의 제1 도전성 비아; 및
    상기 제1 도전성 비아를 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 포함하고,
    상기 도전성 라인은,
    제1 폭을 갖는, 상기 제1 집적 회로 다이 위의 제1 세그먼트; 및
    상기 제1 집적 회로 다이와 상기 봉지재 사이의 경계 위에서 연장하는 제2 세그먼트
    를 포함하고,
    상기 제2 세그먼트는 상기 제1 폭보다 큰 제2 폭을 가지는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 제2 도전성 비아는 상기 봉지재를 통해 연장하는 것을 특징으로 하는 방법.
  8. 제1 패키지를 형성하는 단계를 포함하고,
    상기 제1 패키지를 형성하는 단계는,
    캐리어 기판 위에 전기 커넥터를 형성하는 단계;
    제1 다이와 제2 다이를 상기 캐리어 기판에 부착하는 단계로서, 상기 전기 커넥터는 상기 제1 다이의 후면으로부터 상기 제1 다이의 능동면(active side)으로 연장하고, 상기 능동면은 상기 후면의 반대측에 있고, 상기 전기 커넥터는 상기 제1 다이 및 상기 제2 다이에 인접한 것인 단계;
    상기 제1 다이, 상기 제2 다이 및 상기 전기 커넥터를 몰딩 컴파운드로 봉지하는 단계; 및
    상기 제1 다이와 상기 제2 다이의 능동면과 상기 몰딩 컴파운드 위에 놓이는 재분배 구조를 형성하는 단계
    를 포함하고,
    상기 재분배 구조를 형성하는 단계는,
    상기 제1 다이의 능동면 위에 제1 도전성 비아를 형성하는 단계;
    상기 제2 다이의 능동면 위에 제2 도전성 비아를 형성하는 단계; 및
    상기 제1 도전성 비아를 상기 제2 도전성 비아에 전기적으로 연결하는 도전성 라인을 형성하는 단계
    를 포함하고,
    상기 도전성 라인은 제1 세그먼트, 제2 세그먼트 및 제3 세그먼트를 포함하고, 상기 제1 세그먼트는 상기 제1 다이 위에 있고 제1 폭을 가지며, 상기 제2 세그먼트는 상기 제1 다이와 상기 몰딩 컴파운드 사이의 제1 경계 위와, 상기 제2 다이와 상기 몰딩 컴파운드 사이의 제2 경계 위에서 연장하고, 상기 제2 세그먼트는 상기 제1 폭보다 큰 제2 폭을 가지고, 상기 제3 세그먼트는 상기 제2 다이 위에 있고 상기 제2 폭보다 작은 제3 폭을 가지는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 제1 패키지를 형성하는 단계는,
    상기 재분배 구조 위에 있고 상기 재분배 구조에 전기적으로 결합되는 제1 도전성 커넥터 세트를 형성하는 단계; 및
    상기 캐리어 기판을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 제2 도전성 커넥터 세트를 이용하여 제2 패키지를 상기 제1 패키지에 본딩하는 단계를 더 포함하고, 상기 제2 패키지는 상기 제1 다이 및 상기 제2 다이의 후면에 근접하는 것을 특징으로 하는 방법.
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