KR20200037093A - 반도체 패키징을 위한 리소그래피 공정 및 결과 구조 - Google Patents

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KR20200037093A
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훙-주이 쿠오
팅-양 유
밍-탄 리
시-펭 타이
이-치아 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8213—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/82132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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Abstract

디바이스는 제1 집적 회로 다이 및 제2 집적 회로 다이를 캡슐화하는 몰딩 화합물; 몰딩 화합물, 제1 집적 회로 다이 및 제2 집적 회로 다이 위의 유전체 층; 및 유전체 층 위에 있고 제1 집적 회로 다이를 제2 집적 회로 다이에 전기적으로 연결하는 금속화 패턴을 포함한다. 금속화 패턴은 복수의 도전성 라인을 포함한다. 복수의 도전성 라인 각각은, 금속화 패턴의 제1 영역으로부터 금속화 패턴의 제2 영역을 통해 금속화 패턴의 제3 영역까지 연속적으로 연장되고; 금속화 패턴의 제2 영역에서 동일한 유형의 제조 이상을 갖는다.

Description

반도체 패키징을 위한 리소그래피 공정 및 결과 구조{LITHOGRAPHY PROCESS FOR SEMICONDUCTOR PACKAGING AND STRUCTURES RESULTING THEREFROM}
본 출원은 2018년 9월 28일자에 출원되고 발명의 명칭이 "반도체 패키징을 위한 리소그래피 공정 및 결과 구조(Lithography Process for Semiconductor Packaging and Structures Resulting Therefrom)"인 미국 가출원 제62/738,830 호의 이익을 주장하며, 이 가출원은 참조에 의해 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복된 축소로부터 생겼다. 전자 디바이스 축소에 대한 요구가 성장함에 따라, 반도체 다이의 더욱 작고 더욱 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예에는 패키지 온 패키지(Package-on-Package; POP) 기술이 있다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB) 상에 작은 풋 프린트 및 향상된 기능을 갖는 반도체 디바이스의 생산을 가능하게 한다.
디바이스는 제1 집적 회로 다이 및 제2 집적 회로 다이를 캡슐화하는 몰딩 화합물; 몰딩 화합물, 제1 집적 회로 다이 및 제2 집적 회로 다이 위의 유전체 층; 및 유전체 층 위에 있고 제1 집적 회로 다이를 제2 집적 회로 다이에 전기적으로 연결하는 금속화 패턴을 포함한다. 금속화 패턴은 복수의 도전성 라인을 포함한다. 복수의 도전성 라인 각각은, 금속화 패턴의 제1 영역으로부터 금속화 패턴의 제2 영역을 통해 금속화 패턴의 제3 영역까지 연속적으로 연장되고; 금속화 패턴의 제2 영역에서 동일한 유형의 제조 이상(anomaly)을 갖는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5 내지 도 10, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b 및 도 12c는 다양한 실시예들에 따른 반도체 패키지를 제조하는 중간 단계의 다양한 도면을 도시한다.
도 12d는 다양한 실시예들에 따른 리소그래피 공정의 노출 강도의 그래프를 도시한다.
도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 15, 도 16a, 도 16b, 도 16c, 도 16d, 도 16e, 도 16f 및 도 17 내지 도 27은 다양한 실시예들에 따른 반도체 패키지를 제조하는 중간 단계의 다양한 도면을 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 발명개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
다양한 실시예들이 통합 팬 아웃(integrated fan-out; InFO) 리소그래피 공정에 관한 것으로 아래에서 설명된다. 그러나 본 명세서에 설명된 다양한 예시적인 방법 및 결과 구조는, 예를 들어, 칩 온 웨이퍼 온 기판(chip on wafer on substrate; CoWoS) 패키지, 팬 인 패키지 등을 포함하는 임의의 유형의 반도체 패키지에 적용될 수 있음을 이해해야 한다.
다양한 실시예들은 다기능 시스템을 달성하기 위해 대형 집적 칩 패키지에 스티칭 리소그래피 공정을 제공한다. 예시적인 스티칭 리소그래피 공정은 리소그래피 스테퍼의 노출 필드 크기에 의해 제한되지 않는다. 하향식 관점에서, 리소그래피 스테퍼의 필드 크기는 포토 렌즈 치수에 의해 결정된다. 예를 들어, 단일 노출 단계를 사용하여 달성 가능한 포토 레지스트 마스크로부터의 결과 패턴은 포토 렌즈 직경에 의해 제한되고, 광학 수차를 감소시키기 위해 광학 축 상에 배치함으로써 종종 더 제한된다. 또한, 마스크의 패턴 에지는 종종 이미지 왜곡을 피하기 위해 포토 렌즈의 물리적 에지에서 이격된다. 이는 단일 노출 단계를 사용하여 달성 가능한 패턴의 크기를 추가로 제한한다.
대형 필드 크기 통합의 경우, 층의 원하는 패턴 크기는 종종 크며, 원하는 패턴 크기를 수용하기 위해 포토 렌즈 크기를 증가시키는 것은 비용이 많이 들고 비실용적일 수 있다. 예시적인 스티칭 리소그래피 공정은 포토 렌즈 크기의 증가를 요구하지 않으면서 대형 필드 크기 통합 패턴을 정의하기 위해 다수의 포토 마스크 레티클을 사용하는 다수의 노출 단계를 사용한다. 예를 들어, 층은 제1 포토 마스크 레티클을 사용하여 층의 제1 패터닝 영역에서 제1 패턴에 노출되고, 층은 제2 포토 마스크 레티클을 사용하여 층의 제2 패터닝 영역에서 제2 패턴에 노출된다. 층의 제1 및 제2 패터닝 영역은 오버랩되어 제1 패턴과 제2 패턴이 상호 연결될 수 있게 하고, 함께 스티칭되어 제1 및 제2 패터닝 영역 전체에 걸쳐 연장되는 원하는 전체 패턴을 정의한다. 제1 및 제2 패터닝 영역이 오버랩되는 영역은 스티칭 영역으로 지칭될 수 있다. 스티칭 영역 내에서 각각의 노출 단계 동안 패턴(예를 들어, 그레이 톤 패턴으로 지칭됨)의 형상(예를 들어, 삼각형)은, 예를 들어, 스티칭 영역에 수행된 다수의 노출 단계에 의해 야기된 과다 노출로 인한 패터닝 결함을 감소시키도록 구성될 수 있다.
또한, 실시예들은 스티칭 오차를 줄이기 위해 낮은 개구수(numerical aperture; NA) 스테퍼를 사용할 수 있는데, 비교적 큰 피사계 심도(depth of field; DoF)가 높은 NA 스테퍼에 비해 낮은 NA 스테퍼와 관련되기 때문이다. 낮은 NA 스테퍼는 큰 임계 치수(critical dimension; CD) 애플리케이션에 사용될 수 있으며, 높은 NA 스테퍼에 비해 비용 절감이라는 추가적인 이점을 갖는다.
스티칭 리소그래피를 사용함으로써, 필드 통합 크기는 더 이상 노출 필드 크기(예를 들어, 각각의 포토 렌즈의 크기)에 의해 제한되지 않는다. 예를 들어, 층 내의 패턴의 크기는 상이한 스티칭 영역 내에서 상이한 마스크 패턴을 스티칭함으로써 확대될 수 있다. 그레이 톤 패턴과 낮은 NA 스테퍼를 사용하면 스티칭 영역에서 공차를 증가시키고 스티칭 영역에서 제조 결함을 감소시킬 수 있다.
다양한 실시예들은 다음의 비제한적 장점/특징 중 하나 이상을 달성할 수 있다: 스티칭 영역에서 상이한 마스크 패턴을 스티칭함으로써 큰 필드 크기의 반도체 패키지가 달성됨, 이 경우 상호 연결이 스티칭 영역을 가로지름; 이전 공정의 정렬 마크가 필드 외부에 배치되는 경우 한 방향을 따라 패키지 크기를 확대함; 정렬 마크가 필드 내에 배치되는 경우 경계 없이 패키지 크기를 확대함; 그레이 톤 패턴과 낮은 NA 스테퍼는 더 높은 공차를 갖고 스티칭 영역에서 상호 연결의 임계 치수(CD)를 제어함; 저렴한 비용; 및 높은 수율.
도 1 내지 도 27은 일부 실시예들에 따라, (예를 들어, InFO 패키지의 컴포넌트를 형성하기 위해) 제1 패키지 구조를 형성하기 위한 공정 동안 중간 단계의 단면도를 도시한다. 도 1은 캐리어 기판(100) 및 캐리어 기판(100) 상에 형성된 이형 층(102)을 도시한다. 제1 패키지 및 제2 패키지의 형성을 위한 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 각각 도시된다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 웨이퍼일 수 있어, 다수의 패키지가 캐리어 기판(100) 상에 동시에 형성될 수 있다. 이형 층(102)은 중합체 기반 물질로 형성될 수 있고, 이는 후속 단계들에서 형성될 위에 놓인 구조물로부터 캐리어 기판(100)과 함께 제거될 수 있다. 일부 실시예들에서, 이형 층(102)은 에폭시 기반 열 방출 물질이며, 광열 전환 효과(light-to-heat conversion; LTHC) 이형 코팅처럼 가열될 때 그 접착성을 잃는다. 다른 실시예들에서, 이형 층(102)은 자외선(ultra-violet; UV) 글루일 수 있고, 이것은 UV 광에 노출될 때 그 접착성을 잃는다. 이형 층(102)은 액체로서 제공되어 경화될 수 있고, 캐리어 기판(100) 상에 라미네이팅된 라미네이트 필름 등일 수 있다. 이형 층(102)의 상부 표면은 평평하게 될 수 있고, 고도의 동일 평면성을 가질 수 있다.
도 2에서, 유전체 층(104) 및 금속화 패턴(106)이 형성된다. 도 2에 도시된 바와 같이, 유전체 층(104)은 이형 층(102) 상에 형성된다. 유전체 층(104)의 하부 표면은 이형 층(102)의 상부 표면과 접촉할 수 있다. 일부 실시예들에서, 유전체 층(104)은 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 중합체로 형성된다. 다른 실시예들에서, 유전체 층(104)은 실리콘 질화물과 같은 질화물; 실리콘 산화물과 같은 산화물; 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG) 등으로 형성된다. 유전체 층(104)은 스핀 코팅, 화학적 기상 증착(chemical vapor deposition; CVD), 라미네이팅 등 또는 이들의 조합과 같은 임의의 허용 가능한 성막 공정에 의해 형성될 수 있다.
금속화 패턴(106)은 유전체 층(104) 상에 형성된다. 금속화 패턴(106)을 형성하기 위한 예로서, 시드 층(도시되지 않음)이 유전체 층(104) 위에 형성된다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그런 다음, 포토 레지스트가 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(106)에 대응한다. 금속화 패턴(106)을 정의하기 위해 하나 이상의 노출 단계가 포토 레지스트에 적용될 수 있다. 한 번 이상의 노출 후, 포토 레지스트는 포토 레지스트를 통해 개구를 형성하도록 현상되어 시드 층을 노출시킨다. (예를 들어, 도 10 내지 도 16f와 관련하여 논의된 바와 같은) 예시적인 스티칭 리소그래피 공정이 금속화 패턴(106)을 정의하기 위해 사용될 수 있다. 대안적으로, 다수의 노출 단계가 금속화 패턴(106)을 정의하기 위해 사용될 수 있으며, 각각의 노출 단계는, 예를 들어, 임의의 스티칭 영역에서 상호 연결되지 않은 별도의 패턴을 정의한다.
도전성 물질이 포토 레지스트의 개구 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 도전성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다. 도전성 물질 및 시드 층의 나머지 부분은 금속화 패턴(106)을 형성한다.
도 3에서, 선택적 유전체 층(108)이 금속화 패턴(106) 및 유전체 층(104) 상에 형성된다. 일부 실시예들에서, 유전체 층(108)은 유전체 층(106)과 유사한 물질로 형성되고 유사한 방법을 사용하여 형성된다. 그런 다음, 유전체 층(108)은 개구를 형성하도록 패터닝되어 금속화 패턴(106)의 일부를 노출시킨다. 패터닝은 유전체 층이 감광성 물질일 경우 유전체 층(108)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 이루어질 수 있다.
유전체 층(104 및 108) 및 금속화 패턴(106)은 후면 재분배 구조(110)로 지칭될 수 있다. 도시된 바와 같이, 후면 재분배 구조(110)는 2 개의 유전체 층(104 및 108) 및 하나의 금속화 패턴(106)을 포함한다. 다른 실시예들에서, 후면 재분배 구조(110)는 임의의 수의 유전체 층, 금속화 패턴 및 비아를 포함할 수 있다. 금속화 패턴(106) 및 유전체 층(108)을 형성하기 위한 공정을 반복함으로써 하나 이상의 추가적인 금속화 패턴 및 유전체 층이 후면 재분배 구조(110)에 형성될 수 있다. 비아는 하부 유전체 층의 개구 내에 시드 층 및 금속화 패턴의 도전성 물질을 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 따라서, 비아는 다양한 금속화 패턴을 상호 연결하고 전기적으로 결합시킬 수 있다. 다른 실시예들에서, 후면 재분배 구조(110)는 이후에 설명되는 피처들이 이형 층(102) 상에 직접 형성되도록 전체적으로 생략될 수 있다.
또한 도 3에서, 관통 비아(112)가 형성된다. 관통 비아(112)를 형성하기 위한 예로서, 선택적 시드 층이 후면 재분배 구조(110), 예를 들어, 유전체 층(108) 및 금속화 패턴(106)의 노출된 부분 위에 형성된다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에 따라, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토 레지스트가 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 관통 비아(112)에 대응한다. 관통 비아(112)를 정의하기 위해 하나 이상의 노출 단계가 포토 레지스트에 적용될 수 있다. 한 번 이상의 노출 후, 포토 레지스트는 포토 레지스트를 통해 개구를 형성하도록 현상되어 시드 층을 노출시킨다.
도전성 물질이 포토 레지스트의 개구 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 도전성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다. 도전성 물질 및 시드 층의 나머지 부분은 관통 비아(112)를 형성한다. 대안적으로, 유전체 층(108)이 생략된 실시예들에서(예를 들어, 도 4b 참조), 시드 층도 생략될 수 있고, 금속화 패턴(106)은 광통 비아(112)를 도금하기 위한 시드 층으로서 사용될 수 있다. 예를 들어, 이러한 실시예들에서, 관통 비아(112)는 금속화 패턴(106) 상에 직접 도금될 수 있다.
도 4a에서, 집적 회로 다이(114)가 접착제(116)에 의해 유전체 층(108)에 부착된다. 도 4a에 도시된 바와 같이, 2 개의 집적 회로 다이(114)가 제1 패키지 영역(100A) 및 제2 패키지 영역(100B) 각각에 부착되고, 다른 실시예들에서, 더 많거나 적은 집적 회로 다이(114)가 각각의 영역에 부착될 수 있다. 예를 들어, 일 실시예에서, 단지 하나의 집적 회로 다이(114)만 각각의 영역에 부착될 수 있거나, 3 개 이상의 집적 회로 다이(114)가 각각의 영역에 부착될 수 있다. 집적 회로 다이(114)는 로직 다이(예를 들어, 중앙 처리 장치, 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(micro-electro-mechanical-system; MEMS) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(digital signal processing; DSP) 다이), 프론트 엔드 다이(예를 들어, 아날로그 프론트 엔드(analog front-end; AFE) 다이), 또는 이들의 조합 등일 수 있다. 또한, 일부 실시예들에서, 집적 회로 다이(114)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)일 수 있고, 다른 실시예들에서, 집적 회로 다이(114)는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)일 수 있다.
집적 회로 다이(114)가 캐리어 기판(100)에 부착되기 전에, 집적 회로 다이(114)는 집적 회로 다이(114) 내에 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(114)는 각각 도핑된 또는 비도핑된 실리콘 또는 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층과 같은 반도체 기판(118)을 포함한다. 반도체 기판은, 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화뮬 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 디바이스가 반도체 기판(118) 내에 및/또는 반도체 기판(118) 상에 형성될 수 있으며, 집적 회로를 형성하기 위해, 예를 들어, 반도체 기판(118) 상의 하나 이상의 유전체 층의 금속화 패턴에 의해 형성된 상호 연결 구조(120)에 의해 상호 연결될 수 있다.
집적 회로 다이(114)는 외부 연결이 이루어지는 알루미늄 패드와 같은 패드(122)를 더 포함한다. 패드(122)는 집적 회로 다이(114)의 각각의 활성 측으로 지칭될 수 있는 곳에 있다. 패시베이션 필름(124)이 집적 회로 다이(114) 상에 그리고 패드(122)의 일부 상에 있다. 개구가 패시베이션 필름(124)을 통해 패드(122)까지 진행된다. 도전성 필러(예를 들어, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(126)가 패시베이션 필름(124)을 통해 연장되며, 각각의 패드(122)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터(126)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(126)는 집적 회로 다이(114)의 개개의 집적 회로를 전기적으로 결합시킨다.
유전체 물질(128)이 집적 회로 다이(114)의 활성 측 상에, 예컨대, 패시베이션 필름(124) 및 다이 커넥터(126) 상에 형성된다. 유전체 물질(128)은 다이 커넥터(126)를 측 방향으로 캡슐화하고, 유전체 물질(128)은 개개의 집적 회로 다이(114)와 측 방향으로 경계를 접할 수 있다. 유전체 물질(128)은 PBO, 폴리이미드, BCB 등과 같은 중합체; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 또는 이들의 조합 등일 수 있고, 예를 들어, 스핀 코팅, 라미네이팅, CVD 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이(114)의 후면 상에 있고, 집적 회로 다이(114)를 도 4a의 유전체 층(108)과 같은 후면 재분배 구조(110)에 부착한다. 대안적으로, 유전체 층(108)이 생략된 실시예들에서, 접착제(116)는 집적 회로 다이를 도 4b에 도시된 바와 같이 금속화 패턴(106) 및 유전체 층(104)에 부착할 수 있다. 이러한 실시예들에서, 접착제(116)는 금속화 패턴(106)의 상부 표면 및 측벽을 따라 연장될 수 있다. 접착제(116)는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(die attach film; DAF) 등일 수 있다. 접착제(116)는 집적 회로 다이(114)의 후면에, 예컨대, 각각의 반도체 웨이퍼의 후면에 적용될 수 있거나, 캐리어 기판(100)의 표면 위에 적용될 수 있다. 집적 회로 다이(114)는, 예를 들어, 소잉(sawing) 또는 다이싱(dicing)에 의해 개별화될 수 있고, 예를 들어, 픽 앤 플레이스 툴을 사용하여 접착제(116)에 의해 후면 재분배 구조(110)에 부착될 수 있다.
도 5에서, 캡슐화제(130)가 다양한 컴포넌트 상에 형성된다. 캡슐화제(130)는 몰딩 화합물, 에폭시 등일 수 있으며, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 경화 후, 캡슐화제(130)는 관통 비아(112) 및 다이 커넥터(126)를 노출시키기 위해 연삭 공정을 겪을 수 있다. 관통 비아(112), 다이 커넥터(126) 및 캡슐화제(130)의 상부 표면은 연삭 공정 후에 동일 평면에 있다. 일부 실시예들에서, 예를 들어, 관통 비아(112) 및 다이 커넥터(126)가 이미 노출된 경우, 연삭은 생략될 수 있다.
도 6 내지 도 21에서, 전면 재분배 구조(160)가 형성된다. 도 21에 도시된 바와 같이, 전면 재분배 구조(160)는 유전체 층(132, 140, 148 및 156) 및 금속화 패턴(138, 146 및 154)을 포함한다.
도 6에서, 유전체 층(132)은 캡슐화제(130), 관통 비아(112) 및 다이 커넥터(126) 상에 성막된다. 일부 실시예들에서, 유전체 층(132)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수도 있는 중합체로 형성된다. 다른 실시예들에서, 유전체 층(132)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성될 수 있다. 유전체 층(132)은 스핀 코팅, 라미네이팅, CVD 또는 이들의 조합 등에 의해 형성될 수 있다.
그런 다음, 도 7 내지 도 9에서, 유전체 층(132)은 패터닝된다. 패터닝은 관통 비아(112) 및 다이 커넥터(126)의 일부를 노출시키기 위한 개구를 형성한다. 유전체 층(132)이 감광성 물질인 경우, 포토 리소그래피 공정을 사용하여 패터닝이 달성될 수 있다.
유전체 층(132)을 패터닝하기 위해 사용되는 예시적인 포토 리소그래피 공정은 캐리어 기판(100) 위의 패키지 영역(예를 들어, 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)) 각각에서 다수의 노출 단계를 수행하는 것을 포함할 수 있다. 예를 들어, 도 7에서, 제1 패키지 영역(100A)은 제1 패터닝 영역(200A)과 제2 패터닝 영역(200B)으로 분할된다. 제1 패터닝 영역(200A)은 스티칭 영역(200C)에서 제2 패터닝 영역(200B)과 오버랩된다.
도 7에서, 제1 포토 마스크 레티클(202A)을 사용하여 제1 패터닝 영역(200A)에서 유전체 층(132) 상에 제1 노출이 수행된다. 따라서, 유전체 층(132)의 노출된 영역(132A)이 형성된다. 포토 마스크 레티클(202A)의 크기는 제1 패터닝 영역(200A)에서 유전체 층(132)을 노출시키기 위해 NA 스테퍼에 의해 사용되는 렌즈의 크기(예를 들어, 직경)에 대응할 수 있다. 예를 들어, 하향식 보기(도시되지 않음)에서, 포토 마스크 레티클(202A)은 유전체 층(132)을 노출시키기기 위해 사용되는 포토 렌즈에 대응하도록 약 52mm의 길이 및 약 34mm의 폭을 가질 수 있다. 포토 마스크 레티클(202A)의 다른 치수가 또한 가능하다. 또한, 낮은 NA 스테퍼(예를 들어, NA가 0.2 미만)를 사용하여 패터닝 공정의 DoF를 증가시키고 비용을 감소시킬 수 있다. 증가된 DoF의 결과로서, 다양한 피처의 휨으로 인한 패터닝 결함이 유리하게 감소될 수 있다. 패키지 웨이퍼는 비교적 크기 때문에, 특히 휨에 취약할 수 있는데, 이는 유전체 층(132)의 상부 표면에서 토포그래피를 증가시킨다. 증가된 DoF를 제공함으로써, 휨 및 증가된 토포그래피로 인한 패터닝 결함이 감소될 수 있다. 다양한 실시예들에서, 재분배 구조(160)(도 21 참조)에서 패터닝된 피처의 비교적 큰 피처 크기(예를 들어, 임계 치수)로 인해, 낮은 NA 스테퍼가 사용될 수 있다.
다음으로, 도 8에서, 제2 포토 마스크 레티클(202B)을 사용하여 제2 패터닝 영역(200B)에서 유전체 층(132) 상에 제2 노출이 수행된다. 따라서, 유전체 층(132)의 노출된 영역(132B)이 형성된다. 포토 마스크 레티클(202B)의 크기는 패터닝 영역(200B)에서 유전체 층(132)을 노출시키기 위해 NA 스테퍼에 의해 사용되는 렌즈의 크기(예를 들어, 직경)에 대응할 수 있다. 예를 들어, 하향식 보기(도시되지 않음)에서, 포토 마스크 레티클(202B)은 유전체 층(132)을 노출시키기 위해 사용되는 포토 렌즈에 대응하도록 약 52mm의 길이 및 약 34mm의 폭을 가질 수 있다. 포토 마스크 레티클(202B)의 다른 치수가 또한 가능하다. 또한, 낮은 NA 스테퍼(예를 들어, NA가 0.2 미만)를 사용하여 패터닝 공정의 DoF를 증가시키고 비용을 감소시킬 수 있다. 증가된 DoF의 결과로서, 유전체 층(132)의 휨 및 증가된 토포그래피로 인한 패터닝 결함이 감소될 수 있다. 다양한 실시예들에서, 재분배 구조(160)(도 21 참조)에서 패터닝된 피처의 비교적 큰 피처 크기(예를 들어, 임계 치수)로 인해, 낮은 NA 스테퍼가 사용될 수 있다.
이러한 방식으로, 유전체 층(132)을 통한 개구를 위한 패턴이 제1 패키지 영역(100A)에 정의된다. 제1 패키지 영역(100A)에서 개구를 위한 패턴의 전체 크기는 유전체 층(132)을 노출시키기 위해 사용되는 포토 렌즈의 물리적 크기로 제한될 필요는 없는데, 다수의 노출 단계 및 포토 마스크 레티클이 각각의 패키지 영역(100A 및 100B)에 형성되는 패키지의 크기를 확장시킬 수 있기 때문이다.
유전체 층(132)에 원하는 패턴을 정의하기 위해 캐리어 기판(100) 위의 다른 패키지 영역(예를 들어, 제2 패키지 영역(100B))에 유사한 노출 단계가 수행될 수 있다. 제2 패키지 영역(100B)의 노출은 제1 패키지 영역(100A)의 모든 노출 단계가 완료된 후에 수행될 수 있다. 대안적으로, 각각의 포토 마스크 레티클(예를 들어, 제1 포토 마스크 레티클(202A))은 후속 포토 마스크 레티클(예를 들어, 제2 포토 마스크 레티클(202B))이 유전체 층(132)을 노출시키기 위해 사용되기 전에 캐리어 기판(100) 위의 각각의 패키지 영역을 노출시키기 위해 사용될 수 있다.
도 9에서, 유전체 층(132)의 다양한 패터닝 영역 및 패키지 영역이 노출된 후에, 유전체 층(132)은 유전체 층(132)을 통해 연장되는 개구를 형성하도록 현상된다. 개구는 관통 비아(112) 및 다이 커넥터(126)의 일부를 노출시킬 수 있다. 도 9는 유전체 층(132)이 현상된 결과로서 노출된 영역(132A/132B)이 제거되는 포지티브 포토 레지스트 물질로서 유전체 층(132)을 도시한다. 다른 실시예들에서, 유전체 층(132)은 유전체 층(132)의 노출된 영역(132A/132B)이 남아있는 동안 유전체 층(132)의 노출되지 않은 영역이 현상의 결과로서 제거되는 네거티브 포토 레지스트일 수 있다.
도 10 내지 도 16f에서, 비아를 갖는 금속화 패턴(138)이 유전체 층(132) 상에 형성된다. 금속화 패턴(138)을 형성하기 위한 예로서, 시드 층(133)이 유전체 층(132) 위에 그리고 유전체 층(132)을 통한 개구 내에 형성된다. 일부 실시예들에서, 시드 층(133)은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에 따라, 시드 층(133)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(133)은, 예를 들어, PVD 등을 사용하여 형성될 수 있다.
그런 다음, 포토 레지스트(204)가 시드 층(133) 상에 형성되고 패터닝된다. 포토 레지스트(204)는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 아래에 설명된 바와 같은 다중 노출 공정(예를 들어, 스티칭 리소그래피)이 포토 레지스트의 다수의 영역을 노출시키기기 위해 사용될 것이다. 다중 노출 공정 후에, 네거티브 또는 포지티브 레지스트의 사용 여부에 따라 포토 레지스트의 노출되거나 노출되지 않은 부분을 제거하기 위해 단일 현상 공정이 수행될 것이다.
도 11a에서, 제1 포토 마스크 레티클(206A)을 사용하여 제1 패터닝 영역(200A)에서 포토 레지스트(204) 상에 제1 노출이 수행된다. 따라서, 포토 레지스트(204)의 노출된 영역(204A)이 형성된다. 포토 마스크 레티클(206A)의 크기는 제1 패터닝 영역(200A)에서 포토 레지스트(204)를 노출시키기 위해 NA 스테퍼에 의해 사용되는 렌즈의 크기(예를 들어, 직경)에 대응할 수 있다. 예를 들어, 하향식 보기(도시되지 않음)에서, 포토 마스크 레티클(206A)은 포토 레지스트(204)를 노출시키기 위해 사용되는 포토 렌즈에 대응하도록 약 52mm의 길이 및 약 34mm의 폭을 가질 수 있다. 포토 마스크 레티클(206A)의 다른 치수가 또한 가능하다. 또한, 낮은 NA 스테퍼(예를 들어, NA가 0.2 미만)를 사용하여 패터닝 공정의 DoF를 증가시키고 비용을 감소시킬 수 있다. 증가된 DoF의 결과로서, 유전체 층(132)의 휨 및 증가된 토포그래피로 인한 패터닝 결함이 감소될 수 있다. 다양한 실시예들에서, 재분배 구조(160)(도 21 참조)에서 패터닝된 피처의 비교적 큰 피처 크기(예를 들어, 임계 치수)로 인해, 낮은 NA 스테퍼가 사용될 수 있다.
노출된 영역(204A)은 스티칭 영역(200C)(예를 들어, 제1 패터닝 영역(200A)과 제2 패터닝 영역(200B)이 오버랩되는 곳) 내로 연장된다. 포토 마스크 레티클(206A)은 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)의 면적과 비교하여 스티칭 영역(200C) 내의 포토 레지스트(204)에 적용되는 노출량을 감소시키도록 설계될 수 있다. 예를 들어, 노출 단계 동안, 광(예를 들어, 자외선(UV) 광)이 포토 마스크 레티클(206A)을 통해 포토 레지스트(204) 상에 투사된다. 포토 마스크 레티클(206A)의 개구는 광이 포토 레지스트(204)에 비춰지도록 하는 반면, 포토 마스크 레티클(206A)의 고체 면적은 광이 포토 레지스트(204)에 비춰지는 것을 차단한다. 포토 마스크 레티클(206A) 내의 개구의 형상 및 크기는 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)의 면적에 비해 스티칭 영역(200C) 내의 광의 투과율을 감소시킬 수 있다. 예를 들어, 포토 마스크 레티클(206A)은 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)에서의 광의 투과율이 100%가 되도록 허용할 수 있는 반면, 포토 마스크 레티클(206A)은 스티칭 영역(200C) 내의 광의 투과율이 제2 패터닝 영역(200B)을 향한 방향으로 100%에서 약 0%로 서서히 감소하게 할 수 있다. 이는 스티칭 영역(200C) 위의 포토 마스크 레티클(206A)의 개구의 적절한 형상을 선택하고 스티칭 영역(200C) 위의 포토 마스크 레티클(206A)의 개구의 면적을 감소시킴으로써 달성될 수 있다.
도 11b 및 도 11c는 다양한 실시예들에 따른 스티칭 영역(200C)의 외부 및 내부에서 제1 패터닝 영역(200A)에서의 노출된 영역(204A)의 하향식 보기를 도시한다. 노출된 영역(204A)의 형상은 포토 마스크 레티클(206A)의 개구의 형상에 대응한다. 도 11b 및 도 11c에 의해 도시된 바와 같이, 노출된 영역(204A)이 스티칭 영역(200C) 내로 연장됨에 따라 노출된 영역(204A)의 폭이 감소하여 노출된 영역(204A)은 스티칭 영역(200C)에서 삼각형 형상을 갖는다. 노출된 영역(204A)의 삼각형 형상은 스티칭 영역(200C) 전체에 걸쳐 있을 수 있다. 예를 들어, 삼각형 형상은 스티칭 영역(200C)의 제1 에지에서 시작하여 스티칭 영역(200C)의 제2 에지에서의 정점으로 좁아질 수 있으며, 제2 에지는 제1 에지에 대향한다. 스티칭 영역(200C)에서, 노출된 영역(204A)의 폭은 (예를 들어, 도 11b에 의해 도시된 바와 같이) 지속적으로 감소하거나 (예를 들어, 도 11c에 의해 도시된 바와 같이) 정해진 간격으로 이산적으로 감소할 수 있다.
노출된 영역(204A)의 예시적인 형상 및 다양한 폭의 결과로서, 노출된 영역(204A)이 스티칭 영역(200C) 내로 연장됨에 따라 노출된 영역(204A)의 노출 강도는 감소된다. 스티칭 영역(200C)에서 도시된 형상을 갖도록 노출된 영역(204A)을 구성함으로써(예를 들어, 스티칭 영역(200C) 위의 포토 마스크 레티클(206A)에 대응하는 개구를 구성함으로써), 스티칭 영역(200C) 내의 노출 강도는 또한 서서히 감소될 수 있으며, 이는 아래에서 상세히 설명되는 바와 같이 과다 노출 결함을 감소시키고 오버레이 공차를 증가시킨다.
다음으로, 도 12a에서, 제2 포토 마스크 레티클(206B)을 사용하여 제2 패터닝 영역(200B)에서 포토 레지스트(204) 상에 제2 노출이 수행된다. 따라서, 포토 레지스트(204)의 노출된 영역(204B)이 형성된다. 포토 마스크 레티클(206B)의 크기는 제1 패터닝 영역(200A)에서 포토 레지스트(204)를 노출시키기 위해 NA 스테퍼에 의해 사용되는 렌즈의 크기(예를 들어, 직경)에 대응할 수 있다. 예를 들어, 하향식 보기(도시되지 않음)에서, 포토 마스크 레티클(206B)은 포토 레지스트(204)를 노출시키기 위해 사용되는 포토 렌즈에 대응하도록 약 52mm의 길이 및 약 34mm의 폭을 가질 수 있다. 포토 마스크 레티클(206B)의 다른 치수가 또한 가능하다. 또한, 낮은 NA 스테퍼(예를 들어, NA가 0.2 미만)를 사용하여 패터닝 공정의 DoF를 증가시키고 비용을 감소시킬 수 있다. 증가된 DoF의 결과로서, 유전체 층(132)의 휨 및 증가된 토포그래피로 인한 패터닝 결함이 감소될 수 있다. 다양한 실시예들에서, 재분배 구조(160)(도 21 참조)에서 패터닝된 피처의 비교적 큰 피처 크기(예를 들어, 임계 치수)로 인해, 낮은 NA 스테퍼가 사용될 수 있다.
노출된 영역(204B)은 스티칭 영역(200C)(예를 들어, 제1 패터닝 영역(200A)과 제2 패터닝 영역(200B)이 오버랩되는 곳) 내로 연장된다. 노출된 영역(204B)은 스티칭 영역(200C)에서 노출된 영역(204A)과 오버랩되어 포토 레지스트(204)는 제1 패터닝 영역(200A)(구체적으로는, 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)의 면적)으로부터 스티칭 영역(200C)을 통해 제2 패터닝 영역(200B)(구체적으로는, 스티칭 영역(200C) 외부의 제2 패터닝 영역(200B)의 면적)까지 연속적으로 연장되는 스티칭 노출된 영역을 포함할 수 있다.
포토 마스크 레티클(206A)과 유사하게, 포토 마스크 레티클(206B)은 스티칭 영역(200C) 외부의 제2 패터닝 영역(200B)의 면적과 비교하여 스티칭 영역(200C) 내의 포토 레지스트(204)에 적용되는 노출량을 감소시키도록 설계될 수 있다. 포토 마스크 레티클(206B) 내의 개구의 형상 및 크기는 스티칭 영역(200C) 외부의 제2 패터닝 영역(200B)의 면적에 비해 스티칭 영역(200C) 내의 광의 투과율을 감소시킬 수 있다. 예를 들어, 포토 마스크 레티클(206B)은 스티칭 영역(200C) 외부의 제2 패터닝 영역(200B)에서의 광의 투과율이 100%가 되도록 허용할 수 있는 반면, 포토 마스크 레티클(206B)은 스티칭 영역(200C) 내의 광의 투과율이 제1 패터닝 영역(200A)을 향한 방향으로 100%에서 약 0%로 서서히 감소하게 할 수 있다. 이는 스티칭 영역(200C) 위의 포토 마스크 레티클(206B)의 개구의 적절한 형상을 선택하고 스티칭 영역(200C) 위의 포토 마스크 레티클(206B)의 개구의 면적을 감소시킴으로써 달성될 수 있다.
도 12b 및 도 12c는 다양한 실시예들에 따른 제1 및 제2 패터닝 영역(200A 및 200B)에서의 노출된 영역(204A) 및 노출된 영역(204B)의 하향식 보기를 도시한다. 노출된 영역(204B)의 형상은 포토 마스크 레티클(206B)의 개구의 형상에 대응한다. 도 12b 및 도 12c에 의해 도시된 바와 같이, 노출된 영역(204B)이 스티칭 영역(200C) 내로 연장됨에 따라 노출된 영역(204B)의 폭이 감소하여 노출된 영역(204B)은 스티칭 영역(200C)에서 삼각형 형상을 갖는다. 노출된 영역(204B)의 삼각형 형상은 스티칭 영역(200C) 전체에 걸쳐 있을 수 있다. 예를 들어, 삼각형 형상은 스티칭 영역(200C)의 제2 에지에서 시작하여 스티칭 영역(200C)의 제1 에지에서의 정점으로 좁아질 수 있다. 스티칭 영역(200C)에서, 노출된 영역(204B)의 폭은 (예를 들어, 도 12b에 의해 도시된 바와 같이) 지속적으로 감소하거나 (예를 들어, 도 12c에 의해 도시된 바와 같이) 정해진 간격으로 이산적으로 감소할 수 있다.
노출된 영역(204B)의 예시적인 형상 및 다양한 폭의 결과로서, 노출된 영역(204B)이 스티칭 영역(200C) 내로 연장됨에 따라 노출된 영역(204B)의 노출 강도는 감소된다. 스티칭 영역(200C)에서 도시된 형상을 갖도록 노출된 영역(204B)을 구성함으로써(예를 들어, 스티칭 영역(200C) 위의 포토 마스크 레티클(206B)에 대응하는 개구를 구성함으로써), 스티칭 영역(200C) 내의 노출된 영역(204B)의 노출 강도는 또한 서서히 감소될 수 있으며, 이는 과다 노출 결함을 감소시키고 오버레이 공차를 증가시킨다.
노출된 영역(204A 및 204B)은 오버랩 영역(208)에서 오버랩된다. 스티칭 영역(200C)에서 노출 강도가 감소되지 않으면, 오버랩 영역(208)은 과다 노출될 수 있다(예를 들어, 약 200%의 노출 강도를 가짐). 스티칭 영역(200C)에서 노출된 영역(204A 및 204B)의 노출 강도를 서서히 감소시킴으로써, (예를 들어, 노출된 영역(204A)을 정의하기 위한) 제1 노출 및 (예를 들어, 노출된 영역(204B)을 정의하기 위한) 제2 노출로 인한 오버랩 영역(208)의 누적 노출 강도는 감소되기 때문이, 오버랩 영역(208)의 과다 노출 위험이 감소된다. 예를 들어, 도 12d는 노출된 영역(204A 및 204B)의 노출 강도를 제1 패터닝 영역(200A) 및 제2 패터닝 영역(200B) 전체에 걸쳐 도시한다. 도 12d에서, x 축은 위치를 지정하고 y 축은 노출 강도를 지정한다. 곡선(210A)은 노출된 영역(204A)의 노출 강도에 대응하고, 곡선(210B)은 노출된 영역(204B)의 노출 강도에 대응한다. 스티칭 영역(200C)에서의 곡선(210A 및 210B)의 기울기는 스티칭 영역(200C)에 걸쳐 있는 거리에 대응하고 이 거리에 의해 결정될 수 있으며, 이 거리는 각각의 노출된 영역(204A/204B)의 삼각형 형상의 길이를 결정한다. 포토 레지스트(204)의 임의의 주어진 위치의 누적 노출 강도는 곡선(210A 및 210B)의 대응하는 강도를 더함으로써 획득될 수 있다. 도 12d에서 알 수 있는 바와 같이, 제1 패터닝 영역(200A) 및 제2 패터닝 영역(200B)에서 임의의 주어진 위치에서의 누적 노출 강도는 약 1 (예를 들어, 100%) 및 약 1.2 (예를 들어, 120%)의 범위에 있다. 특히, 스티칭 영역(200C)(두 노출 단계가 수행된 곳)에서의 누적 노출 강도는 스티칭 영역(200C) 외부(단지 하나의 노출 단계만 수행된 곳)의 누적 노출 강도와 실질적으로 동일하다. 과다 노출을 줄이면 과다 노출로 인한 결함(예를 들어, 몹시 큰 피처를 정의함)을 감소시킬 수 있다.
또한, 스티칭 영역(200C)에서 노출된 영역(204A 및 204B)의 삼각형 형상은 또한 오버레이 공차를 증가시킬 수 있다. 도 13a, 도 13b, 도 13c 및 도 13d는 포토 마스크 레티클(206A)과 포토 마스크 레티클(206B) 간의 정렬 오차로 인해 발생할 수 있는 예시적인 오버레이 오차를 도시한다. 도 13a는 포토 마스크 레티클(206B)이 화살표(209A)로 표시된 바와 같이 제1 패터닝 영역(200A)을 향한 방향으로 측 방향 시프트되는 실시예를 도시한다. 결과적으로, 노출된 영역(204B)은 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)의 면적으로 연장될 수 있다. 도 13b는 포토 마스크 레티클(206B)이 화살표(209B)로 표시된 바와 같이 제2 패터닝 영역(200B)을 향한 방향으로 측 방향 시프트되는 실시예를 도시한다. 결과적으로, 노출된 영역(204B)은 스티칭 영역(200C)을 완전히 가로질러 연장되지 않는다. 도 13c 및 도 13d는 포토 마스크 레티클(206B)이 화살표(209C 및 209D)로 표시된 바와 같이 수직으로 시프트되어 노출된 영역(204A 및 204B)의 에지가 더 이상 정렬되지 않는 실시예를 도시한다. 도 13a, 도 13b, 도 13c 및 도 13d 각각은 단일 오버레이 오차를 도시하지만, 이들 오차는 조합될 수도 있음을 이해해야 한다. 삼각형 형상을 갖는 노출된 영역(204A 및 204B)을 제공함으로써, 여전히 제조 공차 내에 있으면서 임의의 방향에서 최대 10%의 오버레이 오차를 허용하는 것으로 관찰되었다.
스티칭 영역(200C)에서의 노출된 영역(204A 및 204B)의 삼각형 형상은 노출 강도의 선형 변화를 허용하여 임의의 시프트가 누적 노출 강도에 크게 영향을 미치지 않도록 한다. 예를 들어, 도 13a에서, 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)에서 노출된 영역(204B)의 일부는 비교적 낮은 노출 강도(예를 들어, 약 20% 미만)를 가질 수 있다. 결과적으로, 스티칭 영역(200C) 외부의 제1 패터닝 영역(200A)에서 노출된 영역(204A)은 완전히 노출되지만(예를 들어, 약 100%의 노출 강도를 가짐), 노출된 영역(204A 및 204B)의 누적 노출 강도는 약 120%로 유지되며, 이는 도 13a의 예시된 오버레이 오차를 갖더라도 제조 공차 내에 있다. 다른 예로서, 도 13b에서, 노출된 영역(204B)은 스티칭 영역(200C)의 영역(200D) 내로 연장되지 않는다. 예를 들어, 영역(200D)에서는 단지 하나의 노출(즉, 노출된 영역(204A)에 대응하는 노출)만 수행된다. 그러나 노출된 영역(204A)은 영역(200D)에서 거의 완전한 노출 강도(예를 들어, 적어도 80%)를 갖기 때문에, 제2 노출 단계로부터의 노출 부족은 허용할 수 없는 노출 부족 영역을 초래하지 않는다. 예를 들어, 영역(200D)에서, 노출된 영역(204A 및 204B)의 누적 노출 강도는 약 80%로 유지되며, 이는 도 13b의 예시된 오버레이 오차를 갖더라도 제조 공차 내에 있다.
따라서, 포토 레지스트(204)는 스티칭 구역을 가로질러 패턴의 크기를 연장시키기 위해 다수의 포토 마스크 레티클(206A/206B)을 사용하여 노출된다. 단지 두 개의 노출 단계만이 위에서 설명되었지만, 임의의 수의 노출 단계가 포토 레지스트(204)에 적용될 수 있음을 이해해야 한다. 예를 들어, 훨씬 더 넓은 면적이 필요한 경우, 추가 노출 단계를 적용할 수 있다. 추가 노출 단계 각각은 추가 스티칭 구역에서 이전 노출 단계와 오버랩될 수 있다. 예를 들어, 도 14a 및 도 14b는 다수의 스티칭 구역을 도시한다. 상이한 포토 마스크 레티클(206A, 206B, 206D 및 206F)이 웨이퍼의 상이한 패터닝 영역(200A, 200B, 200D 및 200F)에서 패턴을 정의하기 위해 각각 사용된다. 패터닝 영역(200A 및 200B)은 스티칭 영역(200C)에서 오버랩되고; 패터닝 영역(200A 및 200D)은 스티칭(200E)에서 오버랩되고; 패터닝 영역(200B 및 200F)은 스티칭 영역(200G)에서 오버랩되며; 패터닝 영역(200D 및 200F)은 스티칭 영역(200H)에서 오버랩된다. 노출된 영역(204A 및 204B)은 스티칭 영역(200C)을 통해 연장되고; 노출된 영역(204A 및 204D)은 스티칭 영역(200E)을 통해 연장되고; 노출된 영역(204B 및 204F)은 스티칭 영역(200G)을 통해 연장되며; 노출된 영역(204D 및 204F)은 스티칭 영역(200H)을 통해 연장된다. 정렬 마크(302)가 포토 마스크 레티클(206A, 206B, 206D, 206F)을 하부 층의 패턴(예를 들어, 유전체 층(132)의 패턴, 도 10 참조)과 정렬하는 데 사용된다. 오버레이 마크(304)가 포토 마스크 레티클(206A, 206B, 206D, 206F)의 패턴을 다른 포토 마스크 레티클(206A, 206B, 206D, 206F)과 정렬하는 데 사용된다. 예를 들어, 오버레이 마크(304A)는 포토 마스크 레티클(206A 및 206B)을 정렬하는 데 사용될 수 있고; 오버레이 마크(304B)는 포토 마스크 레티클(206B 및 206F)을 정렬하는 데 사용될 수 있으며; 오버레이 마크(304C)는 포토 마스크 레티클(206A 및 206D)을 정렬하는 데 사용될 수 있다. 정렬 마크(302 및 304)는 정렬 마크에 필요한 면적을 감소시키기 위해 오버랩될 수 있다. 정렬 마크(302 및 304)가 패터닝 영역(예를 들어, 200A, 200B 등) 외부에 배치될 때, 패턴의 크기는 한 방향으로 (예를 들어, 도 14a에서 화살표(306)로 표시됨) 연장될 수 있다. 정렬 마크(302 및 304)가 패터닝 영역(예컨대, 200A, 200B 등) 내에 배치될 때, 패턴의 크기는 다수의 방향으로 (예를 들어, 도 14b에서 화살표(308)로 표시됨) 연장될 수 있다. 또한, 층의 패턴을 함께 스티칭하기 위해 다수의 포토 마스크 레티클을 사용하기 때문에, 정렬 마크(302) 및 오버레이 마크(304)는 (예를 들어, 도 14a에 도시된 바와 같이) 패턴 주위에 또는 (예를 들어, 도 14b에 도시된 바와 같이) 패턴 전체에 걸쳐 규칙적인 간격으로 배치될 수 있다. 인접한 정렬 마크(302)/오버레이 마크(304) 사이의 간격은 포토 마스크 레티클의 크기에 대응할 수 있다.
따라서, 다수의 노출 단계를 제공함으로써, 스티칭 영역에서 오버랩 패턴을 정의하는 다수의 포토 마스크 레티클을 사용함으로써 더 큰 웨이퍼가 패터닝될 수 있다. 다수의 노출 단계는 높은 DoF를 갖는 낮은 NA 리소그래피 툴을 사용하여 적용될 수 있으며, 이는 휨의 경우에도 패턴이 정의될 수 있게 한다. 오버랩 패턴의 형상은 스티칭 영역에서 노출 강도를 감소시키기 위해 삼각형일 수 있다. 노출 강도를 감소시킴으로써, 제조 공차가 개선될 수 있고 결함이 감소될 수 있다. 대안적으로, 다수의 노출 단계를 수용하기 위해 스티칭 영역에서 노출 강도를 감소시키는 다른 형상이 사용될 수 있다.
포토 레지스트(204)에 원하는 패턴을 정의하기 위해 캐리어 기판(100) 위의 다른 패키지 영역(예를 들어, 제2 패키지 영역(100B))에 유사한 노출 단계가 수행될 수 있다. 제2 패키지 영역(100B)의 노출은 제1 패키지 영역(100A)의 모든 노출 단계가 완료된 후에 수행될 수 있다. 대안적으로, 각각의 포토 마스크 레티클(예를 들어, 제1 포토 마스크 레티클(206A))은 후속 포토 마스크 레티클(예를 들어, 제2 포토 마스크 레티클(206B))이 포토 레지스트(204)를 노출시키기 위해 사용되기 전에 캐리어 기판(100) 위의 각각의 패키지 영역을 노출시키기 위해 사용될 수 있다.
도 15에서, 포토 레지스트(204)의 다양한 패터닝 영역 및 패키지 영역이 노출된 후에, 포토 레지스트(204)는 포토 레지스트(204)를 통해 연장되는 개구(212)를 형성하도록 현상된다. 도 15는 포토 레지스트(204)가 현상된 결과로서 노출된 영역(204A/204B)이 제거되는 포지티브 포토 레지스트 물질로서 포토 레지스트(204)를 도시한다. 다른 실시예들에서, 포토 레지스트(204)는 포토 레지스트(204)의 노출된 영역(204A/204B)이 남아있는 동안 포토 레지스트(204)의 노출되지 않은 영역이 현상의 결과로서 제거되는 네거티브 포토 레지스트일 수 있다.
이어서, 도 16a에서, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 개구(212) 내에 도전성 물질이 형성된다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 도전성 물질이 형성되지 않은 시드 층(133)의 부분 및 포토 레지스트(204)는 제거된다. 포토 레지스트(204)는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트(204)가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층(133)의 노출된 부분이 제거된다. 도전성 물질 및 시드 층의 나머지 부분은 금속화 패턴(138) 및 비아를 형성한다. 비아는 유전체 층(132)을 통해, 예를 들어, 관통 비아(112) 및/또는 다이 커넥터(126)까지 개구에 형성된다.
도 16a는 금속화 패턴(138)의 단면도를 도시한다. 도 16b, 도 16c, 도 16d, 도 16e 및 도 16f는 영역(100C)(도 16a 참조)에서의 금속화 패턴(138)의 하향식 보기를 도시한다. 영역(100C)은 제1 패터닝 영역(200A), 제2 패터닝 영역(200B) 및 스티칭 영역(200C)의 일부를 포함한다. 금속화 패턴(138)의 위치는 또한 도 14a 및 도 14b에 의해 도시된 노출된 영역(204A/204B/204D/204F)에 대응할 수 있다. 예를 들어, 금속화 패턴(138)은 인접한 정렬 마크(302)/오버레이 마크(304) 사이에 배치된 도전성 라인을 포함할 수 있다.
도 16b에서, 금속화 패턴(138A, 138B 및 138C)은 패터닝 영역(200A)으로부터 스티칭 영역(200C)을 통해 패터닝 영역(200B)으로 연속적으로 연장되는 도전성 재분배 라인을 정의하기 위해 제조 이상 없이 형성된다. 도 16c, 도 16d, 도 16e 및 도 16f에서, 금속화 패턴(138A, 138B 및 138C)은 패터닝 영역(200A)으로부터 스티칭 영역(200C)을 통해 패터닝 영역(200B)으로 연장되는 도전성 재분배 라인을 정의하기 위해 제조 이상을 갖고 형성된다. 제조 이상은 포토 마스크 레티클(예를 들어, 206A 및 206B) 간의 오버레이 오차로 인한 것이기 때문에, 각각의 금속화 패턴(138A, 138B 및 138C)은 스티칭 영역(200C) 내에서 동일한 유형의 제조 이상을 가질 수 있다. 도 16c에서, 시프트 오차가 스티칭 영역(200C)에 발생하는데, 이는 금속화 패턴(138A/138B/138C)의 측벽이 더 이상 정렬되지 않는 제조 이상을 정의한다. 도 16d에서, 스티칭 영역(200C)에서의 각각의 금속화 패턴(138A, 138B, 138C)에 갭이 존재한다. 이 갭은, 예를 들어, 금속화 패턴(138A, 138B 및 138C)이 더미 패턴을 정의할 때 허용 가능할 수 있다. 각각의 금속화 패턴(138A, 138B, 138C)에서의 갭의 크기는 동일할 수 있다. 도 16e에서, 스티칭 영역(200C)에서의 각각의 금속화 패턴(138A, 138B, 138C)은 더 좁은 영역(예를 들어, 넥킹(necking)으로 지칭됨)을 갖는다. 스티칭 영역(200C)에서 각각의 금속화 패턴(138A, 138B, 138C)이 좁아지는 양은 동일할 수 있다. 도 16d 및 16e에 의해 도시된 제조 이상은 (예를 들어, 도 13b와 관련하여 위에서 설명된 바와 같이) 스티칭 영역(200C)에서의 노출 부족에 기인할 수 있다. 도 16f에서, 스티칭 영역(200C)에서의 각각의 금속화 패턴(138A, 138B 및 138C)은 더 넓은 영역(예를 들어, 벌지(bulging)으로 지칭됨)을 갖는다. 스티칭 영역(200C)에서 각각의 금속화 패턴(138A, 138B, 138C)이 넓어지는 양은 동일할 수 있다. 도 16f에 의해 도시된 제조 이상은 (예를 들어, 도 13a와 관련하여 위에서 설명된 바와 같이) 스티칭 영역(200C)에서의 과다 노출에 기인할 수 있다. 다른 제조 이상이 또한 가능하지만, 일반적으로 위에 설명된 예시적인 패터닝 방법으로 인해 제조 이상은 제조 공차 내에 있다. 다양한 실시예들에서, 스티칭 영역(예를 들어, 스티칭 영역(200C)) 내의 모든 금속화 패턴은 동일한 유형의 제조 이상을 가질 수 있는데, 이러한 제조 이상은 다수의 노출 단계에 의해 야기된 오버레이 오차의 결과이고 동일한 오버레이 오차는 전체 스티칭 영역(200C)에 걸쳐 적용될 것이기 때문이다. 일반적으로, 제조 이상은 포토 마스크 또는 레이아웃 파일에 정의된 도전성 피처의 의도된 패턴과 도전성 피처의 제조된 물리적 패턴 사이의 형상 차이로 검출될 수 있다. 다양한 실시예들에서, 단일 스티칭 영역 내의 제조 이상은 불균일한 도전성 라인, 각각의 도전성 라인 내의 비선형 에지를 갖는 도전성 라인, 각각의 도전성 라인 내의 가변 폭을 갖는 도전성 라인 등을 포함할 수 있다.
도 17에서, 유전체 층(140)이 금속화 패턴(138) 및 유전체 층(132) 상에 성막된다. 유전체 층(140)은 유전체 층(132)과 유사한 물질로 제조될 수 있고 유사한 공정을 사용하여 성막될 수 있다. 유전체 층(140)이 성막된 후, 금속화 패턴(138)의 일부를 노출시키는 개구를 형성하도록 패터닝될 수 있다. 유전체 층(140)의 패터닝은 유전체 층(132)을 패터닝하는 것과 관련하여 위에서 설명된 다중 노출 패터닝 공정과 유사한 공정과 같은 허용 가능한 공정에 의한 것일 수 있다.
도 18에서, 비아를 갖는 금속화 패턴(146)이 유전체 층(140) 상에 형성된다. 금속화 패턴(146)은 금속화 패턴(138)과 유사한 공정을 사용하여 형성될 수 있고 유사한 물질로 제조될 수 있다. 예를 들어, 시드 층이 성막될 수 있고, 포토 레지스트가 시드 층 상에 성막될 수 있으며, 위에서 설명된 바와 같은 다중 노출 리소그래피 공정이 시드 층을 노출시키는 개구를 정의하기 위해 포토 레지스트에 적용될 수 있으며, 도금 공정이 시드 층의 노출된 부분 상에 도전성 물질을 도금하도록 수행될 수 있으며, 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 도전성 물질 및 시드 층의 나머지 부분은 금속화 패턴(146) 및 비아를 형성한다. 비아는 유전체 층(140)을 통해, 예를 들어, 금속화 패턴(138)의 일부까지 개구에 형성된다.
도 19에서, 유전체 층(148)이 금속화 패턴(146) 및 유전체 층(140) 상에 성막된다. 유전체 층(148)은 유전체 층(132)과 유사한 물질로 제조될 수 있고 유사한 공정을 사용하여 성막될 수 있다. 유전체 층(148)이 성막된 후, 금속화 패턴(146)의 일부를 노출시키는 개구를 형성하도록 패터닝될 수 있다. 유전체 층(148)의 패터닝은 유전체 층(132)을 패터닝하는 것과 관련하여 위에서 설명된 다중 노출 패터닝 공정과 유사한 공정과 같은 허용 가능한 공정에 의한 것일 수 있다.
도 20에서, 비아를 갖는 금속화 패턴(154)이 유전체 층(148) 상에 형성된다. 금속화 패턴(154)은 금속화 패턴(138)과 유사한 공정을 사용하여 형성될 수 있고 유사한 물질로 제조될 수 있다. 예를 들어, 시드 층이 성막될 수 있고, 포토 레지스트가 시드 층 상에 성막될 수 있으며, 위에서 설명된 바와 같은 다중 노출 리소그래피 공정이 시드 층을 노출시키는 개구를 정의하기 위해 포토 레지스트에 적용될 수 있으며, 도금 공정이 시드 층의 노출된 부분 상에 도전성 물질을 도금하도록 수행될 수 있으며, 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 도전성 물질 및 시드 층의 나머지 부분은 금속화 패턴(154) 및 비아를 형성한다. 비아는 유전체 층(148)을 통해, 예를 들어, 금속화 패턴(146)의 일부까지 개구에 형성된다.
도 21에서, 유전체 층(156)이 금속화 패턴(154) 및 유전체 층(148) 상에 성막된다. 유전체 층(156)은 유전체 층(132)과 유사한 물질로 제조될 수 있고 유사한 공정을 사용하여 성막될 수 있다. 유전체 층(156)이 성막된 후, 금속화 패턴(154)의 일부를 노출시키는 개구를 형성하도록 패터닝될 수 있다. 유전체 층(156)의 패터닝은 유전체 층(132)을 패터닝하는 것과 관련하여 위에서 설명된 다중 노출 패터닝 공정과 유사한 공정과 같은 허용 가능한 공정에 의한 것일 수 있다.
전면 재분배 구조(160)가 예로서 도시되어 있다. 전면 재분배 구조(160)에는 더 많거나 적은 유전체 층 및 금속화 패턴이 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성된다면, 위에서 논의된 단계 및 공정은 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 위에서 논의된 단계 및 공정은 반복될 수 있다. 본 발명 분야의 당업자는 어느 단계 및 공정이 생략되거나 반복되는지를 쉽게 이해할 것이다.
본 명세서에 설명된 RDL 라우팅 설계가 전면 재분배 구조(160)와 관련하여 논의되었지만, RDL 라우팅 공정의 교시는 후면 재분배 구조(110)에도 적용될 수 있다.
도 22에서, 패드(162)가 전면 재분배 구조(160)의 외부 측에 형성된다. 패드(162)는 도전성 커넥터(166)(도 23 참조)에 결합하기 위해 사용되며 UMB(under bump metallurgy)(162)로 지칭될 수 있다. 도시된 실시예에서, 패드(162)는 유전체 층(156)을 통해 금속화 패턴(154)까지 개구를 통해 형성된다. 패드(162)는 금속화 패턴(138)과 유사한 공정을 사용하여 형성될 수 있고 유사한 물질로 제조될 수 있다. 예를 들어, 시드 층이 성막될 수 있고, 포토 레지스트가 시드 층 상에 성막될 수 있으며, 위에서 설명된 바와 같은 다중 노출 리소그래피 공정이 시드 층을 노출시키는 개구를 정의하기 위해 포토 레지스트에 적용될 수 있으며, 도금 공정이 시드 층의 노출된 부분 상에 도전성 물질을 도금하도록 수행될 수 있으며, 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 도전성 물질 및 시드 층의 나머지 부분은 패드(162)를 형성한다.
도 23에서, 도전성 커넥터(166)가 패드(162) 상에 형성된다. 도전성 커넥터(166)는 BGA 커넥터, 솔더 볼, 금속 필러, C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-무전해 금도금 기술(electroless nickel-electroless palladium-immersion gold technique; ENEPIG) 형성 범프 등일 수 있다. 도전성 커넥터(166)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 또는 이들의 조합 등과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(166)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해 솔더 층을 초기에 형성함으로써 형성된다. 일단 솔더 층이 구조 상에 형성되면, 물질을 원하는 범프 형상으로 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예들에서, 도전성 커넥터(166)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예컨대, 구리 필러)이다. 금속 필러는 솔더가 없고 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예들에서, 금속 필러 커넥터(166) 상부에 금속 캡 층(도시되지 않음)이 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고 도금 공정에 의해 형성될 수 있다.
도 24에서, 캐리어 기판 디본딩이 후면 재분배 구조, 예를 들어 유전체 층(104)으로부터 캐리어 기판(100)을 분리(디본딩)하기 위해 수행된다. 일부 실시예들에 따르면, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형 층(102) 상에 투사하여 이형 층(102)이 광의 열에 의해 분해되고 캐리어 기판(100)이 제거될 수 있도록 한다. 그런 다음, 구조는 뒤집어지고 테이프(190) 상에 배치된다.
도 25에 또한 도시된 바와 같이, 금속화 패턴(106)의 일부를 노출시키기 위해 유전체 층(104)을 통해 개구가 형성된다. 개구는, 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 26에서, 스크라이브 1 라인 영역을 따라, 예를 들어 인접한 영역(100A 및 100B) 사이에서 소잉(184)을 수행함으로써 개별화 공정이 수행된다. 소잉(184)은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 개별화한다.
도 26은 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 제공될 수 있는 결과적인 개별화 패키지(400)를 도시한다. 패키지(400)는 또한 통합 팬 아웃(InFO) 패키지(200)로 지칭될 수도 있다.
도 27은 패키지(400)(제1 패키지(400)로 지칭될 수 있음), 제2 패키지(500) 및 기판(550)을 포함하는 패키지 구조(570)를 도시한다. 제2 패키지(500)는 기판(502) 및 기판(502)에 결합된 하나 이상의 적층된 다이(508)(508A 및 508B)를 포함한다. 기판(502)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 일부 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질이 또한 사용될 수 있다. 부가적으로, 기판(502)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 물질 층을 포함한다. 일 대안적인 실시예에서, 기판(502)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안으로는 비스말레이미드 트리아진(bismaleimide-triazine; BT) 수지 또는 대안적으로 다른 인쇄 회로 기판(printed circuit board; PCB) 물질 또는 필름을 포함한다. 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF) 또는 다른 라미네이트와 같은 빌드 업 필름이 기판(502)을 위해 사용될 수 있다.
기판(502)은 활성 및 수동 디바이스를 포함할 수 있다. 본 발명 분야의 당업자가 인식할 수 있는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스가 반도체 패키지(500)에 대한 설계의 구조적 및 기능적 요구 사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판(502)은 또한 금속화 층(도시되지 않음) 및 관통 비아(506)를 포함할 수 있다. 금속화 층은 활성 디바이스 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계될 수 있다. 금속화 층은 도전성 물질의 층을 상호 연결하는 비아와 함께 도전성 물질(예를 들어, 구리)의 층과 유전체 물질(예를 들어, 로우-k 유전체 물질)의 층을 교번하여 형성될 수 있고, 임의의 적합한 공정(예를 들어, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일부 실시예들에서, 기판(502)에는 실질적으로 활성 디바이스 및 수동 디바이스가 없다.
기판(502)은 적층된 다이(508)에 결합하기 위해 기판(502)의 제1 측면 상에 본드 패드(503)를 가질 수 있고, 도전성 커넥터(514)에 결합하기 위해 기판(502)의 제2 측면 상에 본드 패드(504)를 가질 수 있으며, 기판(502)의 제2 측면은 기판(502)의 제1 측면에 대향한다. 일부 실시예들에서, 본드 패드(503 및 504)는 기판(502)의 제1 및 제2 측면 상의 유전체 층(도시되지 않음)으로 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드(503 및 504)가 유전체 층에 내장되도록 형성될 수 있다. 다른 실시예들에서, 본드 패드(503 및 504)가 유전체 층 상에 형성될 수 있으므로 리세스는 생략된다. 일부 실시예들에서, 본드 패드(503 및 504)는 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 제조된 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드(503 및 504)의 도전성 물질은 얇은 시드 층 위에 성막될 수 있다. 도전성 물질은 전기 화학 도금 공정, 무전해 도금 공정, CVD, ALD, PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본드 패드(303 및 304)의 도전성 물질은 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
일 실시예에서, 본드 패드(503 및 504)는 티타늄 층, 구리 층 및 니켈 층과 같은 3 개의 도전성 물질 층을 포함하는 UBM이다. 하지만, 본 발명 분야의 당업자라면, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 UBM(503 및 504)의 형성에 적합한 다수의 적합한 물질 및 층의 배열이 존재한다는 것을 인식할 것이다. UBM(503 및 504)을 위해 사용될 수 있는 임의의 적합한 물질 및 물질 층은 본 출원의 범위 내에 포함되도록 완전히 의도된다. 일부 실시예들에서, 관통 비아(506)는 기판(502)을 통해 연장되고 적어도 하나의 본드 패드(503)를 적어도 하나의 본드 패드(504)에 결합시킨다.
예시된 실시예에서, 적층된 다이(508)는 와이어 본드(510)에 의해 기판(502)에 결합되지만, 도전성 범프와 같은 다른 연결이 사용될 수 있다. 일 실시예에서, 적층된 다이(508)는 적층된 메모리 다이이다. 예를 들어, 적층된 메모리 다이(508)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은 저전력(low-power; LP) 더블 데이터 레이트(double data rate; DDR) 메모리 모듈을 포함할 수 있다.
일부 실시예들에서, 적층된 다이(508) 및 와이어 본드(510)는 몰딩 물질(512)에 의해 캡슐화될 수 있다. 몰딩 물질(512)은, 예를 들어, 압축 몰딩을 사용하여 적층된 다이(508) 및 와이어 본드(510) 상에 몰딩될 수 있다. 일부 실시예들에서, 몰딩 물질(512)은 몰딩 화합물, 중합체, 에폭시, 실리콘 산화물 충전제 물질 등 또는 이들의 조합이다. 몰딩 물질(512)을 경화시키기 위해 경화 단계가 수행될 수 있으며, 여기서 경화는 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시예들에서, 적층된 다이(508) 및 와이어 본드(510)는 몰딩 물질(512) 내에 매립되고, 몰딩 물질(512)의 경화 후에, 몰딩 물질(512)의 초과 부분을 제거하기 위해 연삭과 같은 평탄화 단계가 수행되어 제2 패키지(500)에 실질적으로 평면 표면을 제공한다.
제2 패키지(500)가 형성된 후, 패키지(500)는 도전성 커넥터(514), 본드 패드(504) 및 금속화 패턴(106)을 통해 제1 패키지(400)에 본딩된다. 일부 실시예들에서, 적층된 메모리 다이(508)는 와이어 본드(510), 본드 패드(503 및 504), 관통 비아(506), 도전성 커넥터(514) 및 관통 비아(112)를 통해 집적 회로 다이(114)에 결합될 수 있다.
도전성 커넥터(514)는 위에서 설명한 도전성 커넥터(166)와 유사할 수 있으며, 그 설명은 여기에서 반복되지 않지만, 도전성 커넥터(514 및 166)는 동일할 필요는 없다. 일부 실시예들에서, 도전성 커넥터(514)를 본딩하기 전에, 도전성 커넥터(514)는 무세척 플럭스와 같은 플럭스(도시되지 않음)로 코팅된다. 도전성 커넥터(514)는 플럭스에 침지될 수 있거나, 플럭스가 도전성 커넥터(514) 상으로 분사될 수 있다. 다른 실시예에서, 플럭스는 금속화 패턴(106)의 표면에 적용될 수 있다.
일부 실시예들에서, 도전성 커넥터(514)는 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있고, 제2 패키지(500)가 제1 패키지(400)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부와 리플로우된다. 이 남아있는 에폭시 부분은 응력을 줄이고 도전성 커넥터(514)의 리플로우로 인한 접합부를 보호하기 위한 언더필(underfill)로서의 역할을 할 수 있다. 일부 실시예들에서, 언더필(도시되지 않음)이 제2 패키지(500)와 제1 패키지(400) 사이에 그리고 도전성 커넥터(514)을 둘러싸도록 형성될 수 있다. 언더필은 제2 패키지(500)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나 또는 제2 패키지(500)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다.
제2 패키지(500)와 제1 패키지(400) 사이의 본딩은 솔더 본딩 또는 직접 금속 대 금속(예를 들어, 구리 대 구리 또는 주석 대 주석) 본딩일 수 있다. 일 실시예에서, 제2 패키지(500)는 리플로우 공정에 의해 제1 패키지(400)에 본딩된다. 이 리플로우 공정 동안, 도전성 커넥터(514)는 본드 패드(504) 및 금속화 패턴(106)과 접촉하여 제2 패키지(500)를 제1 패키지(400)에 물리적으로 그리고 전기적으로 결합시킨다. 본딩 공정 후, IMC(도시되지 않음)가 금속화 패턴(106)과 도전성 커넥터(514)의 계면 및 도전성 커넥터(514)와 본드 패드(504) 사이의 계면에 형성될 수 있다.
제2 패키지(500)는 제1 패키지(400)가 웨이퍼의 다른 패키지로부터 개별화된 후에 제1 패키지(400)에 부착되는 것으로 도시되어 있지만, 다른 실시예들에서는 개별화 전에 제2 패키지(500)가 제1 패키지(400)에 부착될 수 있다. 예를 들어, 제2 패키지(500)는 제1 패키지(400)에 부착될 수 있고, 그런 다음 제1 패키지(400)는 개별화될 수 있다(예를 들어, 도 26에 기술된 바와 같음).
반도체 패키지(570)는 패키지 기판(550)에 장착된 패키지(400 및 500)를 포함한다. 패키지(400)는 도전성 커넥터(166)를 사용하여 패키지 기판(550)에 장착된다.
패키지 기판(550)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질이 또한 사용될 수 있다. 또한, 패키지 기판(550)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 일 대안적인 실시예에서, 패키지 기판(550)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안으로는 비스말레이미드 트리아진(BT) 수지 또는 대안적으로 다른 PCB 물질 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업 필름이 패키지 기판(550)을 위해 사용될 수 있다.
패키지 기판(550)은 활성 및 수동 디바이스를 포함할 수 있다. 본 발명 분야의 당업자가 인식할 수 있는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스가 반도체 패키지(500)에 대한 설계의 구조적 및 기능적 요구 사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
또한, 패키지 기판(550)은 금속화 층과 비아(도시되지 않음), 및 금속화 층과 비아 위의 본드 패드(552)를 포함할 수 있다. 금속화 층은 활성 디바이스 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계될 수 있다. 금속화 층은 도전성 물질의 층을 상호 연결하는 비아와 함께 도전성 물질(예를 들어, 구리)의 층과 유전체 물질(예를 들어, 로우-k 유전체 물질)의 층을 교번하여 형성될 수 있고, 임의의 적합한 공정(예를 들어, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일부 실시예들에서, 패키지 기판(550)에는 실질적으로 활성 디바이스 및 수동 디바이스가 없다.
일부 실시예들에서, 도전성 커넥터(166)는 리플로우되어 패키지(400)를 본드 패드(552)에 부착시킬 수 있다. 도전성 커넥터(166)는 패키지 기판(550) 내의 금속화 층을 비롯하여 패키지 기판(550)을 제1 패키지(400)에 전기적으로 및/또는 물리적으로 결합시킨다.
도전성 커넥터(166)는 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있고, 패키지(400)가 패키지 기판(550)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부와 리플로우된다. 이 남아있는 에폭시 부분은 응력을 줄이고 도전성 커넥터(166)의 리플로우로 인한 접합부를 보호하기 위한 언더필로서의 역할을 할 수 있다. 일부 실시예들에서, 언더필(도시되지 않음)이 제1 패키지(400)와 패키지 기판(550) 사이에 그리고 도전성 커넥터(166)을 둘러싸도록 형성될 수 있다. 언더필은 패키지(400)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나 또는 패키지(400)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다.
다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조가 포함될 수 있다. 테스트 구조는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조뿐만 아니라 중간 구조에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
다양한 실시예들은 스티칭 리소그래피 공정을 사용하여 상이한 패터닝 영역에 걸쳐 상이한 포토 마스크 레티클에 의해 정의된 상이한 패턴을 함께 스티칭한다. 스티칭 리소그래피를 사용함으로써, 필드 통합 크기는 더 이상 노출 필드 크기(예를 들어, 각각의 포토 렌즈의 크기)에 의해 제한되지 않는다. 예를 들어, 층 내의 패턴의 크기는 상이한 스티칭 영역 내에서 상이한 마스크 패턴을 스티칭함으로써 확대될 수 있다. 그레이 톤 패턴과 낮은 NA 스테퍼를 사용하면 스티칭 영역에서 공차를 증가시키고 스티칭 영역에서 제조 결함을 감소시킬 수 있다.
일 실시예에서, 디바이스는 제1 집적 회로 다이 및 제2 집적 회로 다이를 캡슐화하는 몰딩 화합물; 몰딩 화합물, 제1 집적 회로 다이 및 제2 집적 회로 다이 위의 유전체 층; 및 유전체 층 위에 있고 제1 집적 회로 다이를 제2 집적 회로 다이에 전기적으로 연결하는 금속화 패턴을 포함하고, 금속화 패턴은 복수의 도전성 라인을 포함하고, 복수의 도전성 라인 각각은, 금속화 패턴의 제1 영역으로부터 금속화 패턴의 제2 영역을 통해 금속화 패턴의 제3 영역까지 연속적으로 연장되고; 금속화 패턴의 제2 영역에서 동일한 유형의 제조 이상을 갖는다. 일 실시예에서, 복수의 도전성 라인 각각의 폭은 금속화 패턴의 제1 영역 및 금속화 패턴의 제3 영역과 비교하여 금속화 패턴의 제2 영역에서 증가한다. 일 실시예에서, 복수의 도전성 라인 각각의 폭은 금속화 패턴의 제1 영역 및 금속화 패턴의 제3 영역과 비교하여 금속화 패턴의 제2 영역에서 감소한다. 일 실시예에서, 복수의 도전성 라인 각각의 측벽은 금속화 패턴의 제2 영역에서 오정렬된다. 일 실시예에서, 금속화 패턴의 제2 영역은 제1 정렬 마크와 제2 정렬 마크 사이에 배치된다. 일 실시예에서, 디바이스는 제3 정렬 마크 및 제4 정렬 마크를 더 포함하고, 금속화 패턴은 제3 정렬 마크와 제4 정렬 마크 사이의 제2 복수의 도전성 라인을 포함하고, 제1 정렬 마크와 제3 정렬 마크 사이의 거리는 제2 정렬 마크와 제4 정렬 마크 사이의 거리와 동일하다. 일 실시예에서, 금속화 패턴은 제1 정렬 마크와 제3 정렬 마크 사이의 제3 복수의 도전성 라인을 포함한다.
일 실시예에서, 방법은 제1 집적 회로 다이 및 제2 집적 회로 다이를 몰딩 화합물 내에 캡슐화하는 단계; 제1 집적 회로 다이, 제2 집적 회로 다이 및 몰딩 화합물 위에 시드 층을 성막하는 단계; 시드 층 위에 포토 레지스트를 성막하는 단계; 제1 노출된 영역을 정의하기 위해 포토 레지스트의 제1 패터닝 영역에 제1 노출 공정을 수행하는 단계; 제1 노출 공정을 수행한 후, 제2 노출된 영역을 정의하기 위해 포토 레지스트의 제2 패터닝 영역에 제2 노출 공정을 수행하는 단계 - 제1 패터닝 영역과 제2 패터닝 영역은 스티칭 영역에서 오버랩됨 - ; 제1 패터닝 영역으로부터 스티칭 영역을 통해 제2 패터닝 영역까지 연장되는 제1 개구를 정의하기 위해 포토 레지스트를 현상하는 단계; 제1 개구 내에 도전성 물질을 도금하는 단계 - 도전성 물질은 제1 집적 회로 다이와 제2 집적 회로 다이를 전기적으로 연결함 - ; 및 포토 레지스트를 제거하는 단계를 포함한다. 일 실시예에서, 제1 노출된 영역의 형상은 스티칭 영역에서 삼각형이다. 일 실시예에서, 제2 노출된 영역의 형상은 스티칭 영역에서 삼각형이다. 일 실시예에서, 제1 노출 공정을 수행하는 단계는 스티칭 영역에서 제1 노출 공정에 의해 적용되는 노출 강도를 감소시키는 단계를 포함하고, 제1 노출 공정에 의해 적용되는 노출 강도는 제2 패터닝 영역을 향한 방향으로 감소된다. 일 실시예에서, 제1 노출 공정에 의해 적용되는 노출 강도는 제2 패터닝 영역을 향한 방향으로 연속적으로 감소된다. 일 실시예에서, 제1 노출 공정에 의해 적용되는 노출 강도는 제2 패터닝 영역을 향한 방향으로 이산 간격으로 감소된다. 일 실시예에서, 스티칭 영역 전체에 걸쳐 제1 노출 공정 및 제2 노출 공정으로 인한 누적 노출 강도는 120% 이하이다. 일 실시예에서, 제1 패터닝 영역의 크기는 제1 노출 공정 동안 사용된 포토 마스크 레티클의 크기에 대응한다. 일 실시예에서, 제1 노출 공정을 수행하는 단계는 0.2 미만의 개구수(NA)를 갖는 리소그래피 스테퍼 툴을 사용하는 단계를 포함한다.
일 실시예에서, 방법은 제1 다이, 제2 다이 및 몰딩 화합물 위에 포토 레지스트를 성막하는 단계 - 몰딩 화합물은 제1 다이 및 제2 다이의 주위에 배치됨 - ; 제1 포토 마스크 레티클을 사용하여 포토 레지스트의 제1 패터닝 영역에 제1 노출 공정을 수행하는 단계; 제1 노출 공정을 수행한 후, 제2 포토 마스크 레티클을 사용하여 포토 레지스트의 제2 패터닝 영역에 제2 노출 공정을 수행하는 단계 - 제1 패터닝 영역 및 제2 패터닝 영역은 스티칭 영역에서 오버랩되고, 제1 노출 공정을 수행하는 단계는 제1 포토 마스크 레티클의 제1 삼각형 개구를 스티칭 영역 바로 위에 배치하는 단계를 포함하며, 제2 노출 공정을 수행하는 단계는 제2 포토 마스크 레티클의 제2 삼각형 개구를 스티칭 영역 바로 위에 배치하는 단계를 포함함 - ; 포토 레지스트 내에 제3 개구를 정의하기 위해 포토 레지스트를 현상하는 단계 - 제3 개구는 제1 패터닝 영역으로부터 스티칭 영역을 통해 제2 패터닝 영역까지 연장됨 -; 및 제3 개구 내에 도전성 물질을 도금하는 단계 - 도전성 물질은 제1 다이를 제2 다이에 전기적으로 연결함 - 를 포함한다. 일 실시예에서, 제1 노출 공정을 수행하는 단계는, 스티칭 영역의 제1 에지에 제1 삼각형 개구의 측을 배치하는 단계; 스티칭 영역의 제2 에지에 제1 삼각형 개구의 정점을 배치하는 단계; 스티칭 영역의 제2 에지에 제2 삼각형 개구의 측을 배치하는 단계; 및 스티칭 영역의 제1 에지에 제2 삼각형 개구의 정점을 배치하는 단계를 포함한다. 일 실시예에서, 방법은 제1 포토 마스크 레티클을 포토 레지스트 아래에 있는 층과 정렬시키기 위해 제1 정렬 마크를 사용하는 단계; 및 제2 포토 마스크 레티클을 제1 포토 마스크 레티클에 의해 정의된 패턴과 정렬시키기 위해 오버레이 마크를 사용하는 단계를 더 포함한다. 일 실시예에서, 제1 정렬 마크 및 오버레이 마크는 오버랩된다.
1) 본 개시의 실시형태에 따른 디바이스는, 제1 집적 회로 다이 및 제2 집적 회로 다이를 캡슐화하는 몰딩 화합물; 상기 몰딩 화합물, 상기 제1 집적 회로 다이, 및 상기 제2 집적 회로 다이 위의 유전체 층; 및 상기 유전체 층 위에 있고 상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 전기적으로 연결하는 금속화 패턴을 포함하고, 상기 금속화 패턴은 복수의 도전성 라인을 포함하고, 상기 복수의 도전성 라인 각각은, 상기 금속화 패턴의 제1 영역으로부터 상기 금속화 패턴의 제2 영역을 통해 상기 금속화 패턴의 제3 영역까지 연속적으로 연장되고; 상기 금속화 패턴의 제2 영역에서 동일한 유형의 제조 이상(anomaly)을 갖는다.
2) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 복수의 도전성 라인 각각의 폭은 상기 금속화 패턴의 제1 영역 및 상기 금속화 패턴의 제3 영역과 비교하여 상기 금속화 패턴의 제2 영역에서 증가한다.
3) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 복수의 도전성 라인 각각의 폭은 상기 금속화 패턴의 제1 영역 및 상기 금속화 패턴의 제3 영역과 비교하여 상기 금속화 패턴의 제2 영역에서 감소한다.
4) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 복수의 도전성 라인 각각의 측벽은 상기 금속화 패턴의 제2 영역에서 오정렬된다.
5) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 금속화 패턴의 제2 영역은 제1 정렬 마크와 제2 정렬 마크 사이에 배치된다.
6) 본 개시의 실시형태에 따른 디바이스는, 제3 정렬 마크 및 제4 정렬 마크를 더 포함하고, 상기 금속화 패턴은 상기 제3 정렬 마크와 상기 제4 정렬 마크 사이의 제2 복수의 도전성 라인을 포함하고, 상기 제1 정렬 마크와 상기 제3 정렬 마크 사이의 거리는 상기 제2 정렬 마크와 상기 제4 정렬 마크 사이의 거리와 동일하다.
7) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 금속화 패턴은 상기 제1 정렬 마크와 상기 제3 정렬 마크 사이의 제3 복수의 도전성 라인을 포함한다.
8) 본 개시의 다른 실시형태에 따른 방법은, 제1 집적 회로 다이 및 제2 집적 회로 다이를 몰딩 화합물 내에 캡슐화하는 단계; 상기 제1 집적 회로 다이, 상기 제2 집적 회로 다이, 및 상기 몰딩 화합물 위에 시드 층을 성막하는 단계; 상기 시드 층 위에 포토 레지스트를 성막하는 단계; 제1 노출된 영역을 정의하기 위해 상기 포토 레지스트의 제1 패터닝 영역에 제1 노출 공정을 수행하는 단계; 상기 제1 노출 공정을 수행한 후, 제2 노출된 영역을 정의하기 위해 상기 포토 레지스트의 제2 패터닝 영역에 제2 노출 공정을 수행하는 단계 - 상기 제1 패터닝 영역과 상기 제2 패터닝 영역은 스티칭 영역에서 오버랩됨 - ; 상기 제1 패터닝 영역으로부터 상기 스티칭 영역을 통해 상기 제2 패터닝 영역까지 연장되는 제1 개구를 정의하기 위해 상기 포토 레지스트를 현상하는 단계; 상기 제1 개구 내에 도전성 물질을 도금하는 단계 - 상기 도전성 물질은 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이를 전기적으로 연결함 - ; 및 상기 포토 레지스트를 제거하는 단계를 포함한다.
9) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 노출된 영역의 형상은 상기 스티칭 영역에서 삼각형이다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제2 노출된 영역의 형상은 상기 스티칭 영역에서 삼각형이다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 노출 공정을 수행하는 단계는 상기 스티칭 영역에서 상기 제1 노출 공정에 의해 적용되는 노출 강도를 감소시키는 단계를 포함하고, 상기 제1 노출 공정에 의해 적용되는 상기 노출 강도는 상기 제2 패터닝 영역을 향한 방향으로 감소된다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 노출 공정에 의해 적용되는 상기 노출 강도는 상기 제2 패터닝 영역을 향한 방향으로 연속적으로 감소된다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 노출 공정에 의해 적용되는 상기 노출 강도는 상기 제2 패터닝 영역을 향한 방향으로 이산 간격으로 감소된다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 스티칭 영역 전체에 걸쳐 상기 제1 노출 공정 및 상기 제2 노출 공정으로 인한 누적 노출 강도는 120% 이하이다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 패터닝 영역의 크기는 상기 제1 노출 공정 동안 사용된 포토 마스크 레티클의 크기에 대응한다.
16) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 노출 공정을 수행하는 단계는 0.2 미만의 개구수(numerical aperture; NA)를 갖는 리소그래피 스테퍼 툴을 사용하는 단계를 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 방법은, 제1 다이, 제2 다이, 및 몰딩 화합물 위에 포토 레지스트를 성막하는 단계 - 상기 몰딩 화합물은 상기 제1 다이 및 상기 제2 다이의 주위에 배치됨 - ; 제1 포토 마스크 레티클을 사용하여 상기 포토 레지스트의 제1 패터닝 영역에 제1 노출 공정을 수행하는 단계; 상기 제1 노출 공정을 수행한 후, 제2 포토 마스크 레티클을 사용하여 상기 포토 레지스트의 제2 패터닝 영역에 제2 노출 공정을 수행하는 단계 - 상기 제1 패터닝 영역 및 상기 제2 패터닝 영역은 스티칭 영역에서 오버랩되고, 상기 제1 노출 공정을 수행하는 단계는 상기 제1 포토 마스크 레티클의 제1 삼각형 개구를 상기 스티칭 영역 바로 위에 배치하는 단계를 포함하며, 상기 제2 노출 공정을 수행하는 단계는 상기 제2 포토 마스크 레티클의 제2 삼각형 개구를 상기 스티칭 영역 바로 위에 배치하는 단계를 포함함 - ; 상기 포토 레지스트 내에 제3 개구를 정의하기 위해 상기 포토 레지스트를 현상하는 단계 - 상기 제3 개구는 상기 제1 패터닝 영역으로부터 상기 스티칭 영역을 통해 상기 제2 패터닝 영역까지 연장됨 -; 및 상기 제3 개구 내에 도전성 물질을 도금하는 단계 - 상기 도전성 물질은 상기 제1 다이를 상기 제2 다이에 전기적으로 연결함 - 를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 노출 공정을 수행하는 단계는, 상기 스티칭 영역의 제1 에지에 상기 제1 삼각형 개구의 측(side)을 배치하는 단계; 상기 스티칭 영역의 제2 에지에 상기 제1 삼각형 개구의 정점을 배치하는 단계; 상기 스티칭 영역의 상기 제2 에지에 상기 제2 삼각형 개구의 측을 배치하는 단계; 및 상기 스티칭 영역의 상기 제1 에지에 상기 제2 삼각형 개구의 정점을 배치하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 방법은, 상기 제1 포토 마스크 레티클을 상기 포토 레지스트 아래에 있는 층과 정렬시키기 위해 제1 정렬 마크를 사용하는 단계; 및 상기 제2 포토 마스크 레티클을 상기 제1 포토 마스크 레티클에 의해 정의된 패턴과 정렬시키기 위해 오버레이 마크를 사용하는 단계를 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 정렬 마크 및 상기 오버레이 마크는 오버랩된다.
본 발명개시의 양태들을 본 발명 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 분야의 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 디바이스에 있어서,
    제1 집적 회로 다이 및 제2 집적 회로 다이를 캡슐화하는 몰딩 화합물;
    상기 몰딩 화합물, 상기 제1 집적 회로 다이, 및 상기 제2 집적 회로 다이 위의 유전체 층; 및
    상기 유전체 층 위에 있고 상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 전기적으로 연결하는 금속화 패턴
    을 포함하고,
    상기 금속화 패턴은 복수의 도전성 라인을 포함하고, 상기 복수의 도전성 라인 각각은,
    상기 금속화 패턴의 제1 영역으로부터 상기 금속화 패턴의 제2 영역을 통해 상기 금속화 패턴의 제3 영역까지 연속적으로 연장되고;
    상기 금속화 패턴의 제2 영역에서 동일한 유형의 제조 이상(anomaly)을 갖는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 복수의 도전성 라인 각각의 폭은 상기 금속화 패턴의 제1 영역 및 상기 금속화 패턴의 제3 영역과 비교하여 상기 금속화 패턴의 제2 영역에서 증가하는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 복수의 도전성 라인 각각의 폭은 상기 금속화 패턴의 제1 영역 및 상기 금속화 패턴의 제3 영역과 비교하여 상기 금속화 패턴의 제2 영역에서 감소하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 복수의 도전성 라인 각각의 측벽은 상기 금속화 패턴의 제2 영역에서 오정렬되는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 금속화 패턴의 제2 영역은 제1 정렬 마크와 제2 정렬 마크 사이에 배치되는 것인, 디바이스.
  6. 제5항에 있어서,
    제3 정렬 마크 및 제4 정렬 마크를 더 포함하고,
    상기 금속화 패턴은 상기 제3 정렬 마크와 상기 제4 정렬 마크 사이의 제2 복수의 도전성 라인을 포함하고,
    상기 제1 정렬 마크와 상기 제3 정렬 마크 사이의 거리는 상기 제2 정렬 마크와 상기 제4 정렬 마크 사이의 거리와 동일한 것인, 디바이스.
  7. 제6항에 있어서,
    상기 금속화 패턴은 상기 제1 정렬 마크와 상기 제3 정렬 마크 사이의 제3 복수의 도전성 라인을 포함하는 것인, 디바이스.
  8. 방법에 있어서,
    제1 집적 회로 다이 및 제2 집적 회로 다이를 몰딩 화합물 내에 캡슐화하는 단계;
    상기 제1 집적 회로 다이, 상기 제2 집적 회로 다이, 및 상기 몰딩 화합물 위에 시드 층을 성막하는 단계;
    상기 시드 층 위에 포토 레지스트를 성막하는 단계;
    제1 노출된 영역을 정의하기 위해 상기 포토 레지스트의 제1 패터닝 영역에 제1 노출 공정을 수행하는 단계;
    상기 제1 노출 공정을 수행한 후, 제2 노출된 영역을 정의하기 위해 상기 포토 레지스트의 제2 패터닝 영역에 제2 노출 공정을 수행하는 단계 - 상기 제1 패터닝 영역과 상기 제2 패터닝 영역은 스티칭 영역에서 오버랩됨 - ;
    상기 제1 패터닝 영역으로부터 상기 스티칭 영역을 통해 상기 제2 패터닝 영역까지 연장되는 제1 개구를 정의하기 위해 상기 포토 레지스트를 현상하는 단계;
    상기 제1 개구 내에 도전성 물질을 도금하는 단계 - 상기 도전성 물질은 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이를 전기적으로 연결함 - ; 및
    상기 포토 레지스트를 제거하는 단계
    를 포함하는, 방법.
  9. 방법에 있어서,
    제1 다이, 제2 다이, 및 몰딩 화합물 위에 포토 레지스트를 성막하는 단계 - 상기 몰딩 화합물은 상기 제1 다이 및 상기 제2 다이의 주위에 배치됨 - ;
    제1 포토 마스크 레티클을 사용하여 상기 포토 레지스트의 제1 패터닝 영역에 제1 노출 공정을 수행하는 단계;
    상기 제1 노출 공정을 수행한 후, 제2 포토 마스크 레티클을 사용하여 상기 포토 레지스트의 제2 패터닝 영역에 제2 노출 공정을 수행하는 단계 - 상기 제1 패터닝 영역 및 상기 제2 패터닝 영역은 스티칭 영역에서 오버랩되고, 상기 제1 노출 공정을 수행하는 단계는 상기 제1 포토 마스크 레티클의 제1 삼각형 개구를 상기 스티칭 영역 바로 위에 배치하는 단계를 포함하며, 상기 제2 노출 공정을 수행하는 단계는 상기 제2 포토 마스크 레티클의 제2 삼각형 개구를 상기 스티칭 영역 바로 위에 배치하는 단계를 포함함 - ;
    상기 포토 레지스트 내에 제3 개구를 정의하기 위해 상기 포토 레지스트를 현상하는 단계 - 상기 제3 개구는 상기 제1 패터닝 영역으로부터 상기 스티칭 영역을 통해 상기 제2 패터닝 영역까지 연장됨 -; 및
    상기 제3 개구 내에 도전성 물질을 도금하는 단계 - 상기 도전성 물질은 상기 제1 다이를 상기 제2 다이에 전기적으로 연결함 -
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제1 포토 마스크 레티클을 상기 포토 레지스트 아래에 있는 층과 정렬시키기 위해 제1 정렬 마크를 사용하는 단계; 및
    상기 제2 포토 마스크 레티클을 상기 제1 포토 마스크 레티클에 의해 정의된 패턴과 정렬시키기 위해 오버레이 마크를 사용하는 단계
    를 더 포함하는, 방법.
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