JP6847936B2 - 半導体装置の製造方法 - Google Patents

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Description

本開示は、半導体装置及びその製造方法に関し、特に、分割露光を要する大面積の半導体装置及びその製造方法に関する。
近年、半導体装置の機能・性能の向上に伴い、より多数の半導体素子を集積するためにパターンの微細化が進められている。しかし、それ以上に搭載される半導体素子数の増加が著しいので、半導体基板面積の増大が必要とされている。例えば、撮像機器の高性能化に伴って撮像素子が大型化し、35mmフルサイズと呼ばれる大きいサイズの半導体装置が求められている。
一般に、半導体装置の製造にはフォトリソグラフィが用いられる。これは、半導体基板にレジストを塗布し、露光機を用いてパターンを含むマスクを介して露光した後、レジストを現像して所望のパターンを得る技術である。しかし、前述のようなサイズの大きい半導体装置に必要な素子のパターンは、露光機の露光可能なサイズよりも大きくなる場合がある。例えば前述の35mmフルサイズの半導体装置の場合、撮像部だけでも36mm×24mmの大きさがあり、これに周辺回路部の大きさが加わるので、半導体装置全体では更に大きくなる。これに対し、一般的な露光機の露光可能なサイズは例えば33mm×26mm程度であり、一回の露光ではパターンを形成することができない。
そこで、このようなサイズの大きな半導体装置を形成するにあたり、半導体装置を露光可能なサイズの複数の領域に分割し、各領域を別々に露光して繋ぎ合わせる、繋ぎ露光が用いられている。
一例として、図１７に、撮像部１２及び周辺回路部１３を含み、スクライブ領域１４にて分割された固体撮像装置１１を示す。当該固体撮像装置１１のパターンは一回で露光可能なサイズよりも大きいので、分割位置（繋ぎ部１５）にて２つの分割パターン１６ａ及び１６ｂに分割し、これらを個別に露光して所望のパターンを得る。
このような繋ぎ露光において、分割パターン１６ａ及び１６ｂを正確に繋ぎ合わせるための、繋ぎ合わせ精度が重要である。繋ぎ合わせ精度が不十分になると、繋ぎ部１５において回路の断線等の不良が生じる。
繋ぎ合わせ精度を高めるための技術として、１枚のマスクを用いて重ね合わせ検査マーク、アライメントマーク等を形成し、これらのマークに位置合わせして、複数のマスクに分割した半導体素子のパターンを露光する技術がある（特許文献１を参照）。このような方法により、マスク上のパターン設定のズレ、及び、マスクを露光機のマスクステージに設定する際の位置ズレを除去することが可能となり、繋ぎ合わせ精度を高めることができる。
特許第５０６２９９２号公報
特許文献１の技術を用いる場合、重ね合わせ検査マーク及びアライメントマークを形成するために単一のマスクを用いるので、分割された領域が全て同じ面積を有する必要がある。従って、繋ぎ部の位置は固定されてしまい、自由に設定することはできない。
また、このような技術を用いたとしても、繋ぎ部におけるズレを完全に除去することは現実には極めて難しく、繋ぎ部において多少なりともパターンのズレは生じる。
例えば、撮像素子の場合、素子が狭い間隔で規則的に配置されているので、繋ぎ部に配置されたとすると、パターンのズレによって素子の特性に変動が生じた結果、取得された画像において繋ぎ部が顕在化することがある。
前記のように撮像素子において繋ぎ部の位置が固定されると、取得画像における目立つ位置に繋ぎ部が顕在化することが避けられず、視覚的な違和感の強い画像になることがある。例えば、図１７の固体撮像装置１１のように、撮像部１２が左右２つの領域に分割され、中央に繋ぎ部が位置する撮像装置で取得した画像の例を図１８に示す。図１８の取得画像２１のように顕在化した繋ぎ部２５が存在すると、中央の目立つ部分において不連続な画像となり、視覚的な違和感が大きい。従って、撮像部１２の中央付近に繋ぎ部が存在することは避けるべきものである。
また、撮像素子の他にも、僅かなズレによって変動の変動が生じるような素子は存在する。このような素子を繋ぎ部に配置することは避けるべきであるが、前記のように繋ぎ部の位置が固定されてしまうと、素子のレイアウトを設計する上で大きな制約となる。つまり、繋ぎ部を避けて配置するべき素子が存在すると、効率的な素子の配置ができず、半導体装置のサイズが大きくなる。
以上に鑑みて、本開示の技術の目的は、繋ぎ露光を用いる半導体装置及びその製造方法において、隣接するパターンを高い精度で繋ぎ合わせると共に、繋ぎ部の位置を柔軟に設定可能とすることである。
前記の課題を解決するために、本開示の半導体装置は、複数の重ね合わせ検査マークを含む同一のパターンを有する第１の検査マーク領域及び第２の検査マーク領域と、第１の検査マーク領域と重複する部分を有する第１の素子領域と、第２の検査マーク領域と重複する部分を有する第２の素子領域とを備える。第１の素子領域及び第２の素子領域は、互いに隣接し且つ異なる面積を有する。第１の素子領域は、複数の重ね合わせ検査マークの一部である複数の第１の重ね合わせ検査マークに位置合わせされた第１のパターンを有する。第２の素子領域は、複数の重ね合わせ検査マークの一部である複数の第２の重ね合わせ検査マークに位置合わせされた第２のパターンを有する。
また、前記の課題を解決するために、本開示の半導体装置の製造方法は、検査マーク用マスクを露光することにより、複数の重ね合わせ検査マークを含む同一のパターンを有する第１の検査マーク領域及び第２の検査マーク領域を形成する工程と、第１のマスクを露光して第１のパターンを形成することにより、第１の検査マーク領域と重複する部分を有する第１の素子領域を形成する工程と、第２のマスクを露光して第２のパターンを形成することにより、第２の検査マーク領域と重複する部分を有する第２の素子領域を形成する工程とを備える。第１の素子領域及び第２の素子領域は、互いに隣接し且つ異なる面積を有している。第１の素子領域を形成する工程において、複数の重ね合わせ検査マークの一部である複数の第１の重ね合わせ検査マークを利用して第１のマスクの位置合わせを行う。第２の素子領域を形成する工程において、複数の重ね合わせ検査マークの一部である複数の第２の重ね合わせ検査マークを利用して第２のマスクの位置合わせを行う。
本開示の半導体装置によると、同一のパターンを有する第１の検査マーク領域及び第２の検査マーク領域に対し、面積の異なる２つのパターンを有する第１の素子領域及び第２の素子領域が位置合わせされているので、第１の素子領域及び第２の素子領域の繋ぎ部の位置は固定されず、自由に設定することができる。従って、素子のレイアウトに関する制限が緩和され、設計に要する時間及び労力等の削減及び／又は半導体装置の小型化を実現できる。また、本開示の技術を撮像素子に適用した場合、撮像部の中央付近に繋ぎ部が存在することを避けられるので、取得画像の中央付近の目立つ位置に繋ぎ部が顕在化することを避けることができる。
図１は、本開示の繋ぎ露光を説明する模式的な図である。 図２は、従来の繋ぎ露光を説明する模式的な図である。 図３は、本開示の例示的半導体装置を模式的に示す平面図である。 図４は、本開示の第１の実施形態において、素子分離層のパターン形成に使用したマスクの模式的な平面図である。 図５は、本開示の第１の実施形態において、素子分離層を形成する前に重ね合わせ検査マークを形成するために使用したマスクの模式的な平面図である。 図６は、本開示の第１の実施形態において、重ね合わせ検査マークに対する素子分離層のパターンの位置を模式的に示す斜視図である。 図７は、本開示の第１の実施形態において、重ね合わせ検査マークと半導体素子を含む層のパターンが繰り返し露光された際のパターンの配置を模式的に示す図である。 図８は、本開示の第１の実施形態において、ゲート電極層のパターンの形成に使用したマスクの模式的な平面図である。 図９は、本開示の第１の実施形態において、素子分離層のパターンに対するゲート電極層のパターンの位置を模式的に示す斜視図である。 図１０は、本開示の第２の実施形態において、素子分離層のパターン形成に使用したマスクの模式的な平面図である。 図１１は、本開示の第２の実施形態において、素子分離層を形成する前に重ね合わせ検査マークを形成するために使用したマスクの模式的な平面図である。 図１２は、本開示の第２の実施形態において、重ね合わせ検査マークに対する素子分離層のパターンの位置を模式的に示す斜視図である。 図１３は、本開示の第２の実施形態において、重ね合わせ検査マークと半導体素子を含む層のパターンが繰り返し露光された際のパターンの配置を模式的に示す図である。 図１４は、本開示の第２の実施形態において、ゲート電極層のパターンの形成に使用したマスクの模式的な平面図である。 図１５は、本開示の第２の実施形態において、素子分離層のパターンに対するゲート電極層のパターンの位置を模式的に示す斜視図である。 図１６は、本開示の半導体装置によって取得した画像を例示する図である。 図１７は、従来の半導体装置を模式的に示す平面図である。 図１８は、図１７の半導体装置によって取得した画像を示す図である。
初めに、本開示の技術による繋ぎ露光に関して説明する。
図１及び図２は、本開示の繋ぎ露光及び従来の繋ぎ露光を説明する図であり、主として領域同士の重ね合わせ及び位置関係を模式的に示す図である。
図２に示す従来の繋ぎ露光において、同一のマスク（検査マーク領域用のマスク）を用いた露光を行い、隣接する第１の検査マーク領域３１ａ及び第２の検査マーク領域３１ｂを形成する。これらの検査マーク領域３１ａ及び３１ｂは、四隅にそれぞれ重ね合わせ検査マーク４１を有している。次に、半導体素子を形成するためのパターンを有する第１のマスクを用い、第１の検査マーク領域３１ａと重複し且つ同面積である第１の素子領域３２を形成する。この際、第１の検査マーク領域３１ａの検査マーク４１と、第１の素子領域３２の検査マーク４２との位置が合うように、マスクと半導体基板との位置を調整する。次に、第２のマスクを用い、第２の検査マーク領域３１ｂと重複し且つ同面積である第２の素子領域３３を形成する。この際、第２の検査マーク領域３１ｂの検査マーク４１と、第２の素子領域３３の検査マーク４２との位置が合うように、マスクと半導体基板との位置を調整する。尚、第１のマスクと、第２のマスクとは、露光領域の面積が同一であるが、パターンは異なっていても良い。
以上により、第１の素子領域３２及び第２の素子領域３３を合わせた大きさの半導体素子を形成することができる。
この際、検査マーク領域３１ａ及び３１ｂを同一のマスクの露光によって形成することにより、繋ぎ合わせの精度が高められている。しかしながら、第１の素子領域３２及び第２の素子領域３３がそれぞれ検査マーク領域３１ａ（及び３１ｂ）と同面積であることから、両領域の繋ぎ部３５は半導体装置全体の中央に固定され、自由に設定することはできない。この結果、繋ぎ部においてズレが生じた際の半導体装置の性能の劣化が顕著になるか、又は、これを避けるために半導体素子のレイアウトに制限が生じ、半導体装置のサイズが大きくなる等のことが起こる。
以上に対して、図１に示す本開示の繋ぎ露光においても、同一のマスク（検査マーク領域用のマスク）を用いた露光を行い、複数の第１の検査マーク領域５１ａ及び第２の検査マーク領域５１ｂを形成する。但し、これらの検査マーク領域５１ａ及び５１ｂは、四隅にそれぞれ少なくとも２つの重ね合わせ検査マークを有する。より具体的には、四隅の角の付近に第１の重ね合わせ検査マーク６１ａが配置され、これらよりも更に角に近い位置に第２の重ね合わせ検査マーク６１ｂが配置されている。第１及び第２の重ね合わせ検査マーク６１ａ及び６１ｂは、第１及び第２の検査マーク領域５１ａ及び５１ｂが並ぶ方向に並んでいる。
このような第１及び第２の検査マーク領域５１ａ及び５１ｂを利用することにより、互いに面積が異なる第１の素子領域５２及び第２の素子領域５３を、精度良く繋ぎ露光により形成することができる。
つまり、半導体素子を形成するためのパターンを有する第１のマスクを用い、第１の検査マーク領域５１ａに重複する部分を有するが、これよりも面積の小さい第１の素子領域５２を形成する。この際、第１の検査マーク領域５１ａにおける第１の重ね合わせ検査マーク６１ａと、第１の素子領域５２の検査マーク６２ａとの位置が合うように、マスクと半導体基板との位置を調整する。次に、第２のマスクを用い、第２の検査マーク領域５１ｂと重複する部分を有し、これよりも面積の大きい第２の素子領域５３を形成する。この際、第２の検査マーク領域５１ｂの第２の重ね合わせ検査マーク６１ｂと、第２の素子領域５３の検査マーク６２ｂとの位置が合うように、マスクと半導体基板との位置を調整する。
以上により、従来の繋ぎ合わせと同様に、第１の素子領域５２及び第２の素子領域５３を合わせた大きさの半導体素子を形成することができる。この場合にも、検査マーク領域５１ａ及び５１ｂを同一のマスクの露光によって形成することにより、繋ぎ合わせの精度が高められている。更に、第１の素子領域５２及び第２の素子領域５３の面積を異ならせることができるので、繋ぎ部５５の位置は、半導体装置全体の中央に限定されず、必要に応じて設定することができる。従って、例えば撮像装置の場合、撮像領域の中央に繋ぎ部が位置することを避け、取得画像に不連続が生じたとしても、違和感を緩和することができる。尚、図１の場合、検査マーク領域５１ａと５１ｂとは隣接している（隙間を空けずに配置されている）が、このことは必須ではない。
以下に、より具体的な半導体装置を例として、本開示の実施形態について説明する。
（第１の実施形態）
図３に、本開示の例示的半導体装置１０１の模式的な平面図を示す。半導体装置１０１は固体撮像装置であり、中央に撮像部１０２と、当該撮像部１０２を内包する撮像部１０３とを有する。その周囲には周辺回路１０４が設けられ、更に周囲にはスクライブ領域１０５が位置する。ここで、動画を撮像する際には内側の撮像部１０２内の素子を使用し、静止画を撮像する際には撮像部１０３内の素子（内側の撮像部１０２内の素子と、その外側の部分の素子との両方）を使用する。
半導体装置１０１のパターンは、繋ぎ部１０６ａ及び１０６ｂにより複数（ここでは３つ）のパターン１０７ａ、１０７ｂ及び１０７ｃに分割されている。半導体装置１０１は、これらを繋ぎ露光によって繋ぎ合わせて製造する。
尚、説明の簡略化のため、半導体装置１０１は素子分離層とゲート電極層とによって形成される半導体素子からなるものとして説明するが、無論、これに限定されることは無い。
図４に、半導体装置１０１の素子分離層を形成するための繋ぎ露光に使用する第１の素子形成用マスク１０８及び第２の素子形成用マスク１０９を示す。この例では、図３におけるパターン１０７ａ及び１０７ｃがマスク１０８に含まれ、パターン１０７ｂはマスク１０９に含まれるように、半導体装置１０１のパターンが分割されている。また、撮像部１０３の大部分及び撮像部１０２の全体が、マスク１０９に含まれている。詳しくは後述するが、マスク１０８とマスク１０９とを繰り返し用いてパターンを形成することにより、パターン１０７ｂを両側からパターン１０７ａ及びパターン１０７ｃが挟む形となった半導体装置全体のパターンが形成される。
素子形成用マスク１０８の露光領域１１０は、高さｈで幅ａの長方形であって、そのサイズはａ×ｈである。また、素子形成用マスク１０９の露光領域１１１は、高さｈで幅ｂの長方形であって、そのサイズはｂ×ｈである。このように、分割された複数のマスクについて、露光領域の高さは同じであるが幅が異なり、結果として面積が異なっていることが特徴の１つである。
また、マスク１０８及び１０９には、半導体素子のパターンに加えて、重ね合わせ検査マーク１１２ａ〜１１２ｈ及び１１３ａ〜１１３ｈが含まれている。尚、図示は省略するが、この他にアライメントマーク、寸法検査パターン等も設けられている。
これらのパターン１０７ａ、１０７ｂ及び１０７ｃを高精度で繋ぎ合わせるために、素子分離層のパターン形成に先立って、重ね合わせ検査マーク、アライメントマーク等を１枚のマスクの露光により形成する。このような重ね合わせ検査マークを形成するための検査マーク用マスクを図５に示す。検査マーク用マスク１１４は、重ね合わせ検査マーク、アライメントマーク（図示省略）等のスクライブ領域に形成されるパターンのみを含み、半導体素子を形成するためのパターンは含まれていない。ここで、検査マーク用マスク１１４の露光領域１１５は高さがｈ、幅がｃであって、そのサイズはｃ×ｈである。この幅ｃは、素子形成用マスク１０８の露光領域１１０の幅ａと、素子形成用マスク１０９の露光領域１１１の幅ｂとを合計して２で割った値、つまり、（ａ＋ｂ）／２に等しい。この結果、素子形成用マスク１０８及び１０９の露光面積の合計は、検査マーク用マスク１１４の露光面積の二倍に等しい。
また、検査マーク用マスク１１４の四隅の付近に、少なくともそれぞれ２個の重ね合わせ検査マークが配置されている。ここでは、検査マーク用マスク１１４の四隅に検査マーク１１６ａ、１１６ｄ、１１６ｅ及び１１６ｈ（第２の検査マーク）が配置され、且つ、幅ｃの辺に沿って、これらよりも検査マーク領域における内側寄りの位置に、検査マーク１１６ｂ、１１６ｃ、１１６ｆ及び１１６ｇ（第１の検査マーク）が配置されている。
次に、図６に、半導体装置１０１を製造する工程の１つを示す。ここでは、同一の検査マーク用マスク１１４を用い、露光する領域が隣接するように露光機の設定を行って、検査マーク領域１１７ａ、１１７ｂ及び１１７ｃを露光し、更に現像して、重ね合わせ検査マークを形成した。このように一枚のマスクを用いて露光することにより、マスク上のパターンにズレが生じるおそれは無く、また、マスクと露光機のマスクステージとの位置ズレを排除することができる。これにより、精度の高い露光が可能である。この際、検査マーク用マスク１１４に、１つの露光領域が隣接する露光領域と重なり合う領域を設定し、当該領域に隣接する領域間の重ね合わせ検査マークを配置しても良い。このようなマークを用いて、隣接する領域との位置の調整を行うと、位置合わせ等の精度を向上できる。
このような露光により得られたパターンを用いて半導体基板のエッチング等を行い、半導体基板上に重ね合わせ検査マーク、アライメントマーク等を形成した後、レジスト膜を除去する。
続いて、素子形成用マスク１０８及び１０９を用いて、素子分離層のパターンを形成する。このためには、まず、酸化膜及び窒化膜を形成し、レジストを塗布する。その後、図６に示すように、先に形成した重ね合わせ検査マーク１１６ａ〜１１６ｇを利用して位置合わせを行い、露光を行う。より具体的には、検査マーク領域１１７ａの重ね合わせ検査マーク１１６ｂ、１１６ｃ、１１６ｆ及び１１６ｇに対し、素子形成用マスク１０８の重ね合わせ検査マーク１１２ｂ、１１２ｃ、１１２ｆ及び１１２ｇがそれぞれ重なるようにマスク１０８と半導体基板との位置を調整し、露光を行う。これにより、素子領域１１８ａに素子分離層のパターンを形成する。また、検査マーク領域１１７ｂの重ね合わせ検査マーク１１６ａ、１１６ｄ、１１６ｅ及び１１６ｈに、素子形成用マスク１０９の重ね合わせ検査マーク１１３ｂ、１１３ｃ、１１３ｆ及び１１３ｇがそれぞれ重なるようにマスク１０９と半導体基板との位置を調整し、露光を行う。これにより、素子領域１１８ｂに素子分離層のパターンを形成する。
従来であれば、検査マーク領域（１１７ａ、１１７ｂ）と、これらに位置合わせして形成する素子領域１１８ａ及び１１８ｂとは、全て同じ大きさにする必要があった。これに対し、検査マーク領域に従来よりも多くの重ね合わせ検査マークを形成したことにより、素子領域１１８ａ及び１１８ｂの大きさの自由度が高くなり、繋ぎ部の位置を望ましい箇所に設定することが可能となっている。
尚、検査マーク領域１１７ｃに対しても、その重ね合わせ検査マーク１１６ｂ、１１６ｃ、１１６ｆ及び１１６ｇに対して素子形成用マスク１０８の重ね合わせ検査マーク１１２ｂ、１１２ｃ、１１２ｆ及び１１２ｇを位置合わせし、露光を行って、素子領域１１８ｃに素子分離層のパターンを形成する。
これにより、図３、図４及び図６に示すように、マスク１０９により形成される素子領域１１８ｂのパターン１０７ｂと、その一方（図６では左側）にマスク１０８により形成される素子領域１１８ａのパターン１０７ａと、他方（図６では右側）にマスク１０８により形成される素子領域１１８ｃのパターン１０７ｃとからなる半導体装置１０１全体に対応するパターンが形成される。
本実施形態では、このように素子形成用マスク１０８及び１０９を用いたパターン形成を、交互に繰り返し行う。これに関し、図７に更に示している。ここでは、検査マーク用マスク１１４を用いて繰り返し形成された検査マーク領域（１１７ａ〜１１７ｇ）と、そこに形成された重ね合わせ検査マークに位置合わせして、素子形成用マスク１０８及び１０９を交互に繰り返し用いて形成された素子領域（１１８ａ〜１１８ｇ）の位置関係を示している。また、半導体装置１０１の１つに対応する部分を領域１０１ａと示している。
以上のような露光を行い、更に現像が完了した後、得られたパターンに含まれる重ね合わせ検査マークを用いて重ね合わせの検査を行う。重ね合わせの精度が所定の規格内であれば、窒化膜をエッチングして酸化膜を露出させた後、レジストを除去する。重ね合わせの精度が規格外だった場合は、レジストを除去して露光をやり直す。つまり、レジスト除去の後にレジストを再度塗布し、重ね合わせ検査の測定値をフィードバックして露光機のステージ位置等を調整し、露光を行う。
得られた窒化膜のパターンをハードマスクとして用い、酸化膜及び半導体基板をエッチングしてトレンチを形成する。当該トレンチを絶縁物質で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polish）によって不要な絶縁物質を除去することにより、素子分離を形成する。
このようにして素子分離層を形成した後、ゲート酸化膜を形成し、その上にゲート電極の材料となるポリシリコン層を形成する。
図８に、ゲート電極の形成に用いるマスクを示す。ゲート電極形成用マスク１１９の露光領域１２１は高さｈで幅ａの長方形であり、サイズはａ×ｈであって、第１の素子形成用マスク１０８の露光領域１１０と同じである。ゲート電極形成用マスク１２０の露光領域１２２は、高さｈで幅ｂの長方形であり、サイズはｂ×ｈであって、第２の素子形成用マスク１０９の露光領域１１１と同じである。また、ゲート電極形成用マスク１１９及び１２０にも、半導体素子のパターンに加えて、重ね合わせ検査マーク１２３ａ〜１２３ｄ及び１２４ａ〜１２４ｄが含まれている。図示は省略するが、この他にアライメントマーク、寸法検査パターン等も設けられている。
ゲート電極層の形成のためには、ポリシリコン層を形成した半導体基板にレジストを塗布した後、ゲート電極形成用マスク１１９及び１２０を用いた露光を行う。これに関し、図９に示す。先の工程で第１の素子形成用マスク１０８により形成された素子領域１１８ａの重ね合わせ検査マーク１１２ａ、１１２ｄ、１１２ｅ及び１１２ｈに、ゲート電極形成用マスク１１９の重ね合わせ検査マーク１２３ａ、１２３ｂ、１２３ｃ及び１２３ｄがそれぞれ重なるようにマスクと半導体基板との位置を調整し、露光を行う。これにより、素子領域１１８ａにゲート電極のパターンを形成する。続いて、第２の素子形成用マスク１０９により形成された素子領域１１８ｂの重ね合わせ検査マーク１１３ａ、１１３ｄ、１１３ｅ及び１１３ｈに、ゲート電極形成用マスク１２０の重ね合わせ検査マーク１２４ａ、１２４ｂ、１２４ｃ及び１２４ｄがそれぞれ重なるようにマスクと半導体基板との位置を調整し、露光を行う。これにより、素子領域１１８ｂにゲート電極のパターンを形成する。
以上のような露光を行い、更に現像が完了した後、得られたパターンに含まれる重ね合わせ検査マークを用いて重ね合わせの検査を行う。素子領域１１８ｂのような大きな領域を露光する場合、領域の端の方でパターンのゆがみが発生しやすい。しかしながら、重ね合わせ検査マークが素子領域１１８ｂの端に配置されるようにマスク１１９及び１２０を作成することにより、露光の際のパターンの歪みをより正確にフィードバックすることができる。これにより、素子分離のパターンと、ゲート電極のパターンとを、より高い精度で重ね合わせることができる。
得られたパターンを用いてポリシリコン層をエッチングし、レジストを除去することにより、ゲート電極を形成する。これにより、素子分離層とゲート電極層とを備える半導体装置１０１が製造される。初めに述べた通り、ここでは当該２層に限って説明したが、配線、ホールパターン、イオン注入に用いるパターン等、繋ぎ露光を行うあらゆる層に上記の方法を適用することができる。また、素子分離層を形成する前に、検査マーク用マスク１１４により形成した重ね合わせ検査マーク、アライメントマークを用いてパターンを形成し、イオン注入、エッチング等の処理を行うこともできる。更に、素子分離層を形成した後にも、検査マーク用マスク１１４により形成した重ね合わせ検査マークやアライメントマークを用いてパターンを形成し、イオン注入、エッチング等の処理を行うこともできる。
製造した半導体装置１０１によって撮像した画像の例を、図１６に示す。
静止画３０１は、図３に示す撮像部１０３（撮像部１０２を含む）によって取得される。撮像部１０３の両端付近に繋ぎ部１０６ａ及び１０６ｂが存在するので、パターンの僅かなズレによって繋ぎ部が顕在化した場合でも、静止画３０１の両端付近に顕在化した繋ぎ部３０３ａ及び３０３ｂが位置する。これは、図１８に示す従来の取得画像２１に比べて違和感の小さい画像となっている。つまり、従来の取得画像２１では、中央付近の目立つ部分に顕在化した繋ぎ部２５が位置するので、違和感が大きい。これに対し、本実施形態の静止画３０１の場合、顕在化した繋ぎ部３０３ａ及び３０３ｂは、画像の端に近い箇所にあり、画像の大部分は影響を受けないので、違和感は大きく緩和されている。
尚、検査マーク用マスク１１４の同じ隅に配置された検査マーク（例えば、検査マーク１１６ａと検査マーク１１６ｂ）の中心間の距離ｄ（図５を参照）は、素子形成用マスク１０８の露光領域１１０の幅ａと検査マーク用マスク１１４の露光領域１１５の幅ｃとの差分の２分の１、つまり、（ｃ−ａ）／２と概ね等しい。また、距離ｄは、素子形成用マスク１０９の露光領域１１１の幅ｂと、検査マーク用マスク１１４の露光領域１１５の幅ｃとの差分の２分の１、つまり（ｂ−ｃ）／２とも概ね等しい。これにより、望ましい領域に各検査マークを配置することができる。
これに関し、図６及び図７を参照して説明する。まず、より良好な位置合わせを行うためには、一つのマスクにおいて、露光の際に使用する複数の検査マークは離れた位置に配置されている方が望ましい。このためには、検査マークをマスクの四隅にできるだけ近づけて配置するのが望ましい。
従って、図５、図６等に示すように、素子領域１１８ｂ（大小２種類の素子領域のうちの大きい方）を露光するための素子形成用マスク１０９の位置合わせには、検査マーク領域（１１７ｂ）の四隅のできるだけ外側寄りに検査マーク１１６ａ、１１６ｄ、１１６ｅ及び１１６ｈを配置し、これらを利用する。
また、素子領域１１８ａ又は１１８ｃ（大小２種類の素子領域のうちの小さい方）を露光するための素子形成用マスク１０８の位置合わせには、検査マーク領域（１１７ａ又は１１７ｃ）における内側寄りの検査マーク１１６ｂ、１１６ｃ、１１６ｆ及び１１６ｇを配置し、これらを利用する。ここで、位置合わせを良好にするためには、検査マーク１１６ｂ、１１６ｃ、１１６ｆ及び１１６ｇについても、できるだけ検査マーク領域（１１６ａ又は１１６ｃ）の外側に寄せて位置させた方が良い。
しかしながら、外側に寄せすぎると、素子領域１１８ａ又は１１８ｃにおいて対応する位置が素子領域１１８ａ又は１１８ｃの範囲を外れて素子領域１１８ｂに入ってしまい、位置合わせに利用できなくなる。
つまり、図７に示すように、検査マーク領域同士の境界と、素子領域同士の境界との距離ｉを考えるとき、内側寄りの検査マーク１１６ｂ等は、検査マーク領域同士の境界から距離ｉ以上離れて配置されている必要がある。また、前記の通り、距離ｉ以上離れていれば、素子領域同士の境界に寄せて（つまり、素子領域の外側寄りに）配置した方が良い。
図７に示す通り、本実施形態において、距離ｉは、幅ａ又は幅ｂと、幅ｃとの差分の２分の１、つまり、（ｃ−ａ）／２又は（ｂ−ｃ）／２である。従って、検査マーク領域の同じ隅における外側寄りの検査マーク（例えば１１６ａ）と、内側寄りの検査マーク（例えば１１６ｂ）との中心管の距離を、（ｃ−ａ）／２又は（ｂ−ｃ）／２程度とするのが良い。
これにより、各検査マークについて、位置合わせに利用可能で且つできるだけ離れた位置に配置でき、２種類の素子領域（１１８ａ及び１１８ｂ等）の両方をより良好に位置合わせできる。
尚、本実施例の場合、図６に示す通り、素子領域１１８ａ及び１１８ｂの位置合わせに用いる検査マーク１１２ｂ、１１２ｃ、１１２ｆ及び１１２ｇは、後に図９の工程でゲート電極層の位置合わせに用いる検査マーク１１２ａ、１１２ｄ、１１２ｅ及び１１２ｈの内側に形成されている。これに対応する寸法分、検査マーク領域１１７ａの検査マーク１１６ｂ、１１６ｃ、１１６ｆ及び１１６ｇも内側に形成されている。このように、具体的な検査マークの位置は、種々の要素を勘案して決定すれば良い。
（第２の実施形態）
第２の実施形態について説明する。本実施形態についても、図３の例示的半導体装置１０１を例として説明する。
図１０に、本実施形態において半導体装置１０１の素子分離層を形成するための繋ぎ露光に使用する第１の素子形成用マスク２０１及び第２の素子形成用マスク２０２を示す。
図１０に示す通り、第１の素子形成用マスク２０１は、その露光領域２０３の高さがｈで幅がａの長方形であり、且つ、重ね合わせ検査マーク２０５ａ〜２０５ｈを有する。また、第２の素子形成用マスク２０２は、その露光領域２０４の高さがｈで幅がｂの長方形であり、且つ、重ね合わせ検査マーク２０６ａ〜２０６ｈを有する。
これら第１及び第２の素子形成用マスク２０１及び２０２は、第１の実施形態における第１及び第２の素子形成用マスク１０８及び１０９と概ね同様の構成であり、図３にけるパターン１０７ａ及び１０７ｃに対応するパターンを含む。但し、第２の素子形成用マスク２０２において、内側よりの検査マーク（２０６ｂ、２０６ｃ、２０６ｆ及び２０６ｇ）は、第１の実施形態の第２の素子形成用マスク１０９の場合（１１３ｂ、１１３ｃ、１１３ｆ及び１１３ｇ）よりも外側に位置している。
本実施形態においても、パターン１０７ａ、１０７ｂ及び１０７ｃを高精度で繋ぎ合わせるために、素子分離層のパターン形成に先立って、重ね合わせ検査マーク、アライメントマーク等を１枚のマスクの露光により形成する。このための検査マーク用マスク２０７を図１１に示す。検査マーク用マスク２０７は、重ね合わせ検査マーク、アライメントマーク（図示省略）等のスクライブ領域に形成されるパターンのみを含み、半導体素子を形成するためのパターンは含まれていない。
検査マーク用マスク２０７の露光領域２０８は、高さがｈ、幅がｅであって、そのサイズはｅ×ｈである。本実施形態において、露光領域の幅ｅは、第１の素子形成用マスク２０１の露光領域の幅ａよりも大きく、且つ、第１及び第２の素子形成用マスク２０１及び２０２の露光領域の幅の合計ａ＋ｂよりは小さい。
本実施形態における重ね合わせ検査マークの形成では、同一の検査マーク用マスク２０７を用い、露光する領域が隣接せず、距離をあけるように重ね合わせ検査マーク形成する。これを図１２に示す。一つの検査マーク領域２１０ａを露光した後、次の検査マーク領域２１０ｂを露光するために露光機のステージを移動するステップｆ（距離ｆ）は、第１及び第２の素子形成用マスク２０１及び２０２の露光領域２０３及び２０４の幅の合計ａ＋ｂに等しくする。
本実施形態においても、このように一枚のマスクを用いて露光することにより、マスク上のパターンにズレが生じるおそれは無く、また、マスクと露光機のマスクステージとの位置ズレを排除することができる。
露光、現像の後、半導体基板のエッチングを行って半導体基板上に重ね合わせ検査マーク及びアライメントマーク等を形成し、レジストを除去する。
続いて、素子形成用マスク２０１及び２０２を用いて、素子分離層のパターンを形成する。
このためには、まず、酸化膜及び窒化膜を形成し、レジストを塗布する。その後、図１２に示すように、領域２１０ａの重ね合わせ検査マーク２０９ｂ、２０９ｃ、２０９ｆ及び２０９ｇに対し、素子形成用マスク２０１の重ね合わせ検査マーク２０５ｂ、２０５ｃ、２０５ｆ及び２０５ｇがそれぞれ重なるように素子形成用マスク２０１と半導体基板との位置を調整し、露光を行う。これにより、素子領域２１１ａに素子分離層のパターンを形成する。
また、２つの領域２１０ａ及び２１０ｂに配置された複数の検査マークを利用して、素子領域２１１ｂにパターンを形成する。より具体的には、領域２１０ａの重ね合わせ検査マーク２０９ｄ及び２０９ｈに素子形成用マスク２０２の重ね合わせ検査マーク２０６ｂ及び２０６ｆがそれぞれ重なり、且つ、別の領域２１０ｂの重ね合わせ検査マーク２０９ａ及び２０９ｅに素子形成用マスク２０２の重ね合わせ検査マーク２０６ｃ及び２０６ｇがそれぞれ重なるようにマスクと半導体基板の位置を調整し、露光を行う。
本実施形態でも、検査マーク領域２１０ａ及び領域２１０ｂの重ね合わせ検査マークを用いて素子領域２１１ｂの露光を行うことにより、素子領域２１１ａと素子領域２１１ｂの大きさの自由度が高くなり、繋ぎ部の位置を望ましい箇所に設定することが可能となっている。
尚、素子領域２１１ｃに対しても、領域２１０ｂの重ね合わせ検査マーク２０９ｂ、２０９ｃ、２０９ｆ及び２０９ｇに対して素子形成用マスク２０１の重ね合わせ検査マーク２０５ｂ、２０５ｃ、２０５ｆ、２０５ｇを位置合わせし、露光を行って、素子領域２１１ｃに素子分離層のパターンを形成する。
以上により、図３に示す半導体装置１０１全体に対応するパターンが形成される。
本実施形態では、このように素子形成用マスク２０１及び２０２を用いたパターン形成を、交互に繰り返し行う。これに関し、図１３に更に示している。つまり、検査マーク用マスク２０７を用いて繰り返し形成された検査マーク領域（２１０ａ〜２１０ｄ）と、そこに形成された重ね合わせ検査マークに位置合わせして、素子形成用マスク２０１及び２０２を交互に繰り返し用いて形成された素子領域（２１１ａ〜２１１ｇ）の位置関係を示している。また、半導体装置１０１の１つに対応する部分を領域１０１ｂと示している。
露光、現像が完了した後、第１の実施形態と同様に、重ね合わせの検査を行う。
その後も、第１の実施形態と同様にして、素子分離層を形成する。更に、ゲート絶縁膜及びポリシリコン層を形成した後、これらをパターン化してゲート電極層を形成する。
図１４には、ゲート電極の形成に用いるマスクを示す。これらの素子形成用マスク２１２及び２１３は、第１の実施形態におけるゲート電極形成用のマスク（図８の１１９及び１２０）と同様の構成である。つまり、素子形成用マスク２１２及び２１３の露光領域２１４及び２１５は順にａ×ｈ及びｂ×ｈのサイズであり、図１０に示す素子分離層を形成するための素子形成用マスク２０１及び２０２の露光領域２０３及び２０４のサイズに等しい。また、素子形成用マスク２１２及び２１３にも、半導体素子のパターンに加えて、重ね合わせ検査マーク２１６ａ〜２１６ｄ及び２１７ａ〜２１７ｄが含まれている。図示は省略するが、この他にアライメントマーク、寸法検査パターン等も設けられている。
ゲート電極層形成のためには、ポリシリコン層を形成した半導体基板にレジストを塗布した後、素子形成用マスク２１２及び２１３を用いた露光を行う。これについて、図１５に示す。先の工程で素子形成用マスク２０１により形成された素子領域２１１ａの重ね合わせ検査マーク２０５ａ、２０５ｄ、２０５ｅ及び２０５ｈに、素子形成用マスク２１２の重ね合わせ検査マーク２１６ａ、２１６ｂ、２１６ｃ及び２１６ｄがそれぞれ重なるようにマスクと半導体基板との位置を調整し、露光を行う。これにより、素子領域２１１ａのパターンを形成する。続いて、素子形成用マスク２０２により形成された素子領域２１１ｂの重ね合わせ検査マーク２０６ａ、２０６ｄ、２０６ｅ及び２０６ｈに、素子形成用マスク２１３の重ね合わせ検査マーク２１７ａ、２１７ｂ、２１７ｃ及び２１７ｄがそれぞれ重なるようにマスクと半導体基板との位置を調整し、露光を行う。これにより、素子領域２１１ｂのパターンを形成する。
以上のような露光を行い、更に現像が完了した後、得られたパターンに含まれる重ね合わせ検査マークを用いて重ね合わせの検査を行う。
得られたパターンを用いてポリシリコン層をエッチングし、レジストを除去することにより、ゲート電極を形成する。これにより、素子分離層とゲート電極層とを備える半導体装置１０１が製造される。尚、他の層にも適用可能であること等の応用についても、第１の実施形態と同様である。
以上のようにして製造した半導体装置１０１についても、第１の実施形態で説明したのと同様の効果が得られる。また、第１の実施形態に比べ、形成するべき検査マーク領域の数を削減できる。
以上の第１及び第２の実施形態では、大小２つのマスクを用い、交互にパターンを形成する場合を説明した。しかし、これには限らない。例えば、小さい端部のパターン（図３におけるパターン１０７ａ及び１０７ｃに相当）の間に、複数の大きいパターン（図３ではパターン１０７ｂに相当）が複数並ぶ構成でも良い。これは、例えば、極めて大きな撮像領域を形成するような場合に有用である。
また、２つの端部のパターン１０７ａ及び１０７ｃを１つのマスク（図４のマスク１０８等）に対応させて、中央のパターン１０７ｂを両側から挟むことにより、端部のパターンの半分ずつと、中央のパターンとから１つの半導体装置に相当するパターンを形成する例を説明したが、これにも限られない。より単純に、１つの半導体装置を大小２つのパターンに分けて、当該２つのパターンにより１つの半導体装置を形成する等であっても構わない。
また、撮像装置の他に、リニアイメージセンサー、液晶ディスプレイ等においても、繋ぎ露光における高い精度を維持しながら、撮像部、表示部等を避けて、又は、撮像部の視覚的に目立たない位置に、繋ぎ部を設定できる。更に、大容量メモリデバイス、大規模ロジックデバイス等においても、繋ぎ部を任意に設定できる自由度を設計者に与えるので、チップ面積の縮小に貢献できる。
尚、各図において、素子領域、露光領域等の各種の領域を方形として図示しており、概念としてはこの通りであるが、実施上は細かい凹凸の存在等によって正確な方形を外れている（略方形である）場合が多い。
素子のパターンが露光機の露光可能な領域よりも大きい半導体装置において、繋ぎ露光における高い精度を保ちながら、繋ぎ部の位置の自由度が高くなるので、半導体装置及びその製造方法として有用である。
１１ 固体撮像装置
１２ 撮像部
１３ 周辺回路部
１４ スクライブ領域
１５ 繋ぎ部
１６ａ、１６ｂ 分割パターン
２１ 取得画像
２５ 顕在化した繋ぎ部
３１ａ 第１の検査マーク領域
３１ｂ 第２の検査マーク領域
３２ 第１の素子領域
３３ 第２の素子領域
３５ 繋ぎ部
４１、４２ 検査マーク
５１ａ 第１の検査マーク領域
５１ｂ 第２の検査マーク領域
５２ 第１の素子領域
５３ 第２の素子領域
５５ 繋ぎ部
６１ａ、６１ｂ 検査マーク
６２ａ、６２ｂ 検査マーク

１０１ 半導体装置
１０２ 撮像部（動画用）
１０３ 撮像部（静止画用）
１０４ 周辺回路
１０５ スクライブ領域
１０６ａ、１０６ｂ 繋ぎ部
１０７ａ〜１０７ｃ パターン
１０８ 第１の素子形成用マスク
１０９ 第２の素子形成用マスク
１１０、１１１ 露光領域
１１２ａ、１１２ｄ、１１２ｅ、１１２ｈ 検査マーク
１１２ｂ、１１２ｃ、１１２ｆ、１１２ｇ 検査マーク
１１３ａ、１１３ｄ、１１３ｅ、１１３ｈ 検査マーク
１１３ｂ、１１３ｃ、１１３ｆ、１１３ｇ 検査マーク
１１４ 検査マーク用マスク
１１５ 露光領域
１１６ａ、１１６ｄ、１１６ｅ、１１６ｈ 検査マーク
１１６ｂ、１１６ｃ、１１６ｆ、１１６ｇ 検査マーク
１１７ａ〜１１７ｇ 検査マーク領域
１１８ａ〜１１８ｇ 素子領域
１１９、１２０ ゲート電極形成用マスク
１２１、１２２ 露光領域
１２３ａ〜１２３ｄ 検査マーク
１２４ａ〜１２４ｄ 検査マーク

２０１ 第１の素子形成用マスク
２０２ 第２の素子形成用マスク
２０３、２０４ 露光領域
２０５ａ、２０５ｄ、２０５ｅ、２０５ｈ 検査マーク
２０５ｂ、２０５ｃ、２０５ｆ、２０５ｇ 検査マーク
２０６ａ、２０６ｄ、２０６ｅ、２０６ｈ 検査マーク
２０６ｂ、２０６ｃ、２０６ｆ、２０６ｇ 検査マーク
２０７ 検査マーク用マスク
２０８ 露光領域
２０９ａ、２０９ｄ、２０９ｅ、２０９ｈ 検査マーク
２０９ｂ、２０９ｃ、２０９ｆ、２０９ｇ 検査マーク
２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ 検査マーク領域
２１１ａ〜２１１ｇ 素子領域
２１２、２１３ 素子形成用マスク
２１４、２１５ 露光領域
２１６ａ〜２１６ｄ 検査マーク
２１７ａ〜２１７ｄ 検査マーク

３０１ 静止画
３０２ 動画
３０３ａ、３０３ｂ 繋ぎ部

Claims (9)

  1. 検査マーク用マスクを露光することにより、複数の重ね合わせ検査マークを含む同一のパターンを有する第１の検査マーク領域及び第２の検査マーク領域を形成する工程と、
    第１のマスクを露光して第１のパターンを形成することにより、第１の検査マーク領域と重複する部分を有する第１の素子領域を形成する工程と、
    第２のマスクを露光して第２のパターンを形成することにより、第２の検査マーク領域と重複する部分を有する第２の素子領域を形成する工程とを備え、
    前記第１の素子領域及び前記第２の素子領域は、互いに隣接し且つ異なる面積を有しており、
    前記第１の素子領域を形成する工程において、前記複数の重ね合わせ検査マークの一部である複数の第１の重ね合わせ検査マークを利用して前記第１のマスクの位置合わせを行い、
    前記第２の素子領域を形成する工程において、前記複数の重ね合わせ検査マークの一部である複数の第２の重ね合わせ検査マークを利用して前記第２のマスクの位置合わせを行うことを特徴とする半導体装置の製造方法。
  2. 請求項１の半導体装置の製造方法において、
    前記第１の検査マーク領域及び前記第２の検査マーク領域は隣接しており、
    前記第１の重ね合わせ検査マークは、前記第１の検査マーク領域に配置され、
    前記第２の重ね合わせ検査マークは、前記第２の検査マーク領域に配置されていることを特徴とする半導体装置の製造方法。
  3. 請求項２の半導体装置の製造方法において
    前記第２の検査マーク領域及び前記第２の検査マーク領域の面積の合計は、前記第１の素子領域及び前記第２の素子領域の面積の合計と等しいことを特徴とする半導体装置の製造方法。
  4. 請求項２又は３の半導体装置の製造方法において、
    前記第１の検査マーク領域及び前記第２の検査マーク領域の四隅それぞれに、前記第１の検査マーク領域と前記第２の検査マーク領域とが隣接する隣接方向に並ぶ少なくとも２つの前記重ね合わせ検査マークが設けられ、当該２つの重ね合わせ検査マークの中心同士の間の距離は、前記隣接方向における、前記第１の素子領域又は前記第２の素子領域の寸法と、前記第１の検査マーク領域の寸法との差の二分の一程度であることを特徴とする半導体装置の製造方法。
  5. 請求項２〜４のいずれか１つの半導体装置の製造方法において、
    前記検査マーク用マスクを露光することにより、前記第２の検査マーク領域に対して前記第１の検査マーク領域と反対側に隣接する第３の検査マーク領域を形成する工程と、
    第３のマスクを露光して第３のパターンを形成することにより、第３の検査マーク領域と重複する部分を有する第３の素子領域を形成する工程とを更に備え、
    前記第３の素子領域を形成する工程において、前記第３の検査マーク領域に配置された前記重ね合わせ検査マークを利用して前記第３のマスクの位置合わせを行うことを特徴とする半導体装置の製造方法。
  6. 請求項１の半導体装置の製造方法において、
    前記第１の検査マーク領域と、前記第２の検査マーク領域とは間隔を置いて設けられており、
    前記第１の重ね合わせ検査マークは、前記第１の検査マーク領域に配置され、
    前記第２の重ね合わせ検査マークは、前記第１の検査マーク領域及び前記第２の検査マーク領域に亘って配置されていることを特徴とする半導体装置の製造方法。
  7. 請求項６の半導体装置の製造方法において、
    前記第１の検査マーク領域及び前記第２の検査マーク領域の四隅それぞれに、前記第１の検査マーク領域と前記第２の検査マーク領域とが並ぶ方向に並ぶように少なくとも２つの前記重ね合わせ検査マークが設けられていることを特徴とする半導体装置の製造方法。
  8. 請求項６又は７の半導体装置の製造方法において、
    第４のマスクを露光して第４のパターンを形成することにより、前記第２の検査マーク領域と重複する部分を有し、且つ、前記第２の素子領域に対して前記第１の素子領域と反対側に隣接する第４の素子領域を形成する工程を更に備え、
    前記第４の素子領域を形成する工程において、前記第２の検査マーク領域に配置された前記重ね合わせ検査マークを利用して前記第４のマスクの位置合わせを行うことを特徴とする半導体装置の製造方法。
  9. 請求項１〜８のいずれか１つの半導体装置の製造方法において、
    前記第１の素子領域に形成する前記第１のパターンは、第３の重ね合わせ検査マークを含み、
    前記第２の素子領域に形成する前記第２のパターンは、第４の重ね合わせ検査マークを含み、
    前記第３の重ね合わせ検査マークに位置合わせして第５のマスクを露光し、第５のパターンを形成することにより、前記第１の素子領域と重複する部分を有する第５の素子領域を形成する工程と、
    前記第４の重ね合わせ検査マークに位置合わせして第６のマスクを露光し、第６のパターンを形成することにより、前記第１の素子領域と重複する部分を有する第５の素子領域を形成する工程とを更に備えることを特徴とする半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110352488A (zh) * 2017-03-20 2019-10-18 Ev 集团 E·索尔纳有限责任公司 用于对准两个基板的方法
US11158600B2 (en) * 2018-09-28 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography process for semiconductor packaging and structures resulting therefrom
TWI677769B (zh) * 2018-10-02 2019-11-21 友達光電股份有限公司 曝光裝置及其對位曝光方法
CN110471259B (zh) * 2019-06-19 2021-12-14 上海华力微电子有限公司 芯片拼接方法
JP7114537B2 (ja) * 2019-09-13 2022-08-08 株式会社東芝 半導体検査装置及び半導体装置の検査方法
CN114115643A (zh) * 2021-11-22 2022-03-01 北京光启元数字科技有限公司 一种组件显示方法、装置、电子设备和可读介质

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2569441B2 (ja) * 1987-02-26 1997-01-08 株式会社ニコン 露光方法
GB8803171D0 (en) * 1988-02-11 1988-03-09 English Electric Valve Co Ltd Imaging apparatus
JP2912505B2 (ja) * 1992-10-13 1999-06-28 シャープ株式会社 半導体装置の製造方法
US5705299A (en) * 1992-12-16 1998-01-06 Texas Instruments Incorporated Large die photolithography
US6213607B1 (en) * 1994-02-14 2001-04-10 Nikon Corporation Exposure apparatus and field stop thereof
KR100500199B1 (ko) * 1995-05-29 2005-11-01 가부시키가이샤 니콘 마스크패턴을겹쳐서노광하는노광방법
JPH09298155A (ja) * 1996-05-08 1997-11-18 Nikon Corp 露光方法、露光装置及びマスク
KR100468234B1 (ko) 1996-05-08 2005-06-22 가부시키가이샤 니콘 노광방법,노광장치및디스크
JP3955986B2 (ja) * 1998-01-30 2007-08-08 株式会社ニコン 固体撮像素子及びその製造方法
JP2000199973A (ja) * 1998-11-04 2000-07-18 Nikon Corp 露光方法および露光装置並びにマスク
US6003223A (en) * 1998-11-19 1999-12-21 Headway Technologies, Inc. Common alignment target image field stitching method for step and repeat alignment in photoresist
JP2002229215A (ja) * 2001-01-30 2002-08-14 Nikon Corp 露光方法及び露光装置
DE10317893A1 (de) * 2003-04-17 2004-11-11 Infineon Technologies Ag Maskierungsanordnung und Verfahren zum Herstellen von integrierten Schaltungsanordnungen
US6908830B2 (en) * 2003-06-23 2005-06-21 International Business Machines Corporation Method for printing marks on the edges of wafers
JP5062992B2 (ja) 2005-11-22 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008277463A (ja) * 2007-04-27 2008-11-13 Sony Corp 半導体装置の製造方法、露光方法、パターン補正方法および半導体装置
CN101477318B (zh) * 2008-01-04 2012-05-23 奇美电子股份有限公司 光掩模对位曝光方法及光掩模组件
CN101252101B (zh) * 2008-01-17 2010-08-11 中电华清微电子工程中心有限公司 采用曝光场拼接技术制作超大功率智能器件的方法
JP2012114270A (ja) * 2010-11-25 2012-06-14 Mitsubishi Electric Corp 半導体チップの製造方法
JP6071772B2 (ja) * 2013-06-13 2017-02-01 株式会社東芝 フォーカス測定方法、露光装置および半導体装置の製造方法

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