JP4390355B2 - 半導体集積回路用レチクル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のフォトリソグラフィ製造工程において縮小投影露光装置に用いるマスクである半導体集積回路用レチクルに関する。
【０００２】
【従来の技術】
図５に従来技術のレチクル３００を示す。半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域３７と、半導体チップを分離する切断領域のパターンを露光するスクライブライン領域３８と、これらを取り囲む遮光領域３９とを有している。スクライブライン領域３８の幅はＷ／２、例えば２５０μｍであり、１／５の縮小露光の場合、半導体ウエハでの幅ｗ／２は５０μｍとなる。
【０００３】
このレチクルを用いた露光は、図６に示すように、スクライブライン領域の外周を合わせてショット（図で１ショットの領域を太線で示す）を行う。これにより隣り合うショットによる幅ｗ／２どうしを合わせることにより全体で幅ｗ（＝１００μｍ）の切断領域が得られる。尚、図６において、３７Ｍおよび３８Ｍは露光によりレジストに形成された回路パターン領域３７およびスクライブライン領域３８の潜像（イメージ）である。
【０００４】
しかしながらこのレチクルのスクライブライン領域３８は幅Ｗ／２であり、ウエハ上の切断領域の半分の幅ｗ／２（＝５０μｍ）に対応するものであるから、切断領域の幅ｗ（＝１００μｍ）を利用する大きな面積のウエハアライメントマークやＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターンを形成することができない。
【０００５】
図７に他の従来技術のレチクル４００を示す。回路パターン領域４７と、スクライブライン領域４８と、これらを取り囲む遮光領域４９とを有している。スクライブライン領域４８の幅はＷ、例えば５００μｍであり、１／５の縮小露光の場合、半導体ウエハでの幅ｗは１００μｍ、切断領域の全体の幅となる。
【０００６】
このレチクル４００を用いた露光は、図８に示すように、スクライブライン領域が互いに重なるように各ショット（図で１ショットの領域を太線で示す）を行う。このレチクルのスクライブライン領域４８の幅は、ウエハ上の幅ｗ（＝１００μｍ）に対応する大きな寸法Ｗを有しているから、切断領域の幅ｗを利用する大きな面積のウエハアライメントマークやＴＥＧパターンを形成することができる。尚、図８において、４７Ｍおよび４８Ｍは露光によりレジストに形成された回路パターン領域４７およびスクライブライン領域４８の潜像（イメージ）である。
【０００７】
しかしながら、隣接するショットにおいてスクライブライン領域が二重露光となるためにスクライブライン領域に複雑な遮光パターンを必要にし、このためにレチクルパターン配置設計に大きな負担となり、非実用的である。
【０００８】
このために、図５のスクライブライン片側幅／２Ｗを広くしてそのままウェハ上のスクライブライン幅ｗを広くする。例えば、ｗ／２が５０μｍの場合はスクライブライン幅ｗは１００μｍとなり、大きな面積のウエハアライメントマークやＴＥＧパターンを形成するためにｗ／２が１００μｍの場合はスクライブライン幅ｗは２００μｍとなる。
【０００９】
このように、図８のような方式は取らず、図６のまま回路パターン間の距離が広がるように設計されるのが普通である。
【００１０】
しかしながらこの場合は、ウエハのスクライブラインの幅が広くなりすぎるから、ウェハ上に形成できる回路パターンの数＝有効チップ数が減少してしまう。そして、ウェハあたりのチップ数が減るという事は、それだけ余分にウェハを拡散する（ウェハ枚数を増やす）必要が生じる為、その分コストが増大することになる。
【００１１】
上記問題を解決するために特開平２−１２７６４１号公報に図９に示すようなレチクルが開示されている。図９において、レチクル５００は回路パターン領域５７と、スクライブライン領域５８と、これらを取り囲む遮光領域５９とを有し、広い幅Ｗのスクライブライン領域５８が互いに連結して回路パターン領域５７の２端辺のみに隣接して存在している。
【００１２】
このようなレチクル５００によれば、スクライブライン領域５８は広い幅Ｗを有しているから切断領域の幅ｗを利用する大きな面積のウエハアライメントパターン５５やＴＥＧパターン５６を形成することができ、図１０に示すように、スクライブライン領域を重ねないで各ショット（図で１ショットの領域を太線で示す）を行うからスクライブライン領域に複雑な遮光パターンを必要にしない。また、スクライブライン領域の幅が不必要に広くなることがないから、ウェハ上に形成できる有効チップ数が減少することがない。
【００１３】
しかしながらこのレチクル５００の場合、重ね合せ計測用のアライメント計測用マーク（代表的なものがボックスマークなので、以下、ボックスマーク、と称して説明する）５１を回路パターンの２端辺側にしか形成することができないから、半導体ウエハ上で重ね合せを計測しても、ショットローテーションやショット倍率成分等のレチクル重ね合せずれの計測をすることができない。
【００１４】
尚、図１０において、５１Ｍ、５５Ｍ、５６Ｍ、５７Ｍおよび５８Ｍは、露光によりフォトレジストに形成されたボックスマーク５１、ウエハアライメントパターン５５、ＴＥＧパターン５６、回路パターン領域５７およびスクライブライン領域５８のそれぞれの潜像（イメージ）である。
【００１５】
【発明が解決しようとする課題】
以上説明したように、図５の従来技術のレチクルでは、切断領域の幅ｗを利用する大きな面積のウエハアライメントマークやＴＥＧパターンを形成することができない。
【００１６】
図７の他の従来技術のレチクルでは、スクライブライン領域に複雑な遮光手段を必要とし、このためにレチクルパターン配置設計が煩雑になり、非実用的である。
【００１７】
また、図５の従来技術のレチクルにおいて、ｗ／２を広くすると、ウェハあたりのチップ数が減少してその分コストが増大することになる。
【００１８】
これらの問題点を解決するために回路パターン領域の２端辺のみに隣接してスクライブライン領域が存在する、図９に示す別の従来技術のレチクルでは、ショットローテーションやショット倍率成分のレチクル重ね合せずれの計測をすることができない。
【００１９】
したがって本発明の目的は、回路パターン領域の互いに直交する２端辺のみに隣接してスクライブライン領域が存在するレチクルにおいて、回路パターン領域の４端辺のそれぞれに沿って重ね合せ計測用のボックスマークを形成し、これよりショットローテーションやショット倍率成分のレチクル重ね合せずれの計測を可能にした有効な半導体集積回路用レチクルを提供することである。
【００２０】
【課題を解決するための手段】
本発明の特徴は、半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域と、前記半導体ウエハから前記半導体チップを分離する切断領域のパターンを露光するスクライブライン領域と、前記回路パターン領域および前記スクライブライン領域を取り囲んで形成された遮光領域とを有し、前記回路パターン領域の第１乃至第４の端辺のうち互いに直交する第１及び第２の端辺のみに前記スクライブライン領域が隣接し、第３及び第４の端辺には前記遮光領域が隣接している半導体集積回路用レチクルにおいて、前記第１及び第２の端辺にそれぞれ対面する前記スクライブライン領域の所定箇所に第１のボックスマークをそれぞれ形成し、前記第３及び第４の端辺にそれぞれ対面する前記遮光領域の所定箇所に凹部を設けそこに第２のボックスマークをそれぞれ形成し、隣接する露光ショットにおける前記第２のボックスマークによる潜像が設けられる箇所を遮光する遮光膜パターンを形成した半導体集積回路用レチクルにある。
【００２１】
ここで、前記第１のボックスマークと前記第２のボックスマークとは同じ形状であることが好ましい。また、前記遮光領域の内周に凸部を形成して該凸部を前記遮光膜パターンにすることができる。さらに、前記第２のボックスマーク及び前記遮光膜パターンのそれぞれの１個は直線状に配置していることができる。
【００２２】
また、前記スクライブライン領域の幅をＷとしたとき、前記第１及び第２のボックスマークは前記回路パターン領域のそれぞれの端辺からＷ／２以内の箇所に形成され、前記遮光膜パターンは前記スクライブライン領域の外周からＷ／２以内の箇所に形成されていることが好ましい。さらに、前記遮光膜パターンの幅と前記凹部の幅とが等しくすることができる。
【００２３】
また、前記ボックスマークはそれぞれの端辺に沿って１個づつ形成されていることができる。あるいは、前記ボックスマークはそれぞれの端辺に沿って複数個づつ形成されていることができる。
【００２４】
さらに、前記回路パターン領域には１個の半導体チップに対するパターンが形成されていることができる。あるいは、前記回路パターン領域には複数個の半導体チップに対するパターンが形成されていることができる。
【００２５】
また、前記スクライブライン領域には、アライメントパターンもしくはＴＥＧパターンあるいはその両者が形成されていることが好ましい。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。
【００２７】
図１は本発明の第１の実施の形態の半導体集積回路用レチクル１００を示す平面図であり、図２は図１のレチクルを用いた半導体ウエハ上の１ショットの露光領域及び露光によりフォトレジストに形成された潜像（イメージ）を示す平面図である。
【００２８】
図１を参照して、レチクル１００は透明ガラス基体に、半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域７と、半導体ウエハから半導体チップを分離する切断領域のパターンを露光するスクライブライン領域８と、回路パターン領域７およびスクライブライン領域８を取り囲んで形成された遮光領域９と、遮光領域９の外側に形成され露光装置に対してレチクルの位置出しを行うレチクルアライメント１５とを有している。
【００２９】
回路パターン領域７のＸ方向に延在する第１の端辺１１に隣接したＸ方向スクライブライン領域８Ｘと、Ｙ方向に延在する第２の端辺１２に隣接したＹ方向スクライブライン領域８Ｙとが互いに連結して全体として幅ＷでＬ字形状のスクライブライン領域８になっている。
【００３０】
また、Ｘ方向スクライブライン領域８ＸおよびＹ方向スクライブライン領域８Ｙのそれぞれに、幅Ｗを利用して大きな面積のアライメントパターン５およびＴＥＧパターン６が形成されている。
【００３１】
回路パターン領域７のＸ方向に延在する第３の端辺１３及びＹ方向に延在する第４の端辺１４は遮光領域９に隣接している。
【００３２】
第１のボックスマーク１，１は第１及び第２の端辺の中央から外側にＷ／２以内のスクライブライン領域の箇所にそれぞれ形成されている。
【００３３】
第３及び第４の端辺の中央に隣接する遮光領域の箇所に凹部４，４が設けられ、この凹部内であって第３及び第４の端辺の中央から外側にＷ／２の以内の箇所に第１のボックスマークと同じ形状の第２のボックスマーク２，２がそれぞれ形成されている。
【００３４】
クロム膜から成る遮光領域９にはスクライブライン領域８の方向に突出する凸部が形成され、この凸部が遮光膜パターン３，３になっている。また、凹部４と同じ幅を有する遮光膜パターン３はスクライブライン領域の外周からＷ／２以内の箇所に位置している。
【００３５】
さらに、第２のボックスマーク２，２のうちの一つと、遮光膜パターン３，３のうちの一つとは同じＸ座標に位置し、それぞれの他の一つは同じＹ座標に位置している。すなわちそれらは直線上を配列している。
【００３６】
このような構成により、隣接する露光ショットにおける第２のボックスマーク２による潜像を遮光膜パターン３により遮光して露光を行うことができる。
【００３７】
すなわち図２に示すように、ある露光ショット（図で１ショットの領域を太線で示す）の際に、図で左側に隣接する露光ショットの際に形成された第２のボックスマーク２による潜像２Ｍが形成される箇所は遮光パターン３により遮光され、同様に図で下側に隣接する露光ショットの際に第２のボックスマーク２による潜像２Ｍが形成される箇所も遮光パターン３により遮光される。
【００３８】
このように図１に示すレチクルを用いることにより、ステップ・アンド・リピートで半導体ウエハ全体を逐次露光した後、それぞれの露光により形成されたボックスマークによる潜像を含む全ての潜像がそのまま存在する。
【００３９】
したがって露光後、フォトレジストを現像することにより現れた回路パターン領域の四方向にそれぞれ形成されたボックスマークレジストパターンを測定することにより、ショットローテーションやショット倍率成分のレチクル重ね合せずれの計測することができる。
【００４０】
尚、図２において、１Ｍ、２Ｍ、５Ｍ、６Ｍ、７Ｍおよび８Ｍは、露光によりフォトレジストに形成された第１のボックスマーク１、第２のボックスマーク２、ウエハアライメントパターン５、ＴＥＧパターン６、回路パターン領域７およびスクライブライン領域８のそれぞれの潜像（イメージ）である。
【００４１】
図１では、端辺に沿ってボックスマークを１個づつ形成し、それに対応して遮光パターンを形成した場合は例示したが、端辺に沿ってボックスマークを複数個づつ形成し、それに対応して遮光パターンを形成してもよい。
【００４２】
図３は本発明の第２の実施の形態の半導体集積回路用レチクル２００を示す平面図であり、図４は図３のレチクルを用いた半導体ウエハ上の１ショットの露光領域及び露光によりフォトレジストに形成された潜像（イメージ）を示す平面図である。尚、図３及び図４において図１及び図２と同一もしくは類似の箇所は同じ符号を付してあるから重複する説明は省略する。
【００４３】
図１及び図２では回路パターン領域７に１個の半導体チップに対するパターンが形成されている場合を例示して説明した。しかしこの図３及び図４の実施の形態では回路パターン領域７に複数個の半導体チップに対するパターンが形成されている。すなわち、回路パターン領域７内に、６個の半導体チップのそれぞれに対するチップ形成領域１７が配列され、その間に回路パターン領域７の外側のスクライブライン領域８と同じ幅Ｗのスクライブライン領域１８が設けられ、回路パターン領域７内に複数のボックスマーク１６が設けられている。
【００４４】
本発明の第１のボックスマーク１は回路パターン領域７の第１の端辺１１に沿って３個、第２の端辺１２に沿って２個設けられている。
【００４５】
また、本発明の第２のボックスマーク２および凹部４は回路パターン領域７の第３の端辺１３に沿って３個、第４の端辺１４に沿って２個設けられており、さらにそれぞれの第２のボックスマーク２に対応して遮光膜パターン３が形成されている。
【００４６】
この図３のレチクル２００の場合も図４に示すように、ある露光ショット（図で１ショットの領域を太線で示す）の際に、隣接する露光ショットの際に第２のボックスマーク２による潜像２Ｍが形成される箇所が遮光パターン３により遮光されて、ステップ・アンド・リピートで半導体ウエハ全体を露光していく。
【００４７】
尚、図２において、１６Ｍ、１７Ｍおよび１８Ｍは、露光によりフォトレジストに形成されたボックスマーク１６、チップ形成領域１７およびスクライブライン領域１８のそれぞれの潜像（イメージ）である。
【００４８】
【発明の効果】
以上説明したように本発明によれば、回路パターン領域の互いに直交する２端辺のみに隣接してスクライブライン領域が存在するレチクルにおいて、回路パターン領域の４端辺側のそれぞれに重ね合せ計測用のアライメント計測用マークであるボックスマークを形成しているから、ショットローテーションやショット倍率成分のレチクル重ね合せずれの計測が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のレチクルを示す平面図である。
【図２】図１のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図３】本発明の第２の実施の形態のレチクルを示す平面図である。
【図４】図３のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図５】従来技術の形態のレチクルを示す平面図である。
【図６】図５のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図７】他の従来技術の形態のレチクルを示す平面図である。
【図８】図７のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図９】別の従来技術の形態のレチクルを示す平面図である。
【図１０】図９のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【符号の説明】
１ 第１のボックスマーク
１Ｍ 第１のボックスマーク１の潜像
２ 第２のボックスマーク
２Ｍ 第２のボックスマーク２の潜像
３ 遮光膜パターン
４ 遮光領域の凹部
５ アライメントパターン
５Ｍ アライメントパターン５の潜像
６ ＴＥＧパターン
６Ｍ ＴＥＧパターン６の潜像
７ 回路パターン領域
７Ｍ 回路パターン領域７の潜像
８ スクライブライン領域
８Ｘ Ｘ方向スクライブライン領域
８Ｙ Ｙ方向スクライブライン領域
８Ｍ スクライブライン領域８の潜像
９ 遮光領域
１１ 回路パターン領域の第１の端辺
１２ 回路パターン領域の第２の端辺
１３ 回路パターン領域の第３の端辺
１４ 回路パターン領域の第４の端辺
１５ レチクルアライメント
１６ 回路パターン領域７内のボックスマーク
１６Ｍ ボックスマーク１６の潜像
１７ 回路パターン領域７内のチップ形成領域
１７Ｍ チップ形成領域１７の潜像
１８ 回路パターン領域７内のスクライブライン領域
１８Ｍ スクライブライン領域１８の潜像
３７ 回路パターン領域
３７Ｍ 回路パターン領域３７の潜像
３８ スクライブライン領域
３８Ｍ スクライブライン領域３８の潜像
３９ 遮光領域
４７ 回路パターン領域
４７Ｍ 回路パターン領域４７の潜像
４８ スクライブライン領域
４８Ｍ スクライブライン領域４８の潜像
４９ 遮光領域
５１ ボックスマーク
５１Ｍ ボックスマークの潜像
５５ アライメントパターン
５５Ｍ アライメントパターン５５の潜像
５６ ＴＥＧパターン
５６Ｍ ＴＥＧパターン５６の潜像
５７ 回路パターン領域
５７Ｍ 回路パターン領域５７の潜像
５８ スクライブライン領域
５８Ｍ スクライブライン領域５８の潜像
５９ 遮光領域
１００ 第１の実施の形態のレチクル
２００ 第２の実施の形態のレチクル
３００ 従来技術のレチクル
４００ 他の従来技術のレチクル
５００ 別の従来技術のレチクル
【発明の属する技術分野】
本発明は半導体集積回路装置のフォトリソグラフィ製造工程において縮小投影露光装置に用いるマスクである半導体集積回路用レチクルに関する。
【０００２】
【従来の技術】
図５に従来技術のレチクル３００を示す。半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域３７と、半導体チップを分離する切断領域のパターンを露光するスクライブライン領域３８と、これらを取り囲む遮光領域３９とを有している。スクライブライン領域３８の幅はＷ／２、例えば２５０μｍであり、１／５の縮小露光の場合、半導体ウエハでの幅ｗ／２は５０μｍとなる。
【０００３】
このレチクルを用いた露光は、図６に示すように、スクライブライン領域の外周を合わせてショット（図で１ショットの領域を太線で示す）を行う。これにより隣り合うショットによる幅ｗ／２どうしを合わせることにより全体で幅ｗ（＝１００μｍ）の切断領域が得られる。尚、図６において、３７Ｍおよび３８Ｍは露光によりレジストに形成された回路パターン領域３７およびスクライブライン領域３８の潜像（イメージ）である。
【０００４】
しかしながらこのレチクルのスクライブライン領域３８は幅Ｗ／２であり、ウエハ上の切断領域の半分の幅ｗ／２（＝５０μｍ）に対応するものであるから、切断領域の幅ｗ（＝１００μｍ）を利用する大きな面積のウエハアライメントマークやＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターンを形成することができない。
【０００５】
図７に他の従来技術のレチクル４００を示す。回路パターン領域４７と、スクライブライン領域４８と、これらを取り囲む遮光領域４９とを有している。スクライブライン領域４８の幅はＷ、例えば５００μｍであり、１／５の縮小露光の場合、半導体ウエハでの幅ｗは１００μｍ、切断領域の全体の幅となる。
【０００６】
このレチクル４００を用いた露光は、図８に示すように、スクライブライン領域が互いに重なるように各ショット（図で１ショットの領域を太線で示す）を行う。このレチクルのスクライブライン領域４８の幅は、ウエハ上の幅ｗ（＝１００μｍ）に対応する大きな寸法Ｗを有しているから、切断領域の幅ｗを利用する大きな面積のウエハアライメントマークやＴＥＧパターンを形成することができる。尚、図８において、４７Ｍおよび４８Ｍは露光によりレジストに形成された回路パターン領域４７およびスクライブライン領域４８の潜像（イメージ）である。
【０００７】
しかしながら、隣接するショットにおいてスクライブライン領域が二重露光となるためにスクライブライン領域に複雑な遮光パターンを必要にし、このためにレチクルパターン配置設計に大きな負担となり、非実用的である。
【０００８】
このために、図５のスクライブライン片側幅／２Ｗを広くしてそのままウェハ上のスクライブライン幅ｗを広くする。例えば、ｗ／２が５０μｍの場合はスクライブライン幅ｗは１００μｍとなり、大きな面積のウエハアライメントマークやＴＥＧパターンを形成するためにｗ／２が１００μｍの場合はスクライブライン幅ｗは２００μｍとなる。
【０００９】
このように、図８のような方式は取らず、図６のまま回路パターン間の距離が広がるように設計されるのが普通である。
【００１０】
しかしながらこの場合は、ウエハのスクライブラインの幅が広くなりすぎるから、ウェハ上に形成できる回路パターンの数＝有効チップ数が減少してしまう。そして、ウェハあたりのチップ数が減るという事は、それだけ余分にウェハを拡散する（ウェハ枚数を増やす）必要が生じる為、その分コストが増大することになる。
【００１１】
上記問題を解決するために特開平２−１２７６４１号公報に図９に示すようなレチクルが開示されている。図９において、レチクル５００は回路パターン領域５７と、スクライブライン領域５８と、これらを取り囲む遮光領域５９とを有し、広い幅Ｗのスクライブライン領域５８が互いに連結して回路パターン領域５７の２端辺のみに隣接して存在している。
【００１２】
このようなレチクル５００によれば、スクライブライン領域５８は広い幅Ｗを有しているから切断領域の幅ｗを利用する大きな面積のウエハアライメントパターン５５やＴＥＧパターン５６を形成することができ、図１０に示すように、スクライブライン領域を重ねないで各ショット（図で１ショットの領域を太線で示す）を行うからスクライブライン領域に複雑な遮光パターンを必要にしない。また、スクライブライン領域の幅が不必要に広くなることがないから、ウェハ上に形成できる有効チップ数が減少することがない。
【００１３】
しかしながらこのレチクル５００の場合、重ね合せ計測用のアライメント計測用マーク（代表的なものがボックスマークなので、以下、ボックスマーク、と称して説明する）５１を回路パターンの２端辺側にしか形成することができないから、半導体ウエハ上で重ね合せを計測しても、ショットローテーションやショット倍率成分等のレチクル重ね合せずれの計測をすることができない。
【００１４】
尚、図１０において、５１Ｍ、５５Ｍ、５６Ｍ、５７Ｍおよび５８Ｍは、露光によりフォトレジストに形成されたボックスマーク５１、ウエハアライメントパターン５５、ＴＥＧパターン５６、回路パターン領域５７およびスクライブライン領域５８のそれぞれの潜像（イメージ）である。
【００１５】
【発明が解決しようとする課題】
以上説明したように、図５の従来技術のレチクルでは、切断領域の幅ｗを利用する大きな面積のウエハアライメントマークやＴＥＧパターンを形成することができない。
【００１６】
図７の他の従来技術のレチクルでは、スクライブライン領域に複雑な遮光手段を必要とし、このためにレチクルパターン配置設計が煩雑になり、非実用的である。
【００１７】
また、図５の従来技術のレチクルにおいて、ｗ／２を広くすると、ウェハあたりのチップ数が減少してその分コストが増大することになる。
【００１８】
これらの問題点を解決するために回路パターン領域の２端辺のみに隣接してスクライブライン領域が存在する、図９に示す別の従来技術のレチクルでは、ショットローテーションやショット倍率成分のレチクル重ね合せずれの計測をすることができない。
【００１９】
したがって本発明の目的は、回路パターン領域の互いに直交する２端辺のみに隣接してスクライブライン領域が存在するレチクルにおいて、回路パターン領域の４端辺のそれぞれに沿って重ね合せ計測用のボックスマークを形成し、これよりショットローテーションやショット倍率成分のレチクル重ね合せずれの計測を可能にした有効な半導体集積回路用レチクルを提供することである。
【００２０】
【課題を解決するための手段】
本発明の特徴は、半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域と、前記半導体ウエハから前記半導体チップを分離する切断領域のパターンを露光するスクライブライン領域と、前記回路パターン領域および前記スクライブライン領域を取り囲んで形成された遮光領域とを有し、前記回路パターン領域の第１乃至第４の端辺のうち互いに直交する第１及び第２の端辺のみに前記スクライブライン領域が隣接し、第３及び第４の端辺には前記遮光領域が隣接している半導体集積回路用レチクルにおいて、前記第１及び第２の端辺にそれぞれ対面する前記スクライブライン領域の所定箇所に第１のボックスマークをそれぞれ形成し、前記第３及び第４の端辺にそれぞれ対面する前記遮光領域の所定箇所に凹部を設けそこに第２のボックスマークをそれぞれ形成し、隣接する露光ショットにおける前記第２のボックスマークによる潜像が設けられる箇所を遮光する遮光膜パターンを形成した半導体集積回路用レチクルにある。
【００２１】
ここで、前記第１のボックスマークと前記第２のボックスマークとは同じ形状であることが好ましい。また、前記遮光領域の内周に凸部を形成して該凸部を前記遮光膜パターンにすることができる。さらに、前記第２のボックスマーク及び前記遮光膜パターンのそれぞれの１個は直線状に配置していることができる。
【００２２】
また、前記スクライブライン領域の幅をＷとしたとき、前記第１及び第２のボックスマークは前記回路パターン領域のそれぞれの端辺からＷ／２以内の箇所に形成され、前記遮光膜パターンは前記スクライブライン領域の外周からＷ／２以内の箇所に形成されていることが好ましい。さらに、前記遮光膜パターンの幅と前記凹部の幅とが等しくすることができる。
【００２３】
また、前記ボックスマークはそれぞれの端辺に沿って１個づつ形成されていることができる。あるいは、前記ボックスマークはそれぞれの端辺に沿って複数個づつ形成されていることができる。
【００２４】
さらに、前記回路パターン領域には１個の半導体チップに対するパターンが形成されていることができる。あるいは、前記回路パターン領域には複数個の半導体チップに対するパターンが形成されていることができる。
【００２５】
また、前記スクライブライン領域には、アライメントパターンもしくはＴＥＧパターンあるいはその両者が形成されていることが好ましい。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。
【００２７】
図１は本発明の第１の実施の形態の半導体集積回路用レチクル１００を示す平面図であり、図２は図１のレチクルを用いた半導体ウエハ上の１ショットの露光領域及び露光によりフォトレジストに形成された潜像（イメージ）を示す平面図である。
【００２８】
図１を参照して、レチクル１００は透明ガラス基体に、半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域７と、半導体ウエハから半導体チップを分離する切断領域のパターンを露光するスクライブライン領域８と、回路パターン領域７およびスクライブライン領域８を取り囲んで形成された遮光領域９と、遮光領域９の外側に形成され露光装置に対してレチクルの位置出しを行うレチクルアライメント１５とを有している。
【００２９】
回路パターン領域７のＸ方向に延在する第１の端辺１１に隣接したＸ方向スクライブライン領域８Ｘと、Ｙ方向に延在する第２の端辺１２に隣接したＹ方向スクライブライン領域８Ｙとが互いに連結して全体として幅ＷでＬ字形状のスクライブライン領域８になっている。
【００３０】
また、Ｘ方向スクライブライン領域８ＸおよびＹ方向スクライブライン領域８Ｙのそれぞれに、幅Ｗを利用して大きな面積のアライメントパターン５およびＴＥＧパターン６が形成されている。
【００３１】
回路パターン領域７のＸ方向に延在する第３の端辺１３及びＹ方向に延在する第４の端辺１４は遮光領域９に隣接している。
【００３２】
第１のボックスマーク１，１は第１及び第２の端辺の中央から外側にＷ／２以内のスクライブライン領域の箇所にそれぞれ形成されている。
【００３３】
第３及び第４の端辺の中央に隣接する遮光領域の箇所に凹部４，４が設けられ、この凹部内であって第３及び第４の端辺の中央から外側にＷ／２の以内の箇所に第１のボックスマークと同じ形状の第２のボックスマーク２，２がそれぞれ形成されている。
【００３４】
クロム膜から成る遮光領域９にはスクライブライン領域８の方向に突出する凸部が形成され、この凸部が遮光膜パターン３，３になっている。また、凹部４と同じ幅を有する遮光膜パターン３はスクライブライン領域の外周からＷ／２以内の箇所に位置している。
【００３５】
さらに、第２のボックスマーク２，２のうちの一つと、遮光膜パターン３，３のうちの一つとは同じＸ座標に位置し、それぞれの他の一つは同じＹ座標に位置している。すなわちそれらは直線上を配列している。
【００３６】
このような構成により、隣接する露光ショットにおける第２のボックスマーク２による潜像を遮光膜パターン３により遮光して露光を行うことができる。
【００３７】
すなわち図２に示すように、ある露光ショット（図で１ショットの領域を太線で示す）の際に、図で左側に隣接する露光ショットの際に形成された第２のボックスマーク２による潜像２Ｍが形成される箇所は遮光パターン３により遮光され、同様に図で下側に隣接する露光ショットの際に第２のボックスマーク２による潜像２Ｍが形成される箇所も遮光パターン３により遮光される。
【００３８】
このように図１に示すレチクルを用いることにより、ステップ・アンド・リピートで半導体ウエハ全体を逐次露光した後、それぞれの露光により形成されたボックスマークによる潜像を含む全ての潜像がそのまま存在する。
【００３９】
したがって露光後、フォトレジストを現像することにより現れた回路パターン領域の四方向にそれぞれ形成されたボックスマークレジストパターンを測定することにより、ショットローテーションやショット倍率成分のレチクル重ね合せずれの計測することができる。
【００４０】
尚、図２において、１Ｍ、２Ｍ、５Ｍ、６Ｍ、７Ｍおよび８Ｍは、露光によりフォトレジストに形成された第１のボックスマーク１、第２のボックスマーク２、ウエハアライメントパターン５、ＴＥＧパターン６、回路パターン領域７およびスクライブライン領域８のそれぞれの潜像（イメージ）である。
【００４１】
図１では、端辺に沿ってボックスマークを１個づつ形成し、それに対応して遮光パターンを形成した場合は例示したが、端辺に沿ってボックスマークを複数個づつ形成し、それに対応して遮光パターンを形成してもよい。
【００４２】
図３は本発明の第２の実施の形態の半導体集積回路用レチクル２００を示す平面図であり、図４は図３のレチクルを用いた半導体ウエハ上の１ショットの露光領域及び露光によりフォトレジストに形成された潜像（イメージ）を示す平面図である。尚、図３及び図４において図１及び図２と同一もしくは類似の箇所は同じ符号を付してあるから重複する説明は省略する。
【００４３】
図１及び図２では回路パターン領域７に１個の半導体チップに対するパターンが形成されている場合を例示して説明した。しかしこの図３及び図４の実施の形態では回路パターン領域７に複数個の半導体チップに対するパターンが形成されている。すなわち、回路パターン領域７内に、６個の半導体チップのそれぞれに対するチップ形成領域１７が配列され、その間に回路パターン領域７の外側のスクライブライン領域８と同じ幅Ｗのスクライブライン領域１８が設けられ、回路パターン領域７内に複数のボックスマーク１６が設けられている。
【００４４】
本発明の第１のボックスマーク１は回路パターン領域７の第１の端辺１１に沿って３個、第２の端辺１２に沿って２個設けられている。
【００４５】
また、本発明の第２のボックスマーク２および凹部４は回路パターン領域７の第３の端辺１３に沿って３個、第４の端辺１４に沿って２個設けられており、さらにそれぞれの第２のボックスマーク２に対応して遮光膜パターン３が形成されている。
【００４６】
この図３のレチクル２００の場合も図４に示すように、ある露光ショット（図で１ショットの領域を太線で示す）の際に、隣接する露光ショットの際に第２のボックスマーク２による潜像２Ｍが形成される箇所が遮光パターン３により遮光されて、ステップ・アンド・リピートで半導体ウエハ全体を露光していく。
【００４７】
尚、図２において、１６Ｍ、１７Ｍおよび１８Ｍは、露光によりフォトレジストに形成されたボックスマーク１６、チップ形成領域１７およびスクライブライン領域１８のそれぞれの潜像（イメージ）である。
【００４８】
【発明の効果】
以上説明したように本発明によれば、回路パターン領域の互いに直交する２端辺のみに隣接してスクライブライン領域が存在するレチクルにおいて、回路パターン領域の４端辺側のそれぞれに重ね合せ計測用のアライメント計測用マークであるボックスマークを形成しているから、ショットローテーションやショット倍率成分のレチクル重ね合せずれの計測が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のレチクルを示す平面図である。
【図２】図１のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図３】本発明の第２の実施の形態のレチクルを示す平面図である。
【図４】図３のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図５】従来技術の形態のレチクルを示す平面図である。
【図６】図５のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図７】他の従来技術の形態のレチクルを示す平面図である。
【図８】図７のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【図９】別の従来技術の形態のレチクルを示す平面図である。
【図１０】図９のレチクルを用いたウエハ上の１ショット露光領域及びイメージを示す平面図である。
【符号の説明】
１ 第１のボックスマーク
１Ｍ 第１のボックスマーク１の潜像
２ 第２のボックスマーク
２Ｍ 第２のボックスマーク２の潜像
３ 遮光膜パターン
４ 遮光領域の凹部
５ アライメントパターン
５Ｍ アライメントパターン５の潜像
６ ＴＥＧパターン
６Ｍ ＴＥＧパターン６の潜像
７ 回路パターン領域
７Ｍ 回路パターン領域７の潜像
８ スクライブライン領域
８Ｘ Ｘ方向スクライブライン領域
８Ｙ Ｙ方向スクライブライン領域
８Ｍ スクライブライン領域８の潜像
９ 遮光領域
１１ 回路パターン領域の第１の端辺
１２ 回路パターン領域の第２の端辺
１３ 回路パターン領域の第３の端辺
１４ 回路パターン領域の第４の端辺
１５ レチクルアライメント
１６ 回路パターン領域７内のボックスマーク
１６Ｍ ボックスマーク１６の潜像
１７ 回路パターン領域７内のチップ形成領域
１７Ｍ チップ形成領域１７の潜像
１８ 回路パターン領域７内のスクライブライン領域
１８Ｍ スクライブライン領域１８の潜像
３７ 回路パターン領域
３７Ｍ 回路パターン領域３７の潜像
３８ スクライブライン領域
３８Ｍ スクライブライン領域３８の潜像
３９ 遮光領域
４７ 回路パターン領域
４７Ｍ 回路パターン領域４７の潜像
４８ スクライブライン領域
４８Ｍ スクライブライン領域４８の潜像
４９ 遮光領域
５１ ボックスマーク
５１Ｍ ボックスマークの潜像
５５ アライメントパターン
５５Ｍ アライメントパターン５５の潜像
５６ ＴＥＧパターン
５６Ｍ ＴＥＧパターン５６の潜像
５７ 回路パターン領域
５７Ｍ 回路パターン領域５７の潜像
５８ スクライブライン領域
５８Ｍ スクライブライン領域５８の潜像
５９ 遮光領域
１００ 第１の実施の形態のレチクル
２００ 第２の実施の形態のレチクル
３００ 従来技術のレチクル
４００ 他の従来技術のレチクル
５００ 別の従来技術のレチクル
Claims (11)
- 半導体ウエハの半導体チップ形成箇所に所定のパターンを露光する回路パターン領域と、前記半導体ウエハから前記半導体チップを分離する切断領域のパターンを露光するスクライブライン領域と、前記回路パターン領域および前記スクライブライン領域を取り囲んで形成された遮光領域とを有し、前記回路パターン領域の第１乃至第４の端辺のうち互いに直交する第１及び第２の端辺のみに前記スクライブライン領域が隣接し、第３及び第４の端辺には前記遮光領域が隣接している半導体集積回路用レチクルにおいて、
前記第１及び第２の端辺にそれぞれ対面する前記スクライブライン領域の所定箇所に第１のアライメント計測用マークをそれぞれ形成し、
前記第３及び第４の端辺にそれぞれ対面する前記遮光領域の所定箇所に凹部を設けそこに第２のアライメント計測用マークをそれぞれ形成し、かつ
隣接する露光ショットにおける前記第２のアライメント計測用マークによる潜像が設けられる箇所を遮光する遮光膜パターンを形成したことを特徴とする半導体集積回路用レチクル。 - 前記第１のアライメント計測用マークと前記第２のアライメント計測用マークとは同じ形状であることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記遮光領域の内周に凸部を形成して該凸部を前記遮光膜パターンにしたことを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記第２のアライメント計測用マーク及び前記遮光膜パターンのそれぞれの１個は直線状に配置していることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記スクライブライン領域の幅をＷとしたとき、前記第１及び第２のアライメント計測用マークは前記回路パターン領域のそれぞれの端辺からＷ／２以内の箇所に形成され、前記遮光膜パターンは前記スクライブライン領域の外周からＷ／２以内の箇所に形成されていることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記遮光膜パターンの幅と前記凹部の幅とが等しいことを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記アライメント計測用マークはそれぞれの端辺に沿って１個づつ形成されていることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記アライメント計測用マークはそれぞれの端辺に沿って複数個づつ形成されていることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記回路パターン領域には１個の半導体チップに対するパターンが形成されていることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記回路パターン領域には複数個の半導体チップに対するパターンが形成されていることを特徴とする請求項１記載の半導体集積回路用レチクル。
- 前記スクライブライン領域には、アライメントパターンもしくはＴＥＧパターンあるいはその両者が形成されていることを特徴とする請求項１記載の半導体集積回路用レチクル。
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