JP2022083468A - 半導体装置 - Google Patents

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signal line
wiring
layer
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English (en)
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孝一 小野
Koichi Ono
美香 小棚木
Mika KOTANAGI
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Sony Group Corp
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Sony Group Corp
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Abstract

【課題】配線層に半導体チップを積層した半導体装置において、信頼性を向上させる。【解決手段】半導体装置は、配線層と、配線層の配線面上の所定領域に積層された半導体チップと配線面上に配線されて所定領域の何れかの境界線により分断される２つの領域の少なくとも一方において境界線を跨ぐ際に成す角度が所定角度未満である信号線とを具備する。半導体チップは、配線層の配線面上の所定領域に積層される。信号線は、配線面上に配線されて所定領域の何れかの境界線により分断される２つの領域の少なくとも一方において境界線を跨ぐ際に成す角度が所定角度未満である。【選択図】図２

Description

本技術は、半導体装置に関する。詳しくは、半導体パッケージを含む半導体装置に関する。
従来より、半導体材料を用いた電子デバイス（トランジスタ、ダイオード、抵抗、コンデンサなど）や、電子デバイスを実装した半導体ダイ（半導体チップ）に関して、その集積密度を向上させるための開発や研究が進められている。例えば、半導体チップを配線層に積層したパッケージに、別のパッケージを接続したＰоＰ（Package on Package）構造の半導体装置が提案されている（例えば、特許文献１参照。）。
米国特許第９９２２９６４号明細書
上述の従来技術では、ＰоＰ構造により、集積密度の向上を図っている。しかしながら、上述の半導体装置では、製造工程中の熱処理などに起因して、半導体ダイを積層した領域の境界近傍に応力（剪断応力など）が集中することがある。この応力により、配線層内の信号線が断線するなどの障害が生じ、半導体装置の信頼性が低下するおそれがある。
本技術はこのような状況に鑑みて生み出されたものであり、配線層に半導体チップを積層した半導体装置において、信頼性を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、配線層と、上記配線層の配線面上の所定領域に積層された半導体チップと、上記配線面上に配線されて上記所定領域の何れかの境界線により分断される２つの領域の少なくとも一方において上記境界線を跨ぐ際に成す角度が所定角度未満である信号線とを具備する半導体装置である。これにより、応力による断線が防止されるという作用をもたらす。
また、この第１の側面において、上記信号線は、所定数のセグメントを含み、上記所定数のセグメントのいずれかは、上記境界線と交差し、上記境界線に対する角度が上記所定角度未満であってもよい。これにより、境界線近傍の応力による断線が防止されるという作用をもたらす。
また、この第１の側面において、上記信号線は、所定数のセグメントを含み、上記所定数のセグメントのいずれかは、一端が上記境界線上の所定の点と略一致し、上記境界線に対する角度が上記所定角度未満であってもよい。これにより、境界線近傍の応力による断線が防止されるという作用をもたらす。
また、この第１の側面において、上記信号線は、上記境界線に対する角度が上記所定角度未満の特定のセグメントを含む複数のセグメントを含み、上記複数のセグメントのうち上記特定のセグメントの幅は、上記複数のセグメントのうち上記特定のセグメントに該当しないセグメントの幅よりも広くてもよい。これにより、応力耐性が向上するという作用をもたらす。
また、この第１の側面において、上記信号線は、所定数のセグメントを含み、上記境界線からの距離が所定値以内の領域の上記セグメントの全てと上記境界線との角度が上記所定角度未満であってもよい。これにより、境界線近傍の応力による断線が防止されるという作用をもたらす。
また、この第１の側面において、上記信号線は、一対の端子を接続し、上記配線層には、上記一対の端子を接続し、上記信号線と配線パスが異なる冗長信号線がさらに配線される。これにより、配線が冗長化されるという作用をもたらす。
また、この第１の側面において、上記信号線は、上記境界線上に設けられた中継ビアを経由して配線されてもよい。これにより、配線が冗長化されるという作用をもたらす。
また、この第１の側面において、外部端子と、上記外部端子に両面の一方が接続される導電性材料と、シード層とが設けられた誘電体層をさらに具備し、上記導電性材料の両面の他方は、上記誘電体層に接する第１の部分と、上記シード層に非接触の第２の部分とを有してもよい。これにより、応力が緩和されるという作用をもたらす。
また、この第１の側面において、上記導電性材料の端面は、テーパー状であってもよい。これにより、応力が緩和されるという作用をもたらす。
また、この第１の側面において、上記導電性材料は、複数のランド部と線状のライン部とを含むものであってもよい。これにより、応力耐性が向上するという作用をもたらす。
また、この第１の側面において、上記配線層は、上記信号線が配線された信号線領域と、上記半導体チップへの電源およびグランドの少なくとも一方が供給される電源グランド領域とを備えてもよい。これにより、電源安定性および応力耐性が向上するという作用をもたらす。
また、この第１の側面において、上記電源グランド領域には、電源線およびグランド線の少なくとも一方がメッシュ状に配線されてもよい。これにより、電源安定性および応力耐性が向上するという作用をもたらす。
また、この第１の側面において、上記電源グランド領域には、ベタパターンが形成されてもよい。これにより、電源安定性および応力耐性が向上するという作用をもたらす。
また、この第１の側面において、上記信号線領域および上記電源グランド領域のそれぞれの境目と上記境界線とのなす角度は９０度と異なっていてもよい。これにより、配線効率が向上するという作用をもたらす。
また、この第１の側面において、上記配線層および上記半導体チップは、ＷＣＳＰ（Wafer level Chip Size Package）内に設けられてもよい。これにより、ＷＣＳＰの信頼性が向上するという作用をもたらす。
また、この第１の側面において、上記配線層および上記半導体チップは、ＦＢＧＡ(Fine pitch Ball Grid Array)パッケージ内に設けられてもよい。これにより、ＦＢＧＡパッケージの信頼性が向上するという作用をもたらす。
また、この第１の側面において、上記配線層は、インターポーザ基板内に形成されてもよい。これにより、インターポーザ基板の信頼性が向上するという作用をもたらす。
本技術の第１の実施の形態における半導体装置の断面図の一例である。 本技術の第１の実施の形態における前面再配線層および集積回路ダイの断面図の一例である。 本技術の第１の実施の形態における配線パターンの一例を示す平面図である。 本技術の第１の実施の形態におけるキャリア基板と、キャリア基板上に形成された剥離層１０２とを示す図である。 本技術の第１の実施の形態における誘電体層および配線パターンを形成する工程を説明するための図である。 本技術の第１の実施の形態における誘電体層および貫通ビアを形成する工程を説明するための図である。 本技術の第１の実施の形態における集積回路ダイを接着する工程を説明するための図である。 本技術の第１の実施の形態における封止材を塗布する工程を説明するための図である。 本技術の第１の実施の形態における誘電体層を堆積する工程を説明するための図である。 本技術の第１の実施の形態におけるパターニングの工程を説明するための図である。 本技術の第１の実施の形態における配線パターンを形成する工程を説明するための図である。 本技術の第１の実施の形態における前面再配線層を形成する工程を説明するための図である。 本技術の第１の実施の形態におけるパターニングの工程を説明するための図である。 本技術の第１の実施の形態におけるアンダーバンプメタルを形成する工程を説明するための図である。 本技術の第１の実施の形態における導電性コネクタを形成する工程を説明するための図である。 本技術の第１の実施の形態におけるキャリア基板を剥離する工程を説明するための図である。 本技術の第１の実施の形態における個片化の工程を説明するための図である。 本技術の第２の実施の形態における誘電体層の断面図の一例である。 本技術の第２の実施の形態における誘電体層の平面図の一例である。 本技術の第２の実施の形態の第１の変形例における誘電体層の断面図の一例である。 本技術の第２の実施の形態の第２の変形例における誘電体層の平面図の一例である。 本技術の第３の実施の形態における配線パターンの一例を示す平面図である。 本技術の第３の実施の形態における配線パターンの別の例を示す平面図である。 本技術の第４の実施の形態における配線パターンの一例を示す平面図である。 本技術の第５の実施の形態における配線パターンの一例を示す平面図である。 本技術の第５の実施の形態の変形例における配線パターンの一例を示す平面図である。 本技術の第５の実施の形態の変形例における前面再配線層の断面図の一例である。 本技術の第６の実施の形態における前面再配線層の平面図の一例である。 本技術の第６の実施の形態における電源グランド領域の一構成例を示す図である。 本技術の第６の実施の形態の変形例における前面再配線層の平面図の一例である。 本技術の第７の実施の形態における半導体装置の断面図の一例である。 本技術の第７の実施の形態におけるＦＢＧＡ（Fine pitch Ball Grid Array）パッケージを含む半導体装置の断面図の一例である。 本技術の第７の実施の形態におけるインターポーザ基板を含む半導体装置の断面図の一例である。 本技術の第７の実施の形態における配線層内に半導体ダイを配置した半導体装置の断面図の一例である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（セグメントの境界線に対する角度を所定角度未満とする例）
２．第２の実施の形態（導電性材料が、シード層に接する部分と非接触の部分とを有する例）
３．第３の実施の形態（境界線と交差するセグメントの幅を広くする例）
４．第４の実施の形態（境界線近傍の全てのセグメントの境界線に対する角度を所定角度未満とする例）
５．第５の実施の形態（配線パターンを冗長化する例）
６．第６の実施の形態（電源やグランドをメッシュ状またはベタ状とする例）
７．第７の実施の形態（半導体装置がＰｏＰ構造以外のパッケージを含む例）
８．移動体への応用例
＜１．第１の実施の形態＞
［半導体装置の構成例］
図１は、本技術の第１の実施の形態における半導体装置５００の断面図の一例である。この半導体装置５００は、パッケージ２００、３００およびパッケージ基板４００を含む。
以下、パッケージ２００および３００の積層方向に平行な軸をＺ軸とする。Ｚ軸に垂直な所定の軸をＸ軸とし、Ｘ軸およびＺ軸に垂直な軸をＹ軸とする。同図は、Ｙ軸方向から見た断面図である。
パッケージ２００は、基板３０２と、その基板３０２に結合された積層ダイ３０８－１および３０８－２を含む。なお、積層ダイの個数は２つに限定されず、１つなどであってもよい。また、基板３０２は、アクティブデバイスおよびパッシブデバイス（不図示）を含んでもよい。
また、基板３０２は、貫通ビア３０６を含み、さらに配線層（不図示）を含んでもよい。配線層は、アクティブデバイスおよびパッシブデバイスの上に形成されてもよく、各種デバイスを接続して機能回路を形成するように設計されている。配線層は、誘電体（例えば、低誘電体材料）と導電性材料（例えば、銅）の層を相互に接続するビアを有する交互の層で形成されていてもよく、任意の適切なプロセス（蒸着、ダマシン、デュアルダマシンなど）によって形成される。
基板３０２の両面の一方にボンドパッド３０３が形成され、他方にボンドパッド３０４が形成される。ボンドパッド３０３は、積層ダイ３０８－１や３０８－２に結合するために用いられる。ボンドパッド３０４は、パッケージ２００と結合するために用いられる。
ボンドパッド３０３および３０４は、銅、チタン、ニッケル、金、パラジウム、またはそれらの組み合わせからなる薄いシード層（不図示）の上に導電性材料を堆積させて形成してもよい。導電性材料は、電気化学めっき法、無電解めっき法、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ(Atomic Layer Deposition)法、ＰＶＤ(Physical Vapor Deposition)法等、またはこれらの組み合わせにより形成してもよい。ボンドパッド３０３および３０４の導電性材料として、銅、タングステン、アルミニウム、銀、金、またはそれらの組み合わせが例示される。
パッケージ基板４００は、シリコンなどの半導体材料で構成される。パッケージ基板４００は、アクティブデバイスおよびパッシブデバイス（不図示）を含んでもよい。パッケージ基板４００はまた、配線層およびビア（不図示）と、ボンドパッド４０２とを含んでもよい。
導電性コネクタ１４３は、パッケージ２００をボンドパッド４０２に取り付けるためにリフローされる。
パッケージ２００とパッケージ基板４００との間に、導電性コネクタ１４３を取り囲むアンダーフィル（不図示）が形成されてもよい。アンダーフィルは、パッケージ２００が装着された後に毛細管流プロセスによって形成されてもよいし、パッケージ２００が装着される前に適当な蒸着法によって形成されてもよい。
パッケージ２００は、前面再配線層１２０、集積回路ダイ１１１、貫通ビア１０６、封止材１１９、誘電体層１０３、誘電体層１０５および導電性コネクタ３１４を含む。
前面再配線層１２０の両面の一方は、導電性コネクタ１４３に接続され、他方には矩形の半導体チップである集積回路ダイ１１１が積層される。なお、前面再配線層１２０は、特許請求の範囲に記載の配線層の一例であり、集積回路ダイ１１１は、特許請求の範囲に記載の半導体チップの一例である。
また、前面再配線層１２０の両面のうち、集積回路ダイ１１１が積層された面は、封止材１１９を貫通する貫通ビア１０６を介して誘電体層１０５と接続される。
誘電体層１０５には、誘電体層１０３が積層される。この誘電体層１０３の開口部には、導電性コネクタ３１４が形成される。この導電性コネクタ３１４は、パッケージ３００と接続される。
図２は、本技術の第１の実施の形態における前面再配線層１２０および集積回路ダイ１１１の断面図の一例である。同図において、前面再配線層１２０の一部の領域に集積回路ダイ１１１が積層され、残りの領域には、封止材１１９や貫通ビア（不図示）が設けられる。また、同図において、前面再配線層１２０は、図１で例示した構成よりも簡略化して記載されている。
また、再配線層１２０においては、同図におけるＸ－Ｙ平面上に配線パターン１２６などにり信号線が配線される。この平面（配線面）上の一部の領域に集積回路ダイ１１１が積層され、残りの領域には、封止材１１９が形成される。再配線層１２０のＸ－Ｙ平面のうち、集積回路ダイ１１１が積層される領域の境界線は、同図においては、座標（Ｘ２、Ｚ０）の点を含み、Ｙ軸に沿って伸びる直線に該当する。そして、再配線層１２０において、その境界線を跨いで配線パターン１２６により信号線が配線されるものとする。
ここで、集積回路ダイ１１１を積層した領域の境界線の近傍には、応力が集中することがある。例えば、製造工程中の熱処理などの際に、各部材のＣＴＥ（Coefficient of Thermal Expansion）の相違などに起因して、Ｚ方向に沿って境界線の近傍に剪断応力が生じることがある。例えば、座標Ｘ１から座標Ｘ３までの領域に、応力が集中する。
図３は、本技術の第１の実施の形態における配線パターンの一例を示す平面図である。同図は、前面再配線層１２０の座標Ｘ１からＸ３までの領域をＺ軸方向から見た平面図である。前面再配線層１２０は、積層された２層以上の誘電体層を含むが、同図では、それらのうち１層のみを例示している。座標Ｘ１と座標Ｘ２と間に導電性ビア１３１－１および１３１－３が形成され、座標Ｘ２と座標Ｘ３との間に導電性ビア１３１－２および１３１－４が形成される。また、配線パターン１２６により、信号線１２６－１および１２６－２が形成される。
信号線１２６－１は、集積回路ダイ１１１が積層される領域の境界線を跨いで、導電性ビア１３１－１と、導電性ビア１３１－２とを接続する。信号線１２６－２は、境界線を跨いで、導電性ビア１３１－３と、導電性ビア１３１－４とを接続する。
信号線１２６－１の配線パスは、複数（例えば、３つ）の線分に分割することができる。配線パスを分割した際の線分のそれぞれを以下、セグメントと称する。これらのセグメントは、境界線と交差する特定のセグメントを含み、そのセグメントと境界線とのなす角度θ１は、所定角度（例えば、５０度）未満である。また、信号線１２６－２の配線パスは、境界線上において、その境界線に対する角度が所定角度（例えば、５０度）未満の方向に屈曲する屈曲点を含む。同図における黒丸は、屈曲点を示す。この屈曲点を起点として右側に伸びるセグメントは、その一端が境界線上の所定の点（配線パスと境界線との交差点）と略一致し、境界線に対する角度が所定角度（例えば、５０度）未満のセグメントである。なお、屈曲点から左側に伸びるセグメントと境界線との角度は、所定角度未満でなくともよい。すなわち、境界線で配線パスが屈曲する際は、境界線により分断される２つの領域の一方（左側）へ伸びるセグメントと、それらの領域の他方（右側）へ伸びるセグメントとの少なくとも一方の境界線に対する角度が所定角度未満であればよい。このように、前面再配線層１２０の配線面には、半導体ダイ１１１の積層される領域のいずれかの境界線により分断される２つの領域の少なくとも一方において境界線を跨ぐ際に成す角度が所定角度未満の信号線１２６－１や１２６－２が配線される。
これらの場合においても、直線形状の配線パスを境界線に対して垂直に形成した場合に比べ、断線率を下げる効果があることが見出された。境界線での応力は主には境界面に垂直方向に発生するところ、信号線１２６－１の例では配線パスの境界線に沿った断面長さが約２１／２倍以上となっていることが原因であると考えられる。信号線１２６－２の例では屈曲点における配線パスの強度は、直線状の配線パスのそれに比して強いことが原因であると考えられる。なお、本実施形態では境界線に対する角度を５０度未満としたが、応力耐性のみを鑑みると角度は、０度に近い方が好ましいといえる。ただし、配線効率との兼ね合いから、３０度乃至５０度とするのが好ましい。
［半導体装置の製造方法］
次に、図４乃至図１７を参照して、半導体装置５００の製造方法について説明する。
図４は、本技術の第１の実施の形態におけるキャリア基板１０１と、キャリア基板１０１上に形成された剥離層１０２とを示す図である。パッケージ２００を形成するためのパッケージ領域６００および６０１がそれぞれ図示されている。
キャリア基板１０１は、ガラス製やセラミック製でもよく、キャリア基板１０１上に複数のパッケージを同時に形成できるようなウェハであってもよい。このキャリア基板１０１上に剥離層１０２が形成される。この剥離層１０２は、キャリア基板１０１とともに、後続のステップで形成される構造体から除去されてもよい。剥離層１０２の材料の一例は、加熱されると接着性を失うエポキシベースの熱離型材料であり、例えば、光対熱変換型コーティング（ＬＴＨＣ：Light-To-Heat-Conversion Release Coating）である。他の例は、紫外線に曝されると接着性を失う紫外線（ＵＶ：UltraViolet）接着剤である。剥離層１０２は、液体として吐出されて硬化したものであってもよいし、キャリア基板１０１に積層されたラミネートフィルムであってもよい。剥離層１０２の上面は、平坦化されていてもよい。
次に、図５に例示するように、誘電体層１０３と配線パターン１０４とが形成される。誘電体層１０３は、剥離層１０２上に形成される。誘電体層１０３の材料の一例は、ポリベンゾオキサゾール（ＰＢＯ：Poly-BenzoOxazole）、ポリイミド、ベンゾシクロブテン（ＢＣＢ:BenzoCycloButene）などのポリマーである。他の例は、窒化ケイ素などの窒化物が挙げられる。このほか、酸化ケイ素、リン酸塩ガラス（ＰＳＧ：Phosphrous Silicate Glass）、ホウケイ酸塩ガラス（ＢＳＧ：BoroSilicate Glass）、ホウ素ドープリン酸塩ガラス（ＢＰＳＧ：Boro-Phospho Silicate Glass）などの酸化物が挙げられる。誘電体層１０３は、スピンコーティング、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）、ラミネートなどの任意の許容可能な堆積プロセス、またはそれらの組み合わせによって形成される。
誘電体層１０３上には、配線パターン１０４が形成されている。配線パターン１０４を形成方法の一例として、誘電体層１０３の上にシード層（不示）を形成する方法が挙げられる。シード層は金属層であり、これは単層または異なる材料で形成された複数の層からなっていてもよい。シード層の一例は、チタン層と、チタン層の上にある銅層とからなる。シード層は、例えば、ＰＶＤ等を用いて形成してもよい。配線パターンを形成する上でのシード層の最適な膜厚は５０ナノメートル（ｎｍ）から２００ナノメートル（ｎｍ）である。
その後、フォトレジストを形成し、シード層上にパターニングする。フォトレジストは、スピンコート等で形成する。フォトレジストのパターンは、配線パターン１０４に対応して形成される。パターニングにより、シード層を露出させるために、フォトレジストに開口部を形成する。フォトレジストの開口部およびシード層の露出部には、導電性材料が形成される。導電性材料は、電解メッキや無電解メッキなどのメッキによって形成される。導電性材料は、銅、チタン、タングステン、アルミニウムなどの金属で構成されていてもよい。その後、フォトレジストを、酸素プラズマ等を使用したアッシング処理によって除去する。その後、シード層の露出部分は、例えば、ウェットエッチングまたはドライエッチングなどのエッチングプロセスを使用することによって除去される。シード層と導電性材料の残りの部分が配線パターン１０４を形成する。
ここで後述するように、導電性材料は、シード層に接触してなる第１の部分と、シード層とは非接触となっている第２の部分とを有していてもよい。これによれば、導電性材料の第２の部分の直下にはシード層が形成されていないので、外部からの応力に追従して配線パターン１０４が変形し又は動くことが可能になり、応力を効果的に緩和することができる。また、配線パターン１０４上に後述する貫通ビアや導電性ピラーや半田ボールなどの外部端子やビアが形成された場合には、これら外部端子やビアの根元部に加えられる応力を低減することができる。
図６では、配線パターン１０４と誘電体層１０３の上に誘電体層１０５が形成されている。誘電体層１０５は、誘電体層１０３と同様の材料で形成され、リソグラフィマスクを用いてパターニングされる。その後、誘電体層１０５は、配線パターン１０４の一部を露出させるための開口部を形成するようにパターニングされる。パターニングは、誘電体層が感光材料である場合には、誘電体層１０５を光に曝すことによって、または、例えば、異方性エッチングを用いたエッチングなどのプロセスによって行われる。
なお、誘電体層１０３、１０５および配線パターン１０４は、裏面再配線層１０７と呼んでもよい。図示されているように、裏面再配線層１０７は、２つの誘電体層１０３、１０５と１つの配線パターン１０４とを含む。裏面再配線層１０７は、任意の数の誘電体層、配線パターン、およびビアを含むことができる。配線パターン１０４および誘電体層１０５を形成する工程を繰り返すことにより、１つ以上の追加の配線パターン及び誘電体層を裏面再配線層１０７に形成することができる。ビアは、下地誘電体層の開口部に配線パターンのシード層と導電性材料を形成することにより、配線パターンの形成中に形成される。ビアは、上下に隣接する配線パターンを相互に接続するものである。
さらに図６では、貫通ビア１０６が形成されている。貫通ビア１０６を形成するための例として、図示されているように、裏面再配線層１０７の、例えば誘電体層１０５および配線パターン１０４の露出部分の上に上述の材料、プロセスを用いてシード層（不図示）が形成される。その後、上述の材料、プロセスを用いてフォトレジストを形成し、シード層上にパターニングする。フォトレジストのパターンはスルービアに対応して形成される。フォトレジストの開口部およびシード層の露出部には、上述の材料やプロセスを用いて導電性材料が形成される。その後、フォトレジストと、導電性材料が形成されていないシード層の一部を除去する。シード層は導電性材料をマスクとしたウェットエッチングで除去しても良い。また、上述のように、導電性材料は、シード層に接触してなる第１の部分と、下地層とは非接触となっている第２の部分とを有していてもよい。残ったシード層および導電性材料が、貫通ビア１０６や配線パターン（不図示）となる。
図７において、集積回路ダイ１１１は、接着剤１１２によって誘電体層１０５に接着されている。同図に示すように、集積回路ダイ１１１は、パッケージ領域６００および６０１のそれぞれに固着されており、他の実施形態では、より多くの集積回路ダイ１１１が各領域に固着されていてもよい。
集積回路ダイ１１１は、ロジックダイ、メモリダイ、パワーマネージメント集積回路ダイ、ＲＦ（Radio Frequency）ダイ、センサダイ、ＭＥＭＳ（Micro Electro Mechanical Systems）ダイ、信号処理ダイ、フロントエンドダイなど、または、それらの組み合わせである。ロジックダイとして、例えば、中央処理装置がマイクロコントローラが用いられる。メモリダイとして、ＤＲＡＭ（Dynamic Random Access Memory）ダイ、ＳＲＡＭ（Static RAM）ダイなどが用いられる。信号処理ダイとして、デジタル信号処理（ＤＳＰ：Digital Signal Processing）ダイなどが用いられる。フロントエンドダイとして、例えば、アナログフロントエンド（ＡＦＥ：Analog Front End）ダイが用いられる。
また、複数の集積回路ダイやダミーダイを固着する場合、異なるサイズ（例えば、異なる高さ、および／または、表面積）であってもよく、他の実施形態では、集積回路ダイ１１１は、同じサイズ（例えば、同じ高さ、および／または、表面積）であってもよい。
また、反り防止や応力緩和を目的としたダミーダイを固着してもよい。複数の集積回路ダイやダミーダイを固着する場合、各ダイの高さは異なっていても良い。特にダミーダイを固着させる場合は、後述する前面再配線層等の配線への応力の影響を少なくするため、集積回路ダイ１１１よりも厚さを薄くすると良い。
誘電体層１０５に固着される前に、集積回路ダイ１１１は、集積回路ダイ１１１内に集積回路を形成するために、適用可能な製造プロセスに従って処理されている。例えば、集積回路ダイ１１１は、それぞれ、シリコンからなる半導体基板１１３を含む。なお、半導体基板１１３は、ゲルマニウムなどの他の半導体材料、化合物半導体、合金半導体、または、それらの組合せを含んでもよい。化合物半導体は、例えば、炭化ケイ素、ヒ素ガリウム、リン化ガリウム、リン化インジウム、ヒ素化インジウム、および／または、アンチモン化インジウムを含む。合金半導体は、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素リン（ＧａＡｓＰ）、ひ化インジウムアルミニウム（ＡｌＩｎＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）などを含む。このほか、合金半導体は、ひ化ガリウムランタン（ＧａＬｎＡｓ）、隣化ガリウムインジウム（ＧａＩｎＰ）、ひ化りん化インジウムガリウム（ＧａＩｎＡｓＰ）等を含んでもよい。トランジスタ、ダイオード、キャパシタ、抵抗器などのデバイスは、半導体基板１１３内または半導体基板１１３上に形成されてもよく、例えば、半導体基板１１３上の１つ以上の誘電体層の配線パターンによって形成された相互接続構造１１４によって相互接続されて集積回路を形成してもよい。
集積回路ダイ１１１には、さらに、外部接続が行われるアルミニウムパッドなどのパッド１１５が構成される。パッド１１５は、集積回路ダイ１１１において回路が形成されるアクティブ面にある。パッシベーション膜１１６は、集積回路ダイ１１１上およびパッド１１５の一部に形成されている。パッシベーション膜１１６からパッド１１５に開口部が貫通している。導電性ピラー（例えば、銅などの金属からなる）などのダイコネクタ１１７は、パッシベーション膜１１６を介して開口部内にあり、それぞれのパッド１１５に機械的および電気的に結合されている。ダイコネクタ１１７は、例えば、メッキ等により形成してもよい。ダイコネクタ１１７は、集積回路ダイ１１１のそれぞれの集積回路を電気的に結合する。
なお、集積回路ダイ１１１においては、パッド１１５およびパッシベーション膜１１６の上部に、単層または複数層の再配線層を形成しても良い。形成プロセスは上述の裏面再配線層と同様である。その場合は、ダイコネクタ１１７は再配線層の最上層の配線に接続される。このような再配線層を形成することで、集積回路ダイ１１１の配線ピッチと、ダイコネクタ１１７の配線ピッチのギャップを緩和することができる。
また、その際、配線パターンを構成する導電性材料は、シード層に接触してなる第１の部分と、シード層とは非接触となっている第２の部分とを有していてもよい。これによれば、導電性材料の第２の部分の直下にはシード層が形成されていないので、外部からの応力に追従して配線パターンが変形し又は動くことが可能になり、応力を効果的に緩和することができる。また、本実施形態にて後述するダイコネクタやビア等の端子が配線パターン上に形成される場合には、これら端子の根元部に加えられる応力を低減することができる。なお、第１の部分と第２の部分のギャップ幅Aは例えば５０ナノメートル（ｎｍ）以上１０００ナノメートル（ｎｍ）以下とすることが好ましい。
図７に戻り、誘電体材料１１８は、集積回路ダイ１１１のアクティブ面側に形成される。また、誘電体材料１１８は、ダイコネクタ１１７を封止するように形成される。誘電体材料１１８は、ＰＢＯ、ポリイミド、ＢＣＢなどのポリマーや、窒化シリコンなどの窒化物、酸化シリコン、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＢＰＳＧなどの酸化物、またはそれらの組み合わせであってもよい。例えば、誘電体層１１８は、スピンコート、ラミネート、ＣＶＤなどによって形成されてもよい。
接着剤１１２は、集積回路ダイ１１１の裏面にあり、集積回路ダイ１１１を図示の誘電体層１０５等からなる裏面再配線層１０７に接着する。接着剤１１２は、好適な接着剤、エポキシ樹脂、ダイアタッチフィルム（ＤＡＦ：Die Attach Film）等の任意のものを用いることができる。接着剤１１２は、集積回路ダイ１１１の裏面、例えば各半導体ウエハの裏面に塗布されてもよいし、キャリア基板１０１の表面上に塗布されてもよい。集積回路ダイ１１１は、例えばソーイングやダイシングなどの方法で個片化され、例えばピックアンドプレースツールを用いて接着剤１１２によって誘電体層１０５に接着される。
図８において、封止材１１９はモールド用化合物（例えばエポキシ樹脂）であり、圧縮成形、転写成形等の方法で塗布される。熱や光による硬化後、封止材１１９は、貫通ビア１０６およびダイコネクタ１１７を露出させるために研削される。貫通ビア１０６、ダイコネクタ１１７、および封止材１１９の上面は、研削加工後は平坦化された形状となる。
続いて、図９乃至図１２を参照して、前面再配線層１２０の形成プロセスについて説明する。図１２に図示されるように、前面再配線層１２０は、誘電体層１２１、１２２、１２３、１２４と、配線パターン１２５、１２６、１２７とを含む。
図９において、誘電体層１２１は、封止材１１９、貫通ビア１０６、およびダイコネクタ１１７上に堆積される。例えば誘電体層１２１は、ＰＢＯ、ポリイミド、ＢＣＢなどの感光性材料からなるポリマーで形成され、リソグラフィマスクを用いてパターニングされる。なお、誘電体層１２１は、窒化シリコンなどの窒化物、酸化シリコン、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＢＰＳＧなどの酸化物、などで形成されてもよい。誘電体層１２１は、スピンコート、ラミネート、ＣＶＤ、等、またはそれらの組み合わせによって形成されてもよい。
図１０に示されるように、その後、誘電体層１２１がパターニングされ、貫通ビア１０６およびダイコネクタ１１７の一部を露出させるための開口部を形成する。パターニングは、誘電体層１２１が感光材料である場合には、誘電体層１２１を露光することによってなされる。あるいは、例えば、異方性エッチングを用いたエッチングによってなど、許容されるプロセスによって行われてもよい。
図１１では、誘電体層１２１上にビアを有する配線パターン１２５が形成されている。配線パターン１２５を形成する例として、シード層（図示せず）が、誘電体層１２１の上および誘電体層１２１の開口部に形成される。シード層は金属層であり、これは単層または異なる材料で形成された複数の層からなっていてもよい。シード層の一例は、チタン層と、チタン層の上にある銅層とからなる。シード層は、例えば、ＰＶＤ等を用いて形成してもよい。配線パターンを形成する上でのシード層の最適な膜厚は５０ナノメートル（ｎｍ）から２００ナノメートル（ｎｍ）である。
その後、フォトレジストを形成し、シード層上にパターニングする。フォトレジストは、スピンコート等で形成する。フォトレジストのパターンは、配線パターン１２５に対応して形成される。パターニングにより、シード層を露出させるために、フォトレジストに開口部を形成する。フォトレジストの開口部およびシード層の露出部には、導電性材料が形成される。導電性材料は、電解メッキや無電解メッキなどのメッキによって形成される。導電性材料は、銅、チタン、タングステン、アルミニウムなどの金属で構成されていてもよい。その後、フォトレジストを、酸素プラズマ等を使用したアッシング処理によって除去する。その後、シード層の露出部分は、例えば、ウェットエッチングまたはドライエッチングなどのエッチングプロセスを使用することによって除去される。シード層と導電性材料の残りの部分が配線パターン１２５およびビアを形成する。ビアは、誘電体層１２１を介して、例えば、貫通ビア１０６および／またはダイコネクタ１１７への開口部に形成される。
以下同様のプロセスを繰り返すことにより、図１２に示されるように前面再配線層１２０内に、誘電体層１２１、１２２、１２３、１２４と、配線パターン１２５、１２６、１２７とが形成される。
誘電体層１２１、１２２、１２３および１２４の膜厚の一例は１マイクロメートル（ｕｍ）～１０マイクロメートル（ｕｍ）であるが、低背化の観点から５マイクロメートル（ｕｍ）以下が望ましい。配線パターン１２５、１２６および１２７の膜厚の一例は０．５マイクロメートル（ｕｍ）乃至４マイクロメートル（ｕｍ）であるが、同じく低背化の観点から２ｕｍ以下が望ましい。
前面再配線層１２０の下層の配線パターン（例えば、配線パターン１２５）についてはパターン形成し、誘電体層１２２で被膜後、例えばＣＭＰ（Chemical Mechanical Polishing）等による平坦化処理を行うこともできる。この場合、誘電体層１２２は、配線パターン１２５の上面を境に、平坦化処理前に形成される下部層と、平坦化処理後に形成される上部層に分かれて形成される。このようにすることによりチップ全体の平坦化度が向上する。また、配線パターン１２５を、１２６と１２７に比べて厚く形成してもよい。例えば、配線パターン１２５を３マイクロメートル（ｕｍ）、配線パターン１２６および１２７を２マイクロメートル（ｕｍ）にしてもよい。これにより、例えば配線パターン１２５のビアの上面に凹部が形成されることなく、より平坦化度が向上する。
また、配線パターン１２５、１２６および１２７の配線ピッチの一例は１マイクロメートル（ｕｍ）乃至１０マイクロメートル（ｕｍ）であるが、微細化の観点から５マイクロメートル（ｕｍ）以下が望ましい。
次に、図１３?図１７は、図１２の後のさらなるプロセス中の中間ステップの断面図を示す。
図１３では、その後、誘電体層１２４がパターニングされる。パターニングは、上述のプロセスにより実施される。ここで、前面再配線層１２０には、更に多くまたはより少ない誘電体層および配線パターンが形成されていてもよい。
図１４において、アンダーバンプメタル（ＵＢＭ：Under Barrier Metal）１４２は、前面再配線層１２０の外側面に形成される。アンダーバンプメタル１４２は、導電性コネクタ１４３に結合するために使用される。図示された実施形態では、アンダーバンプメタル１４２は、誘電体層１２４に形成された開口部を介して配線パターン１２７に接続される。
図１５では、導電性コネクタ１４３がアンダーバンプメタル１４２上に形成される。導電性コネクタ１４３は、ＢＧＡ（Ball Grid Array）コネクタ、半田ボール、金属柱、Ｃ４バンプ、マイクロバンプ、ＥＮＥＰＩＧ（Electroless Nickel Electroless Palladium Immersion Gold）法で形成されたバンプなどであってもよい。導電性コネクタ１４３は、はんだ、銅、アルミニウム、金、ニッケル、銀、パラジウム、スズ、またはそれらの組み合わせなどの導電性材料を含んでもよい。導電性コネクタ１４３は、蒸発、電気メッキ、印刷、半田転写、ボール配置などのような一般的に使用される方法によって、最初に半田の層を形成することによって形成される。はんだの層が形成された後、はんだの層を所望のバンプ形状に成形するためにリフローを行ってもよい。
図１６において、キャリア基板１０１が裏面再配線層１０７の誘電体層１０３から剥離される。キャリア基板１０１の剥離は、光の熱の下で剥離層１０２が分解し、キャリア基板１０１を除去することができるように、レーザ光またはＵＶ光などの光を剥離層１０２上に照射することで行うことができる。そして、この構造体を裏返してテープ１４４上に載せる。
同図にさらに図示されているように、誘電体層１０３に、配線パターン１０４の一部を露出させる開口部が形成される。開口部は、例えば、レーザー穿孔、エッチング等を用いて形成される。
図１７において、個片化工程は、スクライブライン領域に沿って、隣接するパッケージ領域６００と６０１との間でダイシングすることによって実行される。
このように、本技術の第１の実施の形態によれば、境界線により分断される２つの領域の少なくとも一方において境界線を跨ぐ際に成す角度が所定角度未満の信号線を配線したため、境界線近傍の応力による断線を防止することができる。断線の防止により、半導体装置５００の信頼性を向上させることができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、境界線との間の角度が所定角度未満のセグメントを含む信号線１２６－１などを配線していたが、誘電体層１０３や１０５において境界線近傍の外部端子に応力が集中することも考えられる。この第２の実施の形態の半導体装置５００は、外部端子への応力を緩和する点において第１の実施の形態と異なる。
図１８は、本技術の第２の実施の形態における誘電体層１０３および１０５の断面図の一例である。同図は、シード層２４５の不要な領域を除去し、さらに、配線パターン１０４と誘電体層１０３の上に誘電体層１０５が形成された後のＹ方向から見た断面図である。
誘電体層１０５には、外部端子２４６が形成される。この外部端子２４６の下部には、導電性材料２４０が形成される。導電性材料２４０の両面のうち一方は、外部端子２４６に接続される。また、導電性材料２４０の両面のうち他方は、シード層２４５に接触する第１の部分と、シード層２４５とは非接触の第２の部分とを有する。同図において、導電性材料２４０の下面のうち幅ｄＸＡの部分が、第１の部分に該当し、その両側の幅ｄＸＢの部分が、第２の部分に該当する。
第１の部分は、シード層２４５にオーバーラップしており、第２の部分は、シード層２４５にオーバーラップしていない。このような形状はシード層２４５を、導電性材料２４０をマスクとしたエッチングプロセスにより除去する際に、導電性材料２４０の領域よりもオーバーエッチングすることで形成される。ウェットエッチングの場合、エッチャントが導電性材料２４０の領域よりも内側に進入するようにエッチング量を例えば時間でコントロールすることで形成される。
これによれば、導電性材料２４０の第２の部分の直下にはシード層２４５が形成されていないので、外部からの応力に追従して導電性材料２４０が変形し又は動くことが可能になり、応力を効果的に緩和することができる。また、導電性材料２４０上に貫通ビアや導電性ピラーや半田ボールなどの外部端子２４６（図は半田ボールの例）やビア（図示せず）が形成された場合には、これら外部端子２４６やビアの根元部に加えられる応力を低減することができる。
第２の部分の幅ｄＸＡは、導電性材料２４０が膜厚が約５マイクロメートル（μｍ）の銅（Ｃｕ）からなる場合は、５０ナノメートル（ｎｍ）以上、１０００ナノメートル（ｎｍ）以下とすることが好ましい。
また、第１の部分の幅ｄＸＢと、導電性材料２４０の露出部（すなわち、誘電体層１０５の開口部）の幅ｄＸＣとは、次の式に示す関係を有してもよい。
ｄＸＢ＜ｄＸＣ ・・・式１
こうすることで、導電性材料２４０と、外部端子２４６またはビアの接触部分の内側にシード層２４５が配置される。この結果、導電性材料２４０の露出部に加えられる応力（外部端子２４６またはビアの根元部に加えられる応力）に対する、導電性材料２４０と、外部端子２４６またはビアの自由度がより向上し、応力を効果的に緩和することができる。
また、同図において、導電性材料２４０の上面の幅と、導電性材料２４０の露出部（誘電体層１０５の開口部）の幅ｄＸＣとは０～数十ナノメートル（ｎｍ）のズレで略一致させてもよい。すなわち、半田ボール等の外部端子２４６やビア（不図示）等が、導電性材料２４０の上面の全面にわたって導電性材料２４０と接続されていてもよい。こうすることで第２の部分による外部端子２４６またはビアの自由度の向上、および応力緩和の効果を高めることができる。
また、同図において、第２の部分は、空乏（空気層）でも良いが、誘電体層１０５で埋められていてもよい。これによれば、誘電体層１０５がシード層２４５よりも柔らかい場合に、導電性材料２４０の自由度が向上し、応力を緩和することができる。
図１９は、Ｚ軸方向から見た導電性材料２４０の平面図である。同図に示すように、導電性材料２４０は線状のライン部２４３と、円形や楕円形のランド部２４４とを有する。ライン部２４３とランド部２４４の接続部を除き、第１の部分の全周に第２の部分が配置されていてもよい。その場合、第２の部分は、第１の部分の全周にほぼ一定の幅（ライン部２４３およびランド部２４４の接続部付近を除く）を有して配置されていてもよい。
ランド部２４４がシード層２４５を介して誘電体層１０３上に形成されている場合、ランド部２４４の第２の部分は、誘電体層１０３から間隔をあけて配置されている。また、図１８で述べたように、この間隔は空乏（空気層）でも良いが、誘電体層１０５で埋められていてもよい。このような構成をとることで、導電性材料２４０と、外部端子２４６またはビアの自由度がより向上し、応力を効果的に緩和することができる。
なお、第２の実施の形態に、第１の実施の形態を適用することもできる。
このように、本技術の第２の実施の形態によれば、導電性材料２４０がシード層２４５に接触する部分と、シード層２４５に非接触の部分とを有するため、誘電体層１０３等の境界線近傍に生じる応力を緩和することができる。
［第１の変形例］
上述の第２の実施の形態では、導電性材料２４０にシード層２４５に接触する部分とシード層２４５とは非接触部分とを設けていたが、この構成でも応力を緩和しきれないことがある。この第２の実施の形態の第１の変形例の半導体装置５００は、導電性材料２４０の端面をテーパー状とする点において第２の実施の形態と異なる。
図２０は、本技術の第２の実施の形態の第１の変形例における誘電体層１０３および１０５の断面図の一例である。この第２の実施の形態の第１の変形例の導電性材料２４０の上面（同図では、外部端子２４６に接続される面）は、下面よりも面積が広い。これにより、導電性材料２４０の端面はテーパー状となる。
導電性材料２４０と、外部端子２４６またはビアの自由度に寄与するのは導電性材料２４０の上面の端面と下面の端面のギャップ、および導電性材料２４０の下面の端面からシード層２４５の端面までの距離（すなわち幅ｄＸＡ）の総和である。このため、一方で導電性材料２４０に対するシード層２４５のカバレッジを維持しつつ、他方で特に式１の関係を満たす場合は、導電性材料２４０と、外部端子２４６またはビアの自由度を向上させることができる。これにより、応力を効果的に緩和することができる。なお導電性材料２４０の上面と下面の端面の水平方向の差は５０ナノメートル（ｎｍ）乃至１０００ナノメートル（ｎｍ）程度が望ましい。
このように、本技術の第２の実施の形態の第１の変形例によれば、導電性材料２４０の端面をテーパー状に形成したため、応力をより効果的に緩和することができる。
［第２の変形例］
上述の第２の実施の形態では、導電性材料２４０がライン部２４３およびランド部２４４を有するが、この構成では、応力を十分に緩和することができないことがある。この第２の実施の形態の第２の変形例の半導体装置５００は、複数のランド部２４４を設けた点において第２の実施の形態と異なる。
図２１は、本技術の第２の実施の形態第２の変形例における誘電体層１０３の平面図の一例である。誘電体層１０３において、導電性材料２４０は、複数のランド部２４４を含む。ランド部２４４の間には、ライン部２４３が形成される。これによると、接続部における配線抵抗を半分にできる。また、どちらかに接続される端子（外部端子２４６やビア）で断線が生じた場合でも機能を維持することができる。また上述のように第２の部分を有することにより、導電性材料２４０と、外部端子２４６またはビアの自由度がより向上し、応力をより効果的に緩和することができる。
なお、第２の実施の形態の第２の変形例に、第１の実施の形態や、第２の実施の形態の第１の変形例を適用することもできる。
このように、本技術の第２の実施の形態の第２の変形例では、導電性材料２４０が複数のランド部２４４を有するため、配線抵抗を低減し、応力をより効果的に緩和することができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態では、境界線との間の角度が所定角度未満の特定のセグメントを含む信号線１２６－１などを配線していたが、この構成では、応力を十分に緩和することができないことがある。この第３の実施の形態の半導体装置５００は、境界線と交差するセグメントの幅を広くする点において、第１の実施の形態と異なる。
図２２は、本技術の第３の実施の形態における配線パターンの一例を示す平面図である。この第３の実施の形態においても、信号線１２６－１は、集積回路ダイ１１１が積層される領域の境界線を跨いで、導電性ビア１３１－１と、導電性ビア１３１－２とを接続する。信号線１２６－２は、境界線を跨いで、導電性ビア１３１－３と、導電性ビア１３１－４とを接続する。
ただし、信号線１２６－１の配線パスは、境界線と交差する特定のセグメントと、交差しないセグメントとを含む。境界線と交差するセグメントの幅は、交差しないセグメントの幅よりも広い。信号線１２６－２についても同様である。
応力による断線の発生率は、同図に例示するように、セグメントの幅を変えることによって低減されることが観察された。例えば、交差するセグメントの幅を、交差しないセグメントの幅Ｗの２倍の２Ｗとした場合は、それらを同一とした場合に比べて、断線率を５０％以上減少させることができることが観察された。
また、図２３に例示するように、第１の実施の形態と同様に、境界線に対して所定角度未満のセグメントの幅を広くすることもできる。
上述のとおり配線パスの幅方向の寸法を大きくすることは断線防止の観点で有利であるが、配線密度の観点からすると、配線パスの幅方向の寸法は小さい方が望ましい。したがって、幅が２Ｗ（例えば、１０μｍ）のセグメントの長さはなるべく短い方が望ましい。例えば、半導体基板１１３の上面から配線パスまでの距離をＬとした場合に、境界線を中心に少なくとも配線パスのセグメントを５×Ｌ（今回の実験例の場合の実測値は１００μｍ）延在させた際、応力による配線パスの断線の発生を抑えることができた。
また、第３の実施の形態に、第２の実施の形態や、その第１および第２の変形例を適用することもできる。
このように、本技術の第３の実施の形態によれば、境界線と交差するセグメントの幅を、交際しないセグメントよりも広くしたため、境界線の近傍に生じる応力を緩和することができる。
＜４．第４の実施の形態＞
上述の第１の実施の形態では、配線パス内の１つのセグメントについて境界線との角度を所定角度未満としていたが、この構成では、応力を十分に緩和することができないことがある。この第４の実施の形態の半導体装置５００は、境界線から所定距離内のセグメントの全てについて、境界線との角度を所定角度未満とした点において第１の実施の形態と異なる。
図２４は、本技術の第４の実施の形態における配線パターンの一例を示す平面図である。この第４の実施形態では信号線１２６－１および１２６－２のそれぞれの配線パスが、５つのセグメントに分けられている。この実施形態では、集積回路ダイ１１１の下面から配線パスまでの距離をＬとする。そして、前面再配線層１２０において、境界線を中心として境界線と直交する方向に少なくとも５×Ｌ（今回の例では１００ｕｍ）の領域においては、配線パスの全てのセグメントにおいて、境界線に対する角度が５０度以下となるように配置されている。言い換えれば、境界線からの距離が所定距離（５×Ｌなど）以内の領域内のセグメントの全てについて、境界線とのなす角度が所定角度未満である。上述のとおり、境界線での応力は主には境界面に垂直方向（９０度方向）に発生するため、このような構成をとることにより、境界線の近傍の全ての配線パスにおける応力耐性を向上させることができる。
また、信号線１２６－１および１２６－２のそれぞれの配線パスでは２箇所について境界線に沿って（０度方向に）延在しているセグメントを有する。このようにすることで、境界線に対して０度以外の角度を持つ各セグメントの距離を短くすることでができ、断線リスクをより減らすことが可能となる。
なお、同図では、信号線の幅を一定（例えば、５μｍ）としているが、境界線に対して０度以外の角度を持つ各セグメントの幅を、境界線に沿って（０度方向に）延在しているセグメントの幅よりも大きく（例えば、２倍の１０μｍに）することもできる。これにより、断線リスクをより減らすことができる。
なお、第４の実施の形態に、第１乃至第３の実施の形態や、それらの変形例を適用することもできる。
このように本技術の第４の実施の形態では、境界線から所定距離以内の領域内のセグメントの全てについて、境界線とのなす角度を所定角度未満としたため、配線パスにおける応力耐性をさらに向上させることができる。
＜５．第５の実施の形態＞
上述の第１の実施の形態では、境界線との間の角度が所定角度未満のセグメントを含む信号線１２６－１などを配線していたが、この構成では、半導体装置５００の信頼性が不足するおそれがある。この第５の実施の形態の半導体装置５００は、冗長化により信頼性を向上させた点において第１の実施の形態と異なる。
図２５は、本技術の第５の実施の形態における配線パターンの一例を示す平面図である。この第５の実施形態では、導電性ビア１３１－１と１３１－３とが、集積回路ダイ１１１と封止材１１９との間の境界線を越えない信号線１２６－３によって互いに電気的に接続されている。また、導電性ビア１３１－２と導電性ビア１３１－４とが、境界線を越えない信号線１２６－４によって互いに電気的に接続されている。
例えば、導電性ビア１３１－１と導電性ビア１３１－２との間で信号をやり取りする必要がある場合、必要な配線パスは、信号線１２６－１のパスのみであり、信号線１２６－２乃至１２６－３を経由するパスは、冗長パスである。信号線１２６－１の配線パスと、冗長パスとの両方に配線することにより、いずれかが断線した場合であっても、電子デバイスを正常に機能させることができ、信頼性が向上する。
また、この実施形態では、信号線１２６－１および１２６－２の配線パスにおいて、集積回路ダイ１１１と封止材１１９との間の境界線への進入角度が互いに異なる。こうすることにより、境界線に対して９０度以外の角度を持った応力が発生した場合においても、２本のパス全体としての応力耐性を向上させることができる。
なお、第５の実施の形態に、第１乃至第４の実施の形態や、それらの変形例を適用することもできる。
このように、本技術の第５の実施の形態によれば、信号線１２６－１の配線パスと冗長パスとの両方に信号線を配線したため、信頼性を向上させることができる。
［変形例］
上述の第５の実施の形態では、冗長化により信頼性を向上させていたが、この構成では、応力に対する耐性が不足するおそれがある。この第５の実施の形態の変形例の半導体装置５００は、中継ビアを設けることにより、応力耐性を向上させた点において第５の実施の形態と異なる。
図２６は、本技術の第５の実施の形態の変形例における配線パターンの一例を示す平面図である。この第５の実施の形態の変形例の前面再配線層１２０には、境界線上に中継ビア１４１がさらに配置される。
また、導電性ビア１３１－１と中継ビア１４１との間に信号線１２６－１が配線され、導電性ビア１３１－２と中継ビア１４１との間に信号線１２６－２が配線される。導電性ビア１３１－３と中継ビア１４１との間に信号線１２６－３が配線され、導電性ビア１３１－４と中継ビア１４１との間に信号線１２６－４が配線される。導電性ビア１３１－１と導電性ビア１３１－３との間に信号線１２６－５が配線され、導電性ビア１３１－２と導電性ビア１３１－４との間に信号線１２６－６が配線される。中継ビア１４１に接続される信号線のそれぞれを異なる層に形成してもよい。
例えば、信号線１２６－１および１２６－２の配線パスに対し、信号線１２６－３乃至１２６－６のパスは、冗長パスである。なお、信号線１２６－３乃至１２６－６は、冗長信号線の一例である。
境界線上への中継ビア１４１の配置により、応力に対する耐性を向上させることができる。また、同図に示すように信号線１２６－１と信号線１２６－２とで互いに境界線への進入角度を異ならせることで、境界線において境界線に対して９０度以外の角度を持った応力が発生した場合においても、応力耐性を向上させることができる。
図２７は、本技術の第５の実施の形態の変形例における前面再配線層１２０の断面図の一例である。同図に例示するように、境界線上に中継ビア１４１が配置される。
上述のとおり図３、図２２乃至図２６で述べた配線パスは、前面再配線層１２０を構成する誘電体層１２１、１２２、１２３、１２４上に各々存在する、配線パターン１２５、１２６、１２７の何れかを構成する配線パスである。この配線パスに関して、境界線近傍の所定領域における配線パターンの密度、すなわち、境界線の所定領域を越えて延在する配線パスの本数を、集積回路ダイ１１１から遠くなるにつれて大きくすることも有効である。集積回路ダイ１１１からの応力は、集積回路ダイ１１１から遠くなるにつれて小さくなるからである。
例えば、前面再配線層１２０においては、配線パターン１２５が集積回路ダイ１１１に最も近く、配線パターン１２７が最も遠い。したがって例えば配線パターン１２７における境界線における配線パターンの密度を、配線パターン１２５におけるそれよりも大きくする。こうすることで、より多くの境界線を越えて延在する配線パスを集積回路ダイ１１１から離して構成することができる。また、配線パターン１２５における境界線を越えて延在する配線パスの本数は小さくなるため、各配線パスの幅を大きくとり、応力への耐性を向上させることが可能となる。
また、同様に、集積回路ダイからの距離が相対的に小さい配線パターン（前面再配線層１２０においては、例えば配線パターン１２５）のみ上述の図３、図２２乃至図２６のいずれかで示される配線パス配置を採用することもできる。その一方で、集積回路ダイからの距離が相対的に大きい配線パターン（前面再配線層１２０においては、例えば配線パターン１２６または１２７）においては、境界線に垂直で、かつ、各セグメントの幅が同一の配線パスを採用することもできる。これにより、配線効率を上げるという手法も、配線効率と応力耐性の両立の観点で有用である。
なお、第５の実施の形態の変形例に、第１乃至第４の実施の形態や、それらの変形例を適用することもできる。
このように、本技術の第５の実施の形態の変形例によれば、境界線に中継ビア１４１を配置したため、応力耐性を向上させることができる。
＜６．第６の実施の形態＞
上述の第１の実施の形態では、境界線との間の角度が所定角度未満のセグメントを含む信号線１２６－１などを配線していたが、この構成では、電源安定性や応力耐性が不足することがある。この第６の実施の形態の半導体装置５００は、電源やグランドをメッシュ状やベタ状に敷き詰めた点において第１の実施の形態と異なる。
図２８は、本技術の第６の実施の形態における前面再配線層１２０の平面図の一例である。同図における一点鎖線は、集積回路ダイ１１１が積層される領域の境界線を示す。境界線の近傍において、電源グランド領域１２８と、信号線領域１２９とが設けられる。同図において、斜線の領域は、電源グランド領域１２８を示す。灰色の領域は、信号線領域１２９を示す。電源グランド領域１２８および信号線領域１２９のそれぞれの形状は、例えば、矩形（長方形など）である。
電源グランド領域１２８は、集積回路ダイ１１１への電源およびグランドの少なくとも一方が供給される領域である。電源グランド領域１２８には、例えば、電源線およびグランド線の少なくとも一方が、メッシュ状に配線される。あるいは、電源グランド領域１２８には、電源やグランドがベタパターンにより形成される。このようにすることで電源安定性と応力耐性の双方を向上させることができる。信号線領域１２９には、図３などに例示した配線パターンにより信号線のみが配線される。
図２９は、本技術の第６の実施の形態における電源グランド領域１２８の一構成例を示す図である。同図に例示するように、電源グランド領域１２８には、信号線１２６－１などの信号線を配線することもできる。その周囲の斜線の領域は、電源やグランドのベタパターンを示す。このような構成をとることで、ベタ状ないしメッシュ状の電源配線がシールドとなり、信号配線の応力耐性を向上させることが可能となる。
なお、上記では前面再配線層１２０を例として説明したが、裏面再配線層１０７においても同様の構成をとることが可能である。
また、第６の実施の形態に、第１乃至第５の実施の形態や、それらの変形例を適用することもできる。
このように、本技術の第６の実施の形態によれば、境界線の近傍に電源やグランドをメッシュ状またはベタ状に設けたため、電源安定性や応力耐性を向上させることができる。
［変形例］
上述の第６の実施の形態では、矩形の電源グランド領域１２８および信号線領域１２９を配置していた。しかし、信号線が境界線に対して斜めに配線される場合は、配線パスが形成されないデッドスペースが生じ、配線効率が低下するおそれがある。この第６の実施の形態の変形例の半導体装置５００は、配線効率を向上させた点において第６の実施の形態と異なる。
図３０は、本技術の第６の実施の形態の変形例における前面再配線層１２０の平面図の一例である。この第６の実施の形態の変形例の前面再配線層１２０において、電源グランド領域１２８および信号線領域１２９の境目と、集積回路ダイ１１１が積層される領域の境界線とのなす角度は、９０度と異なる角度（例えば、４５度）である。これにより、デッドスペースを削減し、配線効率を向上させることができる。
なお、第６の実施の形態の変形例に、第１乃至第５の実施の形態や、それらの変形例を適用することもできる。
このように、本技術の第６の実施の形態の変形例では、電源グランド領域１２８および信号線領域１２９の境目と、集積回路ダイ１１１が積層される領域の境界線とのなす角度が９０度と異なるため、デッドスペースを削減して配線効率を向上させることができる。
＜７．第７の実施の形態＞
上述の第１の実施の形態では、パッケージ２００にパッケージ３００を積層したＰｏＰ構造に、図３に例示した配線パターンを適用していた。しかし、図３の配線パターンは、ＷＣＳＰ(Wafer level Chip Size Package）などのＰｏＰ構造以外のパッケージに適用することもできる。この第７の実施の形態の半導体装置５００は、ＷＣＳＰなどを含む点において第１の実施の形態と異なる。
図３１は、本技術の第７の実施の形態における半導体装置５００の断面図の一例である。同図に例示するように、半導体装置５００は、集積回路ダイ１１１に配線層１５０を積層したＷＣＳＰを含む。このＷＣＳＰに、図３などに例示した配線パターンを適用することができる。これにより、ＷＣＳＰの信頼性を向上させることができる。
なお、図３２に例示するように、Ｃ４バンプによるフリップチップ接続を採用したＦＢＧＡパッケージのインターポーザ基板の配線層１５０に図３等の配線パターンを適用することもできる。
また、図３３に例示するように、ワイヤボンディング接続を採用したＦＢＧＡパッケージのインターポーザ基板の配線層１５０に、図３等の配線パターンを適用することもできる。
また、図３４に例示したＩＣ実装基板においても、図３等の配線パターンを適用することもできる。このＩＣ実装基板の配線層１５０の内部には、集積回路ダイ１１１が設けられ、集積回路ダイ１１１と対向する領域に配置された配線パスについて図３等の配線パターンが適用される。
なお、第７の実施の形態に、第１乃至第６の実施の形態や、それらの変形例を適用することもできる。
このように、本技術の第７の実施の形態では、ＷＣＳＰなどにおいて、境界線との間の角度が所定角度未満のセグメントを含む複数のセグメントに分割され、境界線を跨ぐに信号線を配線したため、ＷＣＳＰ等の信頼性を向上させることができる。
＜８．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３６は、撮像部１２０３１の設置位置の例を示す図である。
図３６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の半導体装置５００は、撮像部１２０３１に適用することができる。」等）。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１の信頼性を向上させ、システムの安全性を向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）配線層と、
前記配線層の配線面上の所定領域に積層された半導体チップと、
前記配線面上に配線されて前記所定領域の何れかの境界線により分断される２つの領域の少なくとも一方において前記境界線を跨ぐ際に成す角度が所定角度未満である信号線と
を具備する半導体装置。
（２）前記信号線は、所定数のセグメントを含み、
前記所定数のセグメントのいずれかは、前記境界線と交差し、前記境界線に対する角度が前記所定角度未満である
前記（１）記載の半導体装置。
（３） 前記信号線は、所定数のセグメントを含み、
前記所定数のセグメントのいずれかは、一端が前記境界線上の所定の点と略一致し、前記境界線に対する角度が前記所定角度未満である
前記（１）記載の半導体装置。
（４）前記信号線は、前記境界線に対する角度が前記所定角度未満の特定のセグメントを含む複数のセグメントを含み、
前記複数のセグメントのうち前記特定のセグメントの幅は、前記複数のセグメントのうち前記特定のセグメントに該当しないセグメントの幅よりも広い
前記（１）から（３）のいずれかに記載の半導体装置。
（５）前記信号線は、所定数のセグメントを含み、
前記境界線からの距離が所定値以内の領域の前記セグメントの全てと前記境界線との角度が前記所定角度未満である
前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記信号線は、一対の端子を接続し、
前記配線層には、前記一対の端子を接続し、前記信号線と配線パスが異なる冗長信号線がさらに配線される
前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記信号線は、前記境界線上に設けられた中継ビアを経由して配線される
前記（６）記載の半導体装置。
（８）外部端子と、前記外部端子に両面の一方が接続される導電性材料と、シード層とが設けられた誘電体層をさらに具備し、
前記導電性材料の両面の他方は、前記誘電体層に接する第１の部分と、前記シード層に非接触の第２の部分とを有する
前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記導電性材料の端面は、テーパー状である
前記（８）記載の半導体装置。
（１０）前記導電性材料は、複数のランド部と線状のライン部とを含む
前記（８）または（９）に記載の半導体装置。
（１１）前記配線層は、
前記信号線が配線された信号線領域と、
前記半導体チップへの電源およびグランドの少なくとも一方が供給される電源グランド領域と
を備える前記（１）から（１０）のいずれかに記載の半導体装置。
（１２）前記電源グランド領域には、電源線およびグランド線の少なくとも一方がメッシュ状に配線される
前記（１１）記載の半導体装置。
（１３）前記電源グランド領域には、ベタパターンが形成される
前記（１１）記載の半導体装置。
（１４）前記信号線領域および前記電源グランド領域のそれぞれの境目と前記境界線とのなす角度は９０度と異なる
前記（１１）から（１３）のいずれかに記載の半導体装置。
（１５）前記配線層および前記半導体チップは、ＷＣＳＰ（Wafer level Chip Size Package）内に設けられる
前記（１）から（１４）のいずれかに記載の半導体装置。
（１６）前記配線層および前記半導体チップは、ＦＢＧＡ(Fine pitch Ball Grid Array) パッケージ内に設けられる
前記（１）から（１４）のいずれかに記載の半導体装置。
（１７）前記配線層は、インターポーザ基板内に形成される
前記（１）から（１５）のいずれかに記載の半導体装置。
１０１ キャリア基板
１０２ 剥離層
１０３、１０５、１２１～１２４ 誘電体層
１０４、１２５～１２７ 配線パターン
１０６、３０６ 貫通ビア
１０７ 裏面再配線層
１１１ 集積回路ダイ
１１２ 接着剤
１１３ 半導体基板
１１４ 相互接続構造
１１５ パッド
１１６ パッシベーション膜
１１７ ダイコネクタ
１１８ 誘電体材料
１１９ 封止材
１２０ 前面再配線層
１２８ 電源グランド領域
１２９ 信号線領域
１２６－１～１２６－６ 信号線
１３１－１～１３１－４ 導電性ビア
１４１ 中継ビア
１４２ アンダーバンプメタル
１４３、３１４ 導電性コネクタ
１４４ テープ
１５０ 配線層
２００、３００ パッケージ
２４０ 導電性材料
２４３ ライン部
２４４ ランド部
２４５ シード層
２４６ 外部端子
３０２ 基板
３０３、３０４、４０２ ボンドパッド
３０８－１、３０８－２ 積層ダイ
４００ パッケージ基板
５００ 半導体装置
６００、６０１ パッケージ領域
１２０３１ 撮像部

Claims (17)

  1. 配線層と、
    前記配線層の配線面上の所定領域に積層された半導体チップと
    前記配線面上に配線されて前記所定領域の何れかの境界線により分断される２つの領域の少なくとも一方において前記境界線を跨ぐ際に成す角度が所定角度未満である信号線と
    を具備する半導体装置。
  2. 前記信号線は、所定数のセグメントを含み、
    前記所定数のセグメントのいずれかは、前記境界線と交差し、前記境界線に対する角度が前記所定角度未満である
    請求項１記載の半導体装置。
  3. 前記信号線は、所定数のセグメントを含み、
    前記所定数のセグメントのいずれかは、一端が前記境界線上の所定の点と略一致し、前記境界線に対する角度が前記所定角度未満である
    請求項１記載の半導体装置。
  4. 前記信号線は、前記境界線に対する角度が前記所定角度未満の特定のセグメントを含む複数のセグメントを含み、
    前記複数のセグメントのうち前記特定のセグメントの幅は、前記複数のセグメントのうち前記特定のセグメントに該当しないセグメントの幅よりも広い
    請求項１記載の半導体装置。
  5. 前記信号線は、所定数のセグメントを含み、
    前記境界線からの距離が所定値以内の領域の前記セグメントの全てと前記境界線との角度が前記所定角度未満である
    請求項１記載の半導体装置。
  6. 前記信号線は、一対の端子を接続し、
    前記配線層には、前記一対の端子を接続し、前記信号線と配線パスが異なる冗長信号線がさらに配線される
    請求項１記載の半導体装置。
  7. 前記信号線は、前記境界線上に設けられた中継ビアを経由して配線される
    請求項６記載の半導体装置。
  8. 外部端子と、前記外部端子に両面の一方が接続される導電性材料と、シード層とが設けられた誘電体層をさらに具備し、
    前記導電性材料の両面の他方は、前記誘電体層に接する第１の部分と、前記シード層に非接触の第２の部分とを有する
    請求項１記載の半導体装置。
  9. 前記導電性材料の端面は、テーパー状である
    請求項８記載の半導体装置。
  10. 前記導電性材料は、複数のランド部と線状のライン部とを含む
    請求項８記載の半導体装置。
  11. 前記配線層は、
    前記信号線が配線された信号線領域と、
    前記半導体チップへの電源およびグランドの少なくとも一方が供給される電源グランド領域と
    を備える請求項１記載の半導体装置。
  12. 前記電源グランド領域には、電源線およびグランド線の少なくとも一方がメッシュ状に配線される
    請求項１１記載の半導体装置。
  13. 前記電源グランド領域には、ベタパターンが形成される
    請求項１１記載の半導体装置。
  14. 前記信号線領域および前記電源グランド領域のそれぞれの境目と前記境界線とのなす角度は９０度と異なる
    請求項１１記載の半導体装置。
  15. 前記配線層および前記半導体チップは、ＷＣＳＰ（Wafer level Chip Size Package）内に設けられる
    請求項１記載の半導体装置。
  16. 前記配線層および前記半導体チップは、ＦＢＧＡ(Fine pitch Ball Grid Array) パッケージ内に設けられる
    請求項１記載の半導体装置。
  17. 前記配線層は、インターポーザ基板内に形成される
    請求項１記載の半導体装置。
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